JPH04243321A - 入出力バッファ回路 - Google Patents
入出力バッファ回路Info
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路の入出
力バッファ回路に係り、特に異なる電源電圧で動作する
デバイスとの入出力インターフェイスを可能にする入出
力バッファ回路に関する。
力バッファ回路に係り、特に異なる電源電圧で動作する
デバイスとの入出力インターフェイスを可能にする入出
力バッファ回路に関する。
【０００２】
【従来の技術】図１１は、従来の半導体集積回路におい
て例えばＣＭＯＳ ＦＥＴ（相補性絶縁ゲート型電界
効果トランジスタ）が用いられた入出力バッファ回路を
示している。ここで、１１は入出力用パッド、１２およ
び１３は上記入出力用パッドを共通に使用する入力バッ
ファ回路および出力バッファ回路である。上記出力バッ
ファ回路１３は、電源電位（Ｖｃｃ）ノードと接地電位
（Ｖｓｓ）ノードとの間に直列に接続されたＰチャネル
型ＭＯＳトランジスタ（ＰＭＯＳトランジスタ）ＱＰ１
およびＮチャネル型ＭＯＳトランジスタ（ＮＭＯＳトラ
ンジスタ）ＱＮ１を有し、出力イネーブル信号ＥＮが活
性化した時に集積回路内部回路からの出力信号Ｄｏｕｔ
を上記入出力用パッド１１に出力する。上記入力バッフ
ァ回路１２は、入力段にＰＭＯＳトランジスタＱＰ２お
よびＮＭＯＳトランジスタＱＮ２からなるＣＭＯＳイン
バータが用いられており、集積回路外部から上記入出力
用パッド１１を介して入力する信号を内部入力信号Ｄｉ
ｎとして集積回路内部回路に入力する。
て例えばＣＭＯＳ ＦＥＴ（相補性絶縁ゲート型電界
効果トランジスタ）が用いられた入出力バッファ回路を
示している。ここで、１１は入出力用パッド、１２およ
び１３は上記入出力用パッドを共通に使用する入力バッ
ファ回路および出力バッファ回路である。上記出力バッ
ファ回路１３は、電源電位（Ｖｃｃ）ノードと接地電位
（Ｖｓｓ）ノードとの間に直列に接続されたＰチャネル
型ＭＯＳトランジスタ（ＰＭＯＳトランジスタ）ＱＰ１
およびＮチャネル型ＭＯＳトランジスタ（ＮＭＯＳトラ
ンジスタ）ＱＮ１を有し、出力イネーブル信号ＥＮが活
性化した時に集積回路内部回路からの出力信号Ｄｏｕｔ
を上記入出力用パッド１１に出力する。上記入力バッフ
ァ回路１２は、入力段にＰＭＯＳトランジスタＱＰ２お
よびＮＭＯＳトランジスタＱＮ２からなるＣＭＯＳイン
バータが用いられており、集積回路外部から上記入出力
用パッド１１を介して入力する信号を内部入力信号Ｄｉ
ｎとして集積回路内部回路に入力する。
【０００３】上記入出力バッファ回路を出力バッファと
して使用する場合、出力イネーブル信号ＥＮを“Ｈ”レ
ベルにすれば、出力信号Ｄｏｕｔ の“Ｈ”／“Ｌ”レ
ベルに応じて入出力用パッド１１に“Ｈ”／“Ｌ”レベ
ルの信号が出力される。これに対して、上記入出力バッ
ファ回路を入力バッファとして使用する場合、出力イネ
ーブル信号ＥＮを“Ｌ”レベルにすれば、ＰＭＯＳトラ
ンジスタＱＰ１のゲートノードＮ１、ＮＭＯＳトランジ
スタＱＮ１のゲートノードＮ２がそれぞれ対応して“Ｈ
”／“Ｌ”レベルになり、入出力ノードＮ３が高インピ
ーダンス状態になり、入出力用パッド１１から入出力ノ
ードＮ３を経て入力段インバータに信号が入力され、最
終的に集積回路内部回路に内部入力信号Ｄｉｎが入力さ
れる。
して使用する場合、出力イネーブル信号ＥＮを“Ｈ”レ
ベルにすれば、出力信号Ｄｏｕｔ の“Ｈ”／“Ｌ”レ
ベルに応じて入出力用パッド１１に“Ｈ”／“Ｌ”レベ
ルの信号が出力される。これに対して、上記入出力バッ
ファ回路を入力バッファとして使用する場合、出力イネ
ーブル信号ＥＮを“Ｌ”レベルにすれば、ＰＭＯＳトラ
ンジスタＱＰ１のゲートノードＮ１、ＮＭＯＳトランジ
スタＱＮ１のゲートノードＮ２がそれぞれ対応して“Ｈ
”／“Ｌ”レベルになり、入出力ノードＮ３が高インピ
ーダンス状態になり、入出力用パッド１１から入出力ノ
ードＮ３を経て入力段インバータに信号が入力され、最
終的に集積回路内部回路に内部入力信号Ｄｉｎが入力さ
れる。
【０００４】図１２は、図１１中のＰＭＯＳトランジス
タＱＰ１、ＮＭＯＳトランジスタＱＮ１の断面構造を示
している。ここで、２１はＰ型半導体基板、２２はＮウ
ェル、２３は上記Ｎウェル２２に形成されたＰＭＯＳト
ランジスタＱＰ１のソース・ドレイン用のＰ型不純物領
域、２４は上記Ｎウェル２２に形成された電極引出し用
のＮ型不純物領域、２５はＰウェル、２６は上記Ｐウェ
ル２５に形成されたＮＭＯＳトランジスタＱＮ１のソー
ス・ドレイン用のＮ型不純物領域、２７は上記Ｐウェル
２５に形成された電極引出し用のＰ型不純物領域、２８
は基板表面のゲート絶縁膜、２９はＰＭＯＳトランジス
タＱＰ１用のゲート電極、３０はＰＭＯＳトランジスタ
ＱＰ１用のソース配線、３１はＮＭＯＳトランジスタＱ
Ｎ１用のゲート電極、３２はＮＭＯＳトランジスタＱＮ
１用のソース配線、３３はＰＭＯＳトランジスタＱＰ１
およびＮＭＯＳトランジスタＱＮ１のドレイン配線であ
る。
タＱＰ１、ＮＭＯＳトランジスタＱＮ１の断面構造を示
している。ここで、２１はＰ型半導体基板、２２はＮウ
ェル、２３は上記Ｎウェル２２に形成されたＰＭＯＳト
ランジスタＱＰ１のソース・ドレイン用のＰ型不純物領
域、２４は上記Ｎウェル２２に形成された電極引出し用
のＮ型不純物領域、２５はＰウェル、２６は上記Ｐウェ
ル２５に形成されたＮＭＯＳトランジスタＱＮ１のソー
ス・ドレイン用のＮ型不純物領域、２７は上記Ｐウェル
２５に形成された電極引出し用のＰ型不純物領域、２８
は基板表面のゲート絶縁膜、２９はＰＭＯＳトランジス
タＱＰ１用のゲート電極、３０はＰＭＯＳトランジスタ
ＱＰ１用のソース配線、３１はＮＭＯＳトランジスタＱ
Ｎ１用のゲート電極、３２はＮＭＯＳトランジスタＱＮ
１用のソース配線、３３はＰＭＯＳトランジスタＱＰ１
およびＮＭＯＳトランジスタＱＮ１のドレイン配線であ
る。
【０００５】ところで、素子の微細化に伴い、信頼性の
観点からデバイス自身の電源電圧が降下せざるを得なく
なってきており、電源電圧が例えば５Ｖから３．３Ｖへ
移行する傾向がある。特に、最近のマイクロプロセッサ
などは、電源電圧が３．３Ｖに移行すると考えられてい
る。そこで、ある集積回路の電源電圧を３．３Ｖにして
も、インターフェイスしようとする他のデバイス（周辺
ロジック回路やメモリなど）が５Ｖで動作する場合が考
えられ、この場合には、上記集積回路に設けられる前記
したような入出力バッファ回路中の入出力ノードＮ３に
入力電位として５Ｖが印加されることになる。この場合
、Ｎウェル２２の電位は３．３Ｖであるので、５Ｖの入
力電位が印加されるＰ型不純物領域２３とＮウェル２２
とのＰＮ接合（図中Ａ部）が順バイアスになっていまい
、インターフェイスが不可能になってしまうという問題
が生ずる。また、入力段インバータのＰＭＯＳトランジ
スタＱＰ２およびＮＭＯＳトランジスタＱＮ２の各ゲー
トにも５Ｖの入力電圧が印加されてしまい、信頼性上問
題である。
観点からデバイス自身の電源電圧が降下せざるを得なく
なってきており、電源電圧が例えば５Ｖから３．３Ｖへ
移行する傾向がある。特に、最近のマイクロプロセッサ
などは、電源電圧が３．３Ｖに移行すると考えられてい
る。そこで、ある集積回路の電源電圧を３．３Ｖにして
も、インターフェイスしようとする他のデバイス（周辺
ロジック回路やメモリなど）が５Ｖで動作する場合が考
えられ、この場合には、上記集積回路に設けられる前記
したような入出力バッファ回路中の入出力ノードＮ３に
入力電位として５Ｖが印加されることになる。この場合
、Ｎウェル２２の電位は３．３Ｖであるので、５Ｖの入
力電位が印加されるＰ型不純物領域２３とＮウェル２２
とのＰＮ接合（図中Ａ部）が順バイアスになっていまい
、インターフェイスが不可能になってしまうという問題
が生ずる。また、入力段インバータのＰＭＯＳトランジ
スタＱＰ２およびＮＭＯＳトランジスタＱＮ２の各ゲー
トにも５Ｖの入力電圧が印加されてしまい、信頼性上問
題である。
【０００６】上記したように信号入力時にＰ型不純物領
域とＮウェルとのＰＮ接合が順バイアスになることに起
因する問題点を解決するため、図１３に示すような入出
力バッファ回路の例が文献；ＩＳＳＣＣ ９０，Ｄｉｇ
ｅｓｔ，ｐｐ４８，”Ｓｙｓｔｅｍ，Ｐｒｏｃｅｓｓ，
ａｎｄ Ｄｅｓｉｇｎ Ｉｍｐｌｉｃａｔｉｏｎ ｏｆ
ａ Ｒｅｄｕｃｅｄ Ｓｕｐｐｌｙ Ｖｏｌｔａｇｅ
Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ”，Ｒａｎｄｙ Ａｌ
ｌｍｏｎ ｅｔ ａｌ． に記載されている。ここでは
、上記問題点の解決に関係する回路だけを示しており、
各種のコントロール回路の図示は省略されている。なお
、第１の電源電位Ｖｃｃ１ として３．３Ｖ、第２の電
源電位Ｖｃｃ２ として５Ｖが用いられている。
域とＮウェルとのＰＮ接合が順バイアスになることに起
因する問題点を解決するため、図１３に示すような入出
力バッファ回路の例が文献；ＩＳＳＣＣ ９０，Ｄｉｇ
ｅｓｔ，ｐｐ４８，”Ｓｙｓｔｅｍ，Ｐｒｏｃｅｓｓ，
ａｎｄ Ｄｅｓｉｇｎ Ｉｍｐｌｉｃａｔｉｏｎ ｏｆ
ａ Ｒｅｄｕｃｅｄ Ｓｕｐｐｌｙ Ｖｏｌｔａｇｅ
Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ”，Ｒａｎｄｙ Ａｌ
ｌｍｏｎ ｅｔ ａｌ． に記載されている。ここでは
、上記問題点の解決に関係する回路だけを示しており、
各種のコントロール回路の図示は省略されている。なお
、第１の電源電位Ｖｃｃ１ として３．３Ｖ、第２の電
源電位Ｖｃｃ２ として５Ｖが用いられている。
【０００７】図１３において、サイズの大きな出力用の
ＰＭＯＳトランジスタＱＰ３の基板（Ｎウェル）はＶｃ
ｃ２（＝５Ｖ）電位に接続されている。また、信号入力
時に入出力ノードＮ４の電位をＰＭＯＳトランジスタＱ
Ｐ３のゲートノードＮ３に伝えてその電位が最終的にＶ
ｃｃ２（＝５Ｖ）電位まで達するように上昇させるため
に、ゲートがＶｃｃ１（＝３．３Ｖ）電位に接続された
ＰＭＯＳトランジスタＱＰ２が挿入されている。また、
信号出力時にＰＭＯＳトランジスタＱＰ１がオンした時
にそのドレインノードＮ２のＶｃｃ１（＝３．３Ｖ）電
位を前記ゲートノードＮ３に伝えて出力用のＰＭＯＳト
ランジスタＱＰ３を確実にオフさせるために、ゲートが
Ｖｃｃ２（＝５Ｖ）電位に接続されたＮＭＯＳトランジ
スタＱＮ２が挿入されている。
ＰＭＯＳトランジスタＱＰ３の基板（Ｎウェル）はＶｃ
ｃ２（＝５Ｖ）電位に接続されている。また、信号入力
時に入出力ノードＮ４の電位をＰＭＯＳトランジスタＱ
Ｐ３のゲートノードＮ３に伝えてその電位が最終的にＶ
ｃｃ２（＝５Ｖ）電位まで達するように上昇させるため
に、ゲートがＶｃｃ１（＝３．３Ｖ）電位に接続された
ＰＭＯＳトランジスタＱＰ２が挿入されている。また、
信号出力時にＰＭＯＳトランジスタＱＰ１がオンした時
にそのドレインノードＮ２のＶｃｃ１（＝３．３Ｖ）電
位を前記ゲートノードＮ３に伝えて出力用のＰＭＯＳト
ランジスタＱＰ３を確実にオフさせるために、ゲートが
Ｖｃｃ２（＝５Ｖ）電位に接続されたＮＭＯＳトランジ
スタＱＮ２が挿入されている。
【０００８】図１４は、図１３中のＰＭＯＳトランジス
タＱＰ３の断面構造を示している。ここで、２１はＰ型
半導体基板、２２はＮウェル、２３は上記Ｎウェル２２
に形成されたソース・ドレイン用のＰ型不純物領域、２
４は上記Ｎウェル２２に形成された電極引出し用のＮ型
不純物領域、２８は基板表面のゲート絶縁膜、２９はゲ
ート電極、３０はソース配線、３３はドレイン配線であ
る。
タＱＰ３の断面構造を示している。ここで、２１はＰ型
半導体基板、２２はＮウェル、２３は上記Ｎウェル２２
に形成されたソース・ドレイン用のＰ型不純物領域、２
４は上記Ｎウェル２２に形成された電極引出し用のＮ型
不純物領域、２８は基板表面のゲート絶縁膜、２９はゲ
ート電極、３０はソース配線、３３はドレイン配線であ
る。
【０００９】上記した図１３の回路によれば、出力用の
ＰＭＯＳトランジスタＱＰ３の基板はＶｃｃ２（＝５Ｖ
）電位に接続されているので、入出力ノードＮ４に５Ｖ
の信号が入力しても、Ｐ型不純物領域２３とＮウェル２
２とのＰＮ接合（図中Ｂ部）が順バイアスされることは
ないので、他のデバイスとの入出力インターフェイスが
可能になる。また、信号入力状態におけるノードＮ２、
Ｎ３、Ｎ４の電圧波形は図１５に示すようになる。即ち
、時刻ｔ１から入出力ノードＮ４に５Ｖの入力が開始し
、時刻ｔ２にノードＮ４がＶｃｃ１（＝３．３Ｖ）電位
を越え、時刻ｔ３にてＶｃｃ１ ＋Ｖｔｐ（ＰＭＯＳト
ランジスタＱＰ２の閾値電圧）の電位を越えると、ＰＭ
ＯＳトランジスタＱＰ３のゲートノードＮ３の電位がノ
ードＮ４の電位に追随して上昇し、最終的にノードＮ３
はＶｃｃ２（＝５Ｖ）電位まで達する。これにより、出
力用のＰＭＯＳトランジスタＱＰ３は完全にオフ状態に
なるので、ノードＮ４からＰＭＯＳトランジスタＱＰ３
を通して第１の電源電位Ｖｃｃ１ に向かって多大な入
力リーク電流が流れることは防止される。
ＰＭＯＳトランジスタＱＰ３の基板はＶｃｃ２（＝５Ｖ
）電位に接続されているので、入出力ノードＮ４に５Ｖ
の信号が入力しても、Ｐ型不純物領域２３とＮウェル２
２とのＰＮ接合（図中Ｂ部）が順バイアスされることは
ないので、他のデバイスとの入出力インターフェイスが
可能になる。また、信号入力状態におけるノードＮ２、
Ｎ３、Ｎ４の電圧波形は図１５に示すようになる。即ち
、時刻ｔ１から入出力ノードＮ４に５Ｖの入力が開始し
、時刻ｔ２にノードＮ４がＶｃｃ１（＝３．３Ｖ）電位
を越え、時刻ｔ３にてＶｃｃ１ ＋Ｖｔｐ（ＰＭＯＳト
ランジスタＱＰ２の閾値電圧）の電位を越えると、ＰＭ
ＯＳトランジスタＱＰ３のゲートノードＮ３の電位がノ
ードＮ４の電位に追随して上昇し、最終的にノードＮ３
はＶｃｃ２（＝５Ｖ）電位まで達する。これにより、出
力用のＰＭＯＳトランジスタＱＰ３は完全にオフ状態に
なるので、ノードＮ４からＰＭＯＳトランジスタＱＰ３
を通して第１の電源電位Ｖｃｃ１ に向かって多大な入
力リーク電流が流れることは防止される。
【００１０】ところで、図１３の回路部Ｉにおけるトラ
ンジスタＱＰ１、ＱＮ１、ＱＮ２の部分には次に述べる
ような問題がある。ＮＭＯＳトランジスタＱＰ２は、信
号入力時にはノードＮ３の電位をノードＮ２に伝える働
きをする。ＰＭＯＳトランジスタＱＰ１も、出力用のＰ
ＭＯＳトランジスタＱＰ３と同様に、信号入力時の順バ
イアスを避けるために、その基板（Ｎウェル）にはＶｃ
ｃ２（＝５Ｖ）電位が接続されている。しかし、図１５
に示す動作波形のように、ノードＮ２の電位はＮＭＯＳ
トランジスタＱＮ２のトランジスタ特性（バックバイア
ス効果など）によってＶｃｃ１ ±αになる可能性があ
り、ＰＭＯＳトランジスタＱＰ１は信号入力時はオンし
ているため、オン電流による入力リークが存在してしま
う。この入力リーク電流は１〜２ｍＡ程度と考えられる
が、入出力パッド数が１００以上存在するマイクロプロ
セッサのような集積回路では、１００ｍＡ以上の入力リ
ークになり大きな問題である。
ンジスタＱＰ１、ＱＮ１、ＱＮ２の部分には次に述べる
ような問題がある。ＮＭＯＳトランジスタＱＰ２は、信
号入力時にはノードＮ３の電位をノードＮ２に伝える働
きをする。ＰＭＯＳトランジスタＱＰ１も、出力用のＰ
ＭＯＳトランジスタＱＰ３と同様に、信号入力時の順バ
イアスを避けるために、その基板（Ｎウェル）にはＶｃ
ｃ２（＝５Ｖ）電位が接続されている。しかし、図１５
に示す動作波形のように、ノードＮ２の電位はＮＭＯＳ
トランジスタＱＮ２のトランジスタ特性（バックバイア
ス効果など）によってＶｃｃ１ ±αになる可能性があ
り、ＰＭＯＳトランジスタＱＰ１は信号入力時はオンし
ているため、オン電流による入力リークが存在してしま
う。この入力リーク電流は１〜２ｍＡ程度と考えられる
が、入出力パッド数が１００以上存在するマイクロプロ
セッサのような集積回路では、１００ｍＡ以上の入力リ
ークになり大きな問題である。
【００１１】また、図１３の回路では、出力用のＮＭＯ
ＳトランジスタＱＮ３や回路部ＩのトランジスタＱＰ１
、ＱＮ１、ＱＮ２および入力バッファ回路の入力段イン
バータ（図示せず）に５Ｖレベルの入力電位が印加され
てしまい、信頼性上問題である。
ＳトランジスタＱＮ３や回路部ＩのトランジスタＱＰ１
、ＱＮ１、ＱＮ２および入力バッファ回路の入力段イン
バータ（図示せず）に５Ｖレベルの入力電位が印加され
てしまい、信頼性上問題である。
【００１２】
【発明が解決しようとする課題】上記のように従来の入
出力バッファ回路は、この入出力バッファ回路を内蔵す
る集積回路の電源電圧（例えば３．３Ｖ）よりも高い電
圧レベル（例えば５Ｖ）の信号を出力する他のデバイス
との入出力インターフェイスをとろうとすると、インタ
ーフェイスが不可能になるか、入力リーク電流路が存在
するという問題がある。
出力バッファ回路は、この入出力バッファ回路を内蔵す
る集積回路の電源電圧（例えば３．３Ｖ）よりも高い電
圧レベル（例えば５Ｖ）の信号を出力する他のデバイス
との入出力インターフェイスをとろうとすると、インタ
ーフェイスが不可能になるか、入力リーク電流路が存在
するという問題がある。
【００１３】本発明は上記の点に鑑みてなされたもので
、入出力バッファ回路を内蔵する集積回路の電源電圧よ
りも高い電圧レベルの信号を出力する他のデバイスとの
入出力インターフェイスを可能にし、入力リーク電流路
が存在しない入出力バッファ回路を提供することを目的
とする。
、入出力バッファ回路を内蔵する集積回路の電源電圧よ
りも高い電圧レベルの信号を出力する他のデバイスとの
入出力インターフェイスを可能にし、入力リーク電流路
が存在しない入出力バッファ回路を提供することを目的
とする。
【００１４】
【課題を解決するための手段】本発明は、半導体集積回
路に設けられた入出力用パッドを共通に使用する入力バ
ッファ回路および出力バッファ回路を有する入出力バッ
ファ回路において、入出力用パッドと出力バッファ回路
の出力ノードとの間に第２のＮＭＯＳトランジスタが挿
入接続され、入力バッファ回路の入力ノードは出力バッ
ファ回路の出力ノードに接続され、あるいは、第３のＮ
ＭＯＳトランジスタを介して入出力用パッドに接続され
ていることを特徴とする。上記ＮＭＯＳトランジスタに
ディプリーション型トランジスタが用いられる場合には
、そのゲートに集積回路の電源電位と同じレベルの電位
が与えられ、エンハンスメント型トランジスタが用いら
れる場合には、そのゲートに電源電位より高いレベルの
電位が与えられることを特徴とする。
路に設けられた入出力用パッドを共通に使用する入力バ
ッファ回路および出力バッファ回路を有する入出力バッ
ファ回路において、入出力用パッドと出力バッファ回路
の出力ノードとの間に第２のＮＭＯＳトランジスタが挿
入接続され、入力バッファ回路の入力ノードは出力バッ
ファ回路の出力ノードに接続され、あるいは、第３のＮ
ＭＯＳトランジスタを介して入出力用パッドに接続され
ていることを特徴とする。上記ＮＭＯＳトランジスタに
ディプリーション型トランジスタが用いられる場合には
、そのゲートに集積回路の電源電位と同じレベルの電位
が与えられ、エンハンスメント型トランジスタが用いら
れる場合には、そのゲートに電源電位より高いレベルの
電位が与えられることを特徴とする。
【００１５】
【作用】第２のＮＭＯＳトランジスタ（あるいは、第２
のＮＭＯＳトランジスタおよび第３のＮＭＯＳトランジ
スタ）は常にオン状態であるので、入力バッファ回路お
よび出力バッファ回路による信号の入出力動作は通常通
り行われる。また、入出力用パッドは第２のＮＭＯＳト
ランジスタ（あるいは、第２のＮＭＯＳトランジスタお
よび第３のＮＭＯＳトランジスタ）の一端（Ｐウェル中
のＮ型拡散領域）に接続されており、信号入力時に入出
力用パッドに集積回路の電源電位より高いレベルの信号
が入力しても、出力バッファ回路の出力用のＰＭＯＳト
ランジスタのドレイン（Ｎウェル内のＰ型不純物領域）
に高いレベルの信号が印加されることはないので、この
Ｐ型不純物領域とＮウェルとのＰＮ接合が順バイアスさ
れることはなく、他のデバイスとの入出力インターフェ
イスを容易にとることが可能になり、入力リーク電流が
流れることもない。
のＮＭＯＳトランジスタおよび第３のＮＭＯＳトランジ
スタ）は常にオン状態であるので、入力バッファ回路お
よび出力バッファ回路による信号の入出力動作は通常通
り行われる。また、入出力用パッドは第２のＮＭＯＳト
ランジスタ（あるいは、第２のＮＭＯＳトランジスタお
よび第３のＮＭＯＳトランジスタ）の一端（Ｐウェル中
のＮ型拡散領域）に接続されており、信号入力時に入出
力用パッドに集積回路の電源電位より高いレベルの信号
が入力しても、出力バッファ回路の出力用のＰＭＯＳト
ランジスタのドレイン（Ｎウェル内のＰ型不純物領域）
に高いレベルの信号が印加されることはないので、この
Ｐ型不純物領域とＮウェルとのＰＮ接合が順バイアスさ
れることはなく、他のデバイスとの入出力インターフェ
イスを容易にとることが可能になり、入力リーク電流が
流れることもない。
【００１６】
【実施例】以下、図面を参照して本発明の実施例を説明
する。
する。
【００１７】図１は、第１実施例に係る入出力バッファ
回路を示しており、この入出力バッファ回路を含む集積
回路には動作電源として例えば３．３Ｖの電源電圧Ｖｃ
ｃ１ が与えられる。図１において、１１は入出力用パ
ッド、１２および１３は上記入出力用パッド１１を共通
に使用する入力バッファ回路および出力バッファ回路、
１４は入力コントロール回路、１５は出力コントロール
回路である。上記出力バッファ回路１３は、電源電位Ｖ
ｃｃ１ ノードと接地電位Ｖｓｓノードとの間に直列に
接続されたＰＭＯＳトランジスタＱＰ１および第１のＮ
ＭＯＳトランジスタＱＮ１を有し、集積回路内部の出力
コントロール回路１５から入力する信号を出力ノードＮ
３（ＰＭＯＳトランジスタＱＰ１および第１のＮＭＯＳ
トランジスタＱＮ１のドレイン相互直列接続点）に出力
し、さらに前記入出力用パッド１１に出力する。上記入
力バッファ回路１２は、入力段にＰＭＯＳトランジスタ
ＱＰ２およびＮＭＯＳトランジスタＱＮ２からなるＣＭ
ＯＳインバータが用いられており、その入力ノードは出
力バッファ回路１３の出力ノードＮ３に接続されており
、集積回路外部から上記入出力用パッド１１を介して入
力する信号を集積回路内部の入力コントロール回路１４
に出力する。
回路を示しており、この入出力バッファ回路を含む集積
回路には動作電源として例えば３．３Ｖの電源電圧Ｖｃ
ｃ１ が与えられる。図１において、１１は入出力用パ
ッド、１２および１３は上記入出力用パッド１１を共通
に使用する入力バッファ回路および出力バッファ回路、
１４は入力コントロール回路、１５は出力コントロール
回路である。上記出力バッファ回路１３は、電源電位Ｖ
ｃｃ１ ノードと接地電位Ｖｓｓノードとの間に直列に
接続されたＰＭＯＳトランジスタＱＰ１および第１のＮ
ＭＯＳトランジスタＱＮ１を有し、集積回路内部の出力
コントロール回路１５から入力する信号を出力ノードＮ
３（ＰＭＯＳトランジスタＱＰ１および第１のＮＭＯＳ
トランジスタＱＮ１のドレイン相互直列接続点）に出力
し、さらに前記入出力用パッド１１に出力する。上記入
力バッファ回路１２は、入力段にＰＭＯＳトランジスタ
ＱＰ２およびＮＭＯＳトランジスタＱＮ２からなるＣＭ
ＯＳインバータが用いられており、その入力ノードは出
力バッファ回路１３の出力ノードＮ３に接続されており
、集積回路外部から上記入出力用パッド１１を介して入
力する信号を集積回路内部の入力コントロール回路１４
に出力する。
【００１８】さらに、前記入出力用パッド１１に連なる
ノードＮ４と前記出力バッファ回路１３の出力ノードＮ
３との間にエンハンスメント型の第２のＮＭＯＳトラン
ジスタＱＮＥが挿入接続されており、そのゲートは前記
電源電位Ｖｃｃ１ ノードより高レベルの第２の電源電
位Ｖｃｃ２ が与えられる。この場合、上記第２のＮＭ
ＯＳトランジスタＱＮＥは、出力バッファ回路１３のト
ランジスタＱＰ１、ＱＮ１と少なくとも同等の駆動能力
を有する。
ノードＮ４と前記出力バッファ回路１３の出力ノードＮ
３との間にエンハンスメント型の第２のＮＭＯＳトラン
ジスタＱＮＥが挿入接続されており、そのゲートは前記
電源電位Ｖｃｃ１ ノードより高レベルの第２の電源電
位Ｖｃｃ２ が与えられる。この場合、上記第２のＮＭ
ＯＳトランジスタＱＮＥは、出力バッファ回路１３のト
ランジスタＱＰ１、ＱＮ１と少なくとも同等の駆動能力
を有する。
【００１９】次に、図１の入出力バッファ回路の動作に
ついて図２、図３を参照しながら説明する。図２は、図
１の入出力バッファ回路を出力バッファとして使用する
場合のノードＮ１、Ｎ２、Ｎ３、Ｎ４の電圧波形を概略
的に示し、図３は、図１の入出力バッファ回路を入力バ
ッファとして使用する場合のノードＮ３、Ｎ４、Ｎ５の
電圧波形を概略的に示している。第２のＮＭＯＳトラン
ジスタＱＮＥは常にオン状態であるので、入力バッファ
回路１２および出力バッファ回路１３による信号の入出
力動作は通常通り行われる。
ついて図２、図３を参照しながら説明する。図２は、図
１の入出力バッファ回路を出力バッファとして使用する
場合のノードＮ１、Ｎ２、Ｎ３、Ｎ４の電圧波形を概略
的に示し、図３は、図１の入出力バッファ回路を入力バ
ッファとして使用する場合のノードＮ３、Ｎ４、Ｎ５の
電圧波形を概略的に示している。第２のＮＭＯＳトラン
ジスタＱＮＥは常にオン状態であるので、入力バッファ
回路１２および出力バッファ回路１３による信号の入出
力動作は通常通り行われる。
【００２０】信号出力時において、時刻ｔ１にノードＮ
１、Ｎ２が“Ｌ”レベルから“Ｈ”レベルへ変化すると
、ノードＮ３はトランジスタＱＮ１を介して放電され“
Ｌ”レベルへと変化する。この時、ノードＮ４はトラン
ジスタＱＮＥを介してＶｓｓ電位の“Ｌ”レベルとなる
。また、時刻ｔ２にノードＮ１、Ｎ２が“Ｈ”レベルか
ら“Ｌ”レベルへ変化すると、ノードＮ３はトランジス
タＱＰ１を介して充電され始める。トランジスタＱＮＥ
はオン状態であるので、ノードＮ３の充電に追随してノ
ードＮ４の電位も上昇し、Ｖｃｃ１ 電位の“Ｈ”レベ
ルが出力される。
１、Ｎ２が“Ｌ”レベルから“Ｈ”レベルへ変化すると
、ノードＮ３はトランジスタＱＮ１を介して放電され“
Ｌ”レベルへと変化する。この時、ノードＮ４はトラン
ジスタＱＮＥを介してＶｓｓ電位の“Ｌ”レベルとなる
。また、時刻ｔ２にノードＮ１、Ｎ２が“Ｈ”レベルか
ら“Ｌ”レベルへ変化すると、ノードＮ３はトランジス
タＱＰ１を介して充電され始める。トランジスタＱＮＥ
はオン状態であるので、ノードＮ３の充電に追随してノ
ードＮ４の電位も上昇し、Ｖｃｃ１ 電位の“Ｈ”レベ
ルが出力される。
【００２１】なお、“Ｈ”レベル出力時に第２のＮＭＯ
ＳトランジスタＱＮＥのＡＣ（交流）特性、ＤＣ（直流
）特性の劣化が考えられるが、その閾値電圧の適切な設
定で対応可能である。例えば、トランジスタＱＮＥのソ
ース（ノードＮ３）の電圧が３．３Ｖになり、つまり、
バックゲートに−３．３Ｖがかかった状態でのトランジ
スタＱＮＥの閾値が−０．３Ｖになるように設定してお
けば、ＴＴＬ（トランジスタ・トランジスタ・ロジック
）レベル出力としてのＡＣ特性、ＤＣ特性は問題ない。
ＳトランジスタＱＮＥのＡＣ（交流）特性、ＤＣ（直流
）特性の劣化が考えられるが、その閾値電圧の適切な設
定で対応可能である。例えば、トランジスタＱＮＥのソ
ース（ノードＮ３）の電圧が３．３Ｖになり、つまり、
バックゲートに−３．３Ｖがかかった状態でのトランジ
スタＱＮＥの閾値が−０．３Ｖになるように設定してお
けば、ＴＴＬ（トランジスタ・トランジスタ・ロジック
）レベル出力としてのＡＣ特性、ＤＣ特性は問題ない。
【００２２】一方、信号入力時において、時刻ｔ１にノ
ードＮ４が“Ｌ”レベルから“Ｈ”レベルへ変化を始め
、時刻ｔ２にノードＮ３が入力ゲートの閾値を越えると
、ノードＮ５は“Ｌ”レベルへと変化する。時刻ｔ３に
ノードＮ４の電位がＶｃｃ１ 電位のレベルを越えたと
する。以降は、トランジスタＱＮＥの特性により、ノー
ドＮ３の電位は飽和し、Ｖｃｃ１ 電位のレベルを保つ
。仮に、トランジスタＱＮＥの特性がばらついたとして
も、トランジスタＱＰ１のドレインのＰ型拡散領域とＮ
ウェルとが順バイアスされないレベルであれば、入力リ
ーク電流は流れないので、問題はない。ノードＮ４はＮ
ＭＯＳトランジスタＱＮＥの一端（Ｐウェル中のＮ型拡
散領域）に接続されており、信号入力時にノードＮ４に
電源電位Ｖｃｃ１ より高いレベルの５Ｖの信号が入力
しても、出力バッファ回路の出力用のＰＭＯＳトランジ
スタＱＰ１のドレイン（Ｎウェル内のＰ型不純物領域）
に高いレベルの信号が印加されることはないので、この
Ｐ型不純物領域とＮウェルとのＰＮ接合が順バイアスさ
れることはなく、他のデバイスとの入出力インターフェ
イスを容易にとることが可能になる。
ードＮ４が“Ｌ”レベルから“Ｈ”レベルへ変化を始め
、時刻ｔ２にノードＮ３が入力ゲートの閾値を越えると
、ノードＮ５は“Ｌ”レベルへと変化する。時刻ｔ３に
ノードＮ４の電位がＶｃｃ１ 電位のレベルを越えたと
する。以降は、トランジスタＱＮＥの特性により、ノー
ドＮ３の電位は飽和し、Ｖｃｃ１ 電位のレベルを保つ
。仮に、トランジスタＱＮＥの特性がばらついたとして
も、トランジスタＱＰ１のドレインのＰ型拡散領域とＮ
ウェルとが順バイアスされないレベルであれば、入力リ
ーク電流は流れないので、問題はない。ノードＮ４はＮ
ＭＯＳトランジスタＱＮＥの一端（Ｐウェル中のＮ型拡
散領域）に接続されており、信号入力時にノードＮ４に
電源電位Ｖｃｃ１ より高いレベルの５Ｖの信号が入力
しても、出力バッファ回路の出力用のＰＭＯＳトランジ
スタＱＰ１のドレイン（Ｎウェル内のＰ型不純物領域）
に高いレベルの信号が印加されることはないので、この
Ｐ型不純物領域とＮウェルとのＰＮ接合が順バイアスさ
れることはなく、他のデバイスとの入出力インターフェ
イスを容易にとることが可能になる。
【００２３】なお、信号入力が“Ｌ”レベルの時には前
記したような順バイアスや入力リーク電流の問題がない
ので説明を省略する。
記したような順バイアスや入力リーク電流の問題がない
ので説明を省略する。
【００２４】上記したように、図１の入出力バッファ回
路によれば、これを内蔵する集積回路の電源電圧Ｖｃｃ
１ よりも高い電圧レベルの信号を出力する他のデバイ
スとの入出力インターフェイスが可能となり、しかも、
入力リーク電流路が存在しない。従って、入出力インタ
ーフェイスをとろうとする他のデバイスが３．３Ｖ系で
あるか５Ｖ系であるかに拘らずに同じ集積回路を製造で
きる。
路によれば、これを内蔵する集積回路の電源電圧Ｖｃｃ
１ よりも高い電圧レベルの信号を出力する他のデバイ
スとの入出力インターフェイスが可能となり、しかも、
入力リーク電流路が存在しない。従って、入出力インタ
ーフェイスをとろうとする他のデバイスが３．３Ｖ系で
あるか５Ｖ系であるかに拘らずに同じ集積回路を製造で
きる。
【００２５】なお、第２のＮＭＯＳトランジスタＱＮＥ
はエンハンスメント型であり、その付加に伴うプロセス
追加は必要ないが、そのゲートに電源電位より高レベル
の第２の電源電位Ｖｃｃ２ が加わるので、その信頼性
を保つためには、プロセスの変更、例えば、第２のＮＭ
ＯＳトランジスタＱＮＥの酸化膜を厚く形成するなどの
必要がある場合がある。
はエンハンスメント型であり、その付加に伴うプロセス
追加は必要ないが、そのゲートに電源電位より高レベル
の第２の電源電位Ｖｃｃ２ が加わるので、その信頼性
を保つためには、プロセスの変更、例えば、第２のＮＭ
ＯＳトランジスタＱＮＥの酸化膜を厚く形成するなどの
必要がある場合がある。
【００２６】図４は、第２実施例に係る入出力バッファ
回路を示しており、第１実施例の入出力バッファ回路と
比べて、電源電位Ｖｃｃ１ を昇圧することにより第２
の電源電位Ｖｃｃ２ を生成して前記エンハンスメント
型の第２のＮＭＯＳトランジスタＱＮＥのゲートに供給
するブートストラップ回路４１が設けられている点が異
なり、その他は同じであるので図１中と同一符号を付し
ている。
回路を示しており、第１実施例の入出力バッファ回路と
比べて、電源電位Ｖｃｃ１ を昇圧することにより第２
の電源電位Ｖｃｃ２ を生成して前記エンハンスメント
型の第２のＮＭＯＳトランジスタＱＮＥのゲートに供給
するブートストラップ回路４１が設けられている点が異
なり、その他は同じであるので図１中と同一符号を付し
ている。
【００２７】図４の入出力バッファ回路の動作は、基本
的には第１実施例の動作と同じである。この入出力バッ
ファ回路によれば、第１実施例と比べて、集積回路外部
から第２の電源電位Ｖｃｃ２ を与える必要はないので
便利であるが、ブートストラップ回路４１を余分に必要
とする。なお、上記ブートストラップ回路４１は、充放
電する必要はなく、スタティックにブートレベルを出力
できればよい。
的には第１実施例の動作と同じである。この入出力バッ
ファ回路によれば、第１実施例と比べて、集積回路外部
から第２の電源電位Ｖｃｃ２ を与える必要はないので
便利であるが、ブートストラップ回路４１を余分に必要
とする。なお、上記ブートストラップ回路４１は、充放
電する必要はなく、スタティックにブートレベルを出力
できればよい。
【００２８】図５は、第３実施例に係る入出力バッファ
回路を示しており、第１実施例の入出力バッファ回路と
比べて、エンハンスメント型の第２のＮＭＯＳトランジ
スタＱＮＥに代えてディプリーション型の第２のＮＭＯ
ＳトランジスタＱＮＤが用いられ、そのゲートは電源電
位Ｖｃｃ１ が与えられる点が異なり、その他は同じで
あるので図１中と同一符号を付している。
回路を示しており、第１実施例の入出力バッファ回路と
比べて、エンハンスメント型の第２のＮＭＯＳトランジ
スタＱＮＥに代えてディプリーション型の第２のＮＭＯ
ＳトランジスタＱＮＤが用いられ、そのゲートは電源電
位Ｖｃｃ１ が与えられる点が異なり、その他は同じで
あるので図１中と同一符号を付している。
【００２９】なお、上記ディプリーション型のＮＭＯＳ
トランジスタＱＮＤは、同じ集積回路内に別のディプリ
ーション型のＮＭＯＳトランジスタが存在する場合には
、それと同時に形成すればよく、別のディプリーション
型のＮＭＯＳトランジスタが存在しない場合には、ディ
プリーション型のＮＭＯＳトランジスタの閾値制御用の
イオン注入プロセスを行う１工程を追加すればよい。
トランジスタＱＮＤは、同じ集積回路内に別のディプリ
ーション型のＮＭＯＳトランジスタが存在する場合には
、それと同時に形成すればよく、別のディプリーション
型のＮＭＯＳトランジスタが存在しない場合には、ディ
プリーション型のＮＭＯＳトランジスタの閾値制御用の
イオン注入プロセスを行う１工程を追加すればよい。
【００３０】図５の入出力バッファ回路の動作は、基本
的には第１実施例の動作と同じである。この入出力バッ
ファ回路によれば、第１実施例と比べて、集積回路外部
から第２の電源電位Ｖｃｃ２ を与える必要がないとい
う利点がある。
的には第１実施例の動作と同じである。この入出力バッ
ファ回路によれば、第１実施例と比べて、集積回路外部
から第２の電源電位Ｖｃｃ２ を与える必要がないとい
う利点がある。
【００３１】図６は、第４実施例に係る入出力バッファ
回路を示しており、図５の入出力バッファ回路と比べて
、入力バッファ回路１２の入力ノードは出力バッファ回
路１３の出力ノードＮ３に接続されておらず、入出力用
パッド１１と入力バッファ回路１２の入力ノードとの間
にディプリーション型の第３のＮＭＯＳトランジスタＱ
ＮＤ”が挿入接続され、そのゲートに電源電位Ｖｃｃ１
が与えられる点が異なり、その他は同じであるので図
５中と同一符号を付している。この場合、前記第２のＮ
ＭＯＳトランジスタＱＮＤは出力バッファ回路１３のト
ランジスタＱＰ１、ＱＮ１と少なくとも同等の駆動能力
を有するが、第３のＮＭＯＳトランジスタＱＮＤ”は入
力専用であるので第２のＮＭＯＳトランジスタＱＮＤよ
りもサイズが小さくてもよい。
回路を示しており、図５の入出力バッファ回路と比べて
、入力バッファ回路１２の入力ノードは出力バッファ回
路１３の出力ノードＮ３に接続されておらず、入出力用
パッド１１と入力バッファ回路１２の入力ノードとの間
にディプリーション型の第３のＮＭＯＳトランジスタＱ
ＮＤ”が挿入接続され、そのゲートに電源電位Ｖｃｃ１
が与えられる点が異なり、その他は同じであるので図
５中と同一符号を付している。この場合、前記第２のＮ
ＭＯＳトランジスタＱＮＤは出力バッファ回路１３のト
ランジスタＱＰ１、ＱＮ１と少なくとも同等の駆動能力
を有するが、第３のＮＭＯＳトランジスタＱＮＤ”は入
力専用であるので第２のＮＭＯＳトランジスタＱＮＤよ
りもサイズが小さくてもよい。
【００３２】図６の入出力バッファ回路の動作は、基本
的には図５の回路の動作と同じである。この入出力バッ
ファ回路によれば、例えば出力バッファ回路１３の出力
用トランジスタＱＰ１、ＱＮ１のパターンレイアウトの
都合上、入力バッファ回路１２の入力ノードを出力バッ
ファ回路１３の出力ノードＮ３に接続することが困難で
あって入力バッファ回路１２の入力ノードを出力バッフ
ァ回路１３の出力ノードＮ３から分離して形成する必要
がある場合に有効である。
的には図５の回路の動作と同じである。この入出力バッ
ファ回路によれば、例えば出力バッファ回路１３の出力
用トランジスタＱＰ１、ＱＮ１のパターンレイアウトの
都合上、入力バッファ回路１２の入力ノードを出力バッ
ファ回路１３の出力ノードＮ３に接続することが困難で
あって入力バッファ回路１２の入力ノードを出力バッフ
ァ回路１３の出力ノードＮ３から分離して形成する必要
がある場合に有効である。
【００３３】図７は、図６の入出力バッファ回路の変形
例を示しており、図６の入出力バッファ回路と比べて、
ディプリーション型の第２のＮＭＯＳトランジスタＱＮ
Ｄおよび第３のＮＭＯＳトランジスタＱＮＤ”に代えて
、それぞれエンハンスメント型の第２のＮＭＯＳトラン
ジスタＱＮＥおよび第３のＮＭＯＳトランジスタＱＮＥ
”が用いられ、それぞれのゲートは電源電位Ｖｃｃ１
より高レベルの電位Ｖｃｃ２ が電源パッド（図示せず
）あるいはブートストラップ回路（図示せず）から与え
られる点が異なり、その他は同じであるので図６中と同
一符号を付している。図７の入出力バッファ回路によれ
ば、基本的には図６の回路と同様の動作により同様のほ
ぼ効果が得られる。
例を示しており、図６の入出力バッファ回路と比べて、
ディプリーション型の第２のＮＭＯＳトランジスタＱＮ
Ｄおよび第３のＮＭＯＳトランジスタＱＮＤ”に代えて
、それぞれエンハンスメント型の第２のＮＭＯＳトラン
ジスタＱＮＥおよび第３のＮＭＯＳトランジスタＱＮＥ
”が用いられ、それぞれのゲートは電源電位Ｖｃｃ１
より高レベルの電位Ｖｃｃ２ が電源パッド（図示せず
）あるいはブートストラップ回路（図示せず）から与え
られる点が異なり、その他は同じであるので図６中と同
一符号を付している。図７の入出力バッファ回路によれ
ば、基本的には図６の回路と同様の動作により同様のほ
ぼ効果が得られる。
【００３４】なお、図６の入出力バッファ回路の他の変
形例として、ディプリーション型の第２のＮＭＯＳトラ
ンジスタＱＮＤおよび第３のＮＭＯＳトランジスタＱＮ
Ｄ”のいずれか一方に代えて、エンハンスメント型のＮ
ＭＯＳトランジスタＱＮＥを用い、そのゲートに電源電
位Ｖｃｃ１ より高レベルの電位Ｖｃｃ２ を与えるよ
うにしてもよい。ここで、例えば第３のＮＭＯＳトラン
ジスタＱＮＤ”に代えてエンハンスメント型のＮＭＯＳ
トランジスタＱＮＥを用いた場合を図８に示している。 この場合も、基本的には図６の回路と同様の動作により
同様のほぼ効果が得られる。
形例として、ディプリーション型の第２のＮＭＯＳトラ
ンジスタＱＮＤおよび第３のＮＭＯＳトランジスタＱＮ
Ｄ”のいずれか一方に代えて、エンハンスメント型のＮ
ＭＯＳトランジスタＱＮＥを用い、そのゲートに電源電
位Ｖｃｃ１ より高レベルの電位Ｖｃｃ２ を与えるよ
うにしてもよい。ここで、例えば第３のＮＭＯＳトラン
ジスタＱＮＤ”に代えてエンハンスメント型のＮＭＯＳ
トランジスタＱＮＥを用いた場合を図８に示している。 この場合も、基本的には図６の回路と同様の動作により
同様のほぼ効果が得られる。
【００３５】なお、上記各実施例の入出力バッファ回路
において、入力信号が５Ｖのレベルを長時間保ち続けた
場合、出力バッファ回路１３の出力ノードＮ３の電位が
第２のＮＭＯＳトランジスタＱＮＥあるいはＱＮＤのリ
ーク電流により電源電位Ｖｃｃ１ のレベルより上昇し
てしまうことが考えられる。これを防ぐためには、例え
ば図５の回路に対して、図９に示すように、出力バッフ
ァ回路１３の出力ノードＮ３とＶｓｓ電位ノードの間に
高抵抗素子Ｒを挿入すればよい。この高抵抗素子Ｒの具
体例としては、プロセスの内容に応じて高抵抗のポリシ
リコン、あるいは、図１０（Ａ）に示すようにゲート・
ソース相互が接続されたエンハンスメント型の第４のＮ
ＭＯＳトランジスタＱＮ４あるいは、図１０（Ｂ）に示
すようにゲートに電源電位Ｖｃｃ１ が与えられたサイ
ズの小さなエンハンスメント型の第４のＮＭＯＳトラン
ジスタＱＮ４などが考えられる。
において、入力信号が５Ｖのレベルを長時間保ち続けた
場合、出力バッファ回路１３の出力ノードＮ３の電位が
第２のＮＭＯＳトランジスタＱＮＥあるいはＱＮＤのリ
ーク電流により電源電位Ｖｃｃ１ のレベルより上昇し
てしまうことが考えられる。これを防ぐためには、例え
ば図５の回路に対して、図９に示すように、出力バッフ
ァ回路１３の出力ノードＮ３とＶｓｓ電位ノードの間に
高抵抗素子Ｒを挿入すればよい。この高抵抗素子Ｒの具
体例としては、プロセスの内容に応じて高抵抗のポリシ
リコン、あるいは、図１０（Ａ）に示すようにゲート・
ソース相互が接続されたエンハンスメント型の第４のＮ
ＭＯＳトランジスタＱＮ４あるいは、図１０（Ｂ）に示
すようにゲートに電源電位Ｖｃｃ１ が与えられたサイ
ズの小さなエンハンスメント型の第４のＮＭＯＳトラン
ジスタＱＮ４などが考えられる。
【００３６】
【発明の効果】上述したように本発明の入出力バッファ
によれば、集積回路の電源電圧が例えば３．３Ｖであっ
ても、これより高いレベルの例えば５Ｖで動作する他の
ロジックデバイス、メモリデバイスなどとの間で直接に
入出力インターフェイスをとり、出力としてはＴＴＬレ
ベルを保証し、入力時は入力リーク電流がないシステム
を構成することができる。
によれば、集積回路の電源電圧が例えば３．３Ｖであっ
ても、これより高いレベルの例えば５Ｖで動作する他の
ロジックデバイス、メモリデバイスなどとの間で直接に
入出力インターフェイスをとり、出力としてはＴＴＬレ
ベルを保証し、入力時は入力リーク電流がないシステム
を構成することができる。
【図１】本発明の第１実施例に係る入出力バッファ回路
を示す回路図。
を示す回路図。
【図２】図１の入出力バッファ回路の信号出力時の動作
を示す波形図。
を示す波形図。
【図３】図１の入出力バッファ回路の信号入力時の動作
を示す波形図。
を示す波形図。
【図４】本発明の第２実施例に係る入出力バッファ回路
を示す回路図。
を示す回路図。
【図５】本発明の第３実施例に係る入出力バッファ回路
を示す回路図。
を示す回路図。
【図６】本発明の第４実施例に係る入出力バッファ回路
を示す回路図。
を示す回路図。
【図７】第４実施例の変形例に係る入出力バッファ回路
を示す回路図。
を示す回路図。
【図８】第４実施例の他の変形例に係る入出力バッファ
回路を示す回路図。
回路を示す回路図。
【図９】各実施例の変形例に係る入出力バッファ回路の
一部を示す回路図。
一部を示す回路図。
【図１０】図９中の高抵抗素子の具体例を示す回路図。
【図１１】従来の入出力バッファ回路の一例を示す回路
図。
図。
【図１２】図１１中のＰＭＯＳトランジスタＱＰ１およ
びＮＭＯＳトランジスタＱＮ１の断面構造を示す図。
びＮＭＯＳトランジスタＱＮ１の断面構造を示す図。
【図１３】従来の入出力バッファ回路の他の例を示す回
路図。
路図。
【図１４】図１３中のＰＭＯＳトランジスタＱＰ３の断
面構造を示す図。
面構造を示す図。
【図１５】図１３の入出力バッファ回路の信号入力時の
動作を示す波形図。
動作を示す波形図。
１１…入出力用パッド、１２…入力バッファ回路、１３
…出力バッファ回路、１４…入力コントロール回路、１
５…出力コントロール回路、４１…ブートストラップ回
路、ＱＰ１…ＰＭＯＳトランジスタ、ＱＮ１…第１のＮ
ＭＯＳトランジスタ、ＱＮＤ…ディプリーション型の第
２のＮＭＯＳトランジスタ、ＱＮＥ…エンハンスメント
型の第２のＮＭＯＳトランジスタ、ＱＮＤ”…ディプリ
ーション型の第３のＮＭＯＳトランジスタ、ＱＮＥ”…
エンハンスメント型の第３のＮＭＯＳトランジスタ、Ｒ
…高抵抗素子、ＱＮ４…第４のＮＭＯＳトランジスタ。
…出力バッファ回路、１４…入力コントロール回路、１
５…出力コントロール回路、４１…ブートストラップ回
路、ＱＰ１…ＰＭＯＳトランジスタ、ＱＮ１…第１のＮ
ＭＯＳトランジスタ、ＱＮＤ…ディプリーション型の第
２のＮＭＯＳトランジスタ、ＱＮＥ…エンハンスメント
型の第２のＮＭＯＳトランジスタ、ＱＮＤ”…ディプリ
ーション型の第３のＮＭＯＳトランジスタ、ＱＮＥ”…
エンハンスメント型の第３のＮＭＯＳトランジスタ、Ｒ
…高抵抗素子、ＱＮ４…第４のＮＭＯＳトランジスタ。
Claims (9)
- 【請求項１】 半導体集積回路に設けられた入出力用
パッドと、集積回路外部から上記入出力用パッドを介し
て信号が入力する入力バッファ回路と、電源電位ノード
と接地電位ノードとの間に直列に接続されたＰ型ＭＯＳ
ＦＥＴおよび第１のＮ型ＭＯＳ ＦＥＴを有し、
集積回路内部回路からの信号に応じて上記Ｐ型ＭＯＳ
ＦＥＴおよび第１のＮ型ＭＯＳ ＦＥＴの接続点（
出力ノード）に信号を出力する出力バッファ回路と、こ
の出力バッファ回路の出力ノードと前記入出力用パッド
との間に挿入接続され、そのゲートは前記電源電位ノー
ドと同じレベルの電位が与えられるディプリーション型
の第２のＮ型ＭＯＳ ＦＥＴとを具備し、前記入力バ
ッファ回路の入力ノードは前記出力バッファ回路の出力
ノードに接続されていることを特徴とする入出力バッフ
ァ回路。 - 【請求項２】 半導体集積回路に設けられた入出力用
パッドと、集積回路外部から上記入出力用パッドを介し
て信号が入力する入力バッファ回路と、電源電位ノード
と接地電位ノードとの間に直列に接続されたＰ型ＭＯＳ
ＦＥＴおよび第１のＮ型ＭＯＳ ＦＥＴを有し、
集積回路内部回路からの信号に応じて上記Ｐ型ＭＯＳ
ＦＥＴおよび第１のＮ型ＭＯＳ ＦＥＴの接続点（
出力ノード）に信号を出力する出力バッファ回路と、こ
の出力バッファ回路の出力ノードと前記入出力用パッド
との間に挿入接続され、そのゲートは前記電源電位ノー
ドより高いレベルの電位が与えられるエンハンスメント
型の第２のＮ型ＭＯＳ ＦＥＴとを具備し、前記入力
バッファ回路の入力ノードは前記出力バッファ回路の出
力ノードに接続されていることを特徴とする入出力バッ
ファ回路。 - 【請求項３】 半導体集積回路に設けられた入出力用
パッドと、集積回路外部から上記入出力用パッドを介し
て信号が入力する入力バッファ回路と、電源電位ノード
と接地電位ノードとの間に直列に接続されたＰ型ＭＯＳ
ＦＥＴおよび第１のＮ型ＭＯＳ ＦＥＴを有し、
集積回路内部回路からの信号に応じて上記Ｐ型ＭＯＳ
ＦＥＴおよび第１のＮ型ＭＯＳ ＦＥＴの接続点（
出力ノード）に信号を出力する出力バッファ回路と、こ
の出力バッファ回路の出力ノードと前記入出力用パッド
との間に接続された第２のＮ型ＭＯＳ ＦＥＴと、前
記入出力用パッドと前記入力バッファ回路の入力ノード
との間に挿入接続された第３のＮ型ＭＯＳＦＥＴとを具
備し、上記第２のＮ型ＭＯＳ ＦＥＴおよび第３のＮ
型ＭＯＳ ＦＥＴは、前記電源電位ノードと同じレベ
ルの電位が与えられるディプリーション型のＭＯＳ
ＦＥＴであることを特徴とする入出力バッファ回路。 - 【請求項４】 半導体集積回路に設けられた入出力用
パッドと、集積回路外部から上記入出力用パッドを介し
て信号が入力する入力バッファ回路と、第１の電源電位
ノードと接地電位ノードとの間に直列に接続されたＰ型
ＭＯＳＦＥＴおよび第１のＮ型ＭＯＳ ＦＥＴを有し
、集積回路内部回路からの信号に応じて上記Ｐ型ＭＯＳ
ＦＥＴおよび第１のＮ型ＭＯＳ ＦＥＴの接続点
（出力ノード）に信号を出力する出力バッファ回路と、
この出力バッファ回路の出力ノードと前記入出力用パッ
ドとの間に挿入接続された第２のＮ型ＭＯＳ ＦＥＴ
と、前記入出力用パッドと前記入力バッファ回路の入力
ノードとの間に挿入接続された第３のＮ型ＭＯＳ Ｆ
ＥＴとを具備し、上記第２のＮ型ＭＯＳ ＦＥＴおよ
び第３のＮ型ＭＯＳ ＦＥＴは、前記電源電位ノード
より高いレベルの電位がゲートに与えられるエンハンス
メント型のＭＯＳ ＦＥＴであることを特徴とする入
出力バッファ回路。 - 【請求項５】 半導体集積回路に設けられた入出力用
パッドと、集積回路外部から上記入出力用パッドを介し
て信号が入力する入力バッファ回路と、電源電位ノード
と接地電位ノードとの間に直列に接続されたＰ型ＭＯＳ
ＦＥＴおよび第１のＮ型ＭＯＳ ＦＥＴを有し、
集積回路内部回路からの信号に応じて上記Ｐ型ＭＯＳ
ＦＥＴおよび第１のＮ型ＭＯＳ ＦＥＴの接続点（
出力ノード）に信号を出力する出力バッファ回路と、こ
の出力バッファ回路の出力ノードと前記入出力用パッド
との間に挿入接続された第２のＮ型ＭＯＳ ＦＥＴと
、前記入出力用パッドと前記入力バッファ回路の入力ノ
ードとの間に挿入接続された第３のＮ型ＭＯＳ ＦＥ
Ｔとを具備し、上記第２のＮ型ＭＯＳ ＦＥＴおよび
第３のＮ型ＭＯＳ ＦＥＴのいずれか一方は、前記電
源電位ノードと同じレベルの電位が与えられるディプリ
ーション型のＭＯＳ ＦＥＴであり、上記第２のＮ型
ＭＯＳ ＦＥＴおよび第３のＮ型ＭＯＳ ＦＥＴの
残りの一方は、前記電源電位ノードより高いレベルの電
位がゲートに与えられるエンハンスメント型のＭＯＳ
ＦＥＴであることを特徴とする入出力バッファ回路。 - 【請求項６】 請求項３または４または５記載の入出
力バッファ回路において、前記第３のＮ型ＭＯＳ Ｆ
ＥＴは第２のＮ型ＭＯＳ ＦＥＴよりもサイズが小さ
いことを特徴とする入出力バッファ回路。 - 【請求項７】 請求項２または４または５または６記
載の入出力バッファ回路において、外部から与えられる
電源電位を昇圧することにより電源電位より高いレベル
の電位を生成して前記第２のＮ型ＭＯＳ ＦＥＴある
いは第３のＮ型ＭＯＳＦＥＴのゲートに供給するブート
ストラップ回路を具備することを特徴とする入出力バッ
ファ回路。 - 【請求項８】 請求項１乃至７のいずれか１項記載の
入出力バッファ回路において、前記出力バッファ回路の
出力ノードと前記接地電位ノードとの間に接続された高
抵抗素子を具備することを特徴とする入出力バッファ回
路。 - 【請求項９】 請求項８記載の入出力バッファ回路に
おいて、前記高抵抗素子は第４のＮ型ＭＯＳ ＦＥＴ
を用いて構成されることを特徴とする入出力バッファ回
路。
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