CN106970673B - 一种具有宽输入供电范围特性的基准电路 - Google Patents

Abstract

本发明属于集成电路技术领域，具体的说是涉及一种具有宽输入供电范围特性的基准电路。相对于一般的基准电路，本发明提出的基准电路采用LDO(低压差线性稳压器)的架构，实现了在宽输入供电电压(如10‑48V)的情况下，仍能正常工作的目的。其次，相较于其它的用于高输入供电电压(如10‑48V等)情况下基准电路，本发明提出的基准电路采用了一种新颖的频率补偿方式，从而极大程度上的拓展了系统的带宽，克服了传统的设计中功耗低带宽小的问题，实现了速度快、功耗低的目。

Description

一种具有宽输入供电范围特性的基准电路

技术领域

本发明属于集成电路技术领域，具体的说是涉及一种具有宽输入供电范围特性的基准电路。

背景技术

在半导体集成电路中，基准电路是一种不可或缺的重要模块，它为芯片内部电路提供基准电压。在低压供电(小于等于5V)情况下，基准电路技术相对来说已经较为成熟。在较高供电(如10-48V等)情况下，基准电路技术还存在着一系列的问题，比如电路结构较为复杂、功耗较大或速度较慢等。在高供电电压的情况下，一般由于工艺条件的限制(如三极管的耐压等)，无法直接在电源轨上集成基准电路，因此一般都会先通过一个线性稳压器或齐纳二极管将输入电压稳定在一个相对较低且稳定的点上(如5V)，之后在该点上集成基准电压模块。而如果采用单独集成一个线性稳压器的方案，则无疑会增加电路的复杂程度和成本，因此很多情况下会采用将基准产生电路和线性稳压器集成在一起的方案，而这种方案则存在着明显的功耗或速度的限制。一般来讲，这种方案在低功耗(如1微安)的条件下，其带宽只有几百千赫兹到几兆赫兹。

发明内容

本发明的目的是是为了解决在宽输入供电范围的情况下(如10-48V等)，在片内集成基准电路时存在的电路结构复杂、功耗较大或速度较低的问题，提出了一种宽输入供电范围高速低功耗基准电路。

本发明的技术方案是：如图4所示，一种具有宽输入供电范围特性的基准电路，包括启动电路、上电复位电路、基准核心电路；其特征在于，

所述启动电路由第一PMOS管MP1、第二PMOS管MP2、第一电阻R1、第一NPN三极管N1、第二NPN三极管N2、第二电阻R2构成；第一PMOS管MP1的源极接电源，第一PMOS管MP1的栅极接第一PMOS管MP1的漏极，第一PMOS管MP1的漏极接第二PMOS管MP2的源极；第二PMOS管MP2的栅极接第二PMOS管MP2的漏极，第二PMOS管的漏极通过第一电阻R1接第一NPN三极管N1的集电极；第一NPN三极管N1的集电极接第一NPN三极管N1的基极，第一NPN三极管N1的基极接第二NPN三极管N2的基极，第一NPN三极管N1的发射极接地；第二NPN三极管N2的发射极通过第二电阻R2接地；

所述上电复位电路由第三NPN三极管N3、第一NMOS管MN1、第七PMOS管MP7、第三电阻R3构成；第三NPN三极管N3的发射极通过第二电阻R2接地，第三NPN三极管N3的基极接第一NPN三极管N1的基极，第三NPN三极管N3的集电极接第七PMOS管MP7的漏极以及第一NMOS管MN1的栅极；第一NMOS管MN1的漏极通过第三电阻R3接电源，第一NMOS管MN1的源极接地；

所述基准核心电路由第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6、第八PMOS管MP8、第九PMOS管MP9、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第四NPN三极管N4、第五NPN三极管N5、第四电阻R4、第五电阻R5、第六电阻R6、第七电阻R7、第八电阻R8、第一电容C1、第二电容C2构成；第三PMOS管MP3的源极接电源，第三PMOS管MP3的栅极接第四PMOS管MP4的栅极以及第三PMOS管MP3的漏极，第三PMOS管MP3的漏极接第五PMOS管MP5的源极；第四PMOS管MP4的源极接电源，第四PMOS管MP4的漏极接第六PMOS管MP6的源极；第五PMOS管MP5的栅极接第六PMOS管MP6的栅极以及第五PMOS管MP5的漏极，第五PMOS管MP5的漏极接第二NPN三极管N2的集电极以及第四NMOS管MN4的漏极；第六PMOS管MP6的漏极通过第二电容C2接地、第六PMOS管MP6的漏极依次通过第六电阻R6、第七电阻R7、第八电阻R8接地、第六PMOS管MP6的漏极接第七PMOS管MP7的源极；第八PMOS管MP8的源极接第六PMOS管MP6的漏极，第八PMOS管MP8的栅极接第七PMOS管MP7的栅极以及第九PMOS管MP9的栅极，第八PMOS管MP8的漏极接第二NMOS管MN2的漏极以及第四NMOS管MN4的栅极；第九PMOS管MP9的源极接第六PMOS管MP6的漏极，第九PMOS管MP9的栅极接第九PMOS管MP9的漏极，第九PMOS管MP9的漏极接第三NMOS管MN3的漏极；第二NMOS管MN2的栅极接第三NMOS管MN3的栅极，第二NMOS管MN2的源极接第四NPN三极管N4的集电极；第三NMOS管MN3的栅极通过第六电阻R6接第六PMOS管MP6的漏极，第三NMOS管MN3的源极接第五NPN三极管N5的集电极；第四NMOS管MN4的漏极通过第一电容C1接第四NPN三极管N4的集电极，第四NMOS管MN4的源极通过第二电阻R2接地；第四NPN三极管N4的基极接第五NPN三极管N5的基极，第四NPN三极管N4的发射极通过电阻R5接地；第五NPN三极管N5的基极通过第八电阻R8接地，第五NPN三极管的发射极依次通过第四电阻R4、第五电阻R5接地；

第三电阻R3、第一NMOS管MN1的连接点为上电复位信号POR输出端口；第六PMOS管MP6、第七PMOS管MP7、第八PMOS管MP8、第九PMOS管MP9、第二电容C2、第六电阻R6的连接点为参考电压REF_1输出端口；第四NPN三极管N4、第五NPN三极管N5、第七电阻R7、第八电阻R8的连接点为参考电压REF_BG输出端口。

本发明的有益效果是：相对于一般的基准电路，本发明提出的基准电路采用LDO(低压差线性稳压器)的架构，实现了在宽输入供电电压(如10-48V)的情况下，仍能正常工作的目的。其次，相较于其它的用于高输入供电电压(如10-48V等)情况下基准电路，本发明提出的基准电路采用了一种新颖的频率补偿方式，从而极大程度上的拓展了系统的带宽，克服了传统的设计中功耗低带宽小的问题，实现了速度快、功耗低的目。

附图说明

图1为本发明的系统架构图；

图2为传统的频率补偿方式；

图3为本发明提出的一种新颖的频率补偿方式；

图4为本发明提出的基准电路的一种具体的实现电路示意图；

图5为未做频率补偿时系统的频率响应特性曲线；

图6为传统的频率补偿方式的频率响应特性曲线；

图7为本发明提出的基准电路的频率响应特性曲线；

图8为本发明提出的基准电路的工作电压仿真曲线。

具体实施方式

下面结合附图对本发明进行详细的描述。

图1为本发明的系统架构图。如图所示，本发明提出的基准电路采用将基准产生电路与线性稳压器结合在一起的方案，它们共同构成LDO(低压差线性稳压器)模块。在LDO模块的基础上，本发明提出的方案中增加了启动电路以及上电复位电路。其中启动电路的目的在于使得本发明提出的基准电路可以在上电的过程中建立适当的工作点，上电复位电路则是用于输出基准电压是否建立的信号，以保证其它模块电路的正常工作。

图2为传统的针对本发明提出的基准电路架构的频率补偿方式。如图所示，传统的频率补偿方式是在LDO调整管MN1的栅极加入补偿电容C1，这种补偿方式会严重限制整个系统的带宽，从而影响系统的速度以及功耗。

图3为本发明提出的一种新颖的频率补偿方式。如图所示，本发明提出的频率补偿方式，是在LDO调整管MN1的输出以及LDO的输入之间加入补偿电容C1，从而大大的拓展了系统的带宽，提高了系统的速度，同时降低了系统的功耗。

图4为本发明提出的基准电路的一种具体的实现电路示意图，具体连接关系在发明内容中已经详细描述，在此不再赘述。

本发明的工作原理是：

启动电路：启动电路的目的在于使电路在上电的过程中摆脱系统简并偏置点，驱使电路建立恰当的偏置点，从而使电路正常工作。如图4所示，本发明的启动电路由第一PMOS管MP1、第二PMOS管MP2、第一电阻R1、第一NPN三极管N1、第二NPN三极管N2以及第二电阻R2构成。在系统上电的过程中，当VCC高于N1的阈值电压时，N1开始导通，从而MP3、MP5、N2、R2构成的回路也开始工作，最终使得整个电路进入正常工作点。当系统进入正常工作点后，由于电阻R2的分压，使得N2关断，从而降低了系统了功耗。

上电复位电路：上电复位电路的目的在于检测基准电路是否已经建立好。如图4所示，本发明的上电复位电路由第三NPN三极管N3、第七PMOS管MP7、第一NMOS管MN1以及第三电阻R3构成。本发明的上电复位电路采用的是电流比较的设计思想。在系统上电的过程中，由于N1的导通，使得N2以及N3也导通，从而使得MN1关断，POR信号输出高电平。当系统进入正常的工作点之后，基准电路开始工作，电流镜MP7、MP8、MP9开始正常工作，从而将MN1的栅极电平置高，使得MN1导通，POR信号输出为低电平，完成上电复位过程。同时，由于电阻R2的分压作用，使得N3关断，从而降低了系统功耗。

基准核心电路：本发明的基准核心电路包括基准产生电路以及线性稳压器，它们共同构成图1中的LDO模块。如图4所示，其中基准产生电路的输出为：

其中，V_BE4为N4的基极与发射极电压，具有负温系数。(V_BE4-V_BE5)为N4与N5的基极与发射极电压之差，具有正温系数。通过合理设置R4与R5之前的比例，就可以得到一个温度系数较好的参考电压。另外，通过合理设置R4与R5的值，可以使得基准产生电路的功耗大大的降低。而由R6、R7、R8构成的电阻分压网络，则可以得到各种不同值的基准电压。

如图1所示，在LDO模块中，调整管MN1通过对基准产生电路的电压进行采样后，通过MP1和MP2构成的电流镜后又反馈回基准产生电路，从而维持基准产生电路的稳定性。在LDO系统中，存在着两个重要的极点，一个位于输出端REF_1，一个位于调整管MN1的栅极。由系统稳定性原理可知，当系统存在着两个或两个以上的极点时，系统可能存在稳定性问题。如图5所示，给出了该系统固有的频率响应特性曲线，由此验证了上述提到的系统存在稳定性问题的结论。另一方面，我们可以得到该系统的固有带宽约为几兆赫兹。

如图2所示，给出了传统的频率补偿方式。采用该种补偿方式时，为了降低系统的功耗，启动电路的电流必须很小。另一方面，由于MN1栅极补偿电容C1的加入，要使MN1的栅极建立适当的工作点，必须对补偿电容C1进行充电，使其达到适当的电压。由于系统启动电流较小，故该点的建立时间很长，从而极大地限制了系统的工作速度。如图6所示，给出了采用传统的频率补偿方式时，系统的频率响应特性曲线，其带宽只有几百千赫兹，从而验证了上述过程中提到的传统的补偿方式会大大地降低系统的速度的结论。

如图3所示，给出了本发明提出的一种新颖的频率补偿方式。本发明提出的补偿方式是通过在LDO的调整管MN1的输出以及基准产生电路的输入信号之间加入前馈通路。在上电的过程中，增加了从调整管MN1的输出通过补偿电容C1到地的通路，从而使得上电过程中的电流不再受限于启动电路，从而极大程度地提高了系统的速度。如图7所示，给出了本发明提出的基准电路的频率响应特性曲线，其带宽高达几十兆赫兹，从而实现了在低功耗的前提条件下达到高速的目的。

图5为本发明提出的基准电路架构未加频率补偿时系统的频率响应特性曲线。如图所示，未做频率补偿时，系统存在稳定性问题，因此必须对系统进行频率补偿。

图6为传统的频率补偿方式的频率响应特性曲线。如图所示，采用传统的频率补偿方式时，系统的带宽只有几百千赫兹。

图7为本发明提出的基准电路的频率响应特性曲线。如图所示，在同等的功耗条件下，本发明提出的基准电路的带宽可以达到几十兆赫兹，极大程度地提高了系统的速度。

如图8所示，给出了本发明提出的基准电路的输入供电电压的dc仿真曲线。本发明提出的基准电路通过采用LDO的架构，使得其适应宽输入供电范围的要求。由图7可以得到，本发明提出的基准电路其输入供电范围可以达到10-48V，由此验证了本发明提出的宽输入供电范围的要求。

综上可以看出，本发明提出的一种宽输入供电范围高速低功耗基准电路的技术优点：相对于一般的基准电路，本发明的基准电路实现了宽输入供电范围(如10-48V)的目的。相较于其它的用于高供电电压(如10-48V等)情况下的基准电路，本发明提出的基准电路采用了一种新颖的频率补偿方式，从而实现了在低功耗的前提条件下达到高速的目的。具体来说，在相同功耗(如1微安)的条件下，传统的基准电路的系统带宽只有几百千赫兹到几兆赫兹，而本发明提出的基准电路其带宽可以达到几十兆赫兹，从而极大程度地提高了系统的速度。

Claims (1)

1.一种具有宽输入供电范围特性的基准电路，包括启动电路、上电复位电路、基准核心电路；其特征在于，

所述启动电路由第一PMOS管MP1、第二PMOS管MP2、第一电阻R1、第一NPN三极管N1、第二NPN三极管N2、第二电阻R2构成；第一PMOS管MP1的源极接电源，第一PMOS管MP1的栅极接第一PMOS管MP1的漏极，第一PMOS管MP1的漏极接第二PMOS管MP2的源极；第二PMOS管MP2的栅极接第二PMOS管MP2的漏极，第二PMOS管的漏极通过第一电阻R1接第一NPN三极管N1的集电极；第一NPN三极管N1的集电极接第一NPN三极管N1的基极，第一NPN三极管N1的基极接第二NPN三极管N2的基极，第一NPN三极管N1的发射极接地；第二NPN三极管N2的发射极通过第二电阻R2接地；

所述上电复位电路由第三NPN三极管N3、第一NMOS管MN1、第七PMOS管MP7、第三电阻R3构成；第三NPN三极管N3的发射极通过第二电阻R2接地，第三NPN三极管N3的基极接第一NPN三极管N1的基极，第三NPN三极管N3的集电极接第七PMOS管MP7的漏极以及第一NMOS管MN1的栅极；第一NMOS管MN1的漏极通过第三电阻R3接电源，第一NMOS管MN1的源极接地；

所述基准核心电路由第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6、第八PMOS管MP8、第九PMOS管MP9、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第四NPN三极管N4、第五NPN三极管N5、第四电阻R4、第五电阻R5、第六电阻R6、第七电阻R7、第八电阻R8、第一电容C1、第二电容C2构成；第三PMOS管MP3的源极接电源，第三PMOS管MP3的栅极接第四PMOS管MP4的栅极以及第三PMOS管MP3的漏极，第三PMOS管MP3的漏极接第五PMOS管MP5的源极；第四PMOS管MP4的源极接电源，第四PMOS管MP4的漏极接第六PMOS管MP6的源极；第五PMOS管MP5的栅极接第六PMOS管MP6的栅极以及第五PMOS管MP5的漏极，第五PMOS管MP5的漏极接第二NPN三极管N2的集电极以及第四NMOS管MN4的漏极；第六PMOS管MP6的漏极通过第二电容C2接地、第六PMOS管MP6的漏极依次通过第六电阻R6、第七电阻R7、第八电阻R8接地、第六PMOS管MP6的漏极接第七PMOS管MP7的源极；第八PMOS管MP8的源极接第六PMOS管MP6的漏极，第八PMOS管MP8的栅极接第七PMOS管MP7的栅极以及第九PMOS管MP9的栅极，第八PMOS管MP8的漏极接第二NMOS管MN2的漏极以及第四NMOS管MN4的栅极；第九PMOS管MP9的源极接第六PMOS管MP6的漏极，第九PMOS管MP9的栅极接第九PMOS管MP9的漏极，第九PMOS管MP9的漏极接第三NMOS管MN3的漏极；第二NMOS管MN2的栅极接第三NMOS管MN3的栅极，第二NMOS管MN2的源极接第四NPN三极管N4的集电极；第三NMOS管MN3的栅极通过第六电阻R6接第六PMOS管MP6的漏极，第三NMOS管MN3的源极接第五NPN三极管N5的集电极；第四NMOS管MN4的漏极通过第一电容C1接第四NPN三极管N4的集电极，第四NMOS管MN4的源极通过第二电阻R2接地；第四NPN三极管N4的基极接第五NPN三极管N5的基极，第四NPN三极管N4的发射极通过电阻R5接地；第五NPN三极管N5的基极通过第八电阻R8接地，第五NPN三极管的发射极依次通过第四电阻R4、第五电阻R5接地；

第三电阻R3、第一NMOS管MN1的连接点为上电复位信号POR输出端口；第六PMOS管MP6、第七PMOS管MP7、第八PMOS管MP8、第九PMOS管MP9、第二电容C2、第六电阻R6的连接点为参考电压REF_1输出端口；第四NPN三极管N4、第五NPN三极管N5、第七电阻R7、第八电阻R8的连接点为参考电压REF_BG输出端口。