JP5801245B2 - 固体撮像装置 - Google Patents

Description

本発明の実施形態は、固体撮像装置に関する。

従来、固体撮像装置では、入射光を光電変換する受光部へ入射する入射光の有無に関わらず受光部に存在する電荷が電流（以下、「暗電流」と記載する）となって検出され、実際よりも明るい画像が撮像されるという問題がある。

そこで、光電変換によって発生する電荷が負電荷の場合、受光部の上面側に負電荷を保持した固定電荷層を形成することで、暗電流の発生を抑制する固体撮像装置が考案されている。かかる固体撮像装置では、固定電荷層中の負電荷によって引き寄せられた受光部内の正電荷が受光部の上面部分に蓄積される。

これにより、入射光の有無に関わらず受光部に存在する負電荷は、受光部の上面部分に蓄積された正電荷と再結合するので、暗電流となり難くなる。なお、光電変換によって発生する電荷が正電荷の場合、受光部の上面側に正電荷を保持した固定電荷層を形成することで、暗電流の発生を抑制することができる。

しかしながら、暗電流の発生をより確実に抑制するためには、固定電荷層における電荷量をさらに増加させる必要がある。

特開２００８−３０６１５４号公報

本発明が解決しようとする課題は、固定電荷層における電荷量を増加させることができる固体撮像装置を提供することである。

実施形態によれば、固体撮像装置が提供される。固体撮像装置は、受光部と、第１の電荷保持膜と、第２の電荷保持膜とを備える。受光部は、入射光を光電変換する。第１の電荷保持膜は、前記受光部の前記入射光が入射する面側に形成されて電荷を保持する。第２の電荷保持膜は、前記第１の電荷保持膜よりも酸素含有量が高く、前記第１の電荷保持膜における前記入射光が入射する面側に形成されて電荷を保持する。

第１の実施形態に係るＣＭＯＳセンサの平面視による説明図。 第１の実施形態に係るＣＭＯＳセンサの断面視による説明図。 第１の実施形態に係る固定電荷層に代えて単層構造の固定電荷層を設けた場合の断面視による説明図。 第１の実施形態に係る固定電荷層の断面視による説明図。 第２の実施形態に係る固定電荷層の断面視による説明図。 第２の実施形態に係る固定電荷層のフラットバンド電圧を示す説明図。 第２の実施形態に係る第１の電荷保持膜および第３の電荷保持膜における不純物の含有量を示す説明図。 第２の実施形態に係る第２の電荷保持膜における不純物の含有量を示す説明図。

以下に、添付図面を参照して、実施形態に係る固体撮像装置を詳細に説明する。なお、以下に示す実施形態によって本発明が限定されるものではない。

（第１の実施形態）
本実施形態では、固体撮像装置の一例として、入射光を光電変換する受光部における入射光が入射される側の面とは逆の面側に配線層が形成された所謂裏面照射型ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサを例に挙げて説明する。

また、以下では、裏面照射型ＣＭＯＳイメージセンサが入射光を負電荷へ光電変換する場合について説明するが、実施形態に係る裏面照射型ＣＭＯＳイメージセンサは、入射光を正電荷へ光電変換する構成であってもよい。

なお、本実施形態に係る固体撮像装置は、裏面照射型ＣＭＯＳイメージセンサに限定するものではなく、表面照射型ＣＭＯＳイメージセンサや、ＣＣＤ（Charge Coupled Device）イメージセンサ等といった任意のイメージセンサであってもよい。

図１は、第１の実施形態に係る裏面照射型ＣＭＯＳイメージセンサ（以下、「ＣＭＯＳセンサ１」と記載する）の平面視による説明図である。図１に示すように、ＣＭＯＳセンサ１は、半導体基板に形成されたピクセル部２と、ロジック部３とを備える。

ピクセル部２は、撮像する画像の各画素に対応してマトリックス状に設けられた複数の撮像素子を備える。また、各撮像素子は、入射光を負電荷へ光電変換して蓄積する受光部と、受光部に蓄積された負電荷を読み出すトランジスタ、および読み出された負電荷の電流を増幅するトランジスタ等の複数のトランジスタとを備える。

ロジック部３は、タイミングジェネレータ３１、垂直選択回路３２、サンプリング回路３３、水平選択回路３４、ゲインコントロール回路３５、Ａ／Ｄ（アナログ／デジタル）変換回路３６、出力回路３７等を備える。

タイミングジェネレータ３１は、ピクセル部２およびロジック部３が備える複数のトランジスタへ各トランジスタの動作タイミングの基準となるパルス信号を出力する処理部である。垂直選択回路３２は、マトリックス状に配置された複数の撮像素子の中から入射光の強度に応じた量の負電荷を読み出す撮像素子を列単位で順次選択する処理部である。水平選択回路３４は、負電荷を読み出す撮像素子を行単位で順次選択する処理部である。

また、サンプリング回路３３は、垂直選択回路３２および水平選択回路３４によって選択された撮像素子のトランジスタを、タイミングジェネレータ３１が出力するパルス信号に同期したタイミングで駆動して受光部から負電荷を読み出す処理部である。かかるサンプリング回路３３は、読み出した負電荷に応じた信号をゲインコントロール回路３５へ出力する。

ゲインコントロール回路３５は、サンプリング回路３３から入力される信号のゲインを調整してＡ／Ｄ変換回路３６へ出力する処理部である。Ａ／Ｄ変換回路３６は、ゲインコントロール回路３５から入力されるアナログの信号をデジタルの信号へ変換して出力回路３７へ出力する処理部である。出力回路３７は、Ａ／Ｄ変換回路３６から入力されるデジタルの信号を（必要であれば増幅して）所定のＤＳＰ（Digital Signal Processor（図示略））へ出力する処理部である。

次に、図２を参照してＣＭＯＳセンサ１の断面視による構成について説明する。図２は、第１の実施形態に係るＣＭＯＳセンサ１の断面視による説明図である。

図２に示すように、ＣＭＯＳセンサ１は、光が入射する側から順に、マイクロレンズ４、カラーフィルタＲ、Ｇ、Ｂ、保護層５、反射防止層６、固定電荷層７、Ｐ型半導体層８、Ｎ型半導体層９、配線層１０、接着層１１、支持基板１２を備える。

また、ＣＭＯＳセンサ１は、ロジック部３における保護層５と反射防止層６との間に、遮光膜５１を備える。なお、Ｐ型半導体層８と固定電荷層７との間には、界面準位を低減させる薄い酸化膜を備えるが、ここでは、図示を省略している。

マイクロレンズ４は、ＣＭＯＳセンサ１へ入射する入射光を集光する集光レンズである。また、カラーフィルタＲは、赤色の光を選択的に透過させるフィルタであり、カラーフィルタＧは、緑色の光を選択的に透過させるフィルタであり、カラーフィルタＢは、青色の光を選択的に透過させるフィルタである。そして、ＣＭＯＳセンサ１では、これらのカラーフィルタＲ、Ｇ、Ｂを透過した入射光をそれぞれ個別に光電変換することで、一つの画素に対応する信号が生成される。

保護層５は、ＣＭＯＳセンサ１の上面を保護する層であり、例えば、窒化シリコン膜によって形成される。遮光膜５１は、ロジック部３の上面からピクセル部２への光の入射を遮断する膜であり、例えば、アルミニウムやチタン等の金属膜である。また、反射防止層６は、ＣＭＯＳセンサ１へ入射される光の反射を防止する層であり、光屈折率が所定値未満の任意の材料によって形成される。

固定電荷層７は、所定の電荷（ここでは、負電荷）を保持することで、ＣＭＯＳセンサ１へ入射する光の有無に関わらずＮ型半導体層９の内部に存在する負電荷に起因した暗電流の発生を抑制する層である。本実施形態では、かかる固定電荷層７を複層構造とすることにより、固定電荷層７を単層構造とした場合よりも蓄積する負電荷の量を増大させて、暗電流の発生を効果的に抑制した。なお、かかる点については、図３Ａおよび図３Ｂを参照して後に詳述する。

Ｐ型半導体層８は、例えば、ボロン等のＰ型の不純物がドープされた半導体層である。かかるＰ型半導体層８は、上層部分に比較的高濃度にＰ型の不純物がドープされたＰ＋層（図示略）を備え、下層部分に比較的低濃度にＰ型の不純物がドープされたＰ層（図示略）とを備える。

Ｎ型半導体層９は、例えば、リン等のＮ型の不純物がドープされた半導体層である。かかるＮ型半導体層９は、Ｐ型の不純物がドープされた素子分離領域９１を備える。そして、ピクセル部２におけるＮ型半導体層９では、素子分離領域９１によって素子分離されたＮ型半導体層９のそれぞれが入射光を受光する受光部９２として機能する。なお、ＣＭＯＳセンサ１では、かかる各受光部９２におけるＮ型半導体層９とＰ型半導体層８とのＰＮ接合によってフォトダイオードが形成される。

また、ロジック部３におけるＮ型半導体層９では、素子分離領域９１によってピクセル部２から電気的に隔離されたＮ型半導体層９が周辺回路領域９３となる。かかる周辺回路領域９３には、ロジック部３における前述したトランジスタ等の回路素子が形成される。

配線層１０は、例えば、酸化シリコン等によって形成された層間絶縁膜１０１と、層間絶縁膜１０１の内部に設けられ、光電変換された負電荷の読出しや、各回路素子への駆動信号等の伝送に用いられる多層配線１０２とを備える。

接着層１１は、配線層１０と支持基板１２とを接着する接着材の層である。また、支持基板１２は、次に説明するＣＭＯＳセンサ１の製造工程において、Ｐ型半導体層８、Ｎ型半導体層９、配線層１０が順次形成された半導体基板のＰ型半導体層８側を研磨してＰ型半導体層８の上面を露出させる際に、半導体基板を支持する基板である。

ここで、ＣＭＯＳセンサ１の製造工程について簡単に説明する。かかるＣＭＯＳセンサ１を製造する場合、まず、エピタキシャル法またはイオン注入法を用い、半導体基板上にＰ型半導体層８およびＮ型半導体層９を順次形成する。

続いて、Ｎ型半導体層９の所定位置へＰ型の不純物をイオン注入することによって素子分離領域９１を形成する。これにより、周辺回路領域９３および複数の受光部９２が形成される。その後、周辺回路領域９３および受光部９２の所定位置に、トランジスタ群等の各種回路素子（図示略）を形成する。

続いて、Ｎ型半導体層９の光が入射される側とは逆側の面（表面）側に配線層１０を形成した後、接着層１１によって、配線層１０と支持基板１２とを貼り合わせる。そして、支持基板１２を支持した状態で、半導体基板の裏面側（Ｐ型半導体層８が形成された側）を研削してＰ型半導体層８の表面を露出させる。

その後、露出したＰ型半導体層８の表面に、界面準位を低減する酸化膜（図示略）、固定電荷層７を順次形成する。このとき、本実施形態では、多層構造の固定電荷層７を形成する。なお、固定電荷層７の形成方法については、図３Ｂを参照して後述する。

続いて、固定電荷層７の光が入射する側の面に、反射防止層６、遮光膜５１、保護層５、カラーフィルタＲ、Ｇ、Ｂ、およびマイクロレンズ４を順次形成することで、ＣＭＯＳセンサ１が製造される。

かかるＣＭＯＳセンサ１は、外部からマイクロレンズ４を介して受光部９２へ入射する光を負電荷へ光電変換して受光部９２に蓄積する。これにより、受光部９２には、入射した光に応じた量の負電荷が蓄積される。そして、ＣＭＯＳセンサ１は、蓄積された負電荷を各受光部９２から読み出すことによって撮像を行う。

このとき、入射光の有無に関わらず、受光部９２の内部に負電荷が存在している場合がある。かかる場合に、ＣＭＯＳセンサ１では、受光部９２に蓄積されている負電荷の読出しを行うと、入射光の強度に応じた量の負電荷に加え、入射光の有無に関係のない負電荷が暗電流として読み出されるので、実際よりも明るくぼやけた画像が撮像される。

そこで、ＣＭＯＳセンサ１では、受光部９２の光が入射する面側に、電荷を保持する固定電荷層７を設け、さらに、かかる固定電荷層７を多層構造とすることで、暗電流の発生をより効果的に抑制する構成を備える。以下、ＣＭＯＳセンサ１が備える固定電荷層７について、図３Ａおよび図３Ｂを参照して具体的に説明する。

ここでは、第１の実施形態に係る固定電荷層７による作用効果を明確にする観点から、図３Ａを参照して単層構造の固定電荷層について説明した後に、図３Ｂを参照して第１の実施形態に係る固定電荷層７について説明する。

図３Ａは、第１の実施形態に係る固定電荷層７に代えて単層構造の固定電荷層７０を設けた場合の断面視による説明図であり、図３Ｂは、第１の実施形態に係る固定電荷層７の断面視による説明図である。なお、図３Ａおよび図３Ｂには、図２に示す配線層１０および反射防止層６によって挟まれる層間部分を選択的に示している。

図３Ａに示すように、受光部９２の光が入射する側の面側に、単層構造の固定電荷層７０を設けた場合、固定電荷層７０とＰ型半導体層８との界面（厳密には、固定電荷層７０と界面準位を低下させる酸化膜との界面）に、負電荷が蓄積される。

このとき、Ｐ型半導体層８と受光部９２とのＰＮ接合部分をフォトダイオードとして機能させるために、受光部９２へ正のバイアスを印加すると、固定電荷層７０の内部で分極が起こり、固定電荷層７０とＰ型半導体層８との界面に負電荷がさらに蓄積される。

そして、受光部９２では、内部に存在する正電荷が固定電荷層７０に蓄積された負電荷に引き寄せられ、Ｐ型半導体層８との界面に蓄積される。これにより、受光部９２では、入射光の有無に関わらず存在する負電荷の一部をＰ型半導体層８との界面に蓄積された正電荷と再結合させることで暗電流の発生を抑制することができる。

しかしながら、入射光の有無にかかわらず受光部９２の内部に存在する負電荷をより多く正電荷と再結合させて暗電流の発生をより確実に抑制するためには、受光部９２とＰ型半導体層８との界面に蓄積させる正電荷の量をさらに増加させる必要がある。

そこで、本実施形態では、固定電荷層７を複層構造とすることで、受光部９２とＰ型半導体層８との界面に蓄積させる正電荷の量をさらに増加させた。具体的には、図３Ｂに示すように、固定電荷層７は、受光部９２の入射光が入射する面側に形成されて電荷を保持する第１の電荷保持膜７１を備える。さらに、固定電荷層７は、第１の電荷保持膜７１よりも酸素含有量が高く、第１の電荷保持膜７１における入射光が入射する面側に形成されて電荷を保持する第２の電荷保持膜７２を備える。

これにより、固定電荷層７では、第１の電荷保持膜７１およびＰ型半導体層８の界面（厳密には、第１の電荷保持膜７１および界面準位を低下させる酸化膜の界面）と、第１の電荷保持膜７１および第２の電荷保持膜７２の界面とに負電荷が蓄積される。

しかも、第２の電荷保持膜７２では、第１の電荷保持膜７１よりも酸素含有量が高いため、第１の電荷保持膜７１との界面に未結合手を持つ酸素原子が配置されることになる。これにより、第２の電荷保持膜７２は、第１の電荷保持膜７１との界面における未結合手によって負電荷を効率的に保持することができるので、単純に固定電荷層を単層構造とした場合よりも多くの負電荷を蓄積することができる。

このように、固定電荷層７は、単層構造の固定電荷層７０（図３Ａ参照）よりも保持する負電荷の量を増加させることができるので、単層構造の固定電荷層７０を設ける場合よりも多くの正電荷を受光部９２とＰ型半導体層８との界面に蓄積することができる。したがって、ＣＭＯＳセンサ１によれば、単層構造の固定電荷層７０を設ける場合よりも確実に暗電流の発生を抑制することができる。

かかる固定電荷層７は、次のような製造方法によって形成される。まず、前述した製造工程によって表面に界面準位を低減する酸化膜（図示略）が形成されたＰ型半導体層８の光が入射する側の面に、第１の電荷保持膜７１を形成する。その後、第１の電荷保持膜７１の光が入射する側の面に、第２の電荷保持膜７２を形成する。

かかる工程では、ＡＬＤ（Atomic Layer Deposition）を使用して、所定の金属酸化膜を形成することにより、第１の電荷保持膜７１および第２の電荷保持膜７２を順次形成する。

ここでは、例えば、酸化ハフニウム、酸化アルミニウム、酸化ジルコニウム、酸化チタニウム、酸化タンタル、酸化ルテニウムのうちのいずれか、または、これらの組み合わせからなる第１の電荷保持膜７１および第２の電荷保持膜７２を順次形成する。

このとき、第１の電荷保持膜７１および第２の電荷保持膜７２として、同一の金属元素を含む金属酸化膜を形成した場合、各金属酸化膜へ含有させる酸素の量を変更するだけで容易に第１の電荷保持膜７１および第２の電荷保持膜７２を形成することができる。

なお、第１の電荷保持膜７１および第２の電荷保持膜７２は、それぞれ結晶構造が異なる異種の金属元素を含む金属酸化膜であってもよい。このように、結晶構造の異なる金属酸化膜を積層することで、両金属酸化膜の界面における未結合手を持った元素の量を増加させることができるので、第２の電荷保持膜７２における第１の電荷保持膜７１との界面に保持される負電荷の量を増加させることができる。

また、第１の電荷保持膜７１および第２の電荷保持膜７２を形成する工程では、ＣＭＯＳセンサ１における既に形成済みの構成要素の耐熱上限温度未満の処理温度（たとえば、１００℃以下）で第１の電荷保持膜７１および第２の電荷保持膜７２を形成する。これにより、ＡＬＤを行う際の熱が既に形成済みの構成要素へ悪影響を及ぼすことを防止することができる。

また、第２の電荷保持膜７２における酸素含有量を第１の電荷保持膜７１よりも高める手法としては、例えば、第２の電荷保持膜７２を水蒸気酸化させる手法を用いることができる。なお、酸素含有量を高める手法は、水蒸気酸化に限定するものではない。

例えば、第２の電荷保持膜７２へ酸素イオンをイオン注入した後、アニール処理等の所定の熱処理を施すことによって、第２の電荷保持膜７２における酸素含有量を第１の電荷保持膜７１よりも高めることができる。

なお、かかるイオン注入および熱処理、または、水蒸気酸化のいずれの処理を行う場合も、前述したＣＭＯＳセンサ１における形成済みの構成要素の耐熱上限温度未満の処理温度で酸素含有量を高める処理を行う。

また、第２の電荷保持膜７２を形成する工程では、第１の電荷保持膜７１よりも酸素含有量が数％（例えば、３％）以上高い第２の電荷保持膜７２を形成する。また、かかる第２の電荷保持膜７２を形成する場合には、１ｃｍ＾３に１０％以上の酸素原子を含んだ材料（例えば、ソースガス）を使用する。

（第２の実施形態）
次に、第２の実施形態に係るＣＭＯＳセンサについて説明する。本実施形態に係るＣＭＯＳセンサと第１の実施形態に係るＣＭＯＳセンサ１との相違点は、固定電荷層の構成が異なる点である。このため、ここでは、図４を参照して、本実施形態に係る固定電荷層７ａについて説明することとし、ＣＭＯＳセンサにおける他の構成要素については、その説明を省略する。

図４は、第２の実施形態に係る固定電荷層７ａの断面視による説明図である。なお、以下の説明では、図４に示す構成要素のうち図３Ｂに示す構成要素と同一の構成要素に対して同一の符号を付することにより、その説明を省略する。

図４に示すように、固定電荷層７ａは、第１の電荷保持膜７１における光が入射する面側に、負電荷を保持する第２の電荷保持膜７２ａを備え、さらに、第２の電荷保持膜７２ａにおける光が入射する面側に、負電荷を保持する第３の電荷保持膜７３を備える。

ここで、第２の電荷保持膜７２ａは、酸化シリコンを材料として形成された薄膜であり、第３の電荷保持膜７３は、第１の電荷保持膜７１と同種または異種の金属元素を含む材料により形成された金属酸化膜である。このように、固定電荷層７ａは、第１の電荷保持膜７１、第２の電荷保持膜７２ａ、第３の電荷保持膜７３を備えた三層構造である。

これにより、固定電荷層７ａは、第１の実施形態で説明した固定電荷層７における負電荷の保持領域に加え、第２の電荷保持膜７２ａと第３の電荷保持膜７３との界面にも負電荷を保持することができる。したがって、固定電荷層７ａによれば、保持する負電荷の量をさらに増加させることができるので、暗電流の発生をより確実に抑制することができる。

また、図４では、便宜上、第２の電荷保持膜７２ａの膜厚を実際よりも厚く図示しているが、かかる第２の電荷保持膜７２ａは、膜厚が第１の電荷保持膜７１の膜厚よりも一桁以上薄く形成される。

このように、固定電荷層７ａでは、第２の電荷保持膜７２ａを薄膜化することで、第２の電荷保持膜７２ａと第３の電荷保持膜７３との界面に保持される負電荷から受光部９２までの距離を短くする。例えば、第１の電荷保持膜７１の膜厚が６０〜１００ｎｍの場合、第２の電荷保持膜７２ａの膜厚を２ｎｍ以下とする。

これにより、固定電荷層７ａでは、受光部９２の内部に存在する正電荷を、第２の電荷保持膜７２ａと第３の電荷保持膜７３との界面に保持される負電荷によって受光部９２とＰ型半導体層８との界面へ効果的に蓄積させることができる。

したがって、固定電荷層７ａによれば、受光部９２とＰ型半導体層８との界面に蓄積される正電荷の量をさらに増加させることができるので、暗電流の発生をより一層効果的に抑制することができる。

次に、図５を参照し、第２の実施形態に係る固定電荷層７ａのフラットバンド電圧の測定結果について説明する。図５は、第２の実施形態に係る固定電荷層７ａのフラットバンド電圧を示す説明図である。

図５に示すように、単層構造の固定電荷層７０（図３Ａ）のフラットバンド電圧と、三層構造の固定電荷層７ａのフラットバンド電圧とを計測した結果、フラットバンド電圧は、固定電荷層７ａの方が固定電荷層７０よりも２倍強高い値となった。

かかる測定結果は、三層構造の固定電荷層７ａの方が単層構造の固定電荷層７０よりも２倍強の量の負電荷を保持することを意味する。かかる測定結果からも明らかなように、本実施形態におけるＣＭＯＳセンサは、単層構造の固定電荷層７０を備えるＣＭＯＳセンサよりも確実に暗電流の発生を抑制することができる。

次に、図６Ａおよび図６Ｂを参照し、第２の実施形態に係る固定電荷層における不純物の含有量について説明する。図６Ａは、第２の実施形態に係る第１の電荷保持膜７１および第３の電荷保持膜７３における不純物の含有量を示す説明図であり、図６Ｂは、第２の実施形態に係る第２の電荷保持膜７２ａにおける不純物の含有量を示す説明図である。

第１の電荷保持膜７１および第３の電荷保持膜７３が酸化ハフニウム（ＨｆＯｘ）または酸化アルミニウム（ＡｌＯｘ）の場合、第１の電荷保持膜７１および第３の電荷保持膜７３における炭素（Ｃ）、窒素（Ｎ）の含有量は、図６Ａに示す値を上限値とする。このように、第１の電荷保持膜７１および第３の電荷保持膜７３における不純物の含有量を調整することで、負電荷の保持量を適切に増加させることができる。

なお、第１の電荷保持膜７１および第３の電荷保持膜７３における各界面の終端化を最適化するためには、第１の電荷保持膜７１および第３の電荷保持膜７３に不純物として水素（Ｈ）が図６Ａに示す値程度の量含有されることが望ましい。

また、第２の電荷保持膜７２ａが酸化シリコン（ＳｉＯ２）の場合、第２の電荷保持膜７２ａの膜中および界面における炭素（Ｃ）、窒素（Ｎ）の含有量は、図６Ｂに示す値を上限値とする。このように、第２の電荷保持膜７２ａにおける不純物の含有量を調整することで、負電荷の保持量を適切に増加させることができる。

なお、第２の電荷保持膜７２ａについても、界面の終端化を最適化するためには、第２の電荷保持膜７２ａに不純物として水素（Ｈ）が図６Ｂに示す値程度の量含有されることが望ましい。

また、第２の電荷保持膜７２ａが酸化シリコンの場合、第２の電荷保持膜７２ａは、１×１０^２０ａｔｏｍｓ／ｃｍ^３以上の珪素を含有することが望ましい。これにより、珪素が酸化して第２の電荷保持膜７２ａが形成される際に、第２の電荷保持膜７２ａへ必要十分な量の酸素を取り込むことで、第２の電荷保持膜７２ａにおける酸素含有量を第１の電荷保持膜７１よりも高めることができる。

なお、上述した実施形態では、固定電荷層が２層または３層の電荷保持膜を備える場合について説明したが、実施形態に係る固定電荷層は、４層以上の電荷保持膜を備えた構成であってもよい。

また、上述した実施形態では、入射光を負電荷へ光電変換するＣＭＯＳセンサを例に挙げて説明したが、実施形態に係るＣＭＯＳセンサは、入射光を正電荷へ光電変換するものであってもよい。

なお、入射光を正電荷へ光電変換するＣＭＯＳセンサの場合、図２に示すＣＭＯＳセンサ１の半導体によって形成された各構成要素の導電型（Ｐ型、Ｎ型）が逆となる。かかる場合、各電荷保持膜は、界面に正電荷を保持するように構成される。

例えば、第１〜第３の電荷保持膜は、それぞれ炭素を含有する金属酸化膜によって構成され、第２の電荷保持膜における炭素含有量が第１の電荷保持膜の炭素含有量よりも高くなるように調整される。

このとき、第２の電荷保持膜には、１×１０^２０ａｔｏｍｓ／ｃｍ^３以上の炭素を含有させる。かかる構成とすれば、入射光の有無に関わらず受光部に存在している正電荷に起因した暗電流の発生を抑制することができる。

なお、入射光を正電荷へ光電変換するＣＭＯＳセンサの場合、第１〜第３の電荷保持膜における炭素および窒素の含有量は、図６Ａおよび図６Ｂに示す各値よりも高い値とすることが望ましい。

また、入射光を正電荷へ光電変換するＣＭＯＳセンサの場合であっても、各電荷保持膜の界面を適切に終端化させるためには、第１〜第３の電荷保持膜における水素の含有量は、図６Ａおよび図６Ｂに示す値程度必要である。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１ ＣＭＯＳセンサ、 ２ ピクセル部、 ３ ロジック部、 ４ マイクロレンズ、 ５ 保護層、 ６ 反射防止層、 ７、７ａ、７０ 固定電荷層、 ８ Ｐ型半導体層、 ９ Ｎ型半導体層、 １０ 配線層、 １１ 接着層、 １２ 支持基板、 ３１ タイミングジェネレータ、 ３２ 垂直選択回路、 ３３ サンプリング回路、 ３４ 水平選択回路、 ３５ ゲインコントロール回路、 ３６ Ａ／Ｄ変換回路、 ３７ 出力回路、 ５１ 遮光膜、 ７１ 第１の電荷保持膜、 ７２、７２ａ 第２の電荷保持膜、 ７３ 第３の電荷保持膜、 ９１ 素子分離領域、 ９２ 受光部、 ９３ 周辺回路領域、 １０１ 層間絶縁膜、 １０２ 多層配線、 Ｒ、Ｇ、Ｂ カラーフィルタ

Claims (3)

1. 入射光を光電変換する受光部と、
   前記受光部の前記入射光が入射する面側に設けられ、負電荷を保持する固定電荷層と
   を備え、
   前記固定電荷層は、
   前記受光部の前記入射光が入射する面側に設けられた金属酸化膜からなる第１の電荷保持膜と、
   前記第１の電荷保持膜よりも酸素含有量が高く、前記第１の電荷保持膜における前記入射光が入射する面側に設けられた金属酸化膜からなり、前記第１の電荷保持膜との界面に負電荷を保持する第２の電荷保持膜と
   を備えることを特徴とする固体撮像装置。
2. 前記第１の電荷保持膜および前記第２の電荷保持膜は、
   同一の金属元素を含む
   ことを特徴とする請求項１に記載の固体撮像装置。
3. 入射光を光電変換する受光部と、
   前記受光部の前記入射光が入射する面側に設けられ、負電荷を保持する固定電荷層と
   を備え、
   前記固定電荷層は、
   前記受光部の前記入射光が入射する面側に設けられた金属酸化膜からなる第１の電荷保持膜と、
   前記第１の電荷保持膜の前記入射光が入射する面側に設けられた酸化シリコン膜からなる第２の電荷保持膜と、
   前記第２の電荷保持膜の前記入射光が入射する面側に設けられた金属酸化膜からなる第３の電荷保持膜と
   を備え、
   前記第１の電荷保持膜と前記第２の電荷保持膜との界面、および前記第２の電荷保持膜と前記第３の電荷保持膜との界面に負電荷を保持する
   ことを特徴とする固体撮像装置。

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