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JP2011054708A - 絶縁膜およびその製造方法、半導体装置、ならびにデータ処理システム - Google Patents

絶縁膜およびその製造方法、半導体装置、ならびにデータ処理システム Download PDF

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JP2011054708A JP2009201448A JP2009201448A JP2011054708A JP 2011054708 A JP2011054708 A JP 2011054708A JP 2009201448 A JP2009201448 A JP 2009201448A JP 2009201448 A JP2009201448 A JP 2009201448A JP 2011054708 A JP2011054708 A JP 2011054708A
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zirconium oxide
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insulating film
crystal grain
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Naonori Fujiwara
直憲 藤原
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Elpida Memory Inc
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Abstract

【課題】誘電率が大きく、電極間に挟んで用いてもリーク電流値の小さい絶縁膜を提供する。
【解決手段】結晶化した酸化ジルコニウムからなる酸化ジルコニウム膜の２つと、非晶質であって、前記結晶化した酸化ジルコニウムよりも大きい誘電率を有する材料からなる結晶粒界分断膜とを有し、前記結晶粒界分断膜が、前記２つの酸化ジルコニウム膜に挟まれている絶縁膜を形成する。例えば、上部電極と下部電極の間に容量絶縁膜を有するキャパシタ素子で構成されたメモリセルを備える半導体装置における容量絶縁膜や、コントロールゲート電極とフローティングゲート電極の間にインターゲート絶縁膜を有する不揮発性メモリ素子を備えた半導体装置におけるインターゲート絶縁膜として好適である。
【選択図】図１

Description

本発明に係る実施形態は、絶縁膜およびその製造方法、半導体装置、ならびにデータ処理システムに関する。
半導体装置の高集積化に伴い、誘電率が高く、リーク電流（漏れ電流）の小さい絶縁膜（誘電体膜）の需要が増加している。例えば、ＤＲＡＭ素子のようにキャパシタを搭載するデバイスでは、微細化によってメモリセルサイズが減少した場合でも、キャパシタの静電容量をできるだけ低下させない手段として、高誘電率で低リーク電流の絶縁膜が求められている。
このような要求を満たす絶縁膜として、酸化ジルコニウム（ＺｒＯ2）膜を挙げることができる。酸化ジルコニウムはバンドギャップエネルギーが酸化チタンに比較して大きいため、リーク電流を抑制した絶縁膜を形成する際に有利となる。また、リーク電流をさらに低減するため、酸化ジルコニウムを含む複数の材料からなる絶縁膜を積層して形成する方法も提案されている（特許文献１および２）。
特開２００７−０７３９２６号公報 特開２００２−２２２９３４号公報
酸化ジルコニウムは、非晶質状態（アモルファス状態）での比誘電率が２５程度であるのに対し、結晶化することによって誘電率が上昇することが知られている。結晶化した酸化ジルコニウムの比誘電率は、立方晶系構造（Ｃｕｂｉｃ型）で３５程度、正方晶系構造（Ｔｅｔｒａｇｏｎａｌ型）で４５程度となる。ところが、結晶化した酸化ジルコニウム膜では、非晶質状態の酸化ジルコニウム膜に比べて、リーク電流が増大すると言う問題があった。これは、結晶粒界を介して流れる電流の増加によるものと推測される。
従って、従来は、特許文献１のように、酸化ジルコニウムを結晶化させずに用いることで、絶縁膜のリーク電流が所定の値以下となるようにしていた。しかし、結晶化させずに酸化ジルコニウムを用いた絶縁膜においても、膜厚が薄くなりすぎるとリーク電流値が適正な範囲を超えて流れてしまうため、絶縁膜の薄膜化には限界があった。このため、絶縁膜を電極間に挟んだ場合の静電容量を、さらに大きくすることが困難であった。すなわち、結晶化させずに形成した酸化ジルコニウム膜では誘電率が不足しており、さらなる微細化に対応して、占有面積を縮小したキャパシタ等の素子を形成するのが困難であった。
本発明に係る実施形態は、結晶化した酸化ジルコニウムからなる酸化ジルコニウム膜の２つと、非晶質であって、前記結晶化した酸化ジルコニウムよりも大きい誘電率を有する材料からなる結晶粒界分断膜とを有し、前記結晶粒界分断膜が、前記２つの酸化ジルコニウム膜に挟まれている絶縁膜である。
本発明に係る実施形態は、非晶質の酸化ジルコニウムからなる第一の酸化ジルコニウム膜を形成する工程と、前記第一の酸化ジルコニウム膜上に、結晶粒界分断膜を形成する工程と、前記結晶粒界分断膜上に、非晶質の酸化ジルコニウムからなる第一の酸化ジルコニウム膜を形成する工程と、得られた積層体を熱処理して、前記第一の酸化ジルコニウム膜および前記第二の酸化ジルコニウム膜中の前記非晶質の酸化ジルコニウムを結晶化させる工程とを有し、前記結晶粒界分断膜が、前記熱処理後においても、非晶質であって、前記結晶化した酸化ジルコニウムよりも大きい誘電率を有する材料で形成される絶縁膜の製造方法である。
本発明に係る実施形態は、上部電極と下部電極の間に容量絶縁膜を有するキャパシタ素子で構成されたメモリセルを備える半導体装置であって、前記容量絶縁膜が、結晶化した酸化ジルコニウムからなる酸化ジルコニウム膜の２つと、非晶質であって、前記結晶化した酸化ジルコニウムよりも大きい誘電率を有する材料からなる結晶粒界分断膜とを有し、前記結晶粒界分断膜が、前記２つの酸化ジルコニウム膜に挟まれている半導体装置である。
本発明に係る実施形態は、コントロールゲート電極とフローティングゲート電極の間にインターゲート絶縁膜を有する不揮発性メモリ素子を備えた半導体装置であって、前記インターゲート絶縁膜が、結晶化した酸化ジルコニウムからなる酸化ジルコニウム膜の２つと、非晶質であって、前記結晶化した酸化ジルコニウムよりも大きい誘電率を有する材料からなる結晶粒界分断膜とを有し、前記結晶粒界分断膜が、前記２つの酸化ジルコニウム膜に挟まれている半導体装置である。
本発明に係る実施形態は、演算処理デバイスとＤＲＡＭ素子とがバスにより接続されたデータ処理システムであって、前記ＤＲＡＭ素子が、上部電極と下部電極の間に容量絶縁膜を有するキャパシタ素子で構成されたメモリセルを備え、前記容量絶縁膜が、結晶化した酸化ジルコニウムからなる酸化ジルコニウム膜の２つと、非晶質であって、前記結晶化した酸化ジルコニウムよりも大きい誘電率を有する材料からなる結晶粒界分断膜とを有し、前記結晶粒界分断膜が、前記２つの酸化ジルコニウム膜に挟まれているデータ処理システムである。
本実施形態によれば、誘電率が大きく、電極間に挟んで用いる場合に、リーク電流値の小さい絶縁膜を形成できる。本発明に係る実施形態の絶縁膜を電極間に挟んだキャパシタ素子を形成し、ＤＲＡＭ素子のメモリセルに用いた場合には、微細化してメモリセルサイズが縮小してもデータ保持特性に優れたＤＲＡＭ素子を容易に形成できる。また、本発明に係る実施形態の絶縁膜を用いることで、リーク特性に優れた不揮発性メモリ素子を容易に形成することもできる。
第一の実施形態に係る絶縁膜を備えたキャパシタ素子の構造を示す断面模式図である。 第一の実施形態に係る絶縁膜を備えたキャパシタ素子の形成方法を示すフローチャートである。 ＡＬＤ法を用いた酸化ジルコニウム膜の形成方法を示すフローチャートである。 ＡＬＤ法を用いたＡｌＴｉＯ膜の形成方法を示すフローチャートである。 ＴｉＡｌＯ膜中の酸化アルミニウムの組成比と、その誘電率との関係を示すグラフである。 キャパシタ素子の静電容量とリーク電流との関係を示すグラフである。 第一の実施形態の変形例に係る絶縁膜を備えたキャパシタ素子の構造を示す断面模式図である。 第二の実施形態に係るＤＲＡＭ素子におけるメモリセル部の平面レイアウトを示す概念図である。 図８に記載されているＡ−Ａ’線での断面模式図である。 キャパシタ素子の形成方法を説明するための部分断面図である。 キャパシタ素子の形成方法を説明するための部分断面図である。 キャパシタ素子の形成方法を説明するための部分断面図である。 第三の実施形態に係る不揮発性メモリ素子の断面模式図である。 第三の実施形態に係るデータ処理システムの概略構成図である。
＜第一の実施形態＞
図１は、本実施形態に係る絶縁膜を備えたキャパシタ素子の構造を示す断面模式図である。
窒化チタン（ＴｉＮ）等の導電材料を用いて形成した下部電極１および上部電極２との間に、積層構造の絶縁膜１０を挟むことでキャパシタ素子が形成されている。絶縁膜１０は、結晶化した酸化ジルコニウム（ＺｒＯ2）膜３上に結晶粒界分断膜４を形成し、さらにその上に、結晶化した酸化ジルコニウム膜５を設けることで構成されている。酸化ジルコニウム膜３および５の膜厚は、同じでもよく、異なっていてもよい。
結晶粒界分断膜４は、結晶化した酸化ジルコニウムよりも比誘電率が大きく、かつ、酸化ジルコニウムの結晶粒界を分断して、下部電極１および上部電極２間に流れるリーク電流を抑制する機能を備えた絶縁膜である。具体的には、結晶粒界分断膜４として、アルミニウム（Ａｌ）とチタン（Ｔｉ）を含有する非晶質状態の金属酸化膜を用いることができる。
本実施形態に係る絶縁膜を備えたキャパシタ素子は、例えば、図２のフローチャートに示したＫ１〜Ｋ６の工程によって形成する。なお、絶縁膜１０の堆積方法の詳細については、後述する。
工程Ｋ１：
半導体基板（図示せず）上に、窒化チタン等の導電材料を用いて下部電極１のパターンを形成する。下部電極１のパターニングに際しては、例えば、フォトリソグラフィ技術を利用する。下部電極１を形成する導電材料としては、窒化チタンには限定されず、ルテニウム（Ｒｕ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、タングステン（Ｗ）およびそれらの窒化物等も使用可能である。また、下部電極１を形成する導電材料としては金属が好ましいが、リン等の不純物をドープした多結晶シリコンも使用可能である。
工程Ｋ２：
下部電極１を形成した半導体基板を、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ；原子層堆積）成膜装置の反応室内に設置する。そして、下部電極１上に、ＡＬＤ法によって酸化ジルコニウムを３〜５ｎｍ程度の膜厚に堆積して、酸化ジルコニウム膜３を形成する。この工程で堆積された酸化ジルコニウムは非晶質状態である。
工程Ｋ３：
酸化ジルコニウム膜３上に、ＡＬＤ法によって結晶粒界分断膜形成材料を０．５〜０．８ｎｍ程度の膜厚に堆積して、結晶粒界分断膜４を形成する。結晶粒界分断膜形成材料としては、非晶質状態で堆積され、後述の結晶化アニール工程（Ｋ５）を経た後も非晶質状態を維持する材料から選択する。また、結晶粒界分断膜形成材料としては、結晶化した酸化ジルコニウムよりも大きい誘電率を有する材料から選択する。例えば、結晶粒界分断膜４としては、アルミニウムとチタンを含有した金属酸化膜（ＴｉＡｌＯ膜）を用いることができる。
工程Ｋ４：
結晶粒界分断膜４上に、ＡＬＤ法によって酸化ジルコニウムを３〜５ｎｍ程度の膜厚に堆積して、酸化ジルコニウム膜５を形成する。この工程で堆積された酸化ジルコニウムは非晶質状態である。
工程Ｋ５：
５００〜６００℃程度の窒素雰囲気で１０分間の熱処理（アニール）を行い、酸化ジルコニウム膜３および５中の酸化ジルコニウムを結晶化させる。熱処理は、酸素（Ｏ2）を含有した雰囲気で行ってもよい。酸素を含有した雰囲気で熱処理を行う際には、下部電極１を形成する導電材料として、耐酸化性に優れた金属材料（例えば白金等）を用いることが好ましい。結晶粒界分断膜４は、この熱処理工程で結晶化されないように材料の設定を行う（ＴｉＡｌＯ膜を用いた場合の設定については後述）。なお、誘電率を高くする観点から、酸化ジルコニウムが正方晶系構造（Ｔｅｔｒａｇｏｎａｌ型）の結晶となるように、熱処理の温度や時間を調節して結晶化を行うことが好ましい。
工程Ｋ６：
酸化ジルコニウム膜５上に、窒化チタン等の導電材料を用いて上部電極２のパターンを形成する。上部電極２および下部電極１は、同じ導電材料を用いて形成してもよく、異なる導電材料を用いて形成してもよい。また、上部電極２および下部電極１は、それぞれ、単層でもよく、複数の異なる材料の積層体でもよい。
以上の製造工程において、工程Ｋ５とＫ６は、順序を入れ替えることも可能であり、上部電極２の形成後に結晶化アニールを行ってもよい。
また、上部電極２の形成に際して５００℃以上の熱が加わる場合には、結晶化アニール工程（Ｋ５）の一部または全部が、上部電極２の形成工程を兼ねてもよい。すなわち、本実施形態において、結晶化アニール工程（Ｋ５）は、必ずしも単独の工程として行われなくてもよい。酸化ジルコニウム膜５の形成以降の製造工程において加わる熱によって、最終的に酸化ジルコニウム膜３および５における酸化ジルコニウムが結晶化する場合には、独立した結晶化アニール工程（Ｋ５）を設けなくてもよい。
次に、ＡＬＤ法を用いた酸化ジルコニウム膜の形成方法の詳細について、図３の工程フローチャートを参照して説明する。工程Ｋ２およびＫ４で形成する酸化ジルコニウム膜は、以下に述べる方法により同様に形成できる。
工程Ｓ１：
ＡＬＤ成膜装置の反応室の温度を２００〜２５０℃程度に設定し、ジルコニウム原料ガスとしてのＴＥＭＡＺ（テトラキス・エチルメチル・アミノジルコニウム）ガスを反応室に１０秒間程度供給する。ジルコニウム原料ガスは、アルゴン（Ａｒ）等の不活性ガスによって希釈して供給してもよい。また、下部電極１が複雑な３次元構造や高アスペクト比を有している場合には、ジルコニウム原料ガスの供給時間を１８０秒程度まで延長してもよい。供給されたジルコニウム原料ガスは、下部電極１の表面に化学的に吸着されて、下部電極１上に概略ジルコニウム原子１層分の薄膜が形成される。
工程Ｓ２：
パージガスとしての窒素（Ｎ2）またはアルゴンを反応室に供給し、工程Ｓ１で吸着せずに残存しているジルコニウム原料ガスを反応室から排出する。
工程Ｓ３：
反応室の温度を２００〜２５０℃程度に維持したまま、酸化ガスとしてのオゾン（Ｏ3）を反応室に１０秒間程度供給する。供給されたオゾンによって、工程Ｓ１により表面に吸着されたジルコニウムが酸化されて、酸化ジルコニウム（ＺｒＯ2）となる。ただし、この段階では、酸化ジルコニウムは完全には結晶化しておらず、非晶質状態である。酸化ジルコニウム中に残存する不純物を十分な酸化によって除去する観点から、オゾンの供給時間を１８０秒程度まで延長してもよい。
また、オゾン以外の酸化ガスも使用可能である。具体的には、酸素ガス（Ｏ2）、水蒸気（Ｈ2Ｏ）、Ａｒ等の不活性ガスで希釈したオゾン等も使用可能である。
工程Ｓ４：
パージガスとしての窒素またはアルゴンを反応室に供給し、工程Ｓ３で酸化反応に寄与せずに残存している酸化ガスを反応室から排出する。
そして、以上の工程Ｓ１〜Ｓ４を１サイクルとして、そのサイクルをＭ回（Ｍは１以上の整数）実施することにより、所望の膜厚の酸化ジルコニウム膜を形成することができる。例えば、工程Ｓ１〜Ｓ４を２０〜４０回程度繰り返して実施することにより、３〜５ｎｍ程度の膜厚を有する酸化ジルコニウム膜を形成することができる。
次に、結晶粒界分断膜４について詳細に説明する。
結晶粒界分断膜は、半導体素子の製造が完了した段階において、非晶質（アモルファス）状態を維持することで、結晶化した酸化ジルコニウムの粒界を途中で分断する機能を有している。すなわち、結晶粒界分断膜は、リーク電流のストッパー膜として機能するものであり、その膜自体のバンドギャップエネルギーが大きく、リーク電流を抑制可能な絶縁膜を用いる必要がある。
結晶粒界分断膜４の膜厚は、概略０．５ｎｍ以上であることが好ましい。すなわち、結晶粒界分断膜をある程度厚くすることで、結晶化した酸化ジルコニウムの粒界を分断する機能を効果的に発揮することができ、十分にリーク電流を抑制することができるようになる。結晶粒界分断膜４の膜厚は、等価酸化膜厚の観点から、概略１．０ｎｍ以下であることが好ましい。
なお、非晶質状態の酸化アルミニウム膜（Ａｌ2Ｏ3）は、十分な絶縁機能を備えた膜であるが、比誘電率が９程度しかなく、結晶粒界分断膜として酸化ジルコニウム結晶膜（比誘電率３５〜４５）と組み合わせて用いた場合には、積層絶縁膜全体としての誘電率の低下が大きくなってしまう。そこで、本発明者は、誘電率が結晶化した酸化ジルコニウムよりも大きく、結晶粒界を分断する機能を備えた絶縁膜の材料を検討した結果、結晶粒界分断膜として、アルミニウムとチタンを含有した金属酸化物からなるＴｉＡｌＯ膜が適していることを見出した。
ＡＬＤ法を用いたＡｌＴｉＯ膜の形成方法について、図４の工程フローチャートを参照して説明する。
工程Ｓ５：
ＡＬＤ成膜装置の反応室の温度を２００〜２５０℃に設定し、アルミニウム原料ガスとしてのＴＭＡ（トリメチル・アルミニウム）ガスを反応室に１０秒間程度供給する。アルミニウム原料ガスは、アルゴン（Ａｒ）等の不活性ガスによって希釈して供給してもよい。また、下部電極１が複雑な３次元構造や高アスペクト比を有している場合には、アルミニウム原料ガスの供給時間を１８０秒程度まで延長してもよい。供給されたアルミニウム原料ガスは、下地層の表面に化学的に吸着されて、概略アルミニウム原子１層分の薄膜が形成される。
工程Ｓ６：
パージガスとしての窒素またはアルゴンを反応室に供給し、工程Ｓ５で吸着せずに残存しているアルミニウム原料ガスを反応室から排出する。
工程Ｓ７：
反応室の温度を２００〜２５０℃程度に維持したまま、酸化ガスとしてのオゾン（Ｏ3）を反応室に１０秒間程度供給する。供給されたオゾンによって、工程Ｓ５により表面に吸着されたアルミニウムが酸化されて、単原子層レベルで非晶質状態の酸化アルミニウム（Ａｌ2Ｏ3）となる。酸化アルミニウム中に残存する不純物を十分な酸化によって除去する観点から、オゾンの供給時間を１８０秒程度まで延長してもよい。
工程Ｓ８：
パージガスとしての窒素またはアルゴンを反応室に供給し、工程Ｓ７で酸化反応に寄与せずに残存している酸化ガスを反応室から排出する。
工程Ｓ９：
反応室の温度を２００〜２５０℃に維持したまま、チタン原料ガスとしてのＴＤＭＡＴ（テトラキス・ジメチル・アミノチタニウム）を反応室に１０秒間程度供給する。チタン原料ガスは、アルゴン（Ａｒ）等の不活性ガスによって希釈して供給してもよい。また、下部電極１が複雑な３次元構造や高アスペクト比を有している場合には、チタン原料ガスの供給時間を１８０秒程度まで延長してもよい。供給されたチタン原料ガスは、下地層の表面に化学的に吸着されて、概略チタン原子１層分の薄膜が形成される。
工程Ｓ１０：
パージガスとしての反応室に窒素またはアルゴンを供給し、工程Ｓ９で吸着せずに残存しているチタン原料ガスを反応室から排出する。
工程Ｓ１１：
反応室の温度を２００〜２５０℃程度に維持したまま、酸化ガスとしてのオゾン（Ｏ3）を反応室に１０秒間程度供給する。供給されたオゾンによって、工程Ｓ９により表面に吸着されたチタンが酸化されて、単原子層レベルで非晶質状態の酸化チタン（ＴｉＯ2）となる。酸化チタン中に残存する不純物を十分な酸化によって除去する観点から、オゾンの供給時間を１８０秒程度まで延長してもよい。
工程Ｓ１２：
パージガスとしての窒素またはアルゴンを反応室に供給し、工程Ｓ１１で酸化反応に寄与せずに残存している酸化ガスを反応室から排出する。
以上の工程Ｓ５〜Ｓ１２を１サイクルとして、そのサイクルをＮ回（Ｎは１以上の整数）実施することにより、所望の膜厚のＴｉＡｌＯ膜を形成することができる。なお、このようにして形成したＴｉＡｌＯ膜は、完全に独立した酸化アルミニウム膜と酸化チタン膜の積層構造ではなく、混合状態に近くなっており、全体として１つの絶縁膜とみなすことができる。
工程Ｓ５〜Ｓ１２の１サイクル内において、酸化アルミニウムを堆積する工程Ｓ５〜Ｓ８のサイクルをＰ回（Ｐは１以上の整数）実施するようにしてもよい。同様に、酸化チタンを堆積する工程Ｓ９〜Ｓ１２のサイクルをＱ回（Ｑは１以上の整数）実施するようにしてもよい。工程Ｓ５〜Ｓ８および／または工程Ｓ９〜Ｓ１２のサイクルを複数回実施する場合には、連続したサイクルで形成される酸化アルミニウムおよび酸化チタンの少なくともいずれか一方の膜厚が、概略０．１ｎｍ以下となるようにサイクル数を設定するのが好ましい。これは、複数のサイクル実施によって、酸化アルミニウムおよび酸化チタンの両方の膜厚が厚くなりすぎると、最終的に形成されるＴｉＡｌＯ膜が、酸化アルミニウム膜と酸化チタン膜の独立した積層膜の構造となってしまい、結晶粒界分断膜としてあまり好ましくないためである。
なお、工程Ｓ７およびＳ１１では、オゾン以外の酸化ガスも使用可能である。具体的には、酸素ガス（Ｏ2）、水蒸気（Ｈ2Ｏ）、Ａｒ等の不活性ガスで希釈したオゾン等も使用可能である。
このようにして形成したＴｉＡｌＯ膜においては、工程Ｓ５〜Ｓ８および工程Ｓ９〜Ｓ１２の連続して実施するサイクル数（図４のＰおよびＱ）の設定を調節することで、最終的に形成されるＴｉＡｌＯ膜中の酸化アルミニウム成分の組成比（含有量）を調節することができる。
ＴｉＡｌＯ膜中の酸化アルミニウム成分の組成比を変更して、その特性を調べたところ、ＴｉＡｌＯ膜中の酸化アルミニウム成分の含有量が５ａｔｏｍｉｃ％未満の場合には、酸化ジルコニウムを結晶化する際の熱処理（アニール）工程で、ＴｉＡｌＯ膜も結晶化する場合があることが判明した。従って、結晶粒界を分断する機能を維持するためには、ＴｉＡｌＯ膜中の酸化アルミニウム成分の含有量が５ａｔｏｍｉｃ％以上となるように、ＴｉＡｌＯ膜を形成することが好ましい。
次に、ＴｉＡｌＯ膜中の酸化アルミニウム成分の組成比を変更した複数の試料を用いて、その誘電率を測定した結果を図５に示す。図５より、ＴｉＡｌＯ膜中の酸化アルミニウム成分が５〜１０ａｔｏｍｉｃ％程度となるように設定することにより、比誘電率が５０以上の膜が安定して得られ、酸化アルミニウム成分が１５ａｔｏｍｉｃ％程度のときに、正方晶系構造（Ｔｅｔｒａｇｏｎａｌ型）に結晶化した酸化ジルコニウムの比誘電率と同程度の絶縁膜となることがわかる。酸化ジルコニウムと組み合わせてキャパシタ用の容量絶縁膜として用いる場合には、キャパシタの静電容量を低下させないために、酸化ジルコニウムと同等以上の誘電率を備えた結晶粒界分断膜を用いることが好ましい。
従って、ＴｉＡｌＯ膜を結晶粒界分断膜として用いる場合には、ＴｉＡｌＯ膜中の酸化アルミニウム成分の含有量を５〜１５ａｔｏｍｉｃ％とすることが好ましく、５〜１０ａｔｏｍｉｃ％とすることがさらに好ましい。
図６に、本実施形態の製造方法で形成した絶縁膜を用いたキャパシタ素子の静電容量とリーク電流を測定した結果を示す。図６の横軸は、静電容量を等価酸化膜厚（ＥＯＴ：Ｅｆｆｅｃｔｉｖｅ Ｏｘｉｄｅ Ｔｈｉｃｋｎｅｓｓ）で表したものである。縦軸は、測定したリーク電流値を設計ルール４０〜４５ｎｍ世代のＤＲＡＭ素子に用いる場合に必要とされるリーク電流値で規格化した値である。ＴｉＡｌＯ膜中の酸化アルミニウム成分の含有量を１０ａｔｏｍｉｃ％に固定し、ＴｉＡｌＯ膜の膜厚を変化させることで、等価酸化膜厚の異なる複数の試料とした。また、比較のために、結晶化した酸化ジルコニウム膜の間に、酸化アルミニウムの単層膜を挟んだ構造の絶縁膜を用いて形成したキャパシタについて、同様の測定を行った結果を、比較例として図６に示した。
キャパシタを設計ルール４０〜４５ｎｍ世代のＤＲＡＭ素子のメモリセルに適用する場合には、等価酸化膜厚として０．７〜０．８ｎｍ程度の静電容量値が必要となる。本実施形態では、等価酸化膜厚が０．６５ｎｍより厚くなる領域で、目標とするリーク電流値（縦軸の値１．０）以下の特性を備えたキャパシタが形成できることがわかる。
一方、比較例では、目標とするリーク電流値（縦軸の値１．０）以下の特性とするには、等価酸化膜厚が０．８ｎｍ以上とする必要があり、設計ルール４０〜４５ｎｍ世代のＤＲＡＭ素子のメモリセルに用いるには静電容量値が不足していることがわかる。これは、単層の酸化アルミニウム膜を酸化ジルコニウム膜の結晶分断膜として用いた場合、非晶質状態を維持するためリーク電流抑制の機能は備えているものの、比誘電率が９程度しかないため、絶縁膜全体としての誘電率の低下が大きくなってしまうためである。また、酸化アルミニウムの単層膜でも、堆積する膜厚を０．３ｎｍ程度まで薄くすれば静電容量の低下を抑えることができるが、その場合には結晶粒界の分断効果が低下し、リーク電流が増加してしまう。
以上のように、本実施形態では、非晶質状態を維持し、結晶化した酸化ジルコニウムよりも比誘電率が大きい絶縁膜を結晶粒界分断膜として用いることにより、静電容量を低下させることなく、リーク電流を抑制することが可能となる。
なお、ＡＬＤ法で用いる原料ガスは、上記で説明したものに限定されず、他の原料ガスを用いて、酸化ジルコニウム膜やＴｉＡｌＯ膜を形成してもよい。また、結晶粒界分断膜は、ＴｉＡｌＯ膜に限定されず、チタン（Ｔｉ）、アルミニウム（Ａｌ）以外に、さらに別の金属元素（例えば、Ｈｆ、Ｌａ、Ｔａ、Ｙ等）を含有した金属酸化膜を用いてもよい。ただし、結晶粒界分断膜が半導体装置の製造工程の最後まで非晶質状態を維持するように、添加する金属の比率を調整する。
＜第一の実施形態の変形例＞
図７は、本実施形態に係る絶縁膜を備えたキャパシタ素子の構造を示す断面模式図である。このように、本実施形態の絶縁膜に２層以上の結晶粒界分断膜を設けてもよい。
図７では、下部電極１および上部電極２との間に積層構造の絶縁膜１０が配置されて、キャパシタが形成されている。絶縁膜１０は、３層の結晶化した酸化ジルコニウム膜３、５および７の間に、２層の結晶粒界分断膜４および６が挟まれて形成されている。
絶縁膜１０は、それを形成する各層をＡＬＤ法を用いて順次堆積していくことで形成することができる。結晶粒界分断膜としては、ＴｉＡｌＯ膜を用いることができる。なお、２層以上の結晶粒界分断膜を設ける場合には、各結晶粒界分断膜は、構成元素が同じでもよく、構成元素が異なっていてもよい。また、各酸化ジルコニウム膜の膜厚は、同じでもよく、それぞれ異なっていてもよい。同様に、各結晶粒界分断膜の膜厚は、同じでもよく、異なっていてもよい。
＜第二の実施形態＞
本実施形態の絶縁膜を半導体デバイスに適用した具体例として、本実施形態の絶縁膜を、ＤＲＡＭ素子のメモリセルを構成するキャパシタ素子の容量絶縁膜に用いた場合について説明する。
図８は、本実施形態の絶縁膜を適用した半導体装置であるＤＲＡＭ素子について、メモリセル部の平面レイアウトを示す概念図である。図８の右手側は、後述する、ワード配線Ｗとなるゲート電極１０５とサイドウォール１０５ｂとを切断する面を基準とした透過断面図として示している。図９は、図８に記載されているＡ−Ａ’線での断面模式図である。なお、簡略化のために、図８においてキャパシタ素子の記載を省略し、図９にのみキャパシタ素子を記載した。なお、これらの図は半導体装置の構成を説明するためのものであり、図示される各部の大きさや寸法等の関係は、実際の半導体装置とは異なっている。
メモリセル部は、図９に示すように、メモリセル用のＭＯＳトランジスタＴｒ１と、ＭＯＳトランジスタＴｒ１に複数のコンタクトプラグを介して接続されたキャパシタ素子Ｃａｐとから概略構成されている。
図８および図９において、半導体基板１０１は、所定濃度のＰ型不純物を含有するシリコン（Ｓｉ）によって形成されている。この半導体基板１０１には、素子分離領域１０３が形成されている。素子分離領域１０３は、半導体基板１０１の表面にＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法によりシリコン酸化膜（ＳｉＯ2）等の絶縁膜を埋設することで、活性領域Ｋ以外の部分に形成され、隣接する活性領域Ｋとの間を絶縁分離している。本実施形態では、１つの活性領域Ｋに２ビットのメモリセルが配置されるセル構造の場合を示している。
本実施形態では、図８に示す平面構造のように、細長い短冊状の活性領域Ｋが複数、個々に所定間隔をあけて右斜め下向きに整列して配置されており、一般に６Ｆ２型メモリセルと呼ばれるレイアウトに沿って配列されている。各活性領域Ｋの両端部と中央部には個々に不純物拡散層が形成され、ＭＯＳトランジスタＴｒ１のソース・ドレイン領域として機能する。ソース・ドレイン領域（不純物拡散層）の真上に配置されるように、基板コンタクト部２０５ａ、２０５ｂおよび２０５ｃの位置が規定されている。
図８の横（Ｘ）方向には、折れ線形状（湾曲形状）にビット配線１０６が延設され、このビット配線１０６が図８の縦（Ｙ）方向に所定の間隔で複数配置されている。また、図８の縦（Ｙ）方向に延在する直線形状のワード配線Ｗが配置されている。個々のワード配線Ｗは図８の横（Ｘ）方向に所定の間隔で複数配置され、ワード配線Ｗは各活性領域Ｋと交差する部分において、図９に示されるゲート電極１０５を含むように構成されている。本実施形態では、ＭＯＳトランジスタＴｒ１は、溝型のゲート電極を備えている。
図９の断面構造に示すように、半導体基板１０１において素子分離領域１０３に区画された活性領域Ｋにソース・ドレイン領域として機能する不純物拡散層１０８が離間して形成され、個々の不純物拡散層１０８の間に、溝型のゲート電極１０５が形成されている。ゲート電極１０５は、多結晶シリコン膜と金属膜との多層膜により半導体基板１０１の上部に突出するように形成されており、多結晶シリコン膜はＣＶＤ法での成膜時にリン等の不純物を含有させて形成することができる。ゲート電極用の金属膜には、タングステン（Ｗ）や窒化タングステン（ＷＮ）、タングステンシリサイド（ＷＳｉ）等の高融点金属を用いることができる。
また、図９に示すように、ゲート電極１０５と半導体基板１０１との間にはゲート絶縁膜１０５ａが形成されている。また、ゲート電極１０５の側壁には窒化シリコン（Ｓｉ3Ｎ4）などの絶縁膜によるサイドウォール１０５ｂが形成されている。ゲート電極１０５上にも窒化シリコンなどの絶縁膜１０５ｃが形成されており、ゲート電極１０５の上面を保護している。
不純物拡散層１０８は、半導体基板１０１にＮ型不純物として、例えばリンを導入することで形成されている。不純物拡散層１０８と接触するように基板コンタクトプラグ１０９が形成されている。この基板コンタクトプラグ１０９は、図８に示した基板コンタクト部２０５ｃ、２０５ａおよび２０５ｂの位置にそれぞれ配置され、例えば、リンを含有した多結晶シリコンから形成される。基板コンタクトプラグ１０９の横（Ｘ）方向の幅は、隣接するゲート配線Ｗに設けられたサイドウォール１０５ｂによって規定される、セルフアライン構造となっている。
図９に示すように、ゲート電極上の絶縁膜１０５ｃおよび基板コンタクトプラグ１０９を覆うように第１の層間絶縁膜１０４が形成され、第１の層間絶縁膜１０４を貫通するようにビット線コンタクトプラグ１０４Ａが形成されている。ビット線コンタクトプラグ１０４Ａは、基板コンタク部２０５ａの位置に配置され、基板コンタクトプラグ１０９と導通している。ビット線コンタクトプラグ１０４Ａは、チタン（Ｔｉ）および窒化チタン（ＴｉＮ）の積層膜からなるバリア膜（ＴｉＮ／Ｔｉ）上にタングステン（Ｗ）等を積層して形成されている。ビット線コンタクトプラグ１０４Ａに接続するようにビット配線１０６が形成されている。ビット配線１０６は窒化タングステン（ＷＮ）およびタングステン（Ｗ）からなる積層膜で構成されている。
ビット配線１０６を覆うように、第２の層間絶縁膜１０７が形成されている。第１の層間絶縁膜１０４および第２の層間絶縁膜１０７を貫通して、基板コンタクトプラグ１０９に接続するように容量コンタクトプラグ１０７Ａが形成されている。容量コンタクトプラグ１０７Ａは、基板コンタクト部２０５ｂおよび２０５ｃの位置に配置される。
第２の層間絶縁膜１０７上には、窒化シリコンを用いた第３の層間絶縁膜１１１およびシリコン酸化膜を用いた第４の層間絶縁膜１１２が形成されている。第３の層間絶縁膜１１１および第４の層間絶縁膜１１２を貫通して、容量コンタクトプラグ１０７Ａと接続するようにキャパシタ素子Ｃａｐが形成されている。
キャパシタ素子Ｃａｐは、下部電極１１３と上部電極１１５の間に、第一の実施形態で詳細に説明した方法を用いて、容量絶縁膜１１４を形成する。すなわち、結晶化した２層の酸化ジルコニウム膜の間に、結晶粒界分断膜としてＴｉＡｌＯ膜が挟まれている構造となっている。ＴｉＡｌＯ膜中の酸化アルミニウムの含有量が５〜１０ａｔｏｍｉｃ％の範囲となるように、成膜条件の調節を行っている。下部電極１１３は、容量コンタクトプラグ１０７Ａと導通している。
第４の層間絶縁膜１１２上には、酸化シリコン等で形成した第５の層間絶縁膜１２０と、アルミニウム（Ａｌ）、銅（Ｃｕ）等で形成した上層の配線層１２１と、表面保護膜１２２が形成されている。
キャパシタ素子Ｃａｐの上部電極１１５には、所定の電位が与えられており、キャパシタ素子Ｃａｐに保持された電荷の有無を判定することによって、情報の記憶動作を行うＤＲＡＭ素子として機能する。
次に、キャパシタ素子Ｃａｐの具体的な形成方法について、図１０〜１２を用いて説明する。図１０〜１２は、第３の層間絶縁膜１１１から上の部分のみを示した部分断面図である。
まず、図１０に示したように、第３の層間絶縁膜１１１および第４の層間絶縁膜１１２を所定の膜厚で堆積した後に、フォトリソグラフィ技術を用いて、キャパシタ素子を形成するための開口１１２Ａを、第３の層間絶縁膜１１１および第４の層間絶縁膜１１２を貫通するように形成する。その後、ドライエッチング技術またはＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）技術を用いて、下部電極１１３を開口１１２Ａの内壁部分にのみ残すように形成する。下部電極１１３の材料としては、窒化チタンを用いているが、他の金属膜でもよい。
次に、図１１に示したように、ＡＬＤ法を用いて約３〜５ｎｍの膜厚の酸化ジルコニウム膜と、約０．５〜０．８ｎｍのＴｉＡｌＯ膜と、約３〜５ｎｍの膜厚の酸化ジルコニウム膜を順次堆積する工程を繰り返して行い、合計３層を有する容量絶縁膜１１４を形成する。詳細は、第一の実施形態で示したとおりである。
次に、図１２に示したように、容量絶縁膜１１４の表面を覆い、かつ開口１１２Ａ内を充填するように、窒化チタン膜を堆積して、上部電極１１５を形成する。上部電極１１５の材料は、下部電極１１３と同じでもよく、異なっていてもよい。また、下部電極１１３および上部電極１１５は、複数の金属の積層膜で形成してもよく、例えば上部電極１１５を窒化チタン膜（下層）と多結晶シリコン膜（上層）の積層構造とすれば、開口１１２Ａ内を上部電極１１５で容易に充填することができる。上部電極１１５の形成の際に加わる熱処理を考慮し、酸化ジルコニウム膜が十分に結晶化していない場合には、窒素雰囲気中で５００℃程度の熱処理を追加して、酸化ジルコニウム膜を完全に結晶化させる。
以上のようにして、キャパシタ素子Ｃａｐが完成する。結晶粒界分断膜（上記の例ではＴｉＡｌＯ膜）は、膜の組成比および成膜後に加わるトータル熱処理を適切に設定することによって、最後まで非晶質状態が維持されている。
キャパシタ素子Ｃａｐは、下部電極１１３の内壁部分と外壁部分を共に電極として利用するクラウン形や、下部電極１１３を開口１１２Ａ内に完全に充填して外壁部分のみを電極として利用するピラー型としてもよい。
本実施形態により、微細化によってメモリセルサイズが縮小した場合でも、静電容量値が大きく、リーク電流の小さいキャパシタ素子を容易に形成できる。従って、高集積度で電荷保持特性（リフレッシュ特性）に優れたＤＲＡＭ素子の形成が容易となる。
＜第三の実施形態＞
本実施形態の絶縁膜は、キャパシタ素子の容量絶縁膜として以外に、不揮発性メモリ素子（フラッシュメモリ等）のインターゲート絶縁膜や、一般的なＭＯＳ型トランジスタのＨｉｇｈ−Ｋゲート絶縁膜として用いることもできる。
本実施形態の絶縁膜を不揮発性メモリ素子に適用した場合の例について、図１３を参照して説明する。
Ｐ型のシリコンからなる半導体基板２００上に、酸化シリコン膜を用いて形成したゲート絶縁膜２０１を介してフローティングゲート電極２０２を形成する。フローティングゲート電極２０２上には、本実施形態の絶縁膜を用いてインターゲート絶縁膜２１０を形成し、その上にコントロールゲート電極２０６を形成する。インターゲート絶縁膜２１０は、結晶化した酸化ジルコニウム膜２０３および２０５の間に、結晶粒界分断膜２０４としてＴｉＡｌＯ膜が挟まれて形成されている。
半導体基板２００には、イオン注入法にてＮ型不純物層２０８が形成されており、このＮ型不純物層２０８はソース・ドレイン領域として機能する。コントロールゲート電極２０６を介して、フローティングゲート電極２０２の下層（ゲート絶縁膜）にトラップされる電子の状態を制御することにより、不揮発性メモリ素子として情報の記憶動作を行うことができる。
本実施形態の絶縁膜をインターゲート絶縁膜として用いることにより、リーク電流値が小さく、フローティングゲート電極とコントロールゲート電極間の静電容量値を高くすることができるので、微細化しても高性能な不揮発性メモリ素子を容易に形成することができる。
上述のようにして製造したＤＲＡＭ素子または不揮発性メモリ素子を用いることで、例えば、次に説明するデータ処理システムを形成することができる。図１４は、本実施形態に係るデータ処理システムの概略構成図である。
データ処理システム５００には、演算処理デバイス５２０とＤＲＡＭ素子５３０が含まれており、システムバス５１０を介して相互に接続されている。演算処理デバイス５２０は、ＭＰＵ（Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）や、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）等である。ＤＲＡＭ素子５３０は、第二の実施形態で説明した方法で形成したメモリセルを備えている。また、固定データの格納用に、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）５４０が、システムバス５１０に接続されていてもよい。
システムバス５１０は、図１４では簡便のため１本しか記載していないが、必要に応じてコネクタなどを介し、シリアルないしパラレルに接続される。また、各デバイスは、システムバス５１０を介さずに、ローカルなバスによって相互に接続されてもよい。
また、データ処理システム５００では、必要に応じて、不揮発性記憶デバイス５５０および入出力装置５６０がシステムバス５１０に接続される。不揮発性記憶デバイス５５０としては、ハードディスク、光ドライブ、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）などを利用できる。ＳＳＤには、第三の実施形態で説明したような記憶素子を備えた、ＮＡＮＤ型フラッシュメモリを用いることができる。入出力装置５６０には、例えば、液晶ディスプレイなどの表示装置や、キーボード等のデータ入力装置が含まれる。
データ処理システム５００の各構成要素の個数は、図１４では簡略化のため１つの記載にとどめているが、それに限定されず、全てまたはいずれかが複数個の場合も含まれる。データ処理システム５００には、例えばコンピュータシステムが含まれるが、これに限定されない。
１ 下部電極
２ 上部電極
３ 酸化ジルコニウム膜
４ 結晶粒界分断膜
５ 酸化ジルコニウム膜
６ 結晶粒界分断膜
７ 酸化ジルコニウム膜
１０ 絶縁膜
１０１ 半導体基板
１０３ 素子分離領域
１０４ 第１の層間絶縁膜
１０４Ａ ビット線コンタクトプラグ
１０５ ゲート電極
１０５ａ ゲート絶縁膜
１０５ｂ サイドウォール
１０５ｃ 絶縁膜
１０６ ビット配線
１０７ 第２の層間絶縁膜
１０７Ａ 容量コンタクトプラグ
１０８ 不純物拡散層
１０９ 基板コンタクトプラグ
１１１ 第３の層間絶縁膜
１１２ 第４の層間絶縁膜
１１２Ａ 開口
１１３ 下部電極
１１４ 容量絶縁膜
１１５ 上部電極
１２０ 第５の層間絶縁膜
１２１ 配線層
１２２ 表面保護膜
２００ 半導体基板
２０１ ゲート絶縁膜
２０２ フローティングゲート電極
２０３ 酸化ジルコニウム膜
２０４ 結晶粒界分断膜
２０５ 酸化ジルコニウム膜
２０５ａ 基板コンタクト部
２０５ｂ 基板コンタクト部
２０５ｃ 基板コンタクト部
２０６ コントロールゲート電極
２０８ Ｎ型不純物層
２１０ インターゲート絶縁膜
５００ データ処理システム
５１０ システムバス
５２０ 演算処理デバイス
５３０ ＤＲＡＭ素子
５４０ ＲＯＭ
５５０ 不揮発性記憶デバイス
５６０ 入出力装置
Ｋ 活性領域
Ｗ ワード配線
Ｔｒ１ ＭＯＳトランジスタ
Ｃａｐ キャパシタ素子

Claims (19)

  1. 結晶化した酸化ジルコニウムからなる酸化ジルコニウム膜の２つと、非晶質であって、前記結晶化した酸化ジルコニウムよりも大きい誘電率を有する材料からなる結晶粒界分断膜とを有し、
    前記結晶粒界分断膜が、前記２つの酸化ジルコニウム膜に挟まれている絶縁膜。
  2. 前記結晶粒界分断膜が、チタンおよびアルミニウムを含有する金属酸化物からなるＴｉＡｌＯ膜である請求項１に記載の絶縁膜。
  3. 前記ＴｉＡｌＯ膜中の酸化アルミニウム成分の含有量が、５〜１５ａｔｏｍｉｃ％である請求項２に記載の絶縁膜。
  4. 前記結晶化した酸化ジルコニウムが、正方晶系構造の結晶を有する請求項１に記載の絶縁膜。
  5. 前記結晶粒界分断膜が、０．５ｎｍ以上の膜厚を有する請求項１に記載の絶縁膜。
  6. 結晶化した酸化ジルコニウムからなる酸化ジルコニウム膜の３つと、非晶質であって、前記結晶化した酸化ジルコニウムよりも大きい誘電率を有する材料からなる結晶粒界分断膜の２つとを有し、
    前記結晶粒界分断膜の２つが、それぞれ、前記３つの酸化ジルコニウム膜のうちの２つに挟まれている絶縁膜。
  7. 非晶質の酸化ジルコニウムからなる第一の酸化ジルコニウム膜を形成する工程と、
    前記第一の酸化ジルコニウム膜上に、結晶粒界分断膜を形成する工程と、
    前記結晶粒界分断膜上に、非晶質の酸化ジルコニウムからなる第一の酸化ジルコニウム膜を形成する工程と、
    得られた積層体を熱処理して、前記第一の酸化ジルコニウム膜および前記第二の酸化ジルコニウム膜中の前記非晶質の酸化ジルコニウムを結晶化させる工程と
    を有し、
    前記結晶粒界分断膜が、前記熱処理後においても、非晶質であって、前記結晶化した酸化ジルコニウムよりも大きい誘電率を有する材料で形成される絶縁膜の製造方法。
  8. 前記結晶粒界分断膜が、チタンおよびアルミニウムを含有する金属酸化物からなるＴｉＡｌＯ膜である請求項７に記載の絶縁膜の製造方法。
  9. 前記ＴｉＡｌＯ膜中の酸化アルミニウム成分の含有量が、５〜１５ａｔｏｍｉｃ％である請求項８に記載の絶縁膜の製造方法。
  10. 前記結晶化した酸化ジルコニウムが、正方晶系構造の結晶を有する請求項７に記載の絶縁膜の製造方法。
  11. 前記結晶粒界分断膜が、０．５ｎｍ以上の膜厚を有する請求項７に記載の絶縁膜の製造方法。
  12. 非晶質の酸化ジルコニウムからなる第一の酸化ジルコニウム膜を形成する工程と、
    前記第一の酸化ジルコニウム膜上に、第一の結晶粒界分断膜を形成する工程と、
    前記結晶粒界分断膜上に、非晶質の酸化ジルコニウムからなる第二の酸化ジルコニウム膜を形成する工程と、
    前記第二の酸化ジルコニウム膜上に、第二の結晶粒界分断膜を形成する工程と、
    前記結晶粒界分断膜上に、非晶質の酸化ジルコニウムからなる第三の酸化ジルコニウム膜を形成する工程と、
    得られた積層体を熱処理して、前記第一の酸化ジルコニウム膜、前記第二の酸化ジルコニウム膜および前記第三の酸化ジルコニウム膜中の前記非晶質の酸化ジルコニウムを結晶化させる工程と
    を有し、
    前記第一の結晶粒界分断膜および前記第二の結晶粒界分断膜が、前記熱処理後においても、非晶質であって、前記結晶化した酸化ジルコニウムよりも大きい誘電率を有する材料で形成される絶縁膜の製造方法。
  13. 上部電極と下部電極の間に容量絶縁膜を有するキャパシタ素子で構成されたメモリセルを備える半導体装置であって、
    前記容量絶縁膜が、結晶化した酸化ジルコニウムからなる酸化ジルコニウム膜の２つと、非晶質であって、前記結晶化した酸化ジルコニウムよりも大きい誘電率を有する材料からなる結晶粒界分断膜とを有し、
    前記結晶粒界分断膜が、前記２つの酸化ジルコニウム膜に挟まれている半導体装置。
  14. 前記結晶粒界分断膜が、チタンおよびアルミニウムを含有する金属酸化物からなるＴｉＡｌＯ膜である請求項１３に記載の半導体装置。
  15. 前記ＴｉＡｌＯ膜中の酸化アルミニウム成分の含有量が、５〜１５ａｔｏｍｉｃ％である請求項１４に記載の半導体装置。
  16. コントロールゲート電極とフローティングゲート電極の間にインターゲート絶縁膜を有する不揮発性メモリ素子を備えた半導体装置であって、
    前記インターゲート絶縁膜が、結晶化した酸化ジルコニウムからなる酸化ジルコニウム膜の２つと、非晶質であって、前記結晶化した酸化ジルコニウムよりも大きい誘電率を有する材料からなる結晶粒界分断膜とを有し、
    前記結晶粒界分断膜が、前記２つの酸化ジルコニウム膜に挟まれている半導体装置。
  17. 前記結晶粒界分断膜が、チタンおよびアルミニウムを含有する金属酸化物からなるＴｉＡｌＯ膜である請求項１６に記載の半導体装置。
  18. 前記ＴｉＡｌＯ膜中の酸化アルミニウム成分の含有量が、５〜１５ａｔｏｍｉｃ％である請求項１７に記載の半導体装置。
  19. 演算処理デバイスとＤＲＡＭ素子とがバスにより接続されたデータ処理システムであって、
    前記ＤＲＡＭ素子が、上部電極と下部電極の間に容量絶縁膜を有するキャパシタ素子で構成されたメモリセルを備え、
    前記容量絶縁膜が、結晶化した酸化ジルコニウムからなる酸化ジルコニウム膜の２つと、非晶質であって、前記結晶化した酸化ジルコニウムよりも大きい誘電率を有する材料からなる結晶粒界分断膜とを有し、
    前記結晶粒界分断膜が、前記２つの酸化ジルコニウム膜に挟まれているデータ処理システム。
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