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JP5487438B2 - 電力変換回路の制御装置および制御方法 - Google Patents

電力変換回路の制御装置および制御方法 Download PDF

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Description

本発明は、電力変換回路を高精度で制御する技術に関し、具体的には、スイッチ制御のためのタイミング値の生成に際して、微分制御量の演算結果とフィルタの演算結果とから、フィルタ演算の繰り返し間隔以下の繰り返し間隔でタイミング値を生成し、このタイミング値により駆動信号生成回路のタイミングセット値を更新することで、制御の高精度化を図る電力変換回路の制御装置に関する。
図１１により従来の電力変換回路の制御装置を説明する。図１１において、電力変換回路８は、スイッチ８１がオンのときにはリアクトル８２を介して、電源１０１からの電力を負荷１０２に供給し、スイッチ８１がオフのときにはリアクトル８２に蓄えられたエネルギーを放出することで電力を負荷１０２に供給する。なお、図１１では、電力変換回路８の出力側に平滑キャパシタ８４が設けられている。
電力変換回路８の制御装置９は、ＡＤ変換回路９１と駆動タイミング値生成回路９２と駆動信号生成回路９３とからなる。ＡＤ変換回路９１は電力変換回路８の出力ｅｏを入力し、これをデジタル信号に変換して、駆動タイミング値生成回路９２に出力する。
駆動タイミング値生成回路９２における演算結果Ｄは駆動信号生成回路９３に送出される。駆動信号生成回路９３は、演算結果Ｄに基づき制御信号（スイッチ駆動信号ＤＳＷ）を生成しスイッチ８１を駆動する。
ところが、図１１の電力変換回路８において、駆動タイミング値生成回路９２にフィルタを用いた場合、電源電圧や電源電流（電源１０１の端子電圧や電源１０１を流れる電流）、負荷電圧や負荷電流（負荷１０２の端子電圧や負荷１０２に供給される電流）が急激に変化した場合の応答に対する制御ができない。
本発明の目的は、スイッチ制御のためのタイミング値の生成に際して、微分制御量の演算結果とフィルタの演算結果とから、フィルタ演算の繰り返し間隔以下の繰り返し間隔でタイミング値を生成し、このタイミング値により駆動信号生成回路のタイミングセット値を更新することで、制御の高精度化を図る(具体的には、電源や負荷の急激な変化に速く対応する）ことである。
本発明の電力変換回路の制御装置は、
電力変換回路から制御に必要な一または二以上のアナログ信号を取得し、当該一または二以上のアナログ信号をＡＤ変換して、これらのアナログ信号に対応する一または二以上のデジタル信号（デジタル値）を生成するＡＤ変換回路と、
微分制御量演算を行う第１演算部とフィルタ演算を行う第２演算部とを備え、各演算部がそれぞれ前記一または二以上のデジタル量を入力し各演算を行う制御量演算回路、および、
前記第１演算部における演算繰り返し間隔以上、前記第２演算部における演算繰り返し間隔以下の繰り返し間隔で、当該第２演算部が生成した制御量と、前記第１演算部が生成した制御量の加算を行い、前記電力変換回路のスイッチの駆動タイミング値を生成するデジタル加算回路、
からなる駆動タイミング値生成回路と、
前記駆動タイミング値を入力して、当該駆動タイミング値により前記スイッチの駆動信号（駆動パルス）を生成する駆動信号生成回路と、
を備えたことを特徴とする。
第１演算部は、微分制御量演算に加えて比例制御量演算を行うこともできる。
フィルタは、ＦＩＲフィルタとＩＩＲフィルタとに分類される。ＦＩＲフィルタは、周知のように移動平均フィルタを含む。
第１演算部が、比例制御演算、微分制御演算、または比例制御演算および微分制御演算を行い、第２演算部がフィルタ演算を行なうように構成できる。
電力変換回路は、典型的には、スイッチと転流ダイオードとリアクトルとを備えたＤＣ／ＤＣコンバータである。
制御に必要な一または二以上のアナログ信号は、典型的には、電力変換回路の入力電流，入力電圧、出力電流，出力電圧、電力変換回路の所定箇所を流れる電流、電力変換回路の所定二箇所間の電圧の何れかである。
駆動タイミング値生成回路は、駆動信号の立上り、立下りの駆動信号を生成することもできる。たとえば、駆動信号の立上りのタイミングを一定の繰り返し間隔で発生させ、立下りのタイミングを制御するようにできるし、駆動信号の立下りのタイミングを一定の繰り返し間隔で発生させ、立上りのタイミングを制御するようにもできる。
さらに、たとえば、制御量演算回路とデジタル加算回路と駆動信号生成回路の組を２組用意しておき（ＡＤ変換回路は２組が共用することができる)、駆動信号の立下りのタイミングを制御するようにもできる。
また、本発明の制御装置により、駆動信号の立上りまたは立下りの駆動信号の一方を生成し、本発明によらない制御装置により、当該駆動信号の他方を生成するようにできる。
駆動信号生成回路は、ダウンカウンタを備え、駆動タイミングセット値が更新されたときは、
（駆動タイミングセット値の更新値）−（現在までの累積カウント値）
で現在のカウンタ値を書き換えることができる。
現在までの累積カウント値は、累積値を計数するカウンタを設けておくことで知ることができるし、駆動タイミング値の入力回数により知ることもできる。
また、更新される前の駆動タイミングセット値を記憶しておき、このセット値からダウンカウンタ値を減算することで知ることもできる。
駆動タイミングセット値の更新時において、
（駆動タイミングセット値の更新値）−（現在までの累積カウント値）の値が所定範囲となったとき（たとえば、ゼロまたは負となったとき）は、ただちに、駆動信号の立上りまたは立下りの駆動信号を生成することができる。
たとえば、第２演算部の演算繰り返し間隔が、第１演算部の演算繰り返し間隔の整数倍であり、第２演算部の演算終了タイミング（演算結果を出力する準備が整ったとき)が、第１演算部の演算終了タイミングに一致するときは、デジタル加算回路は、微分制御量演算部が制御量を生成したときに、加算を行うことができる。
第２演算部の演算繰り返し間隔が、第１演算部の演算繰り返し間隔の整数倍であるか否かよらず、第１演算部の演算終了タイミングおよび第２演算部の演算終了タイミングごとに、駆動信号生成回路に備えられたカウンタのカウンタ値を更新することができる。
なお、第１演算部および第２演算部の演算結果を加算する際に、各演算結果は、通常、一時記憶装置（データバッファ等）に記憶することができるが、この一時記憶装置は、第１演算部および第２演算部に設けておいてもよいし、デジタル加算回路に設けておいてもよい。
本発明では、タイミング信号生成に際して、第１演算部の演算結果と、第２演算部の演算結果とからタイミング値を第１演算部の演算繰り返し間隔以上、第２演算部の演算繰り返し間隔以下の間隔で生成し、このタイミング値により、駆動信号生成回路にセットされている駆動タイミング値を更新するようにした。これにより、従来の制御装置に比べて、電源や負荷の急激な変化に速く対応でき、高精度の制御を行うことができる。
本発明の制御装置の第１実施形態を示す構成図である。 本発明の制御装置の動作を示す説明図であり、（Ａ）は第２演算部の演算繰り返し間隔が第１演算部の演算繰り返し間隔の整数倍であり、第２演算部の演算終了タイミングが第１演算部の演算終了タイミングに一致するときに駆動信号生成回路に備えられたカウンタのカウンタ値を更新する様子を示す説明図である。 図１の制御装置の変形例を示す構成図である。 制御装置２の一部をハードウェア的に見た説明図である。 （Ａ）は図１の電力変換回路の制御装置の動作説明図であり、（Ｂ）は図６に示した従来の電力変換回路の制御装置の動作説明図である。 本発明の制御装置の第２実施形態を示す構成図である。 本発明の制御装置の第２実施形態を示す構成図である。 本発明の制御装置の第２実施形態において、制御な必要な２つのアナログ信号を取得して制御を行う場合を示す構成図である。 本発明の制御装置の第３実施形態を示す構成図である。 駆動タイミング値生成回路を比例要素とフィルタにより構成した例を示す図である。 従来の制御装置を示す構成図である。
符号の説明
１ 電力変換回路
２ 制御装置
１１ スイッチ
１２ リアクトル
１３ 転流ダイオード
１４ 平滑キャパシタ
２１，２１Ａ，２１Ｂ アンチエイリアスフィルタ
２２，２２Ａ，２２Ｂ ＡＤ変換回路
２３，２３Ａ，２３Ｂ 駆動タイミング値生成回路
２４ 駆動信号生成回路
２５ データ選択回路
２３１ 制御量演算回路
２３２ デジタル加算回路
２３１１ 第１演算部
２３１２ 第２演算部
ＰＲＰ 比例制御量演算部
ＤＩＦ 微分制御量演算部
図１から図３により本発明の第１実施形態を説明する。図１は本発明の制御装置２の基本構成図である。図１において、電力変換回路１は、直流電源１０１からの電力をＤＣ／ＤＣ変換して負荷１０２に供給している。
制御装置２は、電力変換回路１を構成するスイッチをＰＷＭ（パルス幅変調）により制御するもので、アンチエイリアスフィルタ２１と、ＡＤ変換回路２２と、駆動タイミング値生成回路２３と、駆動信号生成回路２４とからなる。
アンチエイリアスフィルタ２１は、ローパスフィルタであり、入力される電力変換回路１における信号Ｓｏのノイズ（リップル等）をカットする。信号Ｓｏは、たとえば、電力変換回路１の出力電圧，出力電流，入力電圧または入力電流、電力変換回路１を構成するスイッチを流れるスイッチ電流、電力変換回路１を構成するリアクトルを流れるリアクトル電流などである。
ＡＤ変換回路２２はアンチエイリアスフィルタ２１を通過した信号Ｓｏを入力し、これをデジタル信号に変換する。
駆動タイミング値生成回路２３は、制御量演算回路２３１と、デジタル加算回路２３２とからなる。制御量演算回路２３１は第１演算部２３１１と第２演算部２３１２とからなり、第１演算部２３１１は微分制御量の演算を行い、第２演算部２３１２はフィルタの演算とを行なう。第１演算部２３１１の演算、第２演算部２３１２の演算は、マイクロプロセッサ等によりシリアルに行なってもよいし、ＤＳＰ等によりパラレルに行ってもよい。
デジタル加算回路２３２は、これらの演算部の演算結果Ｄ１およびＤ２を加算してタイミング信号Ｄ（＝Ｄ１＋Ｄ２）を生成する。デジタル加算回路２３２は、第２演算部２３１２の演算繰り返し間隔以下で、かつ比例制御量演算部ＰＲＰにおける演算繰り返し間隔以上の時間間隔で、上記の加算を行うことができる。
たとえば、図２に示すように、第２演算部２３１２の演算繰り返し間隔が、第１演算部２３１１の演算繰り返し間隔の整数倍であり、第２演算部２３１２の演算終了タイミング（演算結果を出力する準備が整ったとき)が、第１演算部２３１１の演算終了タイミングに一致するときは、デジタル加算回路２３２は、微分制御量演算部が制御量を生成したときに、加算を行うことができる。
図２では、第１演算部２３１１内の図示しない出力バッファ内の微分制御量データをＤ1,x（ｘ；・・・，０，１，２，・・・）で示し、第２演算部２３１２内の図示しない出力バッファ内のフィルタの演算データをＤ1,y（ｙ；・・・，０，１，２，・・・）で示し、デジタル加算回路２３２の出力データをＤ（ｚ）（ｚ；・・・，０，１，２，・・・）で示してある。また、駆動回路生成回路２４の図示しないカウンタの値Ｃ（デジタル加算回路２３２の出力データＤ（ｚ）に同じ）を併せて示してある。
図２では、
Ｄ（０）＝Ｄ1,0＋Ｄ2,0
Ｄ（１）＝Ｄ1,1＋Ｄ2,0
Ｄ（２）＝Ｄ1,2＋Ｄ2,0
・・・
Ｄ（５）＝Ｄ1,5＋Ｄ2,1
・・・
のように、デジタル加算回路２３２は、第１演算部２３１１の微分制御量データＤ1,xと、第２演算部２３１２のフィルタの演算データＤ2,yとをデータ加算する。
なお、上記の例では、第１演算部２３１１および第２演算部２３１２の各演算結果を、各演算部内の一時記憶装置（データバッファ等）に記憶する例を示したが、デジタル加算回路２３２にデータバッファを設けておき、このデータバッファに各演算結果を一時記憶するようにしてもよい。
駆動信号生成回路２４は、本実施形態では繰り返し間隔ＴＳＷで動作しており、タイミング信号Ｄに基づき制御信号（スイッチ駆動信号ＤＳＷ：駆動パルスの立下りタイミング）を生成し、電力変換回路１のスイッチを制御する。
第１演算部２３１１または第２演算部２３１２は、ＡＤ変換回路２２から送られてくる全てのデータを使用しない場合がある。たとえば、第１演算部２３１１は、ＡＤ変換回路２２から送られてくる連続する８個のデータのうち、最初の連続する２個のみを使用すればよい場合もあろうし、第２演算部２３１２は、連続する１０２４個のデータのうち、偶数番目のデータのみを使用すればよい場合もあろう。
このような場合には、第１演算部２３１１または第２演算部２３１２において、データの選択を行ってもよいし、図３に示すように、ＡＤ変換回路２２の後段にデータ選択回路２５を設け、ＡＤ変換回路２２が出力するデジタルデータを、第１演算部２３１１と第２演算部２３１２に、各演算部の繰り返し間隔に応じて出力するようにしてもよい。
図４および図５により、図１に示した制御装置２の動作例を説明する。
図４は、制御装置２の一例を示す説明図である。図４では、駆動タイミング値生成回路２３が、ＣＰＵ２３０１と、メモリ２３０２と、入力インタフェース２３０３，出力インタフェース２３０４と、バス２３０５を有している。図４では、説明の便宜上、制御装置２の一部を図４のような伝統的なコンピュータの構成で示してある。なお、駆動信号生成回路２４は、駆動タイミング値生成回路２３のＣＰＵ２３０１やメモリ２３０２を共用できる。
図４では、ＡＤ変換回路２２からのデジタルデータはメモリ２３０２のデータ保存領域に格納される。メモリ２０２には、複数のデータがＦＩＦＯ方式で格納されている。図４では、最新の３つのデータＤk-2，Ｄk-1，Ｄkが格納され、入力インタフェース２３０３にはデータＤk+1が入力されている様子が示されている。また、図４では、入力インタフェース２３０４からはデータＤ（ｚ）が出力されている様子も示されている。
図４では、駆動タイミング値生成回路２３の機能は、ＣＰＵ２３０１と、メモリ２３０２に格納された「第１演算プログラム」，「第２演算プログラム」とにより達成される。
図４では、微分演算プログラムが「第１演算プログラム」であり、フィルタ演算プログラムが「第２演算プログラム」である。微分プログラムは「第１演算プログラム」とすることもできるし、「第２演算プログラム」とすることもできる。また、更新されたタイミング値は、セット値転送プログラムにより駆動信号生成回路２４に転送される。
図５（Ａ）に示すように、駆動タイミング値生成回路２３は、第２演算部による一繰り返し間隔中に、複数回の第１演算部２３１１により演算を実行する。図５（Ｂ）は従来における駆動タイミング値の生成を示している。
図５（Ａ）では、ｋ周期目のＤ1,1，Ｄ1,2，・・・，Ｄ1,Nの演算は、ｋ＋１周期目のＤ2の演算と並行して行なわれる。
駆動信号生成回路２４は、所定クロックによりセット値が減数されるダウンカウンタを備えており、ダウンカウンタのセット値が、タイミング値Ｈにより順次更新される。
たとえば、ダウンカウンタの初期セット値「５１２」だとする。「４００」までダウンカウントしたときに（残りカウント数：「１１２」）、セット値が「５１６」に更新された（すなわち「４」増加した）とする。
駆動信号生成回路２４は、別途、累積値を計数できるカウンタを持つことができ、この場合には、このカウンタ値は「４００」である。したがって、「５１６−４００＝１１６」の値がダウンカウンタにセットされる。
駆動信号生成回路２４は、更新前のセット値（「５１２」）をメモリ等に記憶しておくこともでき、この場合には、更新前のセット値「５１２」からダウンカウンタの値「１１２」を減算することで、累積値を計算できる。したがって、「５１６−（５１２−１１２）＝１１６」の値がダウンカウンタにセットされる。
駆動信号生成回路２４は、ダウンカウンタの値がゼロとなったときに、駆動信号ＤＳＷにより、電力変換回路１のスイッチをオフする。なお、この例では、スイッチをオフしているが、スイッチをオンするために上記の制御を行うことができる。
図６は、データ選択回路２５をレジスタＲＧにより構成したときの、当該データ選択回路２５と駆動タイミング値生成回路２３との構成例を示す図である。
図６では、ＡＤ変換回路２２からのデータｄは、レジスタＲＧに記憶される。レジスタＲＧはＮ個のデータを記憶でき、これらＮ個のデータは、新たなデータが入力されると順次プッシュされ、古いデータから順に消去される。
レジスタＲＧに記憶されたデータのうち２つのデータ（たとえば、最新の２データ）は、第１演算部２３１１に送られ、第１演算部２３１１では差分を演算して所定係数を乗算してデジタル加算器２３２に出力する。
レジスタＲＧに記憶されたデータの全データは第２演算部２３１２に送られ、第２演算部２３１２はフィルタ演算処理（たとえば、ＦＩＲ演算、移動平均演算等）し、演算結果を加算器２３２に送る。
第1演算部２３１１（微分制御量演算部）は、最新の隣接する２つのデータを用いて微分制御量を求めているが本発明はこれに限定されない。たとえば、第1演算部２３１１は、ＡＤ変換回路２２から入力した連続しない２つのデータを用いることもできる。
図７により本発明の第２実施形態を説明する。図７は本発明の制御装置２の構成図であり、電力変換回路１の構成は第１実施形態で示した電力変換回路１（図１等参照)と同じである。
また、第１実施形態と同様、第２実施形態でも、制御装置２はスイッチ１１をＰＷＭにより制御するもので、アンチエイリアスフィルタ２１と、ＡＤ変換回路２２と、駆動タイミング値生成回路２３と、駆動信号生成回路２４とからなる。アンチエイリアスフィルタ２１、ＡＤ変換回路２２および駆動信号生成回路２４は、第1実施形態で説明したものと概ね同様である。なお、図７では、ＡＤ変換回路２２の後段（駆動タイミング値生成回路２３の前段）にデータ選択回路が設けられていないが、図３で説明したと同様のデータ選択回路を設けることができる。
図７において、駆動タイミング値生成回路２３は、第１演算部２３１１と第２演算部２３１２とデジタル加算回路２３２とからなる。第１演算部２３１１は比例制御量演算部ＰＲＰと微分制御量演算部ＤＩＦとからなり、第２演算部２３１２はフィルタである。
デジタル加算回路２３２は、比例制御量演算部ＰＲＰの出力Ｄ1pと、微分制御量演算部ＤＩＦの出力Ｄ1dと、第２演算部２３１２の出力Ｄ2とを加算し、これをタイミング信号Ｄとして駆動信号生成回路２４に出力する。
比例制御量演算部ＰＲＰにおける演算は、瞬時になされる。また、第２演算部２３１２における演算は、比例制御量演算部ＰＲＰにおける演算に比べて格段に遅い。また、微分制御量演算部２３１における演算は、比例制御量演算部ＰＲＰにおける演算ほど速くはないが、第２演算部２３１２における演算ほど遅くはない。本発明では、デジタル加算回路２３２は、第２演算部２３１２の演算繰り返し間隔以下で、かつ比例制御量演算部ＰＲＰにおける演算繰り返し間隔以上の時間間隔で、第１演算部２３１１における演算データと第２演算部２３１２における演算データとの加算を行う。
図８は、電力変換回路１から制御に必要な２つのアナログ信号を取得する制御回路２の構成例を示す図である。２つのアナログ信号のうちの一方は、たとえば電力変換回路１の出力電圧であり、他方は電力変換回路１のスイッチを流れる電流である。
図８において、電力変換回路１では、アンチエイリアスフィルタ２１は、２つのアンチエイリアスフィルタ２１Ａ，２１Ｂからなり、ＡＤ変換回路２２は２つの変換回路２２Ａ，２２Ｂからなり、データ選択回路２５は２つの選択回路２５Ａ，２５Ｂからなる。
また、駆動タイミング値生成回路２３は、２つの制御量演算回路２３１Ａ，２３１Ｂと、加算回路２３２からなる。
図８の電力変換回路１では、２つのＡＤ変換回路２２Ａ，２２Ｂが、２つのアナログ信号を、２つのアンチエイリアスフィルタ２１Ａ、２１Ｂを介して取得し、ＡＤ変換して対応するデジタル信号（デジタル値）を生成する。
また、制御量演算回路２３１Ａ，２３１Ｂは、それぞれ、選択回路２５Ａ，２５Ｂを介してデジタル信号を取得し、制御量を生成する。制御量演算回路２３１Ａ，２３１Ｂは、それぞれ第１演算部２３１１と第２演算部２３１２とからなる。各第１演算部２３１１は、それぞれ比例制御量演算部ＰＲＰと微分制御量演算部ＤＩＦからなる。また、各第２演算部２３１２は、それぞれフィルタからなる。
制御量演算回路２３１Ａの、第１演算部２３１１（比例制御量演算部ＰＲＰ，微分制御量演算部ＤＩＦ）からの出力Ｄ1p，Ｄ1dおよび第２演算部２３１２からの出力Ｄ2、制御量演算回路２３１Ｂの、第１演算部２３１１（比例制御量演算部ＰＲＰ，微分制御量演算部ＤＩＦ）からの出力Ｄ1p，Ｄ1dおよび第２演算部２３１２からの出力Ｄ2はデジタル加算回路２３２により加算され加算値Ｄとして駆動信号生成回路２４に送られる。
図８の回路では、デジタル加算回路２３２でも、制御演算回路２３１Ａ，２３１Ｂの何れかにおける第２演算部２３１２の演算繰り返し間隔以下で、かつ制御演算回路２３１Ａ，２３１Ｂの何れかにおける比例制御量演算部ＰＲＰの演算繰り返し間隔以上の時間間隔で、制御量演算回路２３１Ａの出力（Ｄ1p，Ｄ1d，Ｄ2）と、制御量演算回路２３１Ｂの出力（Ｄ1p，Ｄ1d，Ｄ2）との加算を行う。
図９により本発明の第３実施形態を説明する。図９において、電力変換回路１の構成は図１に示した電力変換回路１と同じである。また、第１、第２実施形態と同様、第３実施形態でも、制御装置２はスイッチ１１をＰＷＭにより制御する。
第３実施形態では、制御装置２は、２つのアンチエイリアスフィルタ２１Ａ，２１Ｂと、２つのＡＤ変換回路２２Ａ，２２Ｂと、２つの駆動タイミング値生成回路２３Ａ，２３Ｂと、駆動信号生成回路２４とにより構成されている。なお、図９では、ＡＤ変換回路２２Ａ，２２Ｂの後段（駆動タイミング値生成回路２３Ａ，２３Ｂの前段）のそれぞれにデータ選択回路が設けられていないが、図３で説明したと同様のデータ選択回路を設けることができる。
図９では、アンチエイリアスフィルタ２１Ａと、ＡＤ変換回路２２Ａと、駆動タイミング値生成回路２３Ａとにより制御に必要なアナログ信号ＳoAを、アンチエイリアスフィルタ２１Ｂと、ＡＤ変換回路２２Ｂと、駆動タイミング値生成回路２３Ｂとにより制御に必要なアナログ信号ＳoBを、電力変換回路１から取得している。
第３実施形態では、アナログ信号ＳoAは、たとえば出力電圧値であり、アンチエイリアスフィルタ２１Ａと、ＡＤ変換回路２２Ａと、駆動タイミング値生成回路２３Ａにより
駆動信号の立下りのタイミングを制御することがでる。また、アナログ信号ＳoBは、たとえばスイッチを流れる電流値であり、アンチエイリアスフィルタ２１Ｂと、ＡＤ変換回路２２Ｂと、駆動タイミング値生成回路２３Ｂとにより駆動信号の立上がりのタイミングを制御することがでる。
なお、図９では、ＡＤ変換回路２２Ａ，２２Ｂの後段（駆動タイミング値生成回路２３Ａ，２３Ｂの前段）にはデータ選択回路が設けられていないが、図３で説明したと同様のデータ選択回路を設けることができる。
なお、図１０に示すように、フィルタ演算部と比例演算部とから駆動タイミング値生成回路を構成することもできる。
以下、本発明のフィルタの応用を説明する。
図１２（Ａ）は本発明のディジタル信号処理回路の一実施形態を示す説明図である。図１２（Ａ）において、ディジタル信号処理回路１１Ａは、移動平均回路１１１Ａと、微分回路１１２と、加算回路１１３とを備えている。ここで、移動平均回路１１１Ａは本発明の第１フィルタ回路であり、微分回路１１２は本発明の第２フィルタ回路である。
図１２（Ｂ）に、ディジタル信号（離散値）、
・・・，Ｘ（１），Ｘ（２），・・・，Ｘ（Ｍ），・・・
を示す。図１２（Ｂ）では、時間軸を、
・・・，１，２，・・・，Ｍ−１，Ｍ，・・・
で示してある。
ディジタル値Ｘは、たとえば、電圧、電流、電力等の電気量の偏差である。
移動平均回路１１１Ａは、上記のディジタル値Ｘを入力し、移動平均ＭＱ（ｎ）を演算する。
微分回路１１２は、ディジタル値Ｘを入力し、移動平均回路１１１Ａにおいて生じた、時系列のｎ時刻の位相遅れの微分値（補償量）ＣＱ（ｎ）を演算する。加算回路１１３は、移動平均ＭＱ（ｎ）と補償量ＣＱ（ｎ）とを加算して位相遅れを補償したディジタル信号Ｄｃ（ｎ）を生成する。なお、図１２（Ａ）では、処理の流れを示すもので、ある瞬間における各部の信号値を示すものではない。
移動平均ＭＱの、時系列のｎ時刻における差分方程式は式１で表される。
ＭＱ（ｎ）＝（１／Ｍ）ΣＸ（ｋ）・・・（式１）
ただし、ΣＸ（ｋ）は、ｋ＝１〜Ｍまでの加算値であり、Ｍはサンプル数である。ｎは、ここでは、サンプリング時刻Ｍに対応する係数である。
図１３（Ａ）に、移動平均回路１１１Ａのブロック図を示す。図１３（Ａ）において、Ｚ-1のブロックは、１つ前のサンプリングのディジタル値を出力することを意味する。移動平均回路１１１Ａの最終段には、係数乗算回路（１／Ｍ）が設けられており、Ｘ（ｎ）が入力されると、ディジタル値Ｘ（Ｍ），Ｘ（Ｍ−１），・・・，Ｘ（２），Ｘ（１）の合計値が計算され、これに（１／Ｍ）が乗算される。
図１２（Ａ），図１３（Ａ）には図示していないが、移動平均回路１１１Ａおよび微分回路１１２の後段に係数乗算回路を設けることができる。移動平均回路１１１Ａの後段に設けた係数乗算回路と併用できる。
図１３（Ｂ）に移動平均回路１１１Ａの周波数特性の例を示し、図１３（Ｃ）に移動平均回路１１１Ａの位相特性の例を示す。図１３（Ｂ），（Ｃ）からわかるように、移動平均回路１１１Ａの出力には、実用周波数域において位相遅れが生じる。
図１２（Ａ）における微分回路１１２は、高域通過特性を持ち、時系列のｎ時刻における補償量ＣＱ（ｎ）は、式２で表される。
ＣＱ（ｎ）＝（Ｘ（ｋ）−Ｘ（ｋ−１））／Δｔ・・・（式２）
ただし、Δｔは離散値の時間間隔であり、ｋはたとえば２〜Ｍのうちの何れかの値である。また、ｎは、ここでは、サンプリング時刻Ｍ−１に対応する係数である。
なお、ＣＱ（ｎ）は、離散値列を用いた微分値であれば、たとえば時間間隔をΔ２ｔとして、式３のように表すこともできる。
ＣＱ（ｎ）＝（Ｘ（ｋ）−Ｘ（ｋ−２））／Δ２ｔ・・・（式３）
ｋはたとえば２〜Ｍのうちの何れかの値であり、たとえば３〜Ｍのうちの何れかの値である。
図１４（Ａ）に微分回路１１２の周波数特性の例を示し、図１４（Ｂ）に微分回路１１２の位相特性の例を示す。図１３（Ａ），（Ｂ）からわかるように、微分回路１１２の出力には、実用周波数域において位相が進んでいる。したがって、加算回路１１３が、移動平均ＭＱ（ｎ）と微分回路１１２の出力（補償量ＣＱ（ｎ））とを加算することで、ＭＱ（ｎ）の位相遅れ分の影響はＣＱ（ｎ）により低減される。
図１５は本発明のディジタル信号処理回路の他の実施形態を示す説明図である。図１５において、ディジタル信号処理回路１１Ｂは、ＦＩＲフィルタ回路１１１Ｂと、微分回路１１２と、加算回路１１３と、係数乗算回路を備えている。ここで、移動平均回路１１１Ｂは本発明の第１フィルタ回路であり、図１のディジタル信号処理回路と同様、微分回路１１２は本発明の第２フィルタ回路である。
ＦＩＲフィルタ回路１１１Ｂの、時系列のｎ時刻における差分方程式は式４で表される。
ＦＱ（ｎ）＝ΣａkＸ（ｋ）・・・（式４）
ただし、ΣａkＸ（ｋ）は、ｋ＝１〜Ｍまでの加算値であり、Ｍはサンプル数、ａkは重み係数である。ｎは、ここでは、サンプリング時刻Ｍに対応する係数である。
図１６に、ＦＩＲフィルタ回路１１１Ｂのブロック図を示す。図１６において、Ｚ-1のブロックは、１つ前のサンプリングのディジタル値を出力することを意味する。Ｚ-1のブロックの後段には、係数乗算回路（ａk）が設けられており、ＦＩＲフィルタ回路１１１ＢにＸ（Ｍ）が入力されると、ａMＸ（Ｍ），ａM-1Ｘ（Ｍ−１），・・・，ａ2Ｘ（２），ａ1Ｘ（１）の合計値が計算される。
図１５，図１６には図示していないが、図１（Ａ），図１３（Ａ）の移動平均回路１１１Ａと同様、ＦＩＲフィルタ回路１１１Ｂおよび微分回路１１２の後段に係数乗算回路を設けることができる。
ＦＩＲフィルタ回路１１１Ｂの周波数特性、位相特性は、図１３（Ｂ），（Ｃ）に移動平均回路１１１Ａについて示したと同様であり、ＦＩＲフィルタ回路１１１Ｂの出力ＦＱ（ｎ）には、実用周波数域において位相遅れが生じる。
図１６における微分回路１１２の出力である、時系列のｎ時刻における補償量ＣＱ（ｎ）は、前述した式２で表される。また、ＣＱ（ｎ）は、離散値列を用いた微分値であれば、たとえば時間間隔をΔ２ｔとして、前述した式３のように表すこともできる。
なお、図１５および図１６には図示していないが、図１（Ａ），図１３（Ａ）の移動平均回路１１１Ａと同様、ＦＩＲフィルタ回路１１１Ｂおよび微分回路１１２の後段に係数乗算回路を設けることができる。
図１５のディジタル信号処理回路１１Ｂでも、微分回路１１２の出力ＣＱ（ｎ）は、実用周波数域において位相が進んでいる。したがって、加算回路１１３が、ＦＩＲフィルタ回路１１１Ｂの出力ＦＱ（ｎ）と微分回路１１２の出力（補償量ＣＱ（ｎ））とを加算することで、ＦＱ（ｎ）の位相遅れ分の影響はＣＱ（ｎ）によりキャンセルされる。
図１７は、本発明のディジタル制御回路の実施形態を示す説明図である。本実施形態では、図１のディジタル信号処理回路１１Ａを搭載したディジタル制御回路により、電力変換回路を制御する例を示すが、図１５のディジタル信号処理回路１１Ｂを搭載したディジタル制御回路により電力変換回路を制御する場合も、以下の説明がそのまま当てはまる。
図１７において、電力変換回路２は、電源４からの電圧Ｅｉを入力するスイッチ回路２１と、スイッチ回路２１に接続されエネルギー蓄積・放出を行うインダクタ２２とから構成され、スイッチ回路２１には負荷３が接続されている（インダクタ２２は、電力変換方式によっては、スイッチ回路２１と負荷３との間に接続されることもある）。
ディジタル制御回路１は、入力部１２と、入力比較部１３と、ディジタル信号処理回路１１Ａと、制御信号出力部１４とを備えている。入力部１２は、信号選択機能を備えており、出力電圧ｅｏと出力電流ｉｏの何れか一方を選択することもできるし、出力電圧ｅｏと出力電流ｉｏの双方を選択することもできる。
ディジタル制御回路１は定電圧モード、定電流モード、電力モード、過電流制限モード、過電圧制限モード等の種々の制御を行うことができる。
たとえば、ディジタル制御回路１が定電圧モードで制御を行っているときには、入力部１２はｅｏのみを選択し、負荷３が急増したような場合には、入力部１２はｉｏのみの選択に切り換え、ディジタル制御回路１は、過電流制限モードでの制御を行う。また、定電圧モードから過電流制限モードに移行する過程で、入力部１２がｅｏとｉｏとの双方を選択し、ｅｏとｉｏとの乗算を行い、ディジタル制御回路１は、電力モードでの制御を行うこともある。
ここでは、入力部１２の出力をａｄとする。なお、図示はしないが、電圧検出値は瞬時値ｅｏに限らず、平均値または実効値Ｅｏであってもよい。また電流検出値も瞬時値ｉｏに限らず、平均値または実効値Ｉｏであってもよい。
入力部１２の後段の入力比較部１３は、作動増幅器１３１とＡ／Ｄ変換器１３２とからなる。差動増幅器１３１は電力検出値ａｄと目標値ａｄ*との差分（ａｄ*−ａｄ）を出力し、Ａ／Ｄ変換器１３２はこの差分（ａｄ*−ａｄ）をディジタル信号に変換し、偏差（ディジタル離散値Ｘ）としてディジタル信号処理回路１１に出力する。
図１７では、差動増幅器１３１の後段にＡ／Ｄ変換器１３２が設けられているが、Ａ／Ｄ変換器１３２の後段に差動増幅器１３１（この場合にはディジタル比較器）を設けることができる。また、入力部１２の前段に、Ａ／Ｄ変換器を設けるようにしてもよい。この場合には、図１８に示すように、入力部１２は、Ａ／Ｄ変換器１２１１，１２１２とディジタル乗算器１２２であり、比較部１３はディジタル比較器である。図１６ではディジタル乗算器１２２の出力をＤで示し、比較部１３は出力Ｄと目標値Ｄ*を入力し、ディジタル偏差Ｄ*−ＤをＸとして出力する。
なお、図１７では移動平均回路１１１Ａの後段に係数乗算回路１１４が設けられ、微分回路１１２の後段に係数乗算回路１１５が設けられている。
ディジタル信号処理回路１１Ａは、制御回路の一部を構成しており、ディジタル偏差ＤXの移動平均ＭＱ（ｎ）の演算処理を行い、係数乗算回路１１４は、ＭＱ（ｎ）に所定の係数ＫMを乗算して、移動平均操作量ＫM・ＭＱ（ｎ）を出力する。また、微分回路１１２は、ディジタル偏差Ｘの微分値ＣＱ（ｎ）の演算処理を行い、係数乗算回路１１５は、ＣＱ（ｎ）に所定の係数ＫDを乗算して、移動平均操作量ＫD・ＣＱ（ｎ）を出力する。
加算回路１１３は、係数乗算回路１１４の出力ＫA・ＭＱ（ｎ）と係数乗算回路１１５の出力微分値ＫD・ＣＱ（ｎ）とを加算し、位相遅れを補償した信号Ｄｃ（ｎ）を出力する。
移動平均を演算する回路は、図１９（Ａ）に示すようにシフトレジスタから構成することもできる。図１９（Ａ）では、移動平均を演算する回路は、ＦＩＦＯ１３０１と、加算器１３０２と、シフトレジスタ１３０３と、係数乗算回路１３０４とからなる。
図１９（Ａ）では、ＦＩＦＯ１３０１は、サンプリング値を順次入力して、連続した複数のサンプリング値を記憶している。ここでは、図１９（Ｂ）に示す、４つのサンプリング値Ｘ１，Ｘ２，Ｘ３，Ｘ４が記憶されている様子が示されている。
ＦＩＦＯ１３０１に記憶されたサンプリング値Ｘ１，Ｘ２，Ｘ３，Ｘ４は、加算器１３０２に入力され、加算器１３０２はΣＸｉ（＝Ｘ１＋Ｘ２＋Ｘ３＋Ｘ４）を出力する。
シフトレジスタ１３０３は、係数乗算回路１３０４は、ΣＸｉに係数（平均化するための係数（１／４）を含む）ＫM／４を乗算し、ＫM・（１／４）ΣＸｉを出力する。
なお、シフトレジスタ１３０３により、加算結果（たとえば、２進数：ｂ1ｂ2ｂ3ｂ4）を、下位側に２回シフトさせて（Ｘ１＋Ｘ２＋Ｘ３＋Ｘ４）／２2を演算し、シフタ１３１３の出力（Ｘ１＋Ｘ２＋Ｘ３＋Ｘ４）／２2に係数ＫMを乗じて、ＡＭ（ｎ）を出力するようにしてもよい。この場合、係数乗算回路１３０４は、シフトレジスタ１３０３と一体に構成できる。たとえば、係数ＫMが１／２であるときには、シフトレジスタ１３０３の処理において、さらに２進数：ｂ1ｂ2ｂ3ｂ4全体をさらに１ビット（合計で３ビット）だけ下位側にシフトさせればよいし、係数ＫMが２であるときには、シフトレジスタ１３０３の処理において、２進数：ｂ1ｂ2ｂ3ｂ4全体を１ビットだけ下位側にシフトさせればよい（すなわち、２ビット下位側にシフトさせ、１ビット上位側にシフトさせる処理と同じである）。
微分回路１１２は、図２０に示すようにＦＩＦＯ１１２１と、減算回路１１２２と、係数乗算回路１１２３とから構成できる。図２０では、ＦＩＦＯ１１２１は、Ｘ１，Ｘ２，Ｘ３，Ｘ４のうち最後の２つの値Ｘ３，Ｘ４を入力し、この値を減算回路１１２２に出力している。減算回路１１２２は、この減算値（Ｘ３−Ｘ４）を係数乗算回路１１２３に出力し、係数乗算回路１１２３は、減算値（Ｘ３−Ｘ４）に係数ＫDを乗算して微分値ＣＱ（ｎ）を出力する。
図２０のＦＩＦＯ１１２１は、図１９（Ａ）に示した移動平均を算出する回路のＦＩＦＯ１３０１と共用できる。
本発明のディジタル制御回路は、負荷変動しない場合において優れた制御特性を発揮することはもちろんであるが、負荷が急増したような場合にも、ピーク値を抑えた制御が可能である。
図２１（Ａ）に電力変換回路２をＰＩＤ制御装置でシミュレートしたときのリアクトル電流の過渡特性を示し、図２１（Ｂ）に電力変換回路２をディジタル制御回路１でシミュレートしたときのリアクトル電流の過渡特性を示す。リアクトル電流が流れるときのオーバーシュートは、図２１（Ａ）では大きいが、図２１（Ｂ）では上述したパラメータＫMやＫDを適切に選ぶことにより、抑えられている。

Claims (5)

  1. 電力変換回路から制御に必要な一または二以上のアナログ信号を取得し、当該一または二以上のアナログ信号をＡＤ変換して、これらのアナログ信号に対応する一または二以上のデジタル信号（デジタル値）を生成するＡＤ変換回路と、
    微分制御量演算を行う第１演算部とフィルタ演算を行う第２演算部とを備え、各演算部がそれぞれ前記一または二以上のデジタル量を入力し各演算を行う制御量演算回路、および、
    前記第１演算部における演算繰り返し間隔以上、前記第２演算部における演算繰り返し間隔以下の繰り返し間隔で、当該第２演算部が生成した制御量と、前記第１演算部が生成した制御量の加算を行い、前記電力変換回路のスイッチの駆動タイミング値を生成するデジタル加算回路、
    からなる駆動タイミング値生成回路と、
    前記駆動タイミング値を入力して、当該駆動タイミング値により前記スイッチの駆動信号を生成する駆動信号生成回路と、
    を備えたことを特徴とする電力変換回路の制御装置。
  2. 前記デジタル加算回路は、前記微分制御量演算部が制御量を生成したときに、加算を行うことを特徴とする請求項１に記載の電力変換回路の制御装置。
  3. 前記第１演算部は、微分制御量演算に加えて比例制御量演算を行うことを特徴とする請求項１または２に記載の電力変換回路の制御装置。
  4. 前記駆動信号生成回路は、前記駆動信号の立上り信号，立下がり信号の双方または一方を生成することを特徴とする請求項１から３の何れかに記載の電力変換回路の制御装置。
  5. 前記電力変換回路が、前記スイッチと転流ダイオードとリアクトルとを備えたＤＣ／ＤＣコンバータであることを特徴とする請求項１から４の何れかに記載の電力変換回路の制御装置。
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