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KR101575383B1 - 전력변환회로의 제어장치 및 제어 방법 - Google Patents

전력변환회로의 제어장치 및 제어 방법 Download PDF

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KR101575383B1
KR101575383B1 KR1020107024419A KR20107024419A KR101575383B1 KR 101575383 B1 KR101575383 B1 KR 101575383B1 KR 1020107024419 A KR1020107024419 A KR 1020107024419A KR 20107024419 A KR20107024419 A KR 20107024419A KR 101575383 B1 KR101575383 B1 KR 101575383B1
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후지오 구로카와
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고쿠리츠다이가쿠호진 나가사키다이가쿠
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Abstract

(과제) 미분 제어량의 연산 결과와 필터의 연산결과로, 필터 연산의 반복 간격 이하의 반복 간격에서 타이밍값을 생성하고, 이 타이밍값에 의하여 구동 신호 생성회로의 타이밍 세트값을 갱신함으로써, 제어의 고정밀화를 도모한다.
(해결수단) AD변환회로(22)와, 구동 타이밍값 생성회로(23)와, 구동 신호 생성회로(24)를 구비하고 있다. 구동 타이밍값 생성회로(23)는, 제어량 연산 회로(231)와 디지털 가산회로(232)를 구비하고 있고, 제어량 연산회로(231)는 미분 제어량 연산을 행하는 제 1 연산부(2311)와 필터 연산을 행하는 제 2 연산부(2312)를 구비하고 있다. 디지털 가산회로(232)는 제 1 연산부(2311)에서의 연산 반복 간격 이상, 제 2 연산부(2312)에서의 연산 반복 간격 이하의 반복 간격에서, 제 2 연산부(2312)가 생성한 제어량과, 제 1 연산부(2311)가 생성한 제어량의 가산을 행하고, 전력변환회로의 스위치 구동 타이밍값을 생성한다. 구동신호 생성회로(24)는, 구동 타이밍값을 입력하고, 해당되는 구동 타이밍값에 의하여 전력변환회로(1)의 스위치(11)구동 신호를 생성한다.

Description

전력변환회로의 제어장치 및 제어 방법{DEVICE AND METHOD FOR CONTROLLING POWER CONVERSION CIRCUIT}
본 발명은, 전력변환회로를 고정밀도로 제어하는 기술에 관하며, 구체적으로 스위치 제어를 위한 타이밍값을 생성할 때, 미분 제어량의 연산결과와 필터의 연산 결과로부터, 필터연산의 반복 간격 이하의 반복 간격에서 타이밍값을 생성하고, 이 타이밍값에 의거하여 구동신호 생성회로의 타이밍 세트값을 갱신함으로써, 제어의 높은 정밀화를 도모하는 전력변환회로의 제어 장치에 관한 것이다.
도 11에서 종래의 전력변환회로의 제어장치를 설명한다. 도 11에서, 전력변환회로(8)는, 스위치(81)가 ON일 때에는 리액터(82)를 통하여, 전원(101)에서의 전력을 부하(102)에 공급하고, 스위치(81)가 OFF일 때에는 리액터(82)에 비축된 에너지를 방출함으로써 전력을 부하(102)에 공급한다. 또, 도 11에는, 전력변환회로(8)의 출력 측에 평활 캐패시터(84)가 부착되어있다.
전력변환회로(8)의 제어장치(9)는, AD변환회로(91)와, 구동 타이밍값 생성회로(92)와, 구동신호 생성회로(93)로 구성된다. AD변환회로(91)은 전력변환회로(8)의 출력(eo)를 입력하고, 이것을 디지털 신호로 변환하고, 구동 타이밍값 생성회로(92)에 출력한다.
구동 타이밍값 생성회로(92)에서의 연산결과(D)는 구동신호 생성회로(93)에 송출된다. 구동신호 생성회로(93)는, 연산결과(D)에 기초하여 제어 신호(스위치 구동신호 DSW)를 생성하고 스위치(81)을 구동한다.
그러나, 도 11의 전력변환 회로(8)에서, 구동 타이밍값 생성회로(92)에 필터를 채용한 경우, 전원 전압이나 전원 전류(전원(101)의 단자 전압이나 전원(101)을 흐르는 전류)가 급격히 변화한 경우의 요구에 대응하는 제어를 할 수 없다.
본 발명의 목적은, 스위치 제어를 위한 타이밍값을 생성할 때, 미분 제어량의 연산 결과와 필터의 연산결과로부터, 필터 연산의 반복 간격 이하의 반복 간격에서 타이밍값을 생성하고, 이 타이밍값에 의거하여 구동 신호 생성회로의 타이밍 설정값을 갱신함으로써, 제어의 높은 정밀화를 도모하는(구체적으로, 전원이나 부하의 급격한 변화에 빠르게 대처하는)것에 있다.
본 발명의 전력변환회로의 제어장치는,
전력변환회로로부터, 제어에 필요한 하나, 또는 둘 이상의 아날로그 신호를 받고, 해당 되는 하나 또는 둘 이상의 아날로그 신호를 AD 변환하고, 이 아날로그 신호들에 대응하는 하나 또는 둘 이상의 디지털 신호(디지털값)를 생성하는 AD변환회로와,
미분 제어량 연산을 행하는 제 1 연산부와, 필터 연산을 행하는 제 2 연산부를 구비하고, 각 연산부가 각각 상기 하나 또는 둘 이상의 디지털 량을 입력받아 각 연산을 행하는 제어량 연산 회로, 및
상기 제 1 연산부에서의, 연산 반복 간격 이상, 상기 제 2 연산부에서의, 연산 반복 간격 이하의 반복 간격에서, 상기 제 2 연산부가 생성한 제어량과, 상기 제 1 연산부가 생성한 제어량의 가산을 행하고, 상기 전력변환회로의 스위치 구동 타이밍값을 생성하는 디지털 가산회로로 구성되는 구동 타이밍값 생성회로와,
상기 구동 타이밍값을 입력하고, 상기 구동 타이밍값에 의거하여 상기 스위치의 구동신호(구동 펄스)를 생성하는 구동 신호 생성 회로를 구비하고,
상기 디지털 가산회로는, 상기 미분 제어량 연산부가 제어량을 생성했을 때, 가산을 행함으로써, 제 2 연산부에서의 필터연산의 반복 간격 이하의 반복 간격에서 타이밍값을 생성하고, 이 타이밍값에 의거하여 상기 구동신호 생성회로의 타이밍 세트값을 갱신하는 것을 특징으로 한다.
제 1 연산부는, 미분제어량 연산에 더하여 비례 제어량 연산을 행할 수도 있다.
필터는, FIR필터와 IIR필터로 분류된다. FIR필터는, 널리 알려진 대로 이동평균 필터를 포함한다,
제 1 연산부가, 비례 제어 연산, 미분 제어연산, 또는 비례제어연산 및 미분제어 연산을 행하고, 제 2 연산부가 필터 연산을 행하도록 구성할 수 있다.
전력변환회로는, 전형적으로 스위치와 전류다이오드와 리액터를 구비한 DC/DC 컨버터이다.
제어에 필요한 하나 또는 둘 이상의 아날로그 신호는, 전형적으로, 전력변환회로의 입력 전류, 입력전압, 출력전류, 출력전압, 전력변환 회로의 소정 개소를 흐르는 전류, 전력변환 회로의 소정 2개소 간의 전압 중 하나이다.
구동 타이밍값 생성회로는, 구동신호의 상승, 하강의 구동 신호를 생성할 수도 있다. 예를 들면, 구동 신호의 상승 타이밍을 일정한 반복 간격에서 생성시키고, 하강의 타이밍을 제어하게도 할 수 있고, 구동 신호의 하강 타이밍을 일정한 반복 간격에서 생성시키고, 상승 타이밍을 제어하게도 할 수 있다.
또, 예를 들면, 제어량 연산 회로와 디지털 가산 회로와 구동 신호 생성 회로인 조를 2조 준비해두고(AD변환회로는 2조가 공용할 수 있다), 구동 신호의 하강 타이밍을 제어하게도 할 수 있다.
또, 본 발명의 제어 장치에 의하여, 구동 신호의 상승 또는 하강 구동신호의 일측을 생성하고, 본 발명에 의하지 않는 제어 장치에 의하여, 상기 구동 신호의 타측을 생성하도록 할 수 있다.
구동 신호 생성 회로는, 다운 카운터를 구비하고, 구동 타이밍 세트값이 갱신되었을 때에는,
(구동 타이밍 세트값의 갱신값) - (현재까지의 누적 카운트값)으로 현재의 카운터값을 갱신할 수 있다.
현재까지의 누적 카운트값은, 누적값을 계수하는 카운터를 부착함으로써 알 수 있고, 구동 타이밍값의 입력 회수로도 알 수 있다.
또 갱신되기 전의 구동 타이밍 세트값을 기억해놓고, 이 세트값으로부터 다운 카운터값을 감산함으로써 알 수도 있다.
구동 타이밍 세트값의 갱신시에 있어서,
(구동 타이밍 세트값의 갱신값) - (현재까지의 누적 카운트값)의 값이 소정 범위가 되었을 때(예를 들면, 0 또는 부(-)가 되었을 때)는, 즉시, 구동신호의 상승 또는 하강의 구동신호를 생성할 수 있다.
예를 들어, 제 2 연산부의 연산 반복 간격이, 제 1 연산부의 연산 반복 간격의 정수의 배이고, 제 2 연산부의 연산종료 타이밍(연산 결과를 출력하는 준비가 갖춰진 경우)이, 제 1 연산부의 연산종료 타이밍에 일치할 때, 디지털 가산 회로는, 미분 제어량 연산부가 제어량을 생성했을 때, 가산을 행할 수 있다.
제 2 연산부의 연산 반복 간격이, 제 1 연산부의 연산 반복 간격의 정수의 배인지 아닌지에 의하지 않고, 제 1 연산부의 연산종료 타이밍 및 제 2 연산부의 연산종료 타이밍마다, 구동 신호 생성 회로에 구비된 카운터의 카운터값을 갱신할 수 있다.
또, 제 1 연산부 및 제 2 연산부의 연산결과를 가산할 때, 각 연산결과를, 통상, 일시 기억장치(데이터 백업 등)에 기억할 수 있지만, 이 일시 기억장치는, 제 1 연산부 및 제 2 연산부에 부착해두어도 되고, 디지털 가산 회로에 부착해도 된다.
본 발명에서, 타이밍 신호를 생성할 때, 제 1 연산부의 연산결과와, 제 2 연산부의 연산결과로부터 타이밍값을 제 1 연산부의 연산 반복 간격 이상, 제 2 연산부의 연산 반복 간격 이하의 간격에서 생성하고, 이 타이밍값에 의하여, 구동 신호 생성 회로에 세트 되어있는 구동 타이밍값을 갱신하도록 했다. 이것에 의해, 종래의 제어 장치에 비해, 전원이나 부하의 급격한 변화에 빠르게 대응 가능하고, 높은 정밀도의 제어를 행할 수 있다.
도 1은 본 발명의 제어 장치의 제 1 실시형태를 나타내는 구성도
도 2는 본 발명의 제어 장치의 동작을 나타내는 설명도이며, (A)는 제 2 연산부의 연산 반복 간격이 제 1 연산부의 연산 반복 간격의 정수의 배이고, 제 2 연산부의 연산 종료 타이밍이 제 1 연산부의 연산종료 타이밍에 일치할 때 구동 신호 생성 회로에 구비된 카운터의 카운터값을 갱신하는 상태를 나타내는 설명도
도 3은 도 1의 제어장치의 변형예를 나타내는 구성도
도 4는 제어 장치(2)의 일부를 하드웨어적으로 본 설명도
도 5(A)는 도 1의 전력변환 회로의 제어장치의 동작 설명도이고, 도 5(B)는 도 6에 나타낸 종래의 전력변환회로의 제어 장치의 동작 설명도
도 6은 본 발명의 제어 장치의 제 2 실시형태를 나타내는 구성도
도 7은 본 발명의 제어 장치의 제 2 실시형태를 나타내는 구성도
도 8은 본 발명의 제어장치의 제 2 실시형태에 있어서, 제어가 필요한 2개의 아날로그 신호를 받아서 제어를 행하는 경우를 나타내는 구성도
도 9는 본 발명의 제어장치의 제 3 실시형태를 나타내는 도면
도 10은 구동 타이밍값 생성회로를 비례요소와 필터에 의하여 구성한 예를 나타낸 도면
도 11은 종래의 제어 장치를 나타내는 구성도
도 1~도 3에 의해 본 발명의 제 1 실시형태를 설명한다. 도 1은 본 발명의 제어장치(2)의 기본 구성도이다. 도 1에서의, 전력변환 회로(1)는 직류전원(101)부터의 전력을 DC/DC변환 하여 부하(102)에 공급하고 있다.
제어장치(2)는, 전력변환회로(1)를 구성하는 스위치 PWM(펄스 폭 변조)에 의하여 제어함으로써, 안티 앨리어싱 필터(21)와, AD변환회로(22)와, 구동 타이밍값 생성회로(23)와, 구동 신호 생성회로(24)로 구성된다.
안티 앨리어싱 필터(21)는, 로우 패스(Low-Pass) 필터이며, 입력되는 전력변환회로(1)에서의 신호(So)의 노이즈(ripple 등)를 커트한다. 신호(So)는, 예를 들면, 전력변환회로(1)의 출력 전압, 출력전류, 입력전압 또는 입력전류, 전력변환회로(1)를 구성하는 스위치를 흐르는 스위치 전류, 전력변환회로(1)를 구성하는 리액터를 흐르는 리액터 전류 등이다,
AD변환회로(22)는 안티 앨리어싱 필터(21)를 통과한 신호(So)를 입력하고, 이것을 디지털 신호로 변환한다.
구동 타이밍값 생성회로(23)는, 제어량 연산회로(231)와, 디지털 가산회로(232)로 구성된다. 제어량 연산회로(231)는 제 1 연산부(2311)와 제 2 연산부(2312)로 구성되고, 제 1 연산부(2311)는 미분 제어량의 연산을 행하고, 제 2 연산부(2312)는 필터의 연산을 행한다. 제 1 연산부(2311)의 연산, 제 2 연산부(2312)의 연산은, 마이크로 프로세서 등에 의하여 면밀(serious)하게 행도 되고, DSP등에 의하여 평행(parallel)하게 행해도 된다.
디지털 가산회로(232)는, 연산부들의 연산결과 D1, D2를 가산하여 타이밍 신호D(=D1+D2)를 생성한다. 디지털 가산회로(232)는, 제 2 연산부(2312)의 연산 반복 간격 이하에서, 동시에 비례 제어량 연산부(PRP)에서의 연산 반복 간격 이상의 시간간격에서, 상기의 가산을 행할 수 있다.
예를 들면, 도 2에 나타낸 바와 같이, 제 2 연산부(2312)의 연산 반복 간격이, 제 1 연산부(2311)의 연산 반복 간격의 정수의 배이고, 제 2 연산부(2312)의 연산종료 타이밍(연산 결과를 출력할 준비가 갖춰졌을 때)이, 제 1 연산부(2311)의 연산종료 타이밍에 일치할 때는, 디지털 가산회로(232)는, 미분 제어량 연산부가 제어량을 생성했을 때, 가산을 행할 수 있다.
도 2에서는, 제 1 연산부(2311) 안의 도시하지 않은 출력 버퍼 내의 미분 제어량 데이터를 D1 ,x(x;…,0,1,2,…)로 나타내고, 제 2 연산부(2312) 안의 도시하지 않은 출력 버퍼내의 필터의 연산 데이터를 D1 ,y(y;…,0,1,2,…)로 나타내고, 디지털 가산 회로(232)의 출력 데이터를 D(z)(z;…,0,1,2,…)로 나타내고 있다. 또 구동 신호 생성 회로(24)의 도시하지 않은 카운터의 값(C)(디지털 가산 회로(232)의 출력 데이터D(z)와 같다)를 포함하여 나타내고 있다.
도 2에서는
D(0)=D1 ,0+D2 ,0
D(1)=D1 ,1+D2 ,0
D(2)=D1 ,2+D2 ,0
…
D(5)=D1 ,5+D2 ,1
…
과 같이, 디지털 가산 회로(232)는, 제 1 연산부(2311)의 미분 제어량 데이터 D1 ,x와, 제 2 연산부(2312)의 필터의 연산 데이터 D2 ,y를 데이터 가산한다.
또한, 상기의 예에서는, 제 1 연산부(2311) 및 제 2 연산부(2312)의 각 연산결과를, 각 연산부 내의 일시 기억 장치(데이터 버퍼 등)에 기억하는 예를 나타냈지만, 디지털 가산회로(232)에 데이터 버퍼를 장치해두고, 이 데이터 버퍼에 각 연산결과를 일시 기억하도록 해도 된다.
구동신호 생성회로(24)는, 본 실시형태에서는 반복 간격(TSW)에서 동작하고 있고, 타이밍 신호(D)에 의거하여 제어 신호(스위치 구동 신호DSW : 구동 펄스의 하강 타이밍)를 생성하고, 전력변환회로(1)의 스위치를 제어한다.
제 1 연산부(2311) 또는 제 2 연산부(2312)는, AD변환회로(22)로부터 보내오는 모든 데이터를 사용하지 않는 경우가 있다. 예를 들면, 제 1 연산부(2311)는, AD변환회로(22)로부터 보내오는 연속되는 8개의 데이터 가운데, 최초의 연속되는 2개만 사용하면 되는 경우도 있고, 제 2 연산부(2312)는, 연속되는 1024개의 데이터 중, 짝수 번째의 데이터만 사용하면 되는 경우도 있다.
이런 경우에는, 제 1 연산부(2311) 또는 제 2 연산부(2312)에서의, 데이터 선택을 행하여도 되고, 도 3에 나타낸 바와 같이, AD변환회로(22)의 후단측에 데이터 선택 회로(25)를 부착하고, AD변환회로(22)가 출력하는 디지털 데이터를, 제 1 연산부(2311)와 제 2 연산부(2312)에, 각 연산부의 반복 간격에 따라서 출력하도록 해도 된다.
도 4 및 도 5에 의하여, 도 1에 나타낸 제어 장치(2)의 동작의 예를 설명한다
도 4, 제어장치(2)의 일례를 나타내는 설명도이다. 도 4에서는, 구동 타이밍값 생성회로(23)가 CPU(2301)와, 메모리(2302)와, 입력 인터페이스(2303), 출력 인터페이스(2304)와, 버스(2305)를 갖추고 있다. 도 4에서는, 설명의 편의상, 제어 장치(2)의 일부를 도 4와 같이 전통적인 컴퓨터의 구성으로 나타내고 있다. 또한, 구동신호 생성회로(24)는, 구동 타이밍값 생성회로(23)의 CPU(2301)나, 메모리(2302)를 공용할 수 있다.
도 4에서는, AD변환회로(22)로부터의 디지털 데이터는 메모리(2302)의 데이터 보존 영역에 격납된다. 메모리(202)에는, 복수의 데이터가 FIFO 방식으로 격납되어 있다. 도 4에서, 3개의 최신 데이터 Dk -2,Dk -1,Dk가 격납되고, 입력 인터페이스(2304)에는 데이터Dk +1가 입력되어 있는 상태를 나타내고 있다 또, 도 4에서는, 출력 인터페이스(2304)로부터 데이터D(z)가 출력되어있는 상태도 나타내져 있다.
도 4에서, 구동 타이밍값 생성회로(23)의 기능은, CPU(2301)와, 메모리(2302)에 격납된 [제 1 연산 프로그램] , [제 2 연산 프로그램]에 의하여 달성 된다.
도 4에서는, 미분 연산 프로그램이[제 1 연산 프로그램]이며, 필터 연산 프로그램이[제 2 연산 프로그램]이다. 또, 갱신된 타이밍값은 세트값 전송프로그램에 의하여 구동 신호 생성 회로(24)에 전송된다.
도 5(A)에 나타낸 바와 같이, 구동 타이밍값 생성회로(23)는, 제 2 연산부에 의한 1 반복 간격 중에, 제 1 연산부(2311)에 의한 몇 번의 연산을 실행한다. 도 5(B)는 종래에서의, 구동 타이밍값 생성을 나타내고 있다.
도 5(A)에서는, k번째 주기의 D1 ,1, D1 ,2,…,D1 ,N의 연산은, K+1번째 주기의 D2의 연산과 병행하여 행해진다.
구동신호 생성회로(24)는, 소정 클럭에 의하여 세트값이 마이너스되는 다운 카운터를 구비하고 있고, 다운 카운터 세트값이, 타이밍값(H)에 의하여 순차 갱신된다.
예를 들어, 다운카운터의 초기 세트값을 [512] 라고 한다. [400]까지 다운 카운트했을 때(잔여 카운트:[112]), 세트값이 [516]으로 갱신된 것으로(즉 [4]증가 했다)한다.
구동신호생성회로(24)는, 별도로, 누적값을 계산할 수 있는 카운터를 가질 수 있고, 이 경우에는, 이 카운터값은 [400]이다. 따라서 [516-400=116]의 값이 다운 카운터에 세트된다.
구동신호 생성회로(24)는, 갱신 전 세트값([512])을 메모리 등에 기억해 놓을 수 있고, 이 경우에, 갱신 전 세트값 [512]으로부터 다운 카운터값 [112]를 감산함으로써, 누적값을 계산할 수 있다. 따라서, [516-(512-112)=116]의 값이 다운 카운터에 세트된다.
구동신호 생성회로(24)는, 다운 카운터의 값이 제로가 되었을 경우, 구동 신호(DSW)에 의하여, 전력변환회로(1)의 스위치를 OFF 한다. 또, 이 예에서는, 스위치가 OFF되어 있지만, 스위치를 ON하기 위하여 상기 제어를 행할 수 있다.
도 6은, 데이터 선택 회로(25)를 레지스터(RG)에 의하여 구성했을 때의, 해당 데이터 선택회로(25)와 구동 타이밍값 생성회로(23)와의 구성예를 나타내는 도면이다.
도 6에서, AD변환회로(22)에서의 데이터(D)는, 레지스터(RG)에 기억된다. 레지스터(RG)는 N개의 데이터를 기억할 수 있고, 이들 N개의 데이터는, 새로운 데이터가 입력되면 순차적으로 밀려나 오래된 데이터 순으로 삭제된다.
레지스터(RG)에 기록된 데이터 중 2개의 데이터(예를들면, 최신 2개 데이터)는, 제 1 연산부(2311)에 보내지고, 제 1 연산부(2311)에서 차분을 연산하여 소정 계수를 곱하고 디지털 가산기(232)에 출력한다.
레지스터(RG)에 기록된 데이터의 전체 데이터는 제 2 연산부(2312)에 보내지고, 제 2 연산부(2312)는 필터 연산처리(예를 들어, FIR연산, 이동평균 연산 등)하고, 연산 결과를 가산기(232)에 보낸다.
제 1 연산부(2311)(미분 제어량 연산부)는, 최신 인접하는 2개의 데이터를 사용하여 미분 제어량을 구하고 있지만, 본 발명은 여기에 제한되지 않는다, 예를 들면, 제 1 연산부(2311)은, AD변환회로(22)로부터 입력된 연속되지 않은 2개의 데이터를 사용할 수도 있다.
도 7에 의해 본 발명의 제 2 실시형태를 설명한다. 도 7은 본 발명의 제어장치(2)의 구성도이며, 전력변환회로(1)의 구성은 제 1 실시형태에서 나타낸 전력변환회로(1)(도 1 참조)와 같다.
또, 제 1 실시형태와 같이, 제 2 실시형태에서도, 제어 장치(2)는 스위치(11)를 PWM에 의하여 제어함으로써, 안티 앨리어싱 필터(21)과, AD변환회로(22)와, 구동 타이밍값 생성회로(23)과, 구동 신호 생성회로(24)로 구성된다. 안티 앨리어싱 필터(21), AD변환회로(22)및 구동신호 생성회로(24)는, 제 1 실시형태에서 설명한 것과 대부분 동일하다. 또 도 7에서, AD변환회로(22)의 후단측(구동 타이밍값 생성회로(23)의 전단 측)에 데이터 선택회로가 부착되어 있진 않지만, 도 3에서 설명한 것과 같은 데이터 선택회로를 부착할 수도 있다.
도 7에서의, 구동 타이밍값 생성회로(23)는, 제 1 연산부(2311)과 제 2 연산부(2312)와 디지털 가산회로(232)로 구성된다. 제 1 연산부(2311)은 비례 제어량 연산부(PRP)와 미분 제어량 연산부(DIF)로 구성되고, 제 2 연산부(2312)는 필터이다.
디지털 가산회로(232)는, 비례 제어량 연산부(PRP)의 출력(D1p)과, 미분 제어량 연산부(DIF)의 출력(D1d)과, 제 2 연산부(2312)의 출력(D2)을 가산하고, 이것을 타이밍 신호(D)로서 구동 신호 생성 회로(24)에 출력한다.
비례 제어량 연산부(PRP)에서의 연산은, 순간 연산된다. 또, 제 2 연산부(2312)에서의 연산은, 비례 제어량 연산부(PRP)에서의 연산에 비해 현격히 늦다. 또, 미분 제어량 연산부(231)에서의 연산은, 비례 제어량 연산부(PRP에서의 연산보다 빠르진 않지만, 제 2 연산부(2312)에서의 연산보다 느리진 않다. 본 발명에서, 디지털 가산회로(232)는, 제 2 연산부(2312)의 연산 반복 간격 이하에서, 동시에 비례 제어량 연산부(PRP)에서의 연산 반복 간격 이상의 시간간격에서, 제 1 연산부(2312)에서의 연산 데이터와 제 2 연산부(2312)에서의 연산 데이터의 가산을 행한다.
도 8은, 전력변환회로(1)로부터 제어에 필요한 2개의 아날로그 신호를 받는 제어 회로(2)의 구성예를 나타낸다. 2개의 아날로그 신호 중 일측은, 예를 들면 전력변환회로(1)의 출력 전압이고, 타측은 전력변환회로(1)의 스위치를 흐르는 전류이다.
도 8에서의, 전력변환회로(1)에서, 안티 앨리어싱 필터(21)는, 2개의 안티 앨리어싱 필터(21A,21B)로 구성되고, AD변환회로(22)는 2개의 변환회로(22A,22B)로 구성되고, 데이터 선택 회로(25)는 2개의 선택회로(25A,25B)로 구성된다.
또, 구동 타이밍값 생성회로(23)는, 2개의 제어량 연산 회로(231A,231B)와, 가산 회로(232)로 구성된다.
도 8의 전력변환회로(1)에서, 2개의 AD변환회로(22A,22B)가 2개의 아날로그 신호를, 2개의 안티 앨리어싱 필터(21A,21B)를 통해서 받고, AD 변환하여 대응하는 디지털 신호(디지털값)을 생성한다.
또, 제어량 연산 회로(231A,231B)는, 각각, 선택회로(25A,25B)를 통하여 디지털 신호를 받고, 제어량을 생성한다. 제어량 연산 회로(231A,231B)는, 각각 제 1 연산부(2311)와 제 2 연산부(2312)로 구성된다. 각 제 1 연산부(2311)는, 각각 비례 제어량 연산부(PRP)와 미분 제어량 연산부(DIF)로 구성된다. 또, 각 제 2 연산부(2312)는, 각각 필터로 구성된다.
제어량 연산 회로(231A)의, 제 1 연산부(2311)(비례 제어량 연산부(PRP), 미분 제어량 연산부(DIF))로부터의 출력(D1p,D1d) 및 제 2 연산부(2312)로부터의 출력(D2), 제어량 연산 회로(231B)의, 제 1 연산부(2311)(비례 제어량 연산부(PRP), 미분 제어량 연산부(DIF))로부터의 출력(D1p,D1d) 및 제 2 연산부(2312)로부터의 출력(D2)은 디지털 가산 회로(232)에 의하여 가산되고 가산값(D)으로서 구동 신호 생성 회로(24)에 보내진다.
도 8의 회로에서, 디지털 가산 회로(232)에서도, 제어 연산 회로 (231A,231B)중 어느 일측에서의, 제 2 연산부(2312)의 연산 반복 간격 이하에서, 동시에 제어 연산 회로(231A,231B) 중 어느 일측에서의, 비례 제어량 연산부(PRP)의 연산 반복 간격 이상의 시간 간격에서, 제어량 연산 회로(231A)의 출력(D1p,D1d,D2)과 제어량 연산 회로(231B)의 출력(D1p,D1d,D2)의 가산을 행한다.
도 9에 의해 본 발명의 제 3 실시형태를 설명한다. 도 9에서, 전력변환회로(1)의 구성은 도 1에 나타낸 전력변환회로(1)와 같다. 또 제 1, 제 2 실시형태와 같다. 제 3 실시형태에서도, 제어 장치(2)는 스위치(11)를 PWM에 의하여 제어한다.
제 3 실시형태에서, 제어장치(2)는 2개의 안티 앨리어싱 필터(21A,21B)와, 2개의 AD변환회로(22A,22B)와, 2개의 구동 타이밍값 생성회로(23A,23B)와, 구동 신호 생성회로(24)에 의해 구성되어 있다. 또, 도 9에서, AD변환회로(22A,22B)의 후단측(구동 타이밍값 생성회로(23A,23B)의 전단 측)의 각각에 데이터 선택회로가 부착되어 있지 않지만, 도 3에서 설명한 것과 같은 데이터 선택 회로를 부착할 수 있다.
도 9에서는, 안티 앨리어싱 필터(21A)와, AD변환회로(22A)와, 구동 타이밍값 생성회로(23A)에 의하여 제어에 필요한 아날로그 신호(SoA)를, 안티 앨리어싱 필터(21B)와, AD변환회로(22B)와, 구동 타이밍값 생성회로(23B)에 의하여 제어에 필요한 아날로그 신호(SoB)를, 전력변환회로(1)로부터 받고 있다.
제 3 실시형태에서, 아날로그 신호(SoA)는, 예를 들면 출력 전압값이고, 안티 앨리어싱 필터(21A)와, AD변환회로(22A)와, 구동 타이밍값 생성회로(23A)에 의하여 구동 신호의 하강 타이밍을 제어할 수 있다. 또, 아날로그 신호 (SoB)는, 예를 들면 스위치를 흐르는 전류값이며, 안티 앨리어싱 필터(23B)와, AD변환회로(22B)와, 구동 타이밍값 생성회로(23B)에 의하여 구동 신호의 상승 타이밍을 제어할 수 있다.
또, 도 9에서, AD변환회로(22A,22B)의 후단측(구동 타이밍값 생성회로(23A,23B)의 전단 측)에는 데이터 선택 회로가 부착되어 있지 않지만, 도 3에서 설명한 것과 같은 데이터 선택회로를 부착할 수 있다.
또, 도 10에 나타낸 바와 같이, 필터 연산부와 비례 연산부로 구동 타이밍값 생성 회로를 구성할 수도 있다.
이하, 본 발명의 필터 응용 방법을 설명한다.
도 12(A)는 본 발명의 디지털 신호 처리 회로의 일 실시형태를 나타내는 설명도이다. 도 12(A)에서의, 디지털 신호 처리 회로(11A)는, 이동평균회로(111A)와, 미분 회로(112)와, 가산회로(113)을 구비하고 있다. 여기서, 이동평균회로(111A)는 본 발명의 제 1 필터 회로이며, 미분 회로(112)는 본 발명의 제 2 필터 회로이다.
도 12(B)에, 디지털 신호(이산값),
…,X(1),X(2),…X(M),…
을 나타낸다. 도 12(B)에서는, 시간 축을,
…,1,2,…,M-1,M,…으로 나타내고 있다.
디지털값(X)은, 예를 들면, 전압, 전류, 전력 등의 전기량의 편차이다.
이동평균 회로(111A)는, 상기의 디지털값(X)을 입력하고, 이동평균(MQ)(n)을 연산한다.
미분회로(112)는, 디지털값(X)를 입력하고, 이동평균 회로(111A)에서 발생한 시계 열의 n시각 위상 지연의 미분값(보상량,CQ)(n)을 연산한다. 가산회로(113)는, 이동평균(MQ)(n)과, 보상량(CQ)(n)을 가산하여 위상 지연을 보상 한 디지털신호(Dc)(n)을 생성한다. 또 도 12에서, 처리의 흐름을 나타낸 것으로, 어느 순간에 있어서의 각부의 신호값을 나타낸 것이 아니다.
이동평균(MQ)의, 시계 열의 n시각에서의 차분 방정식은 식 1로 나타낸다.
MQ(n)=(1/M) ΣX(k)…(식 1)
단, ΣX(k)는, K=1~M까지의 가산값이고, M은 샘플 수이다. N은 여기서 샘플링 시각 M에 대응하는 계수이다.
도 13(A)에 이동 평군 회로(111A)의 블록도를 나타낸다. 도 13(A)에서의 Z-1의 블록은, 1개 이전의 샘플링 디지털값을 출력한 것을 의미한다. 이동평균 회로(111A)의 마지막 단에는, 계수 곱셈 회로(1/M)가 부착되어있고, X(n)가 입력되면, 디지털값 X(M), X(M-1),…,X(2),X(1)의 합계값이 계산되고, 여기에 (1.M)이 곱셈된다.
도 12(A), 도 13(A)에는 도시하지 않았지만, 이동평균회로(111A) 및 미분 회로(112)의 후단측에 계수 곱셈회로를 부착할 수 있다, 이동평균회로(111A)의 후단측에 부착한 계수 곱셈회로와 병용할 수 있다.
도 13(B)에 이동평균회로(111A)의 주파수 특성의 예를 나타내고, 도 13(C)에 이동평균 회로(111A)의 위상 특성의 예를 나타낸다. 도 13(B), 도 13(C)로 알 수 있듯이, 이동평균회로(111A)의 출력에는, 실용 주파수 대역에서의 위상 지연이 생긴다.
도 12(A)에서의 미분 회로(112)는, 고(高) 대역 통과 특성을 가지고, 시계 열의 n 시각에서의 보상량(CQ)(n)은, 식 2로 나타낸다.
CQ(n)=(X(k)-X(k-1))/△t…(식 2)
단, △t는 이산값의 시간 간격이고, k는 예를 들면 2~M 중 어느 일측의 값이다. 또, n은, 여기서 샘플링 시각M-1에 대응하는 계수이다.
또, CQ(n)은, 이산값 열을 이용한 미분값이라면, 예를 들면 시간간격을 △2t로 하여, 식 3과 같이 나타낼 수 있다.
CQ(n)=(X(k)-X(k-2))/△2t …(식 3)
K는 예를 들면 2~M 중 어느 일측의 값이고, 예를 들면 3~M 중 어느 일측의 값이다.
도 14(A)에 미분 회로(112)의 주파수 특성의 예를 나타내고, 도 14(B)에 미분 회로(112)의 위상 특성의 예를 나타낸다, 도 13(A), 도 13(B)에서 알 수 있듯이, 미분 회로(112)의 출력에는, 실용 주파수 대역에서의 위상이 앞서가 있다, 따라서, 가산회로(113)가, 이동평균(MQ)(n)과, 미분 회로(112)의 출력(보상량(CQ)(n))을 가산함으로써 MQ(n)의 위상 지연 분의 영향은CQ(n)에 의하여 저감된다.
도 15는 본 발명의 디지털 신호 처리회로의 다른 실시형태를 나타내는 설명도이다. 도 15에서의, 디지털 신호 처리 회로(11B)는, FIR필터회로(111B)와, 미분 회로(112)와, 가산회로(113)와, 계수 곱셈회로를 구비하고 있다. 여기서 이동평균 회로(111B)는 본 발명의 제 1 필터회로이며, 도 1의 디지털 신호처리 회로와 같다. 미분회로(112)는 본 발명의 제 2 필터회로이다.
FIR 필터회로(111B)의, 시계 열의 n 시각에서의 차분 방정식은 식 4로 나타낸다.
FQ(n)=ΣakX(k)… (식 4)
단, ΣakX(k)는, k=1~M까지의 가산값이고, M은 샘플링 수, ak은 중량 계수이다. N은, 여기서, 샘플링 시각(M)에 대응하는 계수이다.
도 16에, FIR필터회로(111B)의 블록도를 나타낸다. 도 16에서의, Z-1의 블록은, 1개 전의 샘플링의 디지털값을 출력하는 것을 의미한다. Z-1의 블록 후단측에는, 계수 곱셈회로(ak)가 부착되어 있고, FIR 필터 회로(111B)에 X(M)가 입력되면, aMX(M), aM -1X(M-1),…,a2X(2),a1X(1)의 합계값이 계산된다.
도 15, 도 16에는 도시하지 않았지만, 도 1(A), 도 13(A)의 이동평균 회로(111A)와 같이, FIR 필터 회로(111B) 및 미분회로(112)의 후단측에 계수 곱셈회로를 부착할 수 있다.
FIR필터 회로(111B)의 주파수 특성, 위상 특성은, 도 13(B), 도 13(C)에 이동평균회로(111A)에 관해서 나타낸 것과 같고, FIR 필터 회로(111B)의 출력FQ(n)에는, 실용 주파수 대역에서의 위상 지연이 생긴다.
도 16에서의 미분 회로(112)의 출력이다, 시계 열의 n시각에서의 보상량(CQ)(n)은, 상기한 식 2로 나타낸다. 또, CQ(n)은, 이산값 열을 이용한 미분값이라면, 예를 들면 시간 간격을 △2t로 하고, 상기한 식 3과 같이 나타낼 수 있다.
또, 도 15 및 도 16에는 도시하지 않았지만, 도 1(A), 도 13(A)의 이동평균회로(111A)와 같이, FIR필터회로(111B) 및 미분 회로(112)의 후단측에 계수 곱셈 회로를 부착할 수 있다.
도 15의 디지털 신호 처리 회로(11B)에서도, 미분회로(112)의 출력CQ(n)은, 실용 주파수 대역에서의 위상이 앞서가 있다. 따라서, 가산회로(113)가, FIR 필터회로(111B)의 출력FQ(n)와, 미분회로(112)의 출력(보상량(CQ)(n))을 가산함으로써 FQ(n)의 위상 지연 분의 영향은 CQ(n)에 의하여 상쇄(CANCEL)된다.
도 17은, 본 발명의 디지털 제어회로의 실시형태를 나타내는 설명도이다. 본 실시형태에서는, 도 1의 디지털 신호처리 회로(11A)를 탑재한 디지털 제어 회로에 의하여, 전력변환회로를 제어하는 예를 나타내지만, 도 15의 디지털 신호 처리 회로(11B)를 탑재한 디지털 제어회로에 의하여 전력변환회로를 제어하는 경우, 이하에 설명하는 방법이 적합하다.
도 17에서의, 전력변환회로(2)는, 전원(4)으로부터의 전압(Ei)를 입력하는 스위치 회로(21)와, 스위치 회로(21)에 연결되어 에너지 축적. 방출을 행하는 인덕터(22)로 구성되고, 스위치 회로(21)에는 부하(3)가 연결되어 있다(인덕터(22)는, 전력변환방식에 따라서, 스위치 회로(21)와 부하(3)의 사이에 연결되는 경우도 있다)
디지털 제어 회로(1)는, 입력부(12)와, 입력 비교부(13)와, 디지털 신호처리 회로(11A)와, 제어신호 출력부(14)를 구비하고 있다. 입력부(12)는, 신호 선택기능을 구비하고 있고, 출력 전압(eo)과, 출력 전류(io) 중 일측을 선택할 수도 있고, 출력 전압(eo)와, 출력전류(io) 양측을 선택할 수도 있다.
디지털 제어회로(1)는 정 전압 모드, 정 전류 모드, 전력 모드, 과전류 제한모드, 과전압 제한모드 등, 여러 종류의 제어를 행할 수 있다.
예를 들어, 디지털제어 회로(1)가 정 전압모드로 제어를 행할 때는, 입력부(12)는 eo만 선택하고, 부하(3)가 급증한 것 같은 경우에, 입력부(12)는 io만 선택적으로 전환하고, 디지털 제어 회로(1)는, 과전류제한 모드로 제어를 행한다. 또 정 전압모드에서 과전류 제한 모드로 이동하는 과정에서, 입력부(12)가 eo 와 io 양측을 선택하고, ei 와 io의 곱셈을 행하여, 디지털 제어 회로(1)는, 전력 모드로 제어를 행할 수도 있다.
여기서는, 입력부(12)의 출력을 ad라고 한다. 또한, 도시하지 않지만, 전압 검출값은 순시값(eo)에 한정되지 않고, 평균값 또는 실효값(Io)이어도 된다.
입력부(12)의 후 단측의 입력 비교부(13)는, 차동 증폭기(131)와, A/D변환기(132)로 구성된다. 차동 증폭기(131)는 전력 검출값(ad)과, 목표값(ad*)와의 차분(ad*-ad)를 출력하고, A/D변환기(132)는 이 차분(ad*-ad)를 디지털 신호로 변환하고, 편차(디지털 이산값(X))로서 디지털 신호 처리 회로(11)에 출력한다.
도 17에서, 차동 증폭기(131)의 후단측에 A/D변환기(132)가 부착되어 있지만, A/D변환기(132)의 후단측에 차동 증폭기(131)(이 경우에는 디지털 비교기)를 부착할 수 있다. 또, 입력부(12)의 전단측에, A/D변환기를 부착하도록 해도 된다. 이 경우에, 도 18에 나타낸 바와 같이, 입력부(12)는, A/D변환기(1211,1212)와, 디지털 곱셈기(122)이며, 비교부(13)는 디지털 비교기이다. 도 16에서는 디지털 곱셈기(122)의 출력을 D로 나타내고, 비교기(13)은 출력(D)과 목표값(D*)을 입력하고, 디지털 편차(D*-D)를 X로서 출력한다.
또한, 도 17에서는 이동평균 회로(111A)의 후단측에 계수 곱셈회로(114)가 부착되고, 미분회로(112)의 후단측에는 계수 곱셈회로(115)가 설치되어 있다.
디지털 신호처리 회로(11A)는, 제어 회로의 일부를 구성하고 있고, 디지털 차분(DX)의 이동평균(MQ)(n)의 연산 처리를 행하고, 계수 곱셈회로(114)는, MQ(n)에 소정의 계수(KM)를 곱셈하여, 이동평균 조작량(KM·MQ(n))을 출력한다. 또, 미분회로(112)는, 디지털 차분(X)의 미분값(CQ)(n)의 연산처리를 행하고, 계수 곱셈회로(115)는 (CQ)(n)에 소정의 계수(KD)를 곱셈하여, 이동평균 조작량(KD·MQ(n))을 출력한다.
가산 회로(113)는, 계수 곱셈회로(114)의 출력(KA·MQ(n))와 계수 곱셈회로(115)의 출력 미분값(KD·CQ(n))을 가산하고, 위상 지연을 보상한 신호(Dc)(n)를 출력한다.
이동평균을 연산하는 회로는, 도 19(A)에 나타낸 바와 같이 시프트 레지스터로 구성할 수도 있다. 도 19(A)에서, 이동평균을 연산하는 회로는 FIFO(1301)와, 가산기(1302)와, 시프트 레지스터(1303)와, 계수 곱셈회로(1304)로 구성된다.
도 19(A)에서는, FIFO(1301)은, 샘플링값을 순차 입력하고, 연속한 복수의 샘플링값을 기억하고 있다. 여기서는, 도 19(B)에 나타낸다, 4개의 샘플링값(X1,X2,X3,X4)이 기억되어 있는 상태가 나타내져 있다.
FIFO(1302)에 기억된 샘플링값(X1,X2,X3,X4)은 가산기(1302)에 입력되고, 가산기(1302)는 ΣXi(=X1+X2+X3+X4)를 출력한다
시프트 레지스터(1303)는, MQ(n)을 출력한다.
계수 곱셈회로(1304)는, ΣXi에 계수(평균화 하기위한 계수(1/4)를 포함) KM /4를 곱셈하고, KM·(1/4) ΣXi를 출력한다.
또한, 시프트 레지스터에 의하여, 가산 결과(예를 들면, 2진수 : b1 b2 b3 b4)를 하위측으로 2회 시프트시켜서 (X1+X2+X3+X4) /22를 연산하고, 시프트(1313)의 출력(X1+X2+X3+X4) /22에 계수(KM)를 곱해서, AM(n)을 출력하도록 해도 된다. 이 경우, 계수 곱셈회로(1304)는, 시프트 레지스터(1303)와, 일체로 구성할 수 있다. 예를 들면, 계수(KM)이 1/2일 때, 시프트 레지스터(1303)의 처리에서, 또 한번 2진수 : b1 b2 b3 b4 전체를 한번 더 1비트(합계 3비트)만 하위 측으로 시프트시키면 되고, 계수(Kd)가 2일 경우에는, 시프트 레지스터(1303)의 처리에서, 2진수 : b1 b2 b3 b4 전체를 1비트만 하위 측에 시프트시키면 된다(즉, 2비트 하위 측에 시프트시키고, 1비트 상위 측에 시프트 시키는 처리와 같다).
미분회로(112)는, 도 20에 나타낸 바와 같이 FIFO(1122)와, 감산회로(1122)와, 계수 곱셈회로(1123)으로 구성할 수 있다. 도 20에서, FIFO(1122)는, X1,X2,X3,X4 중 마지막 2개의 값 X3, X4를 입력하고, 이 값을 감산회로(1122)에 출력하고 있다. 감산회로(1122)는, 이 감산값(X3-X4)를 계수 곱셈회로(1123)에 출력하고, 계수 곱셈회로(1123)는, 감산값(X3-X4)에 계수(KD)를 곱셈하여 미분값(CQ)(n)을 출력한다.
도 20의 FIFO(1122)는, 도 19(A)에 나타낸 이동평균을 산출하는 회로인 FIFO(1301)와 공용할 수 있다.
본 발명의 디지털 제어회로는, 부하 변동하지 않는 경우에 있어서 뛰어난 제어 특성을 발휘하는 것은 틀림없지만, 부하가 급증한 것 같은 경우에도, 피크값을 억제한 제어가 가능하다.
도 21(A)에 전력변환회로(2)를 PID제어 장치로 시뮬레이트 했을 때의 리액터 전류의 과도 특성을 나타내고, 도 21(B)에 전력변환회로(2)를 디지털 제어 회로(1)에서 시뮬레이트 했을 때의 리액터 전류의 과도 특성을 나타낸다. 리액터 전류가 흐를 때의 오버 슈트(over shoot)는, 도 21(A)에서는 크지만, 도 21(B)에서는 상기한 파라메터(parameter) KM나 KD를 적절히 선택함에 의해 억제되고 있다.
1 - 전력변환회로 2 - 제어 장치
11 - 스위치 12 - 리액터
13 - 전류 다이오드 14 - 평활 캐패시터
21, 21A, 21B - 안티 앨리어싱 필터(Anti-aliasing filter)
22, 22A, 22B - AD변환회로
23, 23A, 23B - 구동 타이밍값 생성회로
24 - 구동 신호 생성회로 25 - 데이터 선택회로
231 - 제어량 연산 회로 232 - 디지털 가산회로
2311 - 제 1 연산부 2312 - 제 2 연산부
PRP - 비례 제어량 연산부 DIF - 미분 제어량 연산부

Claims (7)

  1. 전력변환회로로부터, 제어에 필요한 하나, 또는 둘 이상의 아날로그 신호를 받고, 해당되는 하나 또는 둘 이상의 아날로그 신호를 AD 변환하고, 이 아날로그 신호들에 대응하는 하나 또는 둘 이상의 디지털 신호(디지털값)을 생성하는 AD변환회로와,
    미분 제어량 연산을 행하는 제 1 연산부와, 필터 연산을 행하는 제 2 연산부를 구비하고, 각 연산부가 각각 상기 하나 또는 둘 이상의 디지털 량을 입력받아 각 연산을 행하는 제어량 연산 회로, 및
    상기 제 1 연산부에서의, 연산 반복 간격 이상, 상기 제 2 연산부에서의, 연산 반복 간격 이하의 반복 간격에서, 상기 제 2 연산부가 생성한 제어량과, 상기 제 1 연산부가 생성한 제어량의 가산을 행하고, 상기 전력변환회로의 스위치 구동 타이밍값을 생성하는 디지털 가산회로로 구성되는 구동 타이밍값 생성회로와,
    상기 구동 타이밍값을 입력하고, 상기 구동 타이밍값에 의거하여 상기 스위치의 구동신호를 생성하는 구동 신호 생성 회로를 구비하고,
    상기 디지털 가산회로는, 상기 미분 제어량 연산부가 제어량을 생성했을 때, 가산을 행함으로써, 제 2 연산부에서의 필터연산의 반복 간격 이하의 반복 간격에서 타이밍값을 생성하고, 이 타이밍값에 의거하여 상기 구동신호 생성회로의 타이밍 세트값을 갱신하는 것을 특징으로 하는 전력 변환 회로의 제어 장치.
  2. 삭제
  3. 청구항 1에 있어서,
    상기 제 1 연산부는, 미분 제어량 연산에 더하여 비례 제어량 연산을 행하는 것을 특징으로 하는 전력 변환 회로의 제어장치.
  4. 청구항 1에 있어서,
    상기 제 1 연산부는, 미분 제어량 연산에 더하여 비례 제어량 연산을 행하는 것을 특징으로 하는 전력 변환 회로의 제어장치.
  5. 청구항 1, 청구항 3 또는 청구항 4 중 어느 한 항에 있어서,
    상기 구동신호 생성회로는, 상기 구동신호의 상승신호, 하강신호의 양측 또는 일측을 생성하는 것을 특징으로 하는 전력 변환 회로의 제어장치.
  6. 청구항 1, 청구항 3 또는 청구항 4 중 어느 한 항에 있어서,
    상기 전력 변환 회로가, 상기 스위치와 전류 다이오드와 리액터를 구비한 DC/DC 컨버터인 것을 특징으로 하는 전력 변환회로의 제어장치.
  7. 청구항 5에 있어서,
    상기 전력 변환 회로가, 상기 스위치와 전류 다이오드와 리액터를 구비한 DC/DC 컨버터인 것을 특징으로 하는 전력 변환회로의 제어장치.
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