JP2011166892A - 電源装置のディジタル制御器 - Google Patents

Abstract

【課題】従来よりも負荷急変特性を効果的に改善できる電源装置のディジタル制御器を提供する。
【解決手段】入力電圧Ｖ_iを出力電圧Ｖ_oに変換して負荷３に供給する電源装置のロバストディジタル制御器２０は、出力電圧Ｖ_oを検出して操作量ξ₁を算出するコントローラ２２と、この操作量ξ₁を、電源装置を動作させるための信号に変換するＰＷＭジェネレータ２３を備え、入力電圧変動および負荷変動の等価外乱Ｑから出力電圧Ｖ_oまでの伝達関数Ｗ_Qy（ｚ）に零点を２つ追加した遅れ要素を接続し、この等価外乱Ｑからのフィードフォワードを、出力電圧Ｖ_oおよび操作量ξ₁からのフィードバックで置き換えることで、伝達関数Ｗ_Qy（ｚ）の特性が３次微分特性となるようにコントローラ２２を構成している。
【選択図】図１

Description

本発明は、例えば電力増幅器などの電源装置に組み込まれ、負荷に供給する出力電圧に対して制御を行なうディジタル制御器に関し、とりわけ広域な負荷変動や電源電圧変動に対しても、単独の構成で対応できる電源装置のディジタル制御器に関する。

電力変換回路としてパルス幅変調（ＰＷＭ）スイッチング回路を用いると共に、ノイズ除去のために電力変換回路と負荷との間にＬＣフィルタを挿入し、更に負荷に供給する出力電圧が指令信号に比例するようフィードバック制御系を構成したＰＷＭ電力増幅器が、電源装置として用いられている。このとき負荷の特性はキャパシティブからインダクティブと広く、大きさもゼロから最大定格までと大幅に変動する。そこで、このような広範な負荷変動に対しても、また直流電源の電圧変動に対しても、１個の制御器で対応できるいわゆるロバストなＰＷＭ電力増幅器が必要とされる。

このようなＰＷＭ電力増幅器において、制御器へのノイズの影響を小さくするにはフィードバック信号が少ない方が好ましく、また電流検知センサは一般に高価であるため、電圧フィードバックのみを用いた制御器を得ることが望ましい。

そこで、上記要求を満たすＰＷＭ電力増幅器におけるロバストディジタル制御器の設計方法が、非特許文献１に提案されている。

ディジタルフィードバック制御系は、アナログフィードバック制御系よりも大きな入力無駄時間が生じる。この入力無駄時間は主にＤＳＰの演算時間遅れや、アナログからディジタル（ＡＤ）への変換時間およびディジタルからアナログ（ＤＡ）への変換時間や、三角波比較部の遅れ等によるものである。この点に着目し、上記非特許文献１では、入力無駄時間と電流フィードバックの電圧フィードバックへの変換を考慮して、制御対象（ＰＷＭ信号発生部と電力変換回路とＬＣフィルタ）を連続時間系より次数が２次高い離散時間系で表現し、これに対して与えられた目標特性を達成する状態フィードバック系の構成を提示している。またここでは、当該状態フィードバック系を電圧のみ用いた出力フィードバック系に等価変換した上で、この出力フィードバック系を近似して得られるロバスト補償器を結合すると、目標値と制御量および外乱と制御量の各特性を独立して制御する近似的２自由度のディジタルロバスト制御系が構成できると共に、このディジタルロバスト制御系を等価変換することで、電圧フィードバックのみを用いたディジタル積分形制御器が得られることを提示している。

しかし、非特許文献１では、一次近似モデルを実現する近似的な２自由度ロバストディジタル制御系の構成法が示されているが、こうした制御系を組み入れたロバストディジタル制御器では、近似度を上げると同時に制御入力を抑えるのが困難であった。そこで、誰でも容易に高近似で制御入力の大きさの考慮の必要のないロバストディジタル制御器の設計装置を提供する必要があった。

また、非特許文献１で提案した２自由度ロバストディジタル制御系に関し、ロバストディジタル制御器の近似度を上げる明確なパラメータの決定手段は示されていない。そのためパラメータの決定には多大な思考錯誤を必要とし、非常に手間がかかった。そこで誰でも容易に設計できる明確なパラメータの決定手段を示す必要があった。

上述した問題点を解決すべく、特許文献１には、近似度が高く、しかも制御入力の大きさを考慮する必要のない新規な２自由度ロバストディジタル制御系を組み込んだロバストディジタル制御器の設計装置が提案された。ここでは、目標値から出力電圧までの応答を決定するモデルマッチングシステムを想定し、そのシステムに逆システムとフィルタを接続してロバストなシステムを再構築することで、ＤＣ−ＤＣコンバータを含むスイッチング電源装置に適用する２自由度ディジタル積分形制御器を得る手法が示されている。

ところで近年は、負荷や入力電圧の急変による出力電圧の変動を抑える要求が一層厳しくなっており、ＤＣ−ＤＣコンバータとしての仕様を満足させるのが困難になっている。そうした仕様を満足するために、別な特許文献２や非特許文献２には、等価外乱から出力電圧までの伝達関数に零点を一つ追加し、２次微分特性を実現した近似的自由度制御系も提案されている。

特開２００６−５０７２３号公報 国際公開第２００８／０７２６１８号パンフレット

樋口幸治，中野和司，荒木邦彌，茅野文穂，"電圧フィードバックのみを用いた近似的２自由度ディジタル積分形制御によるロバストＰＷＭ電力増幅器の設計"，電子情報通信学会論文誌，2002年10月，Vol.J-85-C，No.10，pp.１-11 竹上栄治，樋口幸治，中野和司，"二次微分外乱特性付加近似的２ＤＯＦディジタル制御器によるＤＣ−ＤＣコンバータのロバスト制御"，電気学会論文誌，2009年，Vol.129-D，No.12，pp.1137-1146

上述した経緯によって、スイッチング電源装置などのロバスト制御を実現するディジタル制御器は、技術的な進歩を遂げてきたが、従来よりもさらに負荷急変特性や入力電圧特性を効果的に改善したディジタル制御器の開発が必要となってきた。

そこで本発明は上記問題点に鑑み、従来よりも負荷急変特性や入力電圧特性を効果的に改善できる電源装置のディジタル制御器を提供することを目的とする。

本発明は、入力電圧を出力電圧Ｖ_oに変換して負荷に供給する電源装置のディジタル制御器であって、前記出力電圧Ｖ_oを検出して操作量ξ₁を算出するように構成された操作量演算部と、前記操作量ξ₁を、前記電源装置を動作させるための信号に変換する信号生成部とを備え、前記入力電圧変動および負荷変動の等価外乱Ｑから出力電圧Ｖ_oまでの伝達関数Ｗ_Qy（ｚ）に零点を２つ追加した遅れ要素を接続し、前記等価外乱Ｑからのフィードフォワードを、前記出力電圧Ｖ_oおよび前記操作量ξ₁からのフィードバックで置き換えることで、前記等価外乱qyから前記出力電圧ｖ_oの伝達特性が３次微分特性となるように、前記操作量演算部を構成したものである。

この場合の操作量演算部は、次の式に従って

（但し、ｚ＝exp(jωt)、ｒは出力電圧ｖ_oについての任意の目標値、ｋ_1r，ｋ_2r，ｋ_3r，ｋ_4r，ｋ₁，ｋ₂，ｋ₃，ｋ₄，ｋ₅，ｋ₆，ｋ₇，ｋ₈，ｋ_i1，ｋ_i2，ｋ_i3，ｋ_i4は、予め設定された所定のパラメータである）前記操作量ξ₁を算出するように構成するのが好ましい。

さらに操作量演算部は、前記目標値ｒを入力として次の式に表される伝達関数Ｇ_rを有する第１のディジタルフィルタと、

前記出力電圧Ｖ_oを入力として次の式で表される伝達関数Ｇ_VOを有する第２のディジタルフィルタと、

前記目標値ｒと前記出力電圧ｖ_oとの偏差を入力として次の式で表される伝達関数Ｇ_eを有する第３のディジタルフィルタと、

前記第１乃至第３のディジタルフィルタからの各出力を加算して前記操作量ξ₁を出力する加算器と、から構成するのが好ましい。

また前記操作量演算部は、前記目標値ｒを入力として前記パラメータｋ_1r，ｋ_2r，ｋ_3r，ｋ_4rを掛け算する各フィードフォワード乗算器が接続され、前記出力電圧ｖ_oを入力として前記パラメータｋ₁，ｋ₂，ｋ₇，ｋ₈を掛け算する各フィードバック乗算器が接続されると共に、前記目標値ｒと前記出力電圧ｖ_oとの偏差が減算器から第１の加算器に入力され、この第１の加算器からの出力が１サンプル時間遅らせる第１の遅延素子に入力され、この第１の遅延素子からの遅れ出力が、前記パラメータｋ_i1，ｋ_i2，ｋ_i3，ｋ_i4を掛け算する各乗算器と前記第１の加算器に入力され、前記パラメータｋ_i1の乗算器からの出力と、前記パラメータｋ₁を掛け算するフィードバック乗算器からの出力と、前記パラメータｋ₃，ｋ₄，ｋ₅，ｋ₆を掛け算する各フィードバック乗算器からの出力と、前記パラメータｋ_1rのフィードフォワード乗算器からの出力が、第２の加算器で加算され、この第２の加算器で加算した出力が１サンプル時間遅らせる第２の遅延素子に入力され、この第２の遅延素子からの遅れ出力が前記パラメータｋ₆のフィードバック乗算器に入力され、前記第２の遅延素子からの遅れ出力と、前記パラメータｋ₂のフィードバック乗算器からの出力と、前記パラメータｋ_2rのフィードフォワード乗算器からの出力と、前記パラメータｋ_i2の乗算器からの出力とが、第３の加算器で加算され、この第３の加算器で加算した出力が１サンプル時間遅らせる第３の遅延素子に入力され、この第３の遅延素子からの遅れ出力が前記パラメータｋ₅のフィードバック乗算器に入力され、前記第３の遅延素子からの遅れ出力と、前記パラメータｋ₈のフィードバック乗算器からの出力と、前記パラメータｋ_3rのフィードフォワード乗算器からの出力と、前記パラメータｋ_i3の乗算器からの出力とが、第４の加算器で加算され、この第４の加算器で加算した出力が１サンプル時間遅らせる第４の遅延素子に入力され、この第４の遅延素子からの遅れ出力が前記パラメータｋ₄のフィードバック乗算器に入力され、前記第４の遅延素子からの遅れ出力と、前記パラメータｋ₇のフィードバック乗算器からの出力と、前記パラメータｋ_4rのフィードフォワード乗算器からの出力と、前記パラメータｋ_i4の乗算器からの出力とが、第５の加算器で加算され、この第５の加算器で加算した出力が１サンプル時間遅らせる第５の遅延素子に入力され、この第５の遅延素子からの遅れ出力が、前記パラメータｋ₃のフィードバック乗算器に入力されると共に前記操作量ξ₁として出力されるよう構成されるのが好ましい。

この場合の操作量演算部は、前記各フィードフォワード乗算器を省略して構成するのが好ましい。

また前記操作量演算部は、前記パラメータｋ_1r，ｋ_2r，ｋ_3r，ｋ_4r，ｋ₁，ｋ₂，ｋ₃，ｋ₄，ｋ₅，ｋ₆，ｋ₇，ｋ₈，ｋ_i1，ｋ_i2，ｋ_i3，ｋ_i4のうちその値が小さく制御系に与える影響が小さいものを省略して構成するのが好ましい。

本発明の請求項１〜４によれば、等価外乱から出力電圧の伝達関数の特性が３次微分特性となるような操作量演算部を組み込むことで、電源装置の負荷急変や入力電圧急変時における出力電圧の変動特性を、従来よりも効果的に改善することができる。従って、電源装置として出力コンデンサの容量を小さくでき、小形，低コスト化につながる。

また、本発明の請求項５，６によれば、演算処理の高速化や演算器の簡単化が可能となり、高速なディジタル制御を可能になる、又は演算器の構成を簡易なものとすることによりコストを抑制することができる。

本発明の一実施例におけるディジタル制御器を含んだ電源装置の概略構成図である。 同上、モデル化したＤＣ−ＤＣコンバータの回路図である。 同上、考慮すべき遅れ要素を接続した制御対象のブロック線図である。 同上、等価外乱からのフィードフォワードを図３のシステムに付加したブロック線図である。 同上、図４を等価変換したブロック線図である。 同上、図３のシステムに状態フィードバック則とフィードフォワード則を適用したブロック線図である。 同上、図５と図６に示す各システムを組み合わせた制御器の構成を示すブロック線図である。 同上、伝達関数Ｗ_ry（ｚ），Ｗ_Qy（ｚ）を含むシステムに、逆システムとフィルタを結合した実現可能な系のブロック線図である。 同上、図８に示す系を等価変換して得られた近似的２自由度ディジタル積分型制御系のブロック線図である。 同上、シミュレーション結果の一例として、等価外乱と出力との間の伝達関数に関する周波数−ゲイン特性を示すグラフである。 同上、シミュレーション結果の一例として、負荷の抵抗値を急変させたときの出力電圧の変動特性を示す波形図である。 同上、実験結果の一例として、負荷の抵抗値を急変させたときの出力電圧の変動特性を示す波形図である。

以下、添付図面を参照しながら、本発明におけるディジタル制御器の好ましい実施例を説明する。

先ず、図１に基づき、本発明におけるディジタル制御器を搭載した電源装置の概略構成を説明する。同図において、１は直流電源、２は直流電源１からの入力電圧Ｖ_iを出力電圧Ｖ_oに変換するＤＣ−ＤＣコンバータで、当該出力電圧Ｖ_oは負荷３に供給される。ＤＣ−ＤＣコンバータ２は、例えばＭＯＳ型ＦＥＴからなるスイッチング素子５と、整流素子であるダイオード６と、転流素子であるダイオード７と、チョークコイル８と、平滑コンデンサ９とからなる降圧型コンバータで構成され、チョークコイル８と平滑コンデンサ９は、キャリアおよびスイッチングノイズ除去のためのフィルタとして機能する。

スイッチング素子５は、後述するドライバ回路１３からのスイッチング信号によって、オンまたはオフにスイッチング動作する。そのためスイッチング素子５がオンすると、ダイオード６がオンし、ダイオード７がオフすることにより、直流電源１からダイオード６を通してチョークコイル８に電流が流れ、このチョークコイル８にエネルギーが蓄えられる一方で、スイッチング素子５がオフすると、ダイオード６がオフし、ダイオード７がオンすることにより、チョークコイル８に蓄えていたエネルギーが、ダイオード７を通して平滑コンデンサ９や抵抗３に送り出される動作が繰り返され、それにより入力電圧Ｖ_iよりも低い出力電圧Ｖ_oを負荷３に供給できるようになっている。

前記出力電圧Ｖ_oを安定化させるための制御部として、ここではフィルタ１１と、例えばＤＳＰ（ディジタル・シグナル・プロセッサ）などからなるロバストディジタル制御器１２と、ドライバ回路１３が順に接続される。ロバストディジタル制御器１２は、フィルタ１１を通して供給される例えば出力電圧Ｖ_oなどのアナログ信号を、周期的にサンプリング（離散化）してディジタル信号に変換するＡＤコンバータ２１と、ＡＤコンバータ２１により離散化されたフィードバック信号、すなわち前記ディジタル信号と目標値ｒとに基づいて操作量ξ₁を算出する操作量演算部としてのコントローラ２２と、当該操作量ξ₁に応じて制御信号となるスイッチング信号を生成する制御出力部としてのＰＷＭジェネレータ２３とから構成される。ＰＷＭジェネレータ２３は、前記操作量ξ₁をスイッチング素子５を動作させるための信号に変換する信号生成部として機能するもので、パルス幅制御された一定周期のスイッチング信号を発生させるために、図示しない三角波発振器からの三角波キャリアが用いられる。また、ドライバ回路１３は、ＰＷＭジェネレータ２３からのスイッチング信号をスイッチング素子５のゲートに出力するためのものである。

本発明におけるロバストディジタル制御器１２は、少なくとも出力電圧Ｖ_oの１箇所をＡＤコンバータ２１で検出し、制御の操作量ξ₁を決定している。ここでいう操作量ξ₁とは、例えばＰＷＭ制御の場合は前記スイッチング信号のデューティに対応するものであり、本発明をＰＦＭ制御等にも応用することができる。ＰＦＭ制御の場合は前記スイッチング信号の周波数に対応することとなる。さらに本発明は、電源装置の負荷３にＬＣフィルタ（例えば、図１ではチョークコイル８と平滑コンデンサ９）を接続した全ての電源装置に応用できるので、電源出力ノイズの低減が容易に達成できる。

図２は、制御対象となる上記ＤＣ−ＤＣコンバータ２をモデル化した回路図である。ここでは、図１に示すスイッチング素子５とダイオード６を一つのスイッチング素子１６に置き換え、ダイオード７をスイッチング素子１７に置き換えている。したがって、前記ＰＷＭジェネレータ２３は、スイッチング素子１６，１７を互いに対称にスイッチング動作させるようなスイッチング信号を生成する。また１８は、チョークコイル８の抵抗とスイッチング素子５のオン抵抗などの合成抵抗であり、その抵抗値をＲ₁とする。その他、Ｒ₀は負荷３の抵抗値であり、Ｌ₁はチョークコイル８のインダクタンス値であり、Ｃ₁は平滑コンデンサ９の静電容量である。

ここで、入力ｕの周波数が前記三角波キャリアの周波数よりも十分に小さければ、状態平均化法によって、図２に示すＤＣ−ＤＣコンバータ２の抵抗負荷時における状態方程式は、次の線形近似式にてあらわせる。

上記式において、入力ｕは入力電圧Ｖ_iであり、出力ｙは出力電圧Ｖ_oである。また、離散時間制御対象への等価外乱ｑ_uと等価外乱ｑ_yの各変数は、ＤＣ−ＤＣコンバータ２に対する入力電圧変動と負荷変動にそれぞれ対応する。上記式の状態変数ｘ，システム行列Ａ，入力行列Ｂ，出力行列Ｃは、次の式であらわせる。

Ｋ_pはＤＣ−ＤＣコンバータ２のゲインであり、ｉ_L1はチョークコイル８を流れる電流である。また行列Ａ，Ｂ，Ｃは、回路構成に応じて適当な値が決定される。ここでパラメータ変動による影響を抑えるには、等価外乱ｑ_uおよび等価外乱ｑ_yから出力ｙまでのパルス伝達関数のゲインが、できるだけ小さくなるようなロバストディジタル制御器１２を構築すればよい。

上記数５で示されるシステムを零次ホールドで離散化すると、次の差分方程式が得られる。

上記式で、行列Ａ_dおよび行列Ｂ_dは、次のようにあらわせる。

上記数７で示されるシステムの伝達関数Ｇ_p（ｚ）は、次の式とする。

但し、Ｎ_p（ｚ）やＤ_p（ｚ）は次のようになる。ここでのａ**，ｂ**は、ＤＣ−ＤＣコンバータ２に固有の定数であり、ｚ＝exp（jωt）である。

制御対象であるＤＣ−ＤＣコンバータ２の負荷変動と入力電圧変動は、数５に示す状態方程式のパラメータ変動と考えられる。こうしたパラメータ変動は、図３に示すように離散時間制御対象への等価外乱ｑ_u，ｑ_yに置き換えられる。パラメータ変動による影響を抑えるには、等価外乱ｑ_u，ｑ_yから出力ｙまでのパルス伝達関数のゲインができるだけさくなる制御システムを構築して、これを上記ロバストディジタル制御器１２に組み込めばよい。

次に、外乱と外乱からの微分値を用いた外乱からのフィードフォワードを、制御対象の出力と入力とそれらの微分値で表現し、外乱からのフィードフォワードも含めて遅れ要素に取り込んで、出力フィードバックに変換し、直接外乱を用いずに、外乱と制御量間の伝達関数の零点を追加する方法を説明する。これは、遅れ要素を制御対象の入力に結合し、制御対象の出力と入力とそれらの微分値で状態変数を表現し、その状態変数を用いたフィードバックを遅れ要素に取り込んで、出力フィードバックに変換するピアソンの方法を拡張したものである。

図３は、本発明で考慮すべき遅れ要素を接続した制御対象のブロック線図である。ここで重要なことは、本実施例ではロバストディジタル制御器１２による演算遅れと、電流推定と、２つの零点追加を考慮して、４つの遅れ要素３１〜３４を制御対象であるＤＣ−ＤＣコンバータ２の入力ｕに接続している、ということである。この点、特許文献２や非特許文献２では、演算遅れ，電流推定，および１つの零点追加による３つの遅れ要素を考慮して、制御システムを構築している。

図３をさらに詳しく説明すると、遅れ要素３１の操作量ξ₁は、演算遅れなどの時間遅れを考慮したものであり、遅れ要素３２の操作量ξ₂は、電流推定を推定した遅れ要素であり、遅れ要素３３の操作量ξ₃と遅れ要素３４の操作量ξ₄は、それぞれ零点追加を考慮した遅れ要素である。これらの遅れ要素３１〜３４は、何れも次数１／ｚの遅延素子で構成される。前記操作量ξ₁は制御対象への入力ｕに等しい。加え合せ点３５により、この入力ｕと入力電圧変動による等価外乱ｑ_uとを加え合わせたものがＤＣ−ＤＣコンバータ２に入力され、加え合せ点３６により、ＤＣ−ＤＣコンバータからの出力と負荷変動による等価外乱ｑ_yとを加え合わせたものが、実際の出力ｙとなる。

前記数７の差分方程式について、出力ｙの各離散値ｙ（ｋ＋１），ｙ（ｋ＋２），ｙ（ｋ＋３）は次のようにあらわせる。ここでは従来よりも零点が１つ多いことにより、出力ｙの次数がｙ（ｋ）からｙ（ｋ＋３）までの４次に拡張される。

これを、行列形式で示すと次の式であらわせる。

数１２の各行列を、それぞれ記号で置き換えると次の数１３，数１４のようになる。

上記数１３の両辺に次の式の行列を掛ける。

すると、出力チョークコイル電流ｉ_L1と出力電圧Ｖ_oに関する行列ｘ_d（ｋ）は、次のようになる。

数１６で求めた行列ｘ_d（k）を数１３に代入すると、次の式が得られる。

ここで、Ｉ_４は４×４の単位行列である。数１７は、さらに次の式に置き換えられる。

上記式において、ｌ**やｍ**の各成分は、次のようにあらわせる。

一方、前記図３に示すシステムの状態方程式は、次の式であらわせる。

図４は、等価外乱Ｑ＝［ｑ_u ｑ_y］からのフィードフォワードを図３のシステムに付加したブロック線図である。同図において、３７は等価外乱ｑ_uを入力とするフィードフォワード要素であり、３８は等価外乱ｑ_yを入力とするフィードフォワード要素である。各フィードフォワード要素３７，３８の出力は、加え合わせ点３９にて遅れ要素３１〜３４への入力ｖと加算される。ここでは、等価外乱Ｑと出力ｙとの間の伝達関数に任意の零点を２つ追加するために、任意に指定可能な２つのパラメータｋ_q1，ｋ_q2を導入したフィードフォワード要素３７，３８が付加される。

上記数１８によれば、等価外乱Ｑからのフィードフォワード要素３７，３８は、等価外乱Ｑと出力ｙとの間の伝達関数を保持したまま、制御対象であるＤＣ−ＤＣコンバータ２の入力ｕと、システムの最終的な出力ｙのフィードバックに等価変換できる。図５は、図４を等価変換したブロック線図である。同図において、４１は入力ｕのフィードバック要素であり、４２は出力ｙのフィードバック要素である。各フィードバック要素４１，４２の出力は、加え合わせ点３９にて遅れ要素３１〜３４への入力ｖと加算される。

図６は、図３に示す制御対象に遅れ要素３１〜３４を加えたシステムに、状態フィードバック則とフィードフォワード則を適用した場合のブロック線図を示している。同図において、ここでは制御対象の出力ｙすなわちＤＣ−ＤＣコンバータ２の出力電圧Ｖ_oを入力とし、伝達パラメータｆ１を有するフィードバック要素４４と、制御要素を流れる電流ｉを入力とし、伝達パラメータｆ２を有するフィードバック要素４５と、遅れ要素３１からの操作量ξ₁を入力とし、伝達パラメータｆ３を有するフィードバック要素４６と、遅れ要素３２からの操作量ξ₂を入力とし、伝達パラメータｆ４を有するフィードバック要素４７と、遅れ要素３３からの操作量ξ₃を入力とし、伝達パラメータｆ５を有するフィードバック要素４８と、遅れ要素３４からの操作量ξ₄を入力とし、伝達パラメータｆ６を有するフィードバック要素４９と、目標値ｒを入力とし、伝達パラメータＧＨ*（ｚ＋Ｈ₄）（ｚ＋Ｈ₅）（ｚ＋Ｈ₆）を有するフィードフォワード要素５０がそれぞれ付加され、これらのフィードバック要素４４〜４９の出力と、フィードフォワード要素５０の出力が、前記加え合わせ点３９で加算される。ここでのフィードフォワード要素５０は、定常時に目標値ｒに対して出力ｙが等しくなるようにし、極Ｈ₄，Ｈ₅，Ｈ₆を消去するためのものである。

図７は、図５と図６の各システムを組み合わせた制御器の構成を示している。ここでは、制御対象（ＤＣ−ＤＣコンバータ２）の電流フィードバックを、制御対象の入力ｕと出力ｙからのフィードバックに等価変換するために、制御対象の出力ｙを入力とし、伝達パラメータ−ａ₁₁／ａ₁₂を有する要素５２と、制御対象の出力ｙを入力とし、伝達パラメータｚ／ａ₁₂を有する要素５３と、遅れ要素３１からの操作量ξ₁を入力とし、伝達パラメータ−ｂ₁₁／ａ₁₂を有する要素５４と、要素５２，５３からの各出力を加算する加え合せ点５５と、要素５４と加え合せ点５５からの各出力を加算して、これを前記フィードバック要素４５の入力とする加え合せ点５６と、からなる電流推定部５７が設けられる。この電流推定部５７は非特許文献２にも開示されているが、１次の進み要素である。一方、前記フィードバック要素４１，４２は３次の進み要素である。

前記図６および図７において、ステップ応答においてオーバーシュートを生じさせないために、目標値ｒと制御量である出力ｙとの間の伝達関数Ｗ_ry（ｚ）を次の式のように指定する。

上記式において、ｎ₁，ｎ₂は零点、Ｈ₁，Ｈ₂，Ｈ₃，Ｈ₄，Ｈ₅，Ｈ₆は極である。前記図６に示す各パラメータｆ１，ｆ２，ｆ３，ｆ４，ｆ５，ｆ６，ＧＨ，Ｈ₄，Ｈ₅，Ｈ₆は、伝達関数Ｗ_ry（ｚ）が数２１の式を満たすように決定される。また、Ｎ_Ｈ(ｚ)，Ｄ_Ｈ(ｚ)は、モデルマッチングシステム定数（極配置（Ｈ１〜Ｈ６），状態フィードバック（ｆ１〜ｆ６））とＤＣ−ＤＣコンバータ定数（ａ**，ｂ**）と零点追加用のパラメータｋ_q1，ｋ_q2の関数である。

等価外乱ｑ_uから出力ｙの伝達関数Ｗ_quy（ｚ）と、等価外乱ｑ_yから出力ｙの伝達関数Ｗ_qｙy（ｚ）の零点を１に配置するパラメータｋ_q1，ｋ_q2は、次の式にてそれぞれあらわせる。

これにより、等価外乱Ｑ＝［ｑ_u ｑ_y］と出力ｙとの間の伝達関数Ｗ_Ｑy（ｚ）＝［Ｗ_quy（ｚ） Ｗ_qｙy（ｚ）］は、次の式のようになる。

ここで、制御器としての近似度を高めるために、次の式のように極Ｈ₂の絶対値が極Ｈ₁，Ｈ₃の絶対値よりも十分大きくなると指定する。

これにより次の式に示すように、実際に実現する目標特性を、前記パルス伝達関数Ｗ_ry（ｚ）を一次近似したモデルの伝達関数Ｗ_m（ｚ）に定めることができる。

上記式を数２１から導出するに際し、数２１における（ｚ＋Ｈ₄），（ｚ＋Ｈ₅），（ｚ＋Ｈ₆）の各項は、分子と分母に共通して存在するため消去できる。また、ｎ₂は制御対象の離散化に伴い発生する零点で、その絶対値は１よりも十分大きく、系に与える影響は小さいので無視できる。さらに、極Ｈ₂に対して零点ｎ₁が小さい場合には、零点ｎ₁の影響が十分小さく無視できる。この場合、数２４のように極Ｈ₂の絶対値が極Ｈ₁，Ｈ₃の絶対値よりも十分大きくなると指定すれば、極Ｈ₁，Ｈ₃の項は十分速い応答となって無視できる。

上述した数２３は、図７に示す制御器のシステム構成において、等価外乱ｑ_uから出力ｙの伝達関数Ｗ_quy（ｚ）と、等価外乱ｑ_yから出力ｙの伝達関数Ｗ_qｙy（ｚ）が二次微分特性となることを示している。本実施例では、これにさらに一次微分特性を追加して三次微分特性とするために、図８に示すような近似的２自由度系を構成する補償器を追加する。図８に示すシステムは、前記を有する近似モデルの逆システム（逆関数）と、この逆システムを近似的に実現するためのフィルタＫ(ｚ)を導入したもので、これにより図６に示すモデルマッチング系を、ロバストディジタル制御器１２に組み込める構成とすることができる。逆システムの伝達関数Ｗ_m ^-1は、次の式に示すように、図７に示すシステムの伝達関数Ｗ_ry（ｚ）の逆関数としてあらわせる。

また、フィルタＫ(ｚ)は、逆システムの伝達関数Ｗ_m ^-1だけでは近似的に実現できない系となることを避けるのに導入されたもので、次の式で示される。なお、ここでの係数ｋ_zは、設計パラメータとして特定の値が設定される。

したがって、目標値ｒと出力ｙとの間の関係は、上記伝達関数Ｗ_ry（ｚ）の式を用いて次のようにあらわせる。

また、等価外乱Ｑと出力ｙとの間の関係は、上記伝達関数ｋ（ｚ）と伝達関数Ｗ_Qy（ｚ）の式を用いて次のようにあらわせる。

したがって、目標値ｒと出力ｙとの間の特性は、設計パラメータである極Ｈ₂で、また等価外乱ｑ_uから出力ｙの間の特性と、等価外乱ｑ_yから出力ｙの間の特性は、係数ｋ_zで各々独立して指定できる。これにより、図８のシステムは近似的２自由度刑であり、外乱に対する感度は係数ｋ_zを増加することで軽減できる。上記数２９は、数２３の関係式を用いると次のようになる。

これにより本実施例では、入力電圧変動および負荷変動の等価外乱Ｑから出力電圧Ｖ_oまでの伝達関数Ｗ_Qy（ｚ）に零点を２つ追加した４つの遅れ要素３１〜３４を接続し、その等価外乱Ｑから遅れ要素３１〜３４の入力へのフィードフォワード要素３７，３８を、出力電圧Ｖ_oおよび操作量ξ₁から遅れ要素３１〜３４の入力へのフィードバック要素４１，４２で置き換えることで、等価外乱Ｑから出力電圧Ｖ_oまでの伝達関数Ｗ_Qy（ｚ）の特性が、３次微分特性を有するものとなる。

図８において、６１は等価外乱Ｑを考慮した伝達関数Ｗ_ry（ｚ），Ｗ_Qy（ｚ）を含むシステムの伝達要素、６２は伝達関数Ｗ_m ^-1を含む逆システムの伝達要素、６３は伝達関数Ｋ(ｚ)のフィルタを含むロバスト補償器としての伝達要素で、伝達要素６１の出力ｙである制御量が、引き出し点６４で引き出されて伝達要素62の入力に印加され、伝達要素６３の出力と目標値ｒとを加算する加え合せ点６５からの出力は、引き出し点６６によって別な加え合せ点６７に加算されると共に、伝達要素６１に入力される。また加え合せ点６７は、引き出し点６６で分岐した加え合せ点６５からの出力と、伝達要素６２の出力との偏差（減算値）を、伝達要素６３に入力するものである。

図９は、図８に示す系をロバストディジタル制御器１２として実現できる近似的２自由度の積分型制御系の構成に等価変換したブロック線図である。このブロック線図における各部の構成を説明すると、前述したコントローラ２２は、ｋ_1r，ｋ_2r，ｋ_3r，ｋ_4r，ｋ₁，ｋ₂，ｋ₃，ｋ₄，ｋ₅，ｋ₆，ｋ₇，ｋ₈，ｋ_i1，ｋ_i2，ｋ_i3，ｋ_i4の各パラメータを有する乗算器としての伝達要素７０〜８５と、１サンプル遅れに相当する次数１／ｚの遅延素子としての遅れ要素３１〜３４および遅れ要素８６と、減算器としての加え合せ点８７と、加算器としての加え合せ点３９および加え合せ点８８〜９１との組み合わせにより構成される。なお、パラメータｋ_1r，ｋ_2r，ｋ_3r，ｋ_4r，ｋ₁，ｋ₂，ｋ₃，ｋ₄，ｋ₅，ｋ₆，ｋ₇，ｋ₈，ｋ_i1，ｋ_i2，ｋ_i3，ｋ_i4のうちその値が小さく制御系に与える影響が小さいものは省略することができ、各フィードフォワード要素７０，７１，７２，７３も省略することができる。これにより、操作量ξ₁の算出式が簡単化され演算負担が軽減され、演算処理の高速化や演算器の簡単化が可能となる。

図９に示す構造をより詳細に説明すると、目標値ｒを入力としてパラメータｋ_1r，ｋ_2r，ｋ_3r，ｋ_4rの各フィードフォワード要素７０，７１，７２，７３が接続され、出力電圧Ｖ_oを入力としてパラメータｋ₁，ｋ₂，ｋ₇，ｋ₈の各フィードバック要素７４，７５，８０，８１が接続されると共に、目標値ｒと出力電圧Ｖ_oとの偏差が加え合せ点８７から別な加え合せ点８８に入力され、この加え合せ点８８で次数１／ｚの遅れ要素８６からの出力が加算されて当該遅れ要素８６に入力され、遅れ要素８６からの出力がパラメータｋ_i1，ｋ_i2，ｋ_i3，ｋ_i4の各伝達要素８２，８３，８４，８５に入力され、伝達要素８２からの出力と、フィードバック要素７３からの出力と、パラメータｋ₃，ｋ₄，ｋ₅，ｋ₆の各フィードバック要素７６，７７，７８，７９からの出力と、フィードフォワード要素７０からの出力が、加え合せ点３９で加算され、この加え合せ点３９で加算した出力が次数１／ｚの遅延要素３４に入力され、この遅延要素３４からの遅れ出力ξ₄がフィードバック要素７９に入力され、遅延要素３４からの遅れ出力ξ₄と、フィードバック要素７５からの出力と、フィードフォワード要素７１からの出力と、伝達要素８３からの出力が、加え合せ点８９で加算され、この加え合せ点８９で加算した出力が次数１／ｚの遅延要素３３に入力され、この遅延要素３３からの遅れ出力ξ₃がフィードバック要素７８に入力され、遅延要素３３からの遅れ出力ξ₃と、フィードバック要素８１からの出力と、フィードフォワード要素７２からの出力と、伝達要素８４からの出力とが、加え合せ点９０で加算され、この加え合せ点９０で加算した出力が次数１／ｚの遅延要素３２に入力され、この遅延要素３２からの遅れ出力ξ₂が、フィードバック要素７７に入力され、遅延要素３２からの遅れ出力ξ₂と、フィードバック要素８０からの出力と、フィードフォワード要素７３からの出力と、伝達要素８５からの出力とが、加え合せ点９１で加算され、この加え合せ点９１で加算した出力が次数１／ｚの遅延要素３１に入力され、この遅延要素３１からの遅れ出力ξ₁が、フィードバック要素７６に入力されると共に、制御対象要素であるＤＣ−ＤＣコンバータ２の入力ｕとして与えられるように、ロバストディジタル制御器１２のコントローラ２２が構成される。

上記図９では、制御対象要素であるＤＣ−ＤＣコンバータ２を除く部分が、近似的２自由度積分型制御系の構成となるロバストディジタル制御器１２のコントローラ２２に相当する。コントローラ２２は、ディジタルフィルタとしての伝達要素を備えており、その伝達要素の伝達関数Ｇ_r，Ｇ_vo，Ｇ_eは、次の式であらわされる。

上記式において、Ｇ_rは負荷電圧目標値ｒから操作量ξ₁までの伝達関数であり、Ｇ_voは出力電圧Ｖ_oから操作量ξ₁までの伝達関数であり、Ｇ_eは負荷電圧目標値ｒと出力電圧ｖ_oとの偏差から操作量ξ₁までの伝達関数である。従って、制御対象への入力ｕとなる操作量ξ₁は、これらの伝達関数Ｇ_r，Ｇ_vo，Ｇ_eを有する各ディジタルフィルタの出力を加算したものとなって、次の式であらわされる。

上記式では、ｚ＝exp(jωt)であり、ｋ_1r，ｋ_2r，ｋ_3r，ｋ_4r，ｋ₁，ｋ₂，ｋ₃，ｋ₄，ｋ₅，ｋ₆，ｋ₇，ｋ₈，ｋ_i1，ｋ_i2，ｋ_i3，ｋ_i4の各パラメータは、ロバストディジタル制御器１２として組み込まれる制御系に応じて予め設定される。

このようにして得られたロバストディジタル制御器１２を用いた電源装置は、電源装置の負荷急変，入力急変時の出力電圧変動を従来よりもさらに小さくできる。このため、出力コンデンサ（平滑コンデンサ９）の容量が小さくでき、電源装置として小形，低コスト化につながる。

次に、上記実施例に基づくシミュレーションの結果を説明する。ここでは、電源装置のシミュレーションを行なうに際し、上述した設計パラメータＨ₁，Ｈ₂，Ｈ₃，Ｈ₄，Ｈ₅，Ｈ₆，ｋ_z，ｋ_q1，ｋ_q2を次のように設定する。

これにより、図９のコントローラ２２を構成する制御器パラメータｋ_1r，ｋ_2r，ｋ_3r，ｋ_4r，ｋ₁，ｋ₂，ｋ₃，ｋ₄，ｋ₅，ｋ₆，ｋ₇，ｋ₈，ｋ_i1，ｋ_i2，ｋ_i3，ｋ_i4は、次のように導出できる。

図１０および図１１は、上記パラメータｋ_1r，ｋ_2r，ｋ_3r，ｋ_4r，ｋ₁，ｋ₂，ｋ₃，ｋ₄，ｋ₅，ｋ₆，ｋ₇，ｋ₈，ｋ_i1，ｋ_i2，ｋ_i3，ｋ_i4を有するロバストディジタル制御器１２を、ＤＣ−ＤＣコンバータ２に組み込んだと仮定した場合のシミュレーション結果を示している。図１０は、等価外乱Ｑと出力ｙとの間の伝達関数Ｗ_Qy（ｚ）に関し、その周波数−ゲイン特性を示しており、左側は従来の２次微分特性を設定した制御系を示し、右側は本実施例における３次微分特性を設定した制御系を示している。

同図からも明らかなように、伝達関数Ｗ_Qy（ｚ）に関し、従来は（ｚ−１）の次数が２次となっており、周波数−ゲイン特性の傾きは40dB/decとなる。一方、本実施例では（ｚ−１）の次数が３次となっており、周波数−ゲイン特性の傾きは60dB/decとなるため、構成を複雑化させることなく、負荷急変に対する追従性を向上させることができる。

図１１は、図１や図２に示す負荷３の抵抗値Ｒ₀を急変させたときの出力電圧Ｖ_oの変動特性を示したものである。ここでは、負荷３の抵抗値Ｒ₀を0.33Ωから0.165Ω（負荷３への出力電流ｉ_oを10Ａから20Ａ）に急変させているが、出力電圧Ｖ_oの変動（図中矢印を参照）は、前記周波数−ゲイン特性の傾きが60dB/decに改善されている関係で、20ｍＶに抑えられている。

次に、本実施例に基づき設計したロバストディジタル制御器１２の実装例を説明する。ここでの設計パラメータＨ₁，Ｈ₂，Ｈ₃，Ｈ₄，Ｈ₅，Ｈ₆，ｋ_z，ｋ_q1，ｋ_q2の各値は、次のように設定する。

これにより、制御器パラメータｋ_1r，ｋ_2r，ｋ_3r，ｋ_4r，ｋ₁，ｋ₂，ｋ₃，ｋ₄，ｋ₅，ｋ₆，ｋ₇，ｋ₈，ｋ_i1，ｋ_i2，ｋ_i3，ｋ_i4は、次のように導出される。

図１２は負荷３の抵抗値Ｒ₀を急変させたときの出力電圧Ｖ_oの変動特性を示したもので、ここでも同じ条件、すなわち負荷３の抵抗値Ｒ₀を0.33Ωから0.165Ω（負荷３への出力電流ｉ_oを10Ａから20Ａ）に急変させている。上記パラメータｋ_1r，ｋ_2r，ｋ_3r，ｋ_4r，ｋ₁，ｋ₂，ｋ₃，ｋ₄，ｋ₅，ｋ₆，ｋ₇，ｋ₈，ｋ_i1，ｋ_i2，ｋ_i3，ｋ_i4を有するロバストディジタル制御器１２を実際に電源装置に組み込んだ例では、出力電圧Ｖ_oの変動（図中矢印を参照）が40ｍＶに抑えられていることがわかる。

このように、ＤＣ−ＤＣコンバータ２に適用するロバストディジタル制御器１２として、外乱Ｑから出力ｙ間の伝達関数Ｗ_Qy（ｚ）の零点２つに「１」を指定し、３次微分特性を与える新たな制御系を組み入れることで、従来よりも負荷急変特性を効果的に改善できることを、上記シミュレーションによる検証や、実際にロバストディジタル制御器１２に装備した実験結果から確認できた。なお、零点２つに、例えば［0.99＋0.01ｉ，0.99−0.01ｉ］のような共役複素数を設定し、コントローラ２２に逆チェビシェフフィルタの特性を持たせることで、よりロバストな制御系を構成することもできる。

以上のように、本実施例は入力電圧Ｖ_iを出力電圧Ｖ_oに変換して負荷３に供給する電源装置のロバストディジタル制御器１２であって、出力電圧Ｖ_oを検出して操作量ξ₁を算出するよう構成された操作量演算部としてのコントローラ２２と、この操作量ξ₁を、電源装置を動作させるための信号に変換する信号生成部としてのＰＷＭジェネレータ２３を備え、前記入力電圧変動および負荷変動の等価外乱Ｑから出力電圧Ｖ_oまでの伝達関数Ｗ_Qy（ｚ）に零点を２つ追加した遅れ要素３１〜３４を接続し、前記等価外乱Ｑからのフィードフォワード要素３７，３８を、前記出力電圧Ｖ_oおよび前記操作量ξ₁からのフィードバック要素４１，４２で置き換えることで、等価外乱Ｑから出力電圧ｖ_oの伝達関数Ｗ_Qy（ｚ）の特性が３次微分特性となるように、コントローラ２２を構成している。

また、ここでのコントローラ２２は、次の式に従って

（但し、ｚ＝exp(jωt)、ｒは出力電圧ｖ_oについての任意の目標値、ｋ_1r，ｋ_2r，ｋ_3r，ｋ_4r，ｋ₁，ｋ₂，ｋ₃，ｋ₄，ｋ₅，ｋ₆，ｋ₇，ｋ₈，ｋ_i1，ｋ_i2，ｋ_i3，ｋ_i4は、予め設定された所定のパラメータである。）操作量ξ₁を算出するよう構成される。

この場合のコントローラ２２は、目標値ｒを入力として次の式に表される伝達関数Ｇ_rを有する第１のディジタルフィルタと、

出力電圧Ｖ_oを入力として次の式で表される伝達関数Ｇ_VOを有する第２のディジタルフィルタと、

前記目標値ｒと前記出力電圧ｖ_oとの偏差を入力として次の式で表される伝達関数Ｇ_eを有する第３のディジタルフィルタと、

これらのディジタルフィルタからの各出力を加算して操作量ξ₁を出力する加算器と、から構成される。

また、本実施例におけるコントローラ２２は、目標値ｒを入力としてパラメータｋ_1r，ｋ_2r，ｋ_3r，ｋ_4rを掛け算する各フィードフォワード乗算器として、フィードフォワード要素７０，７１，７２，７３が接続され、出力電圧ｖ_oを入力としてパラメータｋ₁，ｋ₂，ｋ₇，ｋ₈を掛け算する各フィードバック乗算器として、フィードバック要素７４，７５，８０，８１が接続されると共に、目標値ｒと出力電圧ｖ_oとの偏差が減算器である加え合せ点８７から第１の加算器である加え合せ点８８に入力され、この加え合せ点８８からの出力が１サンプル時間遅らせる第１の遅延素子としての遅れ要素８６に入力され、この遅れ要素８６からの遅れ出力が、パラメータｋ_i1，ｋ_i2，ｋ_i3，ｋ_i4を掛け算する各乗算器としての伝達要素８２，８３，８４，８５と、前記加え合せ点８８とに入力され、パラメータｋ_i1の伝達要素８２からの出力と、パラメータｋ₁を掛け算するフィードバック要素７４からの出力と、パラメータｋ₃，ｋ₄，ｋ₅，ｋ₆を掛け算する各フィードバック乗算器としての各フィードバック要素７６，７７，７８，７９からの出力と、パラメータｋ_1rのフィードフォワード要素７０からの出力が、第２の加算器としての加え合せ点３９で加算され、加え合せ点３９で加算した出力が１サンプル時間遅らせる第２の遅延素子としての遅延要素３４に入力され、この遅延要素３４からの遅れ出力ξ₄がパラメータｋ₆のフィードバック要素７９に入力され、遅延要素３４からの遅れ出力ξ₄と、パラメータｋ₂のフィードバック要素７５からの出力と、パラメータｋ_2rのフィードフォワード要素７１からの出力と、前記パラメータｋ_i2の伝達要素８３からの出力が、第３の加算器としての加え合せ点８９で加算され、この加え合せ点８９で加算した出力が１サンプル時間遅らせる第３の遅延素子としての遅延要素３３に入力され、この遅延要素３３からの遅れ出力ξ₃がパラメータｋ₅のフィードバック要素７８に入力され、遅延要素３３からの遅れ出力ξ₃と、パラメータｋ₈のフィードバック要素８１からの出力と、パラメータｋ_3rのフィードフォワード要素７２からの出力と、パラメータｋ_i3の伝達要素８４からの出力が、第４の加算器としての加え合せ点９０で加算され、この加え合せ点９０で加算した出力が１サンプル時間遅らせる第４の遅延素子としての遅延要素３２に入力され、この遅延要素３２からの遅れ出力ξ₂がパラメータｋ₄のフィードバック要素７７に入力され、遅延要素３２からの遅れ出力ξ₂と、パラメータｋ₇のフィードバック要素８０からの出力と、パラメータｋ_4rのフィードフォワード要素７３からの出力と、パラメータｋ_i4の伝達要素８５からの出力が、第５の加算器としての加え合せ点９１で加算され、この加え合せ点９１で加算した出力が１サンプル時間遅らせる第５の遅延素子としての遅延要素３１に入力され、この遅延要素３１からの遅れ出力ξ₁が、パラメータｋ₃のフィードバック要素７６に入力されると共に、ＤＣ−ＤＣコンバータ２への前記操作量ξ₁として出力されるように構成される。

このようにすると、等価外乱Ｑから出力電圧ｖ_oの伝達関数Ｗ_Qy（ｚ）の特性が３次微分特性となるようなコントローラ２２を組み込むことで、電源装置の負荷急変や入力電圧急変時における出力電圧Ｖ_oの変動特性を、従来よりも効果的に改善することができる。従って、電源装置として出力コンデンサの容量を小さくでき、小形，低コスト化につながる。

さらにコントローラ２２は、各フィードフォワード要素７０，７１，７２，７３を省略して構成してもよく、また前記パラメータｋ_1r，ｋ_2r，ｋ_3r，ｋ_4r，ｋ₁，ｋ₂，ｋ₃，ｋ₄，ｋ₅，ｋ₆，ｋ₇，ｋ₈，ｋ_i1，ｋ_i2，ｋ_i3，ｋ_i4のうちその値が小さく制御系に与える影響が小さいものを省略して構成してもよい。

このようにすると、操作量ξ₁の算出式が簡単化され、演算処理の高速化や演算器の簡単化が可能となる。従って、高速なディジタル制御を可能になる、又は演算器の構成を簡易なものとすることによりコストを抑制することができる。

なお、本発明は、上記実施例に限定されるものではなく、本発明の趣旨を逸脱しない範囲で変更可能である。例えば、図１に示す制御対象となるＤＣ−ＤＣコンバータ２の構成はトランスを用いた絶縁型コンバータや、複数のスイッチング素子を有するコンバータ（例えば、ハーフブリッジコンバータやフルブリッジコンバータ）など、様々な形式のものが適用できる。

３ 負荷
２０ ロバストディジタル制御器（ディジタル制御器）
２２ コントローラ（操作量演算部）
２３ ＰＷＭジェネレータ（信号生成部）
３１ 遅れ要素（第５の遅延素子）
３２ 遅れ要素（第４の遅延素子）
３３ 遅れ要素（第３の遅延素子）
３４ 遅れ要素（第２の遅延素子）
３９ 加え合せ点（第２の加算器）
７０〜７３ フィードフォワード要素（フィードフォワード乗算器）
７４〜８１ フィードバック要素（フィードバック乗算器）
８２〜８５ 伝達要素（乗算器）
８６ 遅れ要素（第１の遅延素子）
８７ 加え合せ点（減算器）
８８ 加え合せ点（第１の加算器）
８９ 加え合せ点（第３の加算器）
９０ 加え合せ点（第４の加算器）
９１ 加え合せ点（第５の加算器）

Claims (6)

1. 入力電圧を出力電圧Ｖ_oに変換して負荷に供給する電源装置のディジタル制御器であって、
   前記出力電圧Ｖ_oを検出して操作量ξ₁を算出するように構成された操作量演算部と、
   前記操作量ξ₁を、前記電源装置を動作させるための信号に変換する信号生成部とを備え、
   前記入力電圧変動および負荷変動の等価外乱Ｑから出力電圧Ｖ_oまでの伝達関数Ｗ_Qy（ｚ）に零点を２つ追加した遅れ要素を接続し、前記等価外乱Ｑからのフィードフォワードを、前記出力電圧Ｖ_oおよび前記操作量ξ₁からのフィードバックで置き換えることで、前記等価外乱qyから前記出力電圧ｖ_oの伝達特性が３次微分特性となるように、前記操作量演算部を構成したことを特徴とする電源装置のディジタル制御器。
2. 前記操作量演算部は、次の式に従って
   

   

   （但し、ｚ＝exp(jωt)、ｒは出力電圧ｖ_oについての任意の目標値、ｋ_1r，ｋ_2r，ｋ_3r，ｋ_4r，ｋ₁，ｋ₂，ｋ₃，ｋ₄，ｋ₅，ｋ₆，ｋ₇，ｋ₈，ｋ_i1，ｋ_i2，ｋ_i3，ｋ_i4は、予め設定された所定のパラメータである）
   前記操作量ξ₁を算出するように構成されたことを特徴とする請求項１記載の電源装置のディジタル制御器。
3. 前記操作量演算部が、前記目標値ｒを入力として次の式に表される伝達関数Ｇ_rを有する第１のディジタルフィルタと、
   

   

   前記出力電圧Ｖ_oを入力として次の式で表される伝達関数Ｇ_VOを有する第２のディジタルフィルタと、
   

   

   前記目標値ｒと前記出力電圧ｖ_oとの偏差を入力として次の式で表される伝達関数Ｇ_eを有する第３のディジタルフィルタと、
   

   

   前記第１乃至第３のディジタルフィルタからの各出力を加算して前記操作量ξ₁を出力する加算器と、から構成されたことを特徴とする請求項２記載の電源装置のディジタル制御器。
4. 前記操作量演算部が、前記目標値ｒを入力として前記パラメータｋ_1r，ｋ_2r，ｋ_3r，ｋ_4rを掛け算する各フィードフォワード乗算器が接続され、前記出力電圧ｖ_oを入力として前記パラメータｋ₁，ｋ₂，ｋ₇，ｋ₈を掛け算する各フィードバック乗算器が接続されると共に、
   前記目標値ｒと前記出力電圧ｖ_oとの偏差が減算器から第１の加算器に入力され、この第１の加算器からの出力が１サンプル時間遅らせる第１の遅延素子に入力され、
   この第１の遅延素子からの遅れ出力が、前記パラメータｋ_i1，ｋ_i2，ｋ_i3，ｋ_i4を掛け算する各乗算器と前記第１の加算器に入力され、
   前記パラメータｋ_i1の乗算器からの出力と、前記パラメータｋ₁を掛け算するフィードバック乗算器からの出力と、前記パラメータｋ₃，ｋ₄，ｋ₅，ｋ₆を掛け算する各フィードバック乗算器からの出力と、前記パラメータｋ_1rのフィードフォワード乗算器からの出力が、第２の加算器で加算され、
   この第２の加算器で加算した出力が１サンプル時間遅らせる第２の遅延素子に入力され、
   この第２の遅延素子からの遅れ出力が前記パラメータｋ₆のフィードバック乗算器に入力され、
   前記第２の遅延素子からの遅れ出力と、前記パラメータｋ₂のフィードバック乗算器からの出力と、前記パラメータｋ_2rのフィードフォワード乗算器からの出力と、前記パラメータｋ_i2の乗算器からの出力とが、第３の加算器で加算され、
   この第３の加算器で加算した出力が１サンプル時間遅らせる第３の遅延素子に入力され、
   この第３の遅延素子からの遅れ出力が前記パラメータｋ₅のフィードバック乗算器に入力され、
   前記第３の遅延素子からの遅れ出力と、前記パラメータｋ₈のフィードバック乗算器からの出力と、前記パラメータｋ_3rのフィードフォワード乗算器からの出力と、前記パラメータｋ_i3の乗算器からの出力とが、第４の加算器で加算され、
   この第４の加算器で加算した出力が１サンプル時間遅らせる第４の遅延素子に入力され、
   この第４の遅延素子からの遅れ出力が前記パラメータｋ₄のフィードバック乗算器に入力され、
   前記第４の遅延素子からの遅れ出力と、前記パラメータｋ₇のフィードバック乗算器からの出力と、前記パラメータｋ_4rのフィードフォワード乗算器からの出力と、前記パラメータｋ_i4の乗算器からの出力とが、第５の加算器で加算され、
   この第５の加算器で加算した出力が１サンプル時間遅らせる第５の遅延素子に入力され、
   この第５の遅延素子からの遅れ出力が、前記パラメータｋ₃のフィードバック乗算器に入力されると共に前記操作量ξ₁として出力されたよう構成されたことを特徴とする請求項２記載の電源装置のディジタル制御器。
5. 前記操作量演算部が前記各フィードフォワード乗算器を省略して構成されたことを特徴とする請求項４記載の電源装置のディジタル制御器。
6. 前記操作量演算部が、前記パラメータｋ_1r，ｋ_2r，ｋ_3r，ｋ_4r，ｋ₁，ｋ₂，ｋ₃，ｋ₄，ｋ₅，ｋ₆，ｋ₇，ｋ₈，ｋ_i1，ｋ_i2，ｋ_i3，ｋ_i4のうちその値が小さく制御系に与える影響が小さいものを省略して構成されたことを特徴とする請求項２〜５のいずれか１つに記載の電源装置のディジタル制御器。

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