JP7383029B2 - 遅延線変調器を備えるスイッチオン時間コントローラ - Google Patents

Description

ＤＣ‐ＤＣコンバータトポロジーは、用いられる構成要素、取り扱われる電力量、入力電圧、出力電圧、効率、信頼性、サイズ、及び／又は他の特徴に関して異なり得る。或るＤＣ・ＤＣコンバータトポロジーは、アナログデジタルコンバータ（ＡＤＣ）エンコーダと遅延線とを備えるデジタルパルス幅変調（ＰＷＭ）制御方式を用いて、スイッチオン時間を選択する。デジタルＰＷＭ制御方式は、小さなパルス幅（例えば、～１ｎｓの最小パルス幅）が用いられる高周波動作に役立つ。しかしながら、最大パルス幅、従ってＤＣ・ＤＣコンバータの最小動作周波数は、遅延セルの数によって制限される。遅延セルの数を増大させることは技術的に可能であるが、このような遅延セルの数の増大は、ＡＤＣ分解能、ＡＤＣ変換時間、及びＤＣ‐ＤＣコンバータに必要とされる総面積も増大させる。また、他の構成要素（例えば、オンタイム電流を計算するために用いられる乗算器回路）のダイナミックレンジは、多数の遅延セルをプログラムする能力を制限する。コンバータトポロジーを改善すべく取り組みが進められている。

或るシステムが入力電圧供給を含む。このシステムはまた、入力電圧供給に結合され、スイッチオン時間に基づいて出力電圧を提供するように構成されるスイッチングコンバータを含む。スイッチングコンバータは、スイッチオン時間コントローラを含む。スイッチオン時間コントローラは、アナログデジタルコンバータ（ＡＤＣ）と、ＡＤＣに結合される遅延線とを含む。スイッチオン時間コントローラはまた、遅延線に結合され、スイッチオン時間を判定するために遅延線が用いられる頻度を判定するように構成される、遅延線変調器を含む。

或る集積回路が入力電圧供給ノードを含む。この集積回路はまた、入力電圧供給ノードに結合されるスイッチングコンバータ回路を含む。スイッチングコンバータ回路は、スイッチドライバと、スイッチドライバに結合されるスイッチオン時間コントローラとを含む。スイッチオン時間コントローラは、ＡＤＣと、ＡＤＣに結合される遅延線と、遅延線に結合される遅延線変調器回路とを含む。

スイッチングコンバータ回路が、入力電圧供給ノードと、入力電圧供給ノードに結合される電圧レギュレータ回路とを含む。スイッチングコンバータ回路は、電圧レギュレータ回路の出力に結合されるスイッチドライバも含む。スイッチングコンバータ回路はまた、スイッチドライバに結合されるスイッチオン時間コントローラを含む。スイッチオン時間コントローラは、ＡＤＣ、ＡＤＣに結合される遅延線、及び遅延線に結合される遅延線変調器回路を含む。

種々の例に従ったシステムを示すブロック図である。

種々の例に従ったスイッチオン時間コントローラを示すブロック図である。

種々の例に従った、スイッチオン時間コントローラの構成要素を示すブロック図である。

種々の例に従った、スイッチオン時間コントローラのためのバイナリ重み付けセルカウント回路を示すブロック図である。

種々の例に従った、スイッチオン時間コントローラのための別のバイナリ重み付けセルカウント回路を示すブロック図である。

種々の例に従った、スイッチオン時間コントローラの構成要素を示す概略図である。

種々の例に従ったスイッチオン時間コントローラの構成要素を示す概略図である。 種々の例に従ったスイッチオン時間コントローラの構成要素を示す概略図である。

種々の例に従った、スイッチオン時間コントローラの動作及び構成要素を示すブロック図である。

種々の例に従った、別のスイッチオン時間コントローラの動作及び構成要素を示すブロック図である。

種々の例に従った、スイッチオン時間コントローラに関連するタイミング図である。 種々の例に従った、スイッチオン時間コントローラに関連するタイミング図である。 種々の例に従った、スイッチオン時間コントローラに関連するタイミング図である。

本明細書では、遅延線変調器（本明細書では遅延線再使用変調器と呼ぶことがある）に関与するスイッチオン時間コントローラオプションについて説明する。スイッチオン時間コントローラは、スイッチコンバータ又はスイッチを備える他のデバイスの一部であってもよい。いくつかの例において、スイッチオン時間コントローラは、アナログデジタルコンバータ（ＡＤＣ）、遅延線、及び遅延線変調器を含む。動作において、遅延線変調器は、スイッチオン時間を生成するために遅延線の各遅延セルが用いられる回数の量を判定する。スイッチングコンバータのシナリオにおいて、遅延線変調器は、スイッチングコンバータのスイッチングサイクルごとに新しいスイッチオン時間を判定するために用いられる。遅延線変調器により、その遅延線で利用可能な遅延セルの数に対する、スイッチオン時間コントローラによりサポートされるオン時間（遅延量）が、遅延線変調器なしのスイッチオン時間コントローラと比べて拡張される。より理解を深めるために、種々のスイッチングコンバータのオプション及び関連する省電力モードのオプションについて、図面を用いて以下のように説明する。

図１は、種々の例に従ったシステム１００を示すブロック図である。図示されているように、システム１００は、入力電圧供給回路１０２から入力電圧（ＶＩＮ）を受け取るスイッチングコンバータ１０４を含む。図１の例では、スイッチングコンバータ１０４は、入力電圧供給１０２とスイッチドライバ１１６との間に結合される電圧レギュレータ１０６を含む。動作において、電圧レギュレータ１０６は、ＶＩＮを用いて別の電圧（Ｖ１）を生成し、ここで、Ｖ１は、スイッチオン時間コントローラ１０８によって提供されるオン時間（Ｔ＿ＯＮ）信号に基づいて駆動信号ノード１１７を介してスイッチ１１８を駆動するために、スイッチドライバ１１６によって用いられる。いくつかの例において、スイッチ１１８は、降圧コンバータのハイサイドスイッチに対応する。このような例では、スイッチ１１８からの出力信号が、スイッチノード１１９を介して出力構成要素１２０に供給される。例示の出力構成要素１２０は、出力インダクタ及び出力コンデンサを含む。図１に表わされるように、出力構成要素１２０は、出力ノード１２１を介して負荷１２２に結合され、出力電圧（ＶＯＵＴ）を負荷１２２に供給する。

いくつかの例において、システム１００は、バッテリ駆動デバイス（例えば、車両、タブレットコンピュータ、スマートフォン）に対応する。このような例において、ＶＩＮはバッテリ又はＡＣ／ＤＣアダプタによって提供される。また、負荷１２２は、バッテリ駆動デバイスの電子機器に対応する。負荷の例には、処理構成要素、ディスプレイ構成要素、センサユニット、及び／又は他の負荷が含まれる。

いくつかの例において、出力ノード１２１は、スイッチングコンバータ１０４を含むが負荷１２２を含まない集積回路（ＩＣ）のピンに対応する。他の例において、スイッチノード１１９は、少なくともスイッチオン時間コントローラ１０８、スイッチドライバ１１６、及びスイッチ１１８を含むが、出力構成要素１２０を含まないＩＣのピンに対応する。他の例において、駆動信号ノード１１７は、少なくともスイッチオン時間コントローラ１０８及びスイッチドライバ１１６を含むが、スイッチ１１８又は出力構成要素１２０を含まないＩＣのピンに対応する。他の例において、スイッチオン時間コントローラ１０８は、図１で表されるようにスイッチングコンバータ１０４の他の構成要素に結合されるスタンドアロンＩＣに対応する。

図１の例では、スイッチオン時間コントローラ１０８は、オン時間回路１０９、ＡＤＣ１１０、遅延線１１２、及び遅延線再使用変調器１１４を含む。いくつかの例において、オン時間回路１０９は、ＶＩＮ、ＶＯＵＴ、及びスイッチング周波数設定（Ｔｓ）に基づいて、オン時間を判定する。一例において、オン時間回路１０９は、判定されたオン時間を表すために電流（ＩＴＯＮ）を生成する。この例では、ＡＤＣ１１０は、遅延線再使用変調器１１４によって用いられるマルチビットワードにＩＴＯＮを変換して、遅延線１１２をどのように用いて、オン時間回路１０９によって判定されるオン時間に対応する信号（Ｔ＿ＯＮ）を生成するかを判定する。一例として、遅延線１１２が２５６個の遅延セルを有し、オン時間回路１０９が４００個の遅延セルに対応するオン時間を判定する場合、遅延線再使用変調器１１４は、２５６個の遅延セルのうちの２００個を１回使用し、次いで、２５６個の遅延セルのうちの同じ２００個を再び再使用することによって（例えば、毎回同じ数のセルが再び用いられる）、所望のＴ＿ＯＮ信号を生成し得る。また、オン時間回路１０９によって用いられるスイッチング周波数設定Ｔｓは、遅延線１１２に対して判定される再利用の量によってスケーリングされる（例えば、遅延線１１２が２回用いられる場合はＴｓが２で割られ、遅延線１１２が３回用いられる場合はＴｓが３で割られる等）。図１の例では、スケーラ１１５が遅延線再使用変調器１１４からのレンジ（ＲＡＮＧＥ）値に基づいてＴｓ（例えば、Ｔｓ／ｎ）をスケーリングし、レンジ値及びｎは、遅延線１１２に対し遅延線再使用変調器１１４によって判定される再使用の量に対応する。異なる例において、遅延線１１２で利用可能な遅延セルの数は変化する。また、ＡＤＣ１１０が出力するビット数は変化し得る。また、遅延線再利用変調器１１４によってサポートされる遅延線再利用の量は変化し得る。

図２は、種々の例に従ったスイッチオン時間コントローラ２００（図１のスイッチオン時間コントローラ１０８の一例）を示すブロック図である。図示のように、スイッチオン時間コントローラ２００は、ＶＩＮ、ＶＯＵＴ、及びＴｓ／Ｎに基づいてオン時間電流（ＩＴＯＮ）を供給するフィードフォワード回路２０２（図１のオン時間回路１０９の例）を含み、ここで、Ｎは遅延線が再び用いられる回数である。図２の例では、Ｔｓ／Ｎに対する値は、入力信号としてＩＴＯＮを受信する電流ＡＤＣ２０４（ＩＡＤＣ）から出力されるマルチビットワード（例えば、図２の８ビットワード）を監視することによって判定される。ＩＡＤＣ２０４からのマルチビットワードアウトプットが２５６より大きい値を有する場合（判定ブロック２０６、ここで２５６は、図２の例についての遅延線における遅延セルの数である）、カウンタ２０８及び２２４はそれぞれのカウントを増大させる。カウンタ２０８のカウント値は、スケーラ２１０によってＮの値として用いられる。一方、カウンタ２２４のカウント値は、遅延セル２１６及び全ての他の遅延セル（図示せず）が再び用いられるときを判定するために用いられる。ＩＡＤＣ２０４からのマルチビットワードが２５６以下の値を有する場合（判定ブロック２０６）、ＡＮＤゲート２１２は、マルチビットワードをデマルチプレクサ２１４（例えば、図２の８ビットデマルチプレクサ）に渡す。デマルチプレクサ２１４の出力は、マルチビットワードに基づいて、遅延線（図示せず）のどの遅延セル（例えば、遅延セル２１６）が用いられるかを選択する（例えば、０から２５６までの遅延セルが選択可能である）。

図２の例では、遅延セル２１６がインバータ２１８とＡＮＤゲート２２０とを含む。図示のように、インバータ２１８は、インバータ２１８に遅延線制御信号（ＶＣＴＲＬ）を供給するように構成される電圧源２２６に結合されている。ＶＣＴＲＬは、個々の遅延セルの遅延時間の調整を可能にする。このようにして、デジタル量子化の影響を受けることなく、遅延時間の正確な制御が可能である（デジタル設定は「粗い」設定を提供し、ＶＣＴＲＬは「微細」調整を提供する）。また、インバータ２１８は、デマルチプレクサ２１４から信号２１９を受信し、ここで、信号２１９の高値（論理「１」）はインバータ２１８をイネーブルにし、信号２１９の低値（「論理「０」）はインバータ２１８をディセーブルにする。図２の例では、インバータ２１９への入力信号はＯＲゲート２２２から来ており、ＯＲゲート２２２の第１の入力ノードがトリガ信号（ＴＲＩＧ）を受け取り、ＯＲゲート２２２の第２の入力ノードがカウンタ２２４からの信号を受け取る。ＯＲゲート２２２からの出力及びインバータ２１８からの出力がハイであるとき、ＡＮＤゲート２２０は、カウンタ２２４によって追跡されるカウント値によって判定されるＴ＿ＯＮ貢献度（contribution）２３０を提供する。図２の例では、ＴＲＩＧは、遅延セルのトリガを開始するクロック信号である（例えば、ＴＲＩＧは遅延線の第１の遅延セルのトリガを開始し、これが次の遅延セルをトリガし、以下同様に、所望のオン時間に対応する遅延セルの数に対してトリガしていく）。いくつかの例では、ＴＲＩＧのためのクロック信号の周期は、Ｉ＿Ｔｓが本明細書に記載されるようにスケーリングされる前のＩ＿Ｔｓ（例えば、図３の乗算器３０２への入力）に対応する。

図３は、種々の例に従った、示された遅延セルがないスイッチオン時間コントローラ３００（スイッチオン時間コントローラ３００は、スイッチオン時間コントローラ１０８又は図２のスイッチオン時間コントローラ２００の一部を表す）の構成要素を示すブロック図である。図示されるように、スイッチオン時間コントローラ３００は、ＩＡＤＣ２０４に結合される乗算器３０２（図２におけるフィードフォワード回路２０２の一例）を含む。いくつかの例において、乗算器３０２は、入力としてＶＩＮ、ＶＯＵＴ、及びＴｓを受信し、出力としてＩＴＯＮを提供する。図３の例では、ＩＴＯＮ=Ｋ×Ｔｓ×ＶＯＵＴ／ＶＩＮであり、Ｋは乗算器３０２によって印加される値である。いくつかの例において、Ｋ=Ｋ_ａｄｃ／（Ｔ_ｃｅｌｌ×（ＲＡＮＧＥ＋１））であり、ここで、Ｋ＿ａｄｃは、ビット数及びＡＤＣへの最大電流（例えば、１２８μＡ／８ビット＝０.５μＡ／ビット）によって判定されるスケーリング定数であり、Ｔ＿ｃｅｌｌは各遅延セルの遅延周期であり、ＲＡＮＧＥは遅延線再使用の量に対応する。

また、ＩＴＯＮがＩＡＤＣ２０４に提供されており、ＩＡＤＣ２０４は、図３のＩＴＯＮから８ビットワードを生成する。他の例において、ＩＴＯＮとは異なるサイズのワードを生成するＩＡＤＣが可能である。ＩＡＤＣ２０４によって出力されるビット数にかかわらず、ＩＡＤＣ２０４への入力又はＩＡＤＣ２０４からの出力は、本明細書に記載されるような遅延線変調動作のために用いられ得る。

図４は、様々な例に従った、スイッチオン時間コントローラ（例えば、図１におけるスイッチオン時間コントローラ１０８、図２におけるスイッチオン時間コントローラ２００、及び図３におけるスイッチオン時間コントローラ３００）のためのバイナリ重み付けセルカウント回路４００を示すブロック図である。図示のように、バイナリ重み付けセルカウント回路４００は、複数のバイパス（ＢＰ）ブロック４０２Ａ～４０２Ｈ及びそれぞれの遅延バンク４０４Ａ～４０４Ｈとして表される遅延線を含む。バイパスブロック４０２Ａ～４０２Ｈを用いると、セルが選択されない場合、トリガ信号は影響を受けずにバイナリ重み付けセクションを「通過」する。

図４の例では、遅延バンク４０４Ａは１２８個の遅延セルを有し、遅延バンク４０４Ｂは６４個の遅延セルを有し、遅延バンク４０４Ｃは３２個の遅延セルを有し、遅延バンク４０４Ｄは１６個の遅延セルを有し、遅延バンク４０４Ｅは８個の遅延セルを有し、遅延バンク４０４Ｆは４個の遅延セルを有し、遅延バンク４０４Ｇは２個の遅延セルを有し、遅延バンク４０４Ｈは１個の遅延セルを有する。また、ＢＰブロック４０２Ａ～４０２Ｈ及びそれぞれの遅延バンク４０４Ａ～４０４Ｈの各々は、マルチビットワードの値を用いて選択可能である。例えば、８ビットワード（例えば、ビット７が最も高い値を有するビット７、６、５、４、３、２、１、０を有する）では、ビット７がＢＰブロック４０２Ａ又は遅延回路４０４Ａを選択するために用いられ、ビット６は、ＢＰブロック４０２Ｂ又は遅延回路４０４Ｂを選択するために用いられ、ビット５は、ＢＰブロック４０２Ｃ又は遅延回路４０４Ｃを選択するために用いられ、ビット４は、ＢＰブロック４０２Ｄ又は遅延回路４０４Ｄを選択するために用いられ、ビット３は、ＢＰブロック４０２Ｅ又は遅延回路４０４Ｅを選択するために用いられ、ビット２は、ＢＰブロック４０２Ｆ又は遅延回路４０４Ｆを選択するために用いられ、ビット１は、ＢＰブロック４０２Ｇ又は遅延回路４０４Ｇを選択するために用いられ、ビット０は、ＢＰブロック４０２Ｈ又は遅延回路４０４Ｈを選択するために用いられる。このようにして、異なる量の遅延セルが、マルチビットワードに基づいて選択可能であるか又はバイパスされる。また、図４の例では、ＢＰブロック４０２Ａ～４０２Ｈは、図２において導入されたＴＲＩＧ信号を搬送するためにバスを用いて選択的にイネーブルされる。

例えば、ＢＰブロック４０２Ａ～４０２Ｈを用いると、それぞれの遅延バンクが選択されない場合、トリガ信号は影響を受けていないバイナリ重み付けセクションを「通過」又はバイパスする。例えば、図４を参照すると、１６０個の遅延セルに対応する遅延が望ましいと仮定する。この遅延量のために、ＢＰブロック４０２Ａ及び４０２Ｃに対応する遅延バンクが、遅延を提供するように選択される。一例として、ＴＲＩＧが、まずＢＰブロック４０２Ａで受信され、次に遅延バンク４０４Ａの１２８個の遅延セルに対応する遅延の後にＢＰブロック４０２Ｂに渡される。ＢＰブロック４０２Ｂは、影響を受けていないＴＲＩＧをＢＰブロック４０２Ｃに渡す。次に、ＢＰブロック４０２Ｃは、遅延ブロック４０４Ｃの３２個のセルに対応する遅延の後、ＴＲＩＧをＢＰブロック４０２Ｄに渡す。この例では、ＢＰブロック４０２Ｄ～４０２Ｈが２バイナリ重み付けセルカウント回路４００に対応する遅延線の末端に影響されていないＴＲＩＧ信号を転送し、遅延線を介してＴＲＩＧを送るための総遅延によってスイッチのオン時間が決まる。

図５は、様々な例に従った、スイッチオン時間コントローラ（例えば、図１におけるスイッチオン時間コントローラ１０８、図２におけるスイッチオン時間コントローラ２００、及び図３におけるスイッチオン時間コントローラ３００）のための別のバイナリ重み付けセルカウント回路５００を示すブロック図である。図示のように、バイナリ重み付けセルカウント回路５００は、それぞれの遅延回路４０４Ａ～４０４Ｈを有する、複数のＢＰブロック４０２Ａ～４０２Ｈを含む。図４に関して先に述べたように、ＢＰブロック４０２Ａ～４０２Ｈ及びそれぞれの遅延回路４０４Ａ～４０４Ｈの各々は、マルチビットワードの値を用いて選択可能である。また、図５には、ＢＰブロック４０２Ａ～４０２Ｈにマルチビットワードを供給するバス５０８（例えば、ＩＡＤＣ８ビットバス）が示されている。

図５の例において、カウンタ／コンパレータブロック５０６が、ＢＰブロック４０２Ａ及びＢＰブロック４０２Ｈに結合される。カウンタ／コンパレータブロック５０６は、それぞれの遅延回路４０４Ａ～４０４Ｈを有するＢＰブロック４０２Ａ～４０２Ｈの再使用を可能にする。いくつかの例において、選択されたブロック（４０２Ａ～４０２Ｈ／４０４Ａ～４０４Ｈ）の再使用量がカウンタ／コンパレータブロック５０６に入力される制御信号（レンジ）によって判定される。図５の例では、レンジは、３ビット信号で選択されたブロック（４０２Ａ～４０２Ｈ／４０４Ａ～４０４Ｈ）の最大８の再使用を通知できる。他の例において、レンジがＢＰブロック４０２Ａ～４０２Ｈの再使用をそれぞれの遅延回路４０４Ａ～４０４Ｈに信号で通知するために、より多くの又はより少ないビットを有する。ＢＰブロック５０６及びレンジを用いて、有効遅延セルカウントが拡張される。例えば、３ビットレンジ信号（最大８つの異なる値）を用いて、Ｎ＝２５６のベース遅延セルカウントを拡張して、Ｎ＝２０４８（８×２５６）の遅延セルカウントに対応する遅延を提供することができる。選択されたブロック（４０２Ａ～４０２Ｈ／４０４Ａ～４０４Ｈ）の１つ又は複数の再使用からの遅延の組合せは、カウンタ／コンパレータブロック５０６によってＴ＿ＯＮを出力するために用いられ、ＢＰブロック４０２Ａ～４０２Ｈの各々は、それぞれの遅延回路４０４Ａ～４０４Ｈを介してトリガ信号を送るか、又はそれぞれの遅延回路４０４Ａ～４０４Ｈをバイパスすることができる。

いくつかの例において、レンジ及び関連する遅延ライン使用のための値が、アナログ制御回路を用いてＩＡＤＣの入力を監視（例えば、ＩＴＯＮを監視）することによって判定される。他の例において、レンジ及び関連する遅延線使用量の値が、デジタル制御回路を用いてＩＡＤＣの出力を監視する（例えば、遅延セルカウントを表す８ビットワードを監視する）ことによって判定される。これらのオプションの全てにおいて、監視は、（固定数の遅延セルを有する）利用可能な遅延線に対するベース遅延範囲を超えるかどうかを判定する。もし超える場合、ベース遅延範囲を超えた量が判定される。その後、遅延線に対するベース遅延範囲を超えた量に対応するために、遅延線変調が行われる。

いくつかの例において、乗算器（例えば、乗算器３０２）の最大線形範囲は制限される（例えば、１２８μＡ）。また、スイッチングコンバータのＶＩＮとＶＯＵＴは回路パラメータによって設定されるため、その入力をスケーリングする必要はない。スイッチングコンバータのスイッチング周波数の範囲によって、周期（Ｔｓ）が決まる。例えば、４００ｋＨｚから４ＭＨｚのスイッチング周波数範囲を有するスイッチングコンバータの場合、Ｔｓは、２５０ｎｓから２．５μｓ、つまり１０：１の範囲になる。いくつかの例において、Ｔｓが乗算器（例えば、乗算器３０２）に提供されて、レンジ値が変更するにつれて、オンタイム値（例えば、ＩＴＯＮ）を調整する。

図６は、種々の例に従ったスイッチオン時間コントローラ６００（図１におけるスイッチオン時間コントローラ１０８、図２におけるスイッチオン時間コントローラ２００、又は図３におけるスイッチオン時間コントローラ３００の一例）の構成要素を示す概略図である。図示のように、スイッチオン時間コントローラ６００は、入力電圧供給（ＶＩＮ）ノードと、ＶＩＮノードと接地ノードとの間に直列にＲ１及びＲ２によって形成される分圧器とを含む。いくつかの例において、分圧器がＶＩＮを１５で分圧するように動作する。図６の例において、Ｒ１とＲ２との間のノード６０３が相互コンダクタンス段６０６に結合され、相互コンダクタンス段６０６は、ノード６０３に結合される第１の入力ノードと、接地に結合される第２の入力ノードとを有する。相互コンダクタンス段６０６はまた、入力電源（ＶＤＤ）ノード６０４に結合される別の入力ノードを含む。相互コンダクタンス段６０６の出力は、乗算回路６２０への入力信号（ＩＮ３）として提供される。

また、図６には、ＶＤＤノード、システム基準（ＳＹＳＲＥＦ）ノード、乗算ノード（ＭＵＬＴ）、基準ノード（ＲＴ）、開始ノード（ＳＴＡＲＴ）、イネーブル信号（ＥＮＡＢＬＥ）、接地信号（ＧＮＤ）を含む種々の入力ノードを有する周期スケーリング回路６１０が示されている。図６の例において、電流基準ソース６０８が基準電流（Ｉ２）をＲＴノードに供給する。周期スケーリング回路６１０はまた、Ｔｓを表す電流（Ｉ＿ＰＥＲＩＯＤ）を提供する出力ノード（ＩＴ）を含む。図示するように、Ｉ＿ＰＥＲＩＯＤは、別の入力信号（ＩＮ２）として乗算回路６２０に供給される。また、周期スケーリング電流６１０は、レンジ信号（レンジ［０．．２］）を出力する。図６の例では、周期が（レンジ値＋１）に従ってスケーリングされ、その結果、レンジ=０はスケーリングなし（例えば、１で除算される）、レンジ=１は２で除算される、以下同様、を意味する。スケーリングされた周期信号は、レンジ値と共に、スイッチオン時間計算に寄与する「動作の周波数」を判定する。

乗算回路６２０のための他方の入力信号（ＩＮ１）は相互コンダクタンス段６１８によって提供され、これは、ＶＤＡＣノードに結合される第１の入力ノードと、接地ノードに結合される第２の入力ノードとを有する。図６の例では、ＶＤＡＣは出力電圧を表す電圧である。異なる例において、ＶＤＡＣは、出力電圧自体であってもよく、又は出力電圧と同等の独立した電圧（例えば、出力電圧をプログラムするために用いられる電圧）であってもよい。

また、相互コンダクタンス段６１８は、ＶＤＤノード６０４によって電力供給され、乗算回路６２０に供給されるＩＮ１値はＶＯＵＴ値を表す。いくつかの例において、乗算回路６２０が、オン時間=ＩＮ１×ＩＮ２／ＩＮ３の関係を用いてオン時間値を計算する。乗算回路６２０によって出力されるオン時間値は、トランスコンダクタンス段６２２によってＩＴＯＮ値に変換される。図６の例では、周期スケーリング回路６１０が、周期電流のスケーリングに加えてレンジ信号を出力する。

図７Ａ及び図７Ｂは、種々の例に従った周期スケーリング回路７００（例えば、図６の周期スケーリング回路６１０の一例）の構成要素を示す概略図である。図示のように、周期スケーリング回路７００は、レンジアップ閾値検出回路７０１及びレンジダウン閾値検出回路７１３（例えば、図２で判定ブロック２０６の動作を行うため）を含む。また、周期スケーリング回路７００は、レンジアップ閾値検出回路７０１及びレンジダウン閾値検出回路７１３に結合されるレンジカウンタ７４０（図２のカウンタ２０８の一例）を含む。周期スケーリング回路７００はまた、レンジカウンタ７４０の出力に結合されるデマルチプレクサ７４２を含む。周期スケーリング回路７００はまた、レンジカウンタ７４０によって追跡されたカウントの関数としてスケーリングされた周期電流（Ｉ＿ＰＥＲＩＯＤ）を供給するように構成される周期電流スケーリング回路７４３（図２におけるスケーラ２１０の例）を含む。

より具体的には、図７Ａ及び図７Ｂの例において、レンジカウンタ７４０によって追跡されるカウントは、デマルチプレクサ７４２のどの出力ノード（Ａ～Ｈ）が高信号を供給するかを制御するために用いられる。図示されるように、デマルチプレクサ７４２の出力ノードの各々は、電流スケーリング回路７４３の各々のスケーリングブロック７５０Ａ～７５０Ｈに結合される。また、電流スケーリング回路７４３は、それぞれのノード７４６及び７４８からの制御信号ＳＹＳＲＥＦ及びＲＴに基づいて、スケーリングブロック７５０Ａ～７５０Ｈの各々に入力信号を供給するように構成される電流・電圧コンバータ７４４を含む。図７Ａ及び図７Ｂの例では、ＳＹＳＲＥＦは固定基準電圧であり、ＲＴは外部プログラミング抵抗器によって提供される。例えば、外部プログラミング抵抗器の値は、外部プログラミング抵抗器を介して流れる電流がＰＷＭ信号の周期（トリガするレート）を表すように選択される。従って、電流・電圧コンバータ７４４の出力は、動作の周期を表す。周期を表す信号は実用的なものよりも大きくなり得るので、電圧コンバータ７４４によって出力される信号は、スケーリングブロック７５０Ａ～７５０Ｈを用いて分割される。結果として得られる出力は、ａ）スケーリングされた信号、及びｂ）スケーリングの量を示すレンジ変数である。

動作において、レンジカウンタ７４０によって追跡されるレンジ値は、レンジアップ閾値検出回路７０１及びレンジダウン閾値検出回路７１３の動作に基づいて、時間の経過とともに更新される。より具体的には、レンジアップ閾値検出回路７０１は、電流・電圧コンバータ７０６、コンパレータ７１０、及びＡＮＤゲート７１２の動作に基づいて、レンジカウンタ７４０のカウントを増加させるように構成される。図示されるように、電流・電圧コンバータ７０６は、電流源７０４の出力と接地ノードとの間の差に基づいて、コンパレータ７１０の負の端子に出力を提供する。動作において、コンパレータ７１０は、乗算回路（例えば、図６の乗算回路６２０）の出力を、最大許容電流を表す信号と比較する。乗算回路の出力が、最大許容電流によって設定された閾値を上回る場合、レンジのための値が増分され、電流・電圧コンバータ７４４の出力が分割される。電流・電圧コンバータ７４４の出力を分割した結果、乗算回路出力が減少し、別の閾値が通過するまでレンジが維持される。

コンパレータ７１０の出力は、ノード７０８によって提供されるＭＵＬＴ信号（例えば、図６の乗算回路６２０などの乗算回路から出力されるＭＵＬＴ信号）と電流・電圧コンバータ７０６の出力との差に基づいてＡＮＤゲート７１２に提供される。コンパレータ７１０の出力は、ＡＮＤゲート７１２に渡され、ＡＮＤゲートは、レンジカウンタ７４０のカウントが最大値でない限り、コンパレータ７１０の出力を通過させるように構成される。

図７Ａ及び図７Ｂの例では、レンジダウン閾値検出回路７１３は、入力電圧（ＶＤＤ）ノード７３０に結合されるそれぞれの第１の側部を有する電流源７１６、７２０、７２４、及び７２８を含む種々の構成要素の動作に基づいて、レンジカウンタ７４０のカウントを低減させるように構成される。図示のように、ダイオードＤ１～Ｄ４はそれぞれの電流源の両端に結合される（例えば、Ｄ１は電流源７１６の両端に結合され、Ｄ２は電流源７２０の両端に結合され、Ｄ３は電流源７２４の両端に結合され、Ｄ４は電流源７２８の両端に結合され、Ｄ１～Ｄ４のカソードはＶＤＤノード７３０に結合される。Ｄ１～Ｄ４のアノード及び電流源７１６、７２０、７２４及び７２８の第２の側部は、それぞれのスイッチ（Ｓ１～Ｓ４）に結合される）。図７Ａ及び図７Ｂの例では、Ｓ１のための制御信号は、デマルチプレクサ７４２のＥ～Ｈ出力ノードに結合される入力ノードを有するＯＲゲート７１４に基づく。また、Ｓ２のための制御信号は、デマルチプレクサ７４２のＤ出力ノードに結合されるバッファ７１８に基づく。また、Ｓ３のための制御信号は、デマルチプレクサ７４２のＣ出力ノードに結合されるバッファ７２２に基づく。また、Ｓ４のための制御信号は、デマルチプレクサ７４２のＢ出力ノードに結合されるバッファ７２６に基づく。

図示されるように、Ｓ１～Ｓ４は、電流・電圧コンバータ７３２の入力ノードに結合される。電流・電圧コンバータ７３２の出力ノードは別のコンパレータ７３４に結合され、コンパレータ７３４の出力はＯＲゲート７３６に供給され、コンパレータ７３４の反転出力は、レンジカウンタ７４０のカウント＿アップ（ＣＮＴ＿ＵＰ）ピンに供給される。また、ＯＲゲート７３６はレンジアップ閾値検出回路７０１の出力を受け取り、ＯＲゲート７３６の出力は、レンジカウンタ７４０のカウント入力ノードに結合される。また、図７Ａには、レンジカウンタ７４０のリセット（ＲＳＴ）ピンに結合されるバッファ／インバータ７３８が示されており、バッファ／インバータ７３８への入力は開始信号（ＳＴＡＲＴ）であり、パワーオン事象に応答してレンジカウンタ７４０を初期化する。

動作において、レンジアップ閾値検出回路７０１は、レンジアップカウントに対して固定最小値を使用するように構成される。また、レンジダウン閾値検出回路７１３は、レンジ設定に依存する複数の閾値を使用するように構成される。より具体的には、レンジダウン閾値検出回路のＢ、Ｃ、Ｄは、１＞０、２＞１、３＞２からのレンジカウント調整を表す。より高いレンジのカウントから、閾値は数値的に非常に近いので、同じ閾値が用いられる（例えば、７＞６、６＞５、５＞４、及び４＞３は全て同じ閾値を使用する）。電流源７１６、７２０、７２４及び７２８は、図７Ａ及び７Ｂの例で用いられる４つの閾値を表す。レンジ値に応じて、スイッチＳ１～Ｓ４のいずれか１つが閉じられる。これに応答して、電流・電圧コンバータ７３２は、受け取った電流をコンパレータ７３４と適合する電圧に変換し、コンパレータは、乗算器（例えば、図６の乗算回路６２０）からのＭＵＬＴ信号を電流・電圧コンバータ７３２の出力と比較する。ＭＵＬＴ値が、電流・電圧コンバータ７３２によって提供される閾値よりも小さい場合、レンジは減少され、それに応じて、周期スケーリング回路７４３によって実施される周期スケーリングが調整される。いくつかの例において、ダイオードＤ１、Ｄ２、Ｄ３、及びＤ４は省略される。

図７Ａ及び図７Ｂの周期スケーリング回路７００では、アナログ構成要素を用いて、遅延線変調を含むスイッチオン時間制御を提供する。他の例において、デジタル制御回路を用いて、遅延線変調を含むスイッチオン時間制御を提供する。周期スケーリング回路の例示のデジタル制御回路において、レンジアップ閾値検出回路７０１が、デジタル値（例えば、２５６）と比較されるＩＡＤＣ出力のデジタル比較によって置き換えられる。また、レンジダウン閾値検出回路７１３は、ＩＡＤＣ出力を選択し、ＩＡＤＣ出力をレンジダウン閾値を表すデジタルワード（例えば、４つのデジタルワード）と比較するデジタル等価物で置き換えられる。

図８は、様々な例に従った、スイッチオン時間コントローラ８００（例えば、図１のスイッチオン時間コントローラ１０８）の動作及び構成要素を示すブロック図である。スイッチオン時間コントローラ８００では、アナログ監視及び調整動作が行われて、レンジ値を制御する（すなわち、遅延線変調を実施する）。図示のように、スイッチオン時間コントローラ８００はブロック８０２で初期化される。ブロック８０４において、出力レンジ値が判定される。ブロック８０６において、レンジダウン閾値が判定される。判定ブロック８０８において、スイッチング周期Ｉ＿Ｔｓを表す電流が、レンジダウン閾値と比較される。図８の例では、ブロック８２２でＩ＿Ｔｓの初期値が提供され、ブロック８２４で、Ｉ＿Ｔｓの初期値が、ブロック８０４で判定された出力レンジ値に基づいてスケーリングされる。そのため、判定ブロック８０８によって用いられるのは、スケーリングされたＩ＿Ｔｓ値である。スケーリングされたＩ＿Ｔｓ値がレンジダウン閾値未満である場合（判定ブロック８０８）、レンジ値が０より大きいかどうかに関する判定が行われる（判定ブロック８１０）。レンジ値が０より大きい場合（判定ブロック８１０）、レンジ値はブロック８１４で減少される。そうではなく、レンジ値が０より大きくない場合、スイッチオン時間コントローラ８００は、ＮＯＯＰ（動作なし）状態８１２に遷移する（レンジ値は以前と同じままである）。

判定ブロック８０８に戻って、スケーリングされたＩ＿Ｔｓ値がレンジダウン閾値よりも小さくない場合（判定ブロック８０８）、レンジ値が１２８μＡよりも大きいかどうかに関する判定が行われる（判定ブロック８１６）。スケーリングされたＩ＿Ｔｓ値が１２８μＡより大きくない場合（判定ブロック８１６）、スイッチオン時間コントローラ８００は、ＮＯＯＰ動作８１８に遷移する。一方、スケーリングされたＩ＿Ｔｓ値が１２８μＡより大きい場合（判定ブロック８１６）、スイッチオン時間コントローラ８００は、ブロック８２０において、レンジ値を増加させる。時間の経過と共に、ブロック８２０からの増加されたレンジ値又はブロック８１４からの減少されたレンジ値は、出力レンジ値を調整するためにブロック８０４に提供される。

図８の例では、ブロック８０４によって判定されたレンジ値（例えば、３ビット値ＲＡＮＧＥ０：３）は比較ブロック８４６によって用いられ、比較ブロックは、レンジ値を、カウンタ８４４（図２におけるカウンタ２０８、又は図７Ａにおけるレンジカウンタ７４０の一例）によって提供されるカウント値（例えば、３ビット値ＣＯＵＮＴ０：３）と比較する。比較ブロック８４６の出力は、遅延セル（例えば、遅延セル８３８）によって反復信号として用いられ、遅延線（図示せず）の全ての遅延セルは、レンジ値及びカウント値に基づいて必要に応じて再び用いられる。

図８の例では、乗算器８３２（図２のフィードフォワード回路２０２、図３の乗算回路３０２、又は図６の乗算回路６２０の一例）は、ブロック８２６からのスケーリングされたＩ＿Ｔｓ、ブロック８２８からのＶＩＮ（Ｉ＿ＶＩＮ）を表す電流、及びブロック８３０からＶＯＵＴ（Ｉ＿ＶＯＵＴ）を表す電流を受け取る。乗算器８３２の出力は、ＩＴＯＮ（例えば、ＩＴＯＮ=Ｉ＿Ｔｓ×Ｉ＿ＶＯＵＴ／Ｉ＿ＶＩＮ）である。図示されるように、ＩＴＯＮは、ＩＡＤＣ８３４（図２におけるＩＡＤＣ２０４の例）に提供され、ＩＡＤＣ８３４の出力がデマルチプレクサ８３６に提供される。デマルチプレクサ８３６の出力は、所望のオン時間（Ｔ＿ＯＮ）を生成するために必要な遅延セルを選択するために用いられ、ここで、レンジセルと遅延セルの組み合わせは、Ｔ＿ＯＮを生成するために用いられる。図８の例において、遅延セル８３８がインバータ８４０及びＡＮＤゲート８４２を含む。いくつかの例において、遅延セルは、各々がそれぞれのインバータ及びＡＮＤゲートを有する、多くの遅延セル（例えば、２５６個の遅延セル）の１つである。本明細書で説明するように、遅延線の再使用は、追加の遅延セルなしにスイッチオン時間（Ｔ＿ＯＮ）を延長するように変調される。時間の経過とともに、図８において表されたプロセスが（例えば、スイッチングコンバータの各スイッチングサイクルに対して）反復される。

図９は、種々の例に従った別のスイッチオン時間コントローラ９００（例えば、図１のスイッチオン時間コントローラ１０８、又は本明細書に記載される他のスイッチオン時間コントローラ）の動作及び構成要素を示すブロック図である。スイッチオン時間コントローラ９００では、デジタル制御回路監視及び調整動作が行われ、レンジ値を制御する（すなわち、遅延線変調を実施する）。図示のように、スイッチオン時間コントローラ９００は、ブロック９０２において初期化される。ブロック９０４において、出力レンジ値が判定される。ブロック９０６において、レンジダウン閾値が判定される。判定ブロック９０８において、スイッチング周期Ｉ＿Ｔｓを表す電流が、レンジダウン閾値と比較される。図９の例では、ブロック９２２においてＩ＿Ｔｓの初期値が提供され、ブロック９２４において、Ｉ＿Ｔｓの初期値が、ブロック９０４で判定された出力レンジ値に基づいてスケーリングされる。

ブロック９２４において、スケーリングされたＩ＿Ｔｓ値が、乗算器９３２（図２のフィードフォワード回路２０２、図３の乗算回路３０２、又は図６の乗算回路６２０の一例）に提供される。乗算器９３２はまた、ブロック９２８からのＩ＿ＶＩＮ値、及びブロック９３０からのＩ＿ＶＯＵＴ値を受信する。乗算器９３２の出力は、ＩＴＯＮ（例えば、ＩＴＯＮ=Ｉ＿Ｔｓ×Ｉ＿ＶＯＵＴ／Ｉ＿ＶＩＮ）である。図示のように、ＩＴＯＮは、ＩＡＤＣ９３４（図２におけるＩＡＤＣ２０４の一例）に提供され、ＩＡＤＣ９３４の出力は、デマルチプレクサ９３６及び判定ブロック９０８に提供される。デマルチプレクサ８３６の出力は、所望のオン時間（Ｔ＿ＯＮ）を生成するために必要な遅延セルを選択するために用いられ、ここで、遅延セルとレンジ値の組み合わせは、Ｔ＿ＯＮを生成するために用いられる。図９において、遅延セル９３８がインバータ９４０とＡＮＤゲート９４２とを含む。いくつかの例において遅延セルは、各々がそれぞれのインバータ及びＡＮＤゲートを有する、多くの遅延セル（例えば、２５６個の遅延セル）の１つである。本明細書で説明するように、遅延線の再使用は、追加の遅延セルなしにスイッチオン時間（Ｔ＿ＯＮ）を延長するように変調される。

遅延線の再使用量を判定するために、スイッチオン時間コントローラ９００は、判定ブロック９０８において、ＩＡＤＣコードを閾値と比較する。ＩＡＤＣコードが閾値より小さい場合、レンジ値が０より大きいかどうかに関する判定が行われる（判定ブロック９１０）。レンジ値が０より大きい場合（判定ブロック９１０）、レンジ値はブロック９１４で減少される。そうではなく、レンジ値が０より大きくない場合、スイッチオン時間コントローラ９００は、ＮＯＯＰ（動作なし）状態８１２に遷移する（レンジ値は以前と同じままである）。

判定ブロック９０８に戻って、ＩＡＤＣコードが閾値よりも小さくない場合、判定ブロック９１６において、ＩＡＤＣコードが閾値（例えば、２５６）に等しいかどうかに関する判定が行われる。ＩＡＤＣコードが閾値に等しくない場合（判定ブロック９１６）、スイッチオン時間コントローラ９００はＮＯＯＰ動作９１８に遷移する。一方、ＩＡＤＣコードが閾値に等しい場合（判定ブロック９１６）、スイッチオン時間コントローラ９００は、ブロック９２０で、レンジ値を増加させる。時間の経過と共に、ブロック９２０からの増加されたレンジ値又はブロック９１４からの減少されたレンジ値は、出力レンジ値を調整するためにブロック９０４に提供される。

図９の例では、ブロック９０４によって判定されたレンジ値（例えば、３ビット値ＲＡＮＧＥ０：３）は、比較ブロック９４６によって用いられ、比較ブロックは、レンジ値を、カウンタ９４４（図２におけるカウンタ２０８、又は図７Ａにおけるレンジカウンタ７４０の一例）によって提供されるカウント値（例えば、３ビット値ＣＯＵＮＴ０：３）と比較する。比較ブロック９４６の出力は、遅延セル（例えば、遅延セル９３８）によって反復信号として用いられ、遅延線（図示せず）の全ての遅延セルは、レンジ値及びカウント値に基づいて必要に応じて再び用いられる。時間の経過とともに、図９において表されたプロセスが（例えば、スイッチングコンバータの各スイッチングサイクルに対して）反復される。

図１０Ａ～１０Ｃは、スイッチオン時間コントローラ（例えば、図１のスイッチオン時間コントローラ１０８、又は本明細書に記載される他のスイッチオン時間コントローラ）に関連する波形を示すタイミング図１０００、１０１０、及び１０２０である。図１０Ａのタイミング図１０００において、波形１００２は、時間の関数としてスイッチコンバータ出力電圧（ＶＯＵＴＲＥＦ）を表す。波形１００２に示すように、ＶＯＵＴＲＥＦは時間１００４まで平坦である。時間１００４の後、ＶＯＵＴＲＥＦは時間と共に線形に増加する。図１０Ｂのタイミング図１０１０では、波形１０１２が、ＩＴＯＮ（スイッチオン時間を表すために用いられる電流）を時間の関数として表す。波形１０１２で示されるように、ＩＴＯＮは、時間１００４の後、閾値１０１６（例えば、図１０Ｂの１２５μＡ付近）に達するまで増加する（例えば、ＶＯＵＴＲＥＦが増加するにつれてＩＴＯＮが増加する）。閾値１０１６に到達するたびに（例えば、時間１０１４Ａ、１０１４Ｂ、及び１０１４Ｃにおいて）、レンジ値は増加し、ＩＴＯＮはより低い値に減少する。本明細書で説明するように、レンジ値は、遅延線及び／又は遅延線の遅延セルが再び用いられる回数に対応する。

図１０Ｃのタイミング図１０２０において、波形１０２２は、時間の関数としての遅延セルカウント（スイッチオン時間を生成するために用いられる遅延セルの数）を表す。波形１０２２で示すように、遅延セルカウントは、時間１００４の後、閾値１０２４（例えば、図１０Ｃにおける２５６個の遅延セル）に達するまで増加する（例えば、遅延セルカウントは、ＶＯＵＴＲＥＦ及びＩＴＯＮが増加するにつれて増加する）。閾値１０２４に達すると、遅延セルが再び用いられる回数が増加する。図１０Ｃのタイミング図１０２０に示すように、波形１０２２の異なる部分１０２６Ａ、１０２６Ｂ、１０２６Ｃ、及び１０２６Ｄは、異なる量の遅延セル再使用に対応する。より具体的には、部分１０２６Ａが最大２５６個の遅延セルに対する再使用なし（総使用数１回）に対応し、部分１０２６Ｂは、最大２５６個の遅延セルに対する１回の再使用（総使用数２回）に対応し、部分１０２６Ｃは、最大２５６個の遅延セルに対する２回の再使用（総使用数３回）に対応し、部分１０２６Ｄは、最大２５６個の遅延セルに対する３回の再使用（総使用数４回）に対応する。

例えば、タイミング図１０２０は、２５６個の遅延セルに対する遅延が、２回用いられる１２８個の遅延セルに対する遅延と同じであることを示している。また、５１２（２５６×２＝５１２）個の遅延セルに対する遅延は、３回用いられる１７０個の遅延セルに対する遅延（１７０×３＝５１０）とほぼ同じである。また、７６８（２５６×３）個の遅延セルに対する遅延は、４回用いられる１９０個の遅延セルに対する遅延（１９０×４＝７６０）とほぼ同じである。したがって、タイミング図１０００、１０１０、及び１０２０は、異なる出力電圧レベルを説明するためにスイッチオン時間範囲を拡張する例を示し、限られた数の遅延セル（例えば、２５６個の遅延セル）が利用可能である。遅延線変調及び関連する構成要素を適切に管理することで、必要に応じて、固定数の遅延セルを有する遅延線の範囲を超えてスイッチオン時間範囲を拡張することが可能である。

遅延線変調器（本明細書では遅延線再使用変調器と呼ぶことがある）に関与する記載されたスイッチオン時間コントローラオプションは、セルカウント及びレンジのような遅延線制御パラメータを判定するための新しいアルゴリズムを含む他のスイッチオン時間コントローラと関連して、様々な特有の特徴を提供する。また、説明されたスイッチオン時間コントローラオプションは、組み合わせ論理を用いて計算能力を提供することに関して特有である。また、説明されたスイッチオン時間コントローラオプションは、自動スケーリングを提供することに関して特有である。

いくつかの例において、記載されたスイッチオン時間コントローラオプションは、ＬＡＤＣ、及び／又は、パルス幅を制限する制限を有する電圧フィードフォワード（ＶＦＦ）乗算器と互換性がある。そのような場合、説明されたスイッチオン時間コントローラオプションは、ＩＡＤＣ及び／又はＶＦＦ乗算器制限内で動作することができる。セルカウント及びレンジを選択する前にエンドポイントの知識を必要とする従来のレンジ拡張方式とは対照的に、記載されたスイッチオン時間コントローラオプションは、到達するまでエンドポイントが未知であるという点で特有である。また、記載されたスイッチオン時間コントローラオプションは自己判定型であり、したがって、適切な動作条件を選択するためにユーザの介入は必要とされない。また、記載されたスイッチオン時間コントローラオプションは、動作中に所望のオン時間を判定するために回路を使用するという点でユニークである。

他のスイッチオン時間コントローラと比較して、記載されたスイッチオン時間コントローラオプションは、利点を維持しつつ、デジタルパルス幅変調器（ＤＰＷＭ）の動作範囲を増大させる。また、説明したスイッチオン時間コントローラオプションの影響は、ＤＰＷＭの特性にほとんど影響を与えない（すなわち、非侵入型）。また、記載されたスイッチオン時間コントローラオプションは、ＤＰＷＭが、セルカウント制限を超えるパルス幅で動作することを可能にする。異なる例において、記載されたスイッチオン時間コントローラオプションは、性能を損なうことなく、ＰＷＭコントローラが任意の実用周波数（１０ｋＨｚ～１０ＭＨｚ）で動作する能力を提供する。また、説明したスイッチオン時間コントローラオプションは、オン時間値の連続範囲（離散値設定なし）をサポートする。

従来のランプベースのＰＷＭを広い連続周波数範囲で動作するように設計するには、複雑な回路と、電源電圧、信号対雑音、最小制御可能パルス幅におけるトレードオフが必要である。「レンジ拡張」回路を含めることによって、ＤＰＷＭ（セルカウント制限）オン時間は、性能のトレードオフ、著しいダイサイズの増大、又はコストの不利益なしに延長され、その他の方式で実用的となり得る一層広い範囲の応用例において単一デバイスを使用することが可能になる。自動スケーリング機能は、システムを構成する負担を軽減し、ＤＰＷＭを広範囲の応用例で使用することを可能にする。

この説明では、「結合する」という用語は、本記載と一致する機能的関係を可能にする接続、通信、又は信号経路を網羅し得る。例えば、デバイスＡが或る行為を行うためにデバイスＢを制御するための信号を生成する場合、第１の例においてデバイスＡはデバイスＢに結合され、又は、第２の例において、介在構成要素ＣがデバイスＡとデバイスＢとの間の機能的関係を実質的に変更しない場合には介在構成要素Ｃを介してデバイスＡがデバイスＢに結合されて、デバイスＢがデバイスＡによって生成された制御信号を介してデバイスＡによって制御されるようにされる。

本発明の特許請求の範囲内で、説明した例示の実施例に改変が成され得、他の実施例が可能である。

Claims (20)

1. システムであって、
   電圧供給入力と、
   電圧出力と、
   前記電圧供給入力に結合され、スイッチオン時間に基づいて前記電圧出力に出力電圧を提供するように構成されるスイッチングコンバータであって、前記スイッチングコンバータがスイッチオン時間コントローラを含み、前記スイッチオン時間コントローラが、
   アナログデジタルコンバータ（ＡＤＣ）と、
   前記ＡＤＣに結合される遅延線と、
   前記遅延線に結合され、前記スイッチオン時間を判定するために前記遅延線が用いられる時間を判定するように構成される遅延線変調器と、
   を含む、前記スイッチングコンバータと、
   を含む、システム。
2. 請求項１に記載のシステムであって、
   前記遅延線変調器が、スイッチオン時間を判定するために前記遅延線が用いられる回数の量を判定するために前記ＡＤＣへの入力信号を閾値と比較するように構成されるアナログ回路を含む、システム。
3. 請求項１に記載のシステムであって、
   前記遅延線変調器が、スイッチオン時間を判定するために前記遅延線が用いられる回数の量を判定するために前記ＡＤＣの出力を閾値と比較するように構成されるデジタル制御回路を含む、システム。
4. 請求項１に記載のシステムであって、
   前記遅延線変調器が、スイッチオン時間を判定するために前記遅延線が用いられる回数の量を追跡するように構成されるカウンタを含む、システム。
5. 請求項１に記載のシステムであって、
   前記遅延線変調器に結合されるスケーラであって、スイッチオン時間を判定するために前記遅延線が用いられる回数の量に基づいて前記スイッチングコンバータのための周期信号を分割するように構成される、前記スケーラを更に含む、システム。
6. 請求項１に記載のシステムであって、
   前記ＡＤＣが８ビットＡＤＣであり、前記遅延線が２５６個の遅延セルを有する、システム。
7. 請求項１に記載のシステムであって、
   前記スイッチオン時間コントローラが、スイッチングサイクル毎のスイッチオン時間を判定するために前記遅延線が用いられる回数の量を判定するように構成される、システム。
8. 集積回路であって、
   入力電圧供給ノードと、
   前記入力電圧供給ノードに結合されるスイッチングコンバータ回路であって、
   スイッチドライバと、
   前記スイッチドライバに結合され、前記スイッチドライバによって用いられるべきスイッチオン時間を判定するように構成されるスイッチオン時間コントローラであって、
   アナログデジタルコンバータ（ＡＤＣ）と、
   前記ＡＤＣに結合される遅延線と、
   前記遅延線に結合される遅延線変調器回路であって、前記遅延線と前記遅延線変調器回路とが前記スイッチオン時間を判定する、前記遅延線変調器回路と、
   を含む、前記スイッチオン時間コントローラと、
   を含む、前記スイッチングコンバータ回路と、
   を含む、集積回路。
9. 請求項８に記載の集積回路であって、
   前記遅延線変調器回路が、スイッチオン時間を判定するために前記遅延線が用いられる回数の量を判定するために前記ＡＤＣへの入力を閾値と比較するように構成されるアナログコンパレータ回路を含む、集積回路。
10. 請求項８に記載の集積回路であって、
    前記遅延線変調器回路が、スイッチオン時間を判定するために前記遅延線が用いられる回数の量を判定するために前記ＡＤＣの出力を閾値と比較するように構成されるデジタルコンパレータ回路を含む、集積回路。
11. 請求項８に記載の集積回路であって、
    前記遅延線変調器回路が、スイッチオン時間を判定するために前記遅延線が用いられるべき回数の量を追跡するように構成されるカウンタを含む、集積回路。
12. 請求項８に記載の集積回路であって、
    前記スイッチングコンバータ回路が、前記遅延線変調器回路に結合されるスケーラであって、スイッチオン時間を判定するために前記遅延線が用いられる回数の量に基づいて前記スイッチングコンバータ回路のための周期信号を分割するように構成される、前記スケーラを更に含む、集積回路。
13. 請求項８に記載の集積回路であって、
    前記スイッチドライバに結合されるハイサイドスイッチを更に含む、集積回路。
14. スイッチングコンバータ回路であって、
    入力電圧供給ノードと、
    前記入力電圧供給ノードに結合され、出力を有する電圧レギュレータ回路と、
    前記電圧レギュレータ回路の出力に結合され、出力を有するスイッチドライバと、
    前記スイッチドライバの出力に結合されるスイッチオン時間コントローラであって、
    複数の遅延セルを有する遅延線と、
    前記遅延線に結合される遅延線変調器回路であって、前記複数の遅延セルの各々がスイッチオン時間を提供するために用いられる調節可能な回数を判定するように構成される、前記遅延線変調器回路と、
    を含む、前記スイッチオン時間コントローラと、
    を含む、スイッチングコンバータ回路。
15. 請求項１４に記載のスイッチングコンバータ回路であって、
    前記遅延線変調器回路が、スイッチオン時間を判定するために前記遅延線が用いられる回数の量を判定するために前記ＡＤＣへの入力を閾値と比較するように構成されるアナログコンパレータ回路を含む、スイッチングコンバータ回路。
16. 請求項１４に記載のスイッチングコンバータ回路であって、
    前記遅延線変調器回路が、スイッチオン時間を判定するために前記遅延線が用いられる回数の量を判定するために前記ＡＤＣの出力を閾値と比較するように構成されるデジタルコンパレータ回路を含む、スイッチングコンバータ回路。
17. 請求項１４に記載のスイッチングコンバータ回路であって、
    前記遅延線変調器回路が、スイッチオン時間を判定するために前記遅延線が用いられるべき回数の量を追跡するように構成されるカウンタを含む、スイッチングコンバータ回路。
18. 請求項１４に記載のスイッチングコンバータ回路であって、
    前記スイッチングコンバータ回路が、前記遅延線変調器回路に結合されるスケーラであって、スイッチオン時間を判定するために前記遅延線が用いられた回数の量に基づいて前記スイッチングコンバータ回路のための周期信号を分割するように構成される、前記スケーラを含む、スイッチングコンバータ回路。
19. 請求項１４に記載のスイッチングコンバータ回路であって、
    前記スイッチドライバに結合されるハイサイドスイッチを更に含み、
    前記スイッチオン時間コントローラが、前記スイッチオン時間コントローラによって判定されるスイッチオン時間に対して駆動信号を前記ハイサイドスイッチに供給するように前記スイッチドライバに指示する、スイッチングコンバータ回路。
20. 請求項１９に記載のスイッチングコンバータ回路であって、
    前記スイッチオン時間コントローラが、前記ハイサイドスイッチのスイッチングサイクル毎のスイッチオン時間を判定するために前記遅延線が用いられる回数の量を判定するように構成される、スイッチングコンバータ回路。

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