JP5482393B2 - 表示装置、表示装置のレイアウト方法、及び、電子機器 - Google Patents

Description

本発明は、表示装置、表示装置のレイアウト方法、及び、電子機器に関し、特に、発光部を含む画素回路が行列状（マトリクス状）に２次元配列されてなる平面型の表示装置、当該表示装置のレイアウト方法、及び、当該表示装置を有する電子機器に関する。

近年、画像表示を行う表示装置の分野では、画素回路（以下、単に「画素」と記述する場合もある）が行列状に配列（配置）されてなる平面型（フラットパネル型）の表示装置が急速に普及している。平面型の表示装置の一つとして、デバイスに流れる電流値に応じて発光輝度が変化する、所謂電流駆動型の電気光学素子を画素の発光部（発光素子）として用いた表示装置がある。電流駆動型の電気光学素子としては、有機材料のエレクトロルミネッセンス(Electroluminescence；ＥＬ）を利用し、有機薄膜に電界をかけると発光する現象を用いた有機ＥＬ素子が知られている。

画素の発光部として有機ＥＬ素子を用いた有機ＥＬ表示装置は次のような特長を持っている。すなわち、有機ＥＬ素子は、１０Ｖ以下の印加電圧で駆動できるために低消費電力である。有機ＥＬ素子は、自発光素子であるために液晶表示装置に比べて、画像の視認性が高く、しかもバックライト等の照明部材を必要としないために軽量化及び薄型化が容易である。更に、有機ＥＬ素子は、応答速度が数μｓｅｃ程度と非常に高速であるために動画表示時の残像が発生しない。

有機ＥＬ表示装置や液晶表示装置等の平面型表示装置では、その駆動方式としてパッシブマトリクス方式とアクティブマトリクス方式とを採ることができる。これらの方式のうち、アクティブマトリクス方式の表示装置は、電気光学素子が１表示フレームの期間に亘って発光を持続するために、大型でかつ高精細な表示装置の実現が容易である。このアクティブマトリクス方式の表示装置では、電気光学素子に流れる電流を、当該電気光学素子と同じ画素内に設けた能動素子、例えば絶縁ゲート型電界効果トランジスタによって制御する。絶縁ゲート型電界効果トランジスタとしては、一般には、ＴＦＴ(Thin Film Transistor;薄膜トランジスタ)が用いられる。

ところで、有機ＥＬ表示装置や液晶表示装置等の平面型表示装置では、画素が行列状に配列されてなる画素アレイ部において、隣接する２つの画素列に属する画素回路に接続される２つの信号線を隣接して配線するレイアウト構造を採る場合がある。この種のレイアウト構造として、例えば、行列状の画素配列の列方向の軸を挟んで隣接する奇数列の画素回路と偶数列の画素回路とを、当該列方向の軸に関して対称にレイアウトする構造が知られている。

以下では、列方向の軸を挟んで隣接する奇数列の画素回路と偶数列の画素回路とを、当該列方向の軸に関して対称にレイアウトする構造をミラー型レイアウト構造と呼ぶこととする。このミラー型レイアウト構造によれば、画素アレイ部の効率的なレイアウトが可能になるとともに、レイアウトの自由度が上がる等のメリットがある。

ここで、ミラー型レイアウト構造を採った場合、列方向に沿う信号線が奇数列と偶数列の画素回路間で隣接することがある。従って、隣接する信号線間に寄生容量が存在しないようにするために、隣接する信号線間にシールド線を配線するようにしている（例えば、特許文献１を参照）。

一方で、有機ＥＬ表示装置や液晶表示装置等の平面型表示装置において、表示パネルに対して表示パネルの外部から表示信号を供給する駆動部の出力数の削減を図るために、所謂セレクタ駆動方式が採用されている（例えば、特許文献２を参照）。このセレクタ駆動方式は、時（時間）分割駆動方式と呼ばれることもある。

セレクタ駆動方式では、表示パネル外の駆動部の１つの出力に対して、表示パネル上の複数の信号線を単位（組）として割り当て、駆動部から時系列で出力される表示信号を、セレクタ回路で複数の信号線に対して時間分割的（時分割）に分配する駆動が行われる。このセレクタ駆動方式によれば、単位となる信号線の本数を例えば３本とした場合、表示パネル上の信号線の総数に対して、表示パネル外の駆動部の出力数を１／３にできるメリットがある。

特開２００５−３３８５９２号公報 特開２００２−０３２０５１号公報

特許文献１に記載の従来技術は、隣接する信号線間にシールド線を配線することで、隣接する信号線間に寄生容量が存在しないようにできるものの、信号線の他にシールド線を配線することになるため、必ずしも最適な手法であるとは言えない。具体的には、シールド線はそもそも画素回路の駆動には本来不要な配線であり、画素配列における配線数を増やすことになるため、配線のレイアウトに制約を与えることになる。

また、一方で、ミラー型レイアウト構造とセレクタ駆動方式とを併用する場合、隣接する２つの信号線間に寄生容量が存在していると、当該２つの信号線に対するセレクタ回路の選択タイミングが異なると不具合が生じる。具体的には、先に信号線に書き込まれた表示信号が、後に信号線に書き込まれる表示信号の影響を受けるため、正確な表示信号を書き込むことができない（その詳細については後述する）。正確な表示信号を信号線に書き込めないと、表示画像の画質の劣化を招くことになる。

ここでは、ミラー型レイアウト構造とセレクタ駆動方式とを併用する場合の不具合について述べたが、セレクタ駆動方式単独の場合であっても、隣接する２つの信号線に対する表示信号の書込みのタイミングが異なっていると同様の不具合が発生することになる。

そこで、本発明は、隣接する２つの画素列に属する画素回路に接続される２つの信号線に対する表示信号の書込みのタイミングが異なっても、正確な表示信号の書込みが可能な表示装置、表示装置のレイアウト方法、及び、電子機器を提供することを目的とする。

上記目的を達成するために、本発明は、
発光部を含む画素回路が行列状に配列されてなる画素アレイ部と、
前記画素回路の行列状の配列に対して画素列毎に配線され、各画素列に属する画素回路に接続される信号線と、
１つの入力信号線から時系列に与えられる表示信号を、複数の信号線に対して時間分割的に分配するセレクタ回路と
を備える表示装置において、
前記信号線をレイアウトするに当たって、
隣接する２つの画素列に属する画素回路にそれぞれ接続される２つの信号線の組み合わせにおいて、
前記セレクタ回路によって異なるタイミングで表示信号が分配される組み合わせについては２つの信号線を隣接しないように配線し、
前記セレクタ回路によって同一のタイミングで表示信号が分配される組み合わせについては２つの信号線を隣接して配線する
構成を採る。

隣接する２つの画素列に属する画素回路にそれぞれ接続される２つの信号線の組み合わせにおいて、セレクタ回路によって異なるタイミングで表示信号が分配される組み合わせについては、２つの信号線が隣接していないことで、当該２つの信号線間には寄生容量が存在しない。従って、２つの信号線に対して異なるタイミングで表示信号が書き込まれても、先に信号線に書き込まれた表示信号が、後に信号線に書き込まれる表示信号の影響を受けることはない。また、セレクタ回路によって同一のタイミングで表示信号が分配される組み合わせについては、２つの信号線が隣接していることで、当該２つの信号線間には寄生容量が存在することになる。しかし、寄生容量が存在していても、２つの信号線に対して表示信号が同一タイミングで書き込まれるため、相互に相手方の表示信号の影響を受けることはない。従って、２つの信号線の組み合わせのいずれの場合にも、信号線に対する正確な表示信号の書込みが可能になる。

本発明によれば、隣接する２つの画素列の各信号線に対する表示信号の書込みのタイミングが異なっても、正確な表示信号を信号線に書き込むことができる。従って、従来技術のような、寄生容量の影響による画質劣化を抑えることができる。その結果、ミラー型レイアウト構造による画素アレイ部の効率的なレイアウトによって高歩留まり、高精細な表示装置を実現できるとともに、信号線に対する正確な表示信号の書込みによって高画質な表示装置を提供できる。

本発明が適用される有機ＥＬ表示装置の構成の概略を示すシステム構成図である。 本発明が適用される有機ＥＬ表示装置の画素の回路構成の一例を示す回路図である。 本発明が適用される有機ＥＬ表示装置の基本的な回路動作の説明に供するタイミング波形図である。 本発明が適用される有機ＥＬ表示装置の基本的な回路動作の動作説明図（その１）である。 本発明が適用される有機ＥＬ表示装置の基本的な回路動作の動作説明図（その２）である。 駆動トランジスタの閾値電圧Ｖ_thのばらつきに起因する課題の説明（Ａ）、及び、駆動トランジスタの移動度μのばらつきに起因する課題の説明（Ｂ）に供する特性図である。 ミラー型レイアウト構造の一例を示す回路図である。 セレクタ駆動方式を採る信号出力回路の構成の一例を示す回路図である。 セレクタ駆動方式の動作タイミングを示すタイミングチャートである。 ２つの信号線が画素列間において隣接して配線されるレイアウト構造の一例を示す回路図である。 画素列間において隣接する２つの信号線間に寄生容量が形成される様子を示す断面図である。 ２つの信号線が画素列間において隣接して配線されるレイアウト構造におけるセレクタ駆動方式の基本的な動作タイミングを示すタイミングチャートである。 第１実施形態の実施例１に係る画素アレイ部のレイアウト構造を示す回路図である。 第１実施形態の実施例１の場合における、隣接する２つの信号線間に寄生容量が形成される様子を示す断面図である。 第１実施形態の実施例１の場合の動作タイミングを示すタイミングチャートである。 第１実施形態の実施例１の変形例に係る画素アレイ部のレイアウト構造を示す回路図である。 第１実施形態の実施例１の変形例の場合の動作タイミングを示すタイミングチャートである。 第１実施形態の実施例２に係る画素アレイ部のレイアウト構造を示す回路図である。 画素の他の回路構成を示す回路図である。 ２つの画素列に属する画素回路間で電源線を共有する場合のレイアウト構造を示す回路図である。 第１実施形態の実施例３に係る画素アレイ部のレイアウト構造を示す回路図である。 １画素のＲＧＢの副画素に対して時間分割的に書込みを行う方式の場合の画素アレイ部のレイアウト構造を示す回路図である。 １画素のＲＧＢの副画素に対して時間分割的に書込みを行う方式の場合の不具合の説明に供するタイミングチャートである。 第１実施形態の実施例４に係る画素アレイ部のレイアウト構造を示す回路図である。 第１実施形態の実施例４の場合の動作タイミングを示すタイミングチャートである。 第２のセレクト方式を採用した、画素が単色の場合の表示パネルの構成を示すブロック図である。 第２のセレクト方式を採用した、画素が単色の場合の従来例に係る駆動タイミングを示すタイミングチャートである。 第２のセレクト方式を採用した、画素がＲＧＢの副画素からなる場合の表示パネルの構成を示すブロック図である。 第２のセレクト方式を採用した、画素がＲＧＢの副画素からなる場合の従来例に係る駆動タイミングを示すタイミングチャートである。 第１のセレクト方式を採用した、画素がＲＧＢの副画素からなる場合の表示パネルの構成を示すブロック図である。 第１のセレクト方式を採用した、画素がＲＧＢの副画素からなる場合の従来例に係る駆動タイミングを示すタイミングチャートである。 第１のセレクト方式を採用した、画素が単色の場合の従来例に係る駆動タイミングを示すタイミングチャートである。 第２のセレクト方式を採用した、画素が単色の場合の実施例１に係る駆動タイミングを示すタイミングチャートである。 第２実施形態の各実施例の作用効果の説明に供する図（その１）である。 第２のセレクト方式を採用した、画素がＲＧＢの副画素からなる場合の実施例２に係る駆動タイミングを示すタイミングチャートである。 第１のセレクト方式を採用した、画素がＲＧＢの副画素からなる場合の実施例３に係る駆動タイミングを示すタイミングチャートである。 第１のセレクト方式を採用した、画素が単色の場合の実施例４に係る駆動タイミングを示すタイミングチャートである。 第１のセレクト方式を採用した、画素が単色の場合の実施例５に係る駆動タイミングを示すタイミングチャートである。 第１のセレクト方式を採用した、画素が単色の場合の実施例６に係る駆動タイミングを示すタイミングチャートである。 第１のセレクト方式を採用した、画素が単色の場合の実施例７に係る駆動タイミングを示すタイミングチャートである。 第１のセレクト方式を採用した、画素が単色の場合の実施例８に係る駆動タイミングを示すタイミングチャートである。 第２実施形態の各実施例の作用効果の説明に供する図（その２）である。 第１のセレクト方式を採用した、画素が単色の場合の実施例９に係る駆動タイミングを示すタイミングチャートである。 第２のセレクト方式を採用した、画素が単色の場合の表示パネルの他の構成を示すブロック図である。 第２のセレクト方式を採用した、画素が単色の場合の実施例１０に係る駆動タイミングを示すタイミングチャートである。 第２のセレクト方式を採用した、画素が単色の場合の実施例１１に係る駆動タイミングを示すタイミングチャートである。 第２のセレクト方式を採用した、画素が単色の場合の表示パネルの更に他の構成を示すブロック図である。 第２のセレクト方式を採用した、画素が単色の場合の実施例１２に係る駆動タイミングを示すタイミングチャートである。 本発明が適用されるテレビジョンセットの外観を示す斜視図である。 本発明が適用されるデジタルカメラの外観を示す斜視図であり、（Ａ）は表側から見た斜視図、（Ｂ）は裏側から見た斜視図である。 本発明が適用されるノート型パーソナルコンピュータの外観を示す斜視図である。 本発明が適用されるビデオカメラの外観を示す斜視図である。 本発明が適用される携帯電話機を示す外観図であり、（Ａ）は開いた状態での正面図、（Ｂ）はその側面図、（Ｃ）は閉じた状態での正面図、（Ｄ）は左側面図、（Ｅ）は右側面図、（Ｆ）は上面図、（Ｇ）は下面図である。

以下、発明を実施するための形態（以下、「実施形態」と記述する）について図面を用いて詳細に説明する。なお、説明は以下の順序で行う。
１．本発明が適用される有機ＥＬ表示装置
１−１．システム構成
１−２．基本的な回路動作
１−３．ミラー型レイアウト構造について
１−４．セレクタ駆動方式について
１−５．２つの信号線が隣接する場合の不具合について
２．第１実施形態
２−１．実施例１
２−２．実施例２
２−３．実施例３
２−４．第２のセレクト方式について
２−５．実施例４
３．セレクタ駆動方式の課題について
４．第２実施形態
４−１．実施例１
４−２．実施例２
４−３．実施例３
４−４．実施例４
４−５．実施例５
４−６．実施例６
４−７．実施例７
４−８．実施例８
４−９．実施例９
４−１０．実施例１０
４−１１．実施例１１
４−１２．実施例１２
４−１３．有機ＥＬ表示装置に適用した場合の作用効果
５．変形例
６．電子機器

＜１．本発明が適用される有機ＥＬ表示装置＞
［１−１．システム構成］
図１は、本発明が適用されるアクティブマトリクス型表示装置の構成の概略を示すシステム構成図である。

アクティブマトリクス型表示装置は、電気光学素子に流れる電流を、当該電気光学素子と同じ画素内に設けた能動素子、例えば絶縁ゲート型電界効果トランジスタにより制御する表示装置である。絶縁ゲート型電界効果トランジスタとしては、一般には、ＴＦＴ（薄膜トランジスタ）が用いられる。

ここでは、一例として、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子、例えば有機ＥＬ素子を画素（画素回路）の発光素子として用いたアクティブマトリクス型有機ＥＬ表示装置の場合を例に挙げて説明するものとする。

図１に示すように、本適用例に係る有機ＥＬ表示装置１０は、有機ＥＬ素子を含む複数の画素２０と、当該画素２０が行列状に２次元配列されてなる画素アレイ部３０と、当該画素アレイ部３０の周辺に配置された駆動部とを有する構成となっている。駆動部は、書込み走査回路４０、電源供給走査回路５０及び信号出力回路６０等からなり、画素アレイ部３０の各画素２０を駆動する。

ここで、有機ＥＬ表示装置１０がカラー表示対応の場合は、１つの画素（単位画素）は複数の副画素（サブピクセル）から構成され、この副画素の各々が画素２０に相当することになる。より具体的には、カラー表示用の表示装置では、１つの画素は、赤色光（Ｒ）を発光する副画素、緑色光（Ｇ）を発光する副画素、青色光（Ｂ）を発光する副画素の３つの副画素から構成される。

但し、１つの画素としては、ＲＧＢの３原色の副画素の組み合わせに限られるものではなく、３原色の副画素に更に１色あるいは複数色の副画素を加えて１つの画素を構成することも可能である。より具体的には、例えば、輝度向上のために白色光（Ｗ）を発光する副画素を加えて１つの画素を構成したり、色再現範囲を拡大するために補色光を発光する少なくとも１つの副画素を加えて１つの画素を構成したりすることも可能である。

画素アレイ部３０には、ｍ行ｎ列の画素２０の配列に対して、行方向（画素行の画素の配列方向）に沿って走査線３１_-1〜３１_-mと電源供給線３２_-1〜３２_-mとが画素行毎に配線されている。更に、列方向（画素列の画素の配列方向）に沿って信号線３３_-1〜３３_-nが画素列毎に配線されている。

走査線３１_-1〜３１_-mは、書込み走査回路４０の対応する行の出力端にそれぞれ接続されている。電源供給線３２_-1〜３２_-mは、電源供給走査回路５０の対応する行の出力端にそれぞれ接続されている。信号線３３_-1〜３３_-nは、信号出力回路６０の対応する列の出力端にそれぞれ接続されている。

画素アレイ部３０は、通常、ガラス基板などの透明絶縁基板上に形成されている。これにより、有機ＥＬ表示装置１０は、平面型（フラット型）のパネル構造となっている。画素アレイ部３０の各画素２０の駆動回路は、アモルファスシリコンＴＦＴまたは低温ポリシリコンＴＦＴを用いて形成することができる。低温ポリシリコンＴＦＴを用いる場合には、図１に示すように、書込み走査回路４０、電源供給走査回路５０、及び、信号出力回路６０についても、画素アレイ部３０を形成する表示パネル（基板）７０上に実装することができる。

書込み走査回路４０は、クロックパルスｃｋに同期してスタートパルスｓｐを順にシフト（転送）するシフトレジスタ等によって構成されている。この書込み走査回路４０は、画素アレイ部３０の各画素２０への映像信号の書込みに際し、走査線３１_-1〜３１_-mに対して書込み走査信号ＷＳ（ＷＳ₁〜ＷＳ_m）を順次供給することによって画素アレイ部３０の各画素２０を行単位で順番に走査（線順次走査）する。

電源供給走査回路５０は、クロックパルスｃｋに同期してスタートパルスｓｐを順にシフトするシフトレジスタ等によって構成されている。この電源供給走査回路５０は、書込み走査回路４０による線順次走査に同期して、第１電源電位Ｖ_ccpと当該第１電源電位Ｖ_ccpよりも低い第２電源電位Ｖ_iniとで切り替わることが可能な電源電位ＤＳ（ＤＳ₁〜ＤＳ_m）を電源供給線３２_-1〜３２_-mに供給する。後述するように、電源電位ＤＳのＶ_ccp／Ｖ_iniの切替えにより、画素２０の発光／非発光の制御が行なわれる。

信号出力回路６０は、信号供給源（図示せず）から供給される輝度情報に応じた映像信号の信号電圧（以下、単に「信号電圧」と記述する場合もある）Ｖ_sigと基準電圧Ｖ_ofsとを選択的に出力する。ここで、基準電圧Ｖ_ofsは、映像信号の信号電圧Ｖ_sigの基準となる電圧（例えば、映像信号の黒レベルに相当する電圧）であり、後述する閾値補正処理の際に用いられる。

信号出力回路６０から出力される信号電圧Ｖ_sig／基準電圧Ｖ_ofsは、信号線３３_-1〜３３_-nを介して画素アレイ部３０の各画素２０に対して、書込み走査回路４０による走査によって選択された画素行単位で書き込まれる。すなわち、信号出力回路６０は、信号電圧Ｖ_sigを行（ライン）単位で書き込む線順次書込みの駆動形態を採っている。

（画素回路）
図２は、画素（画素回路）２０の具体的な回路構成を示す回路図である。画素２０の発光部は、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子である有機ＥＬ素子２１から成る。

図２に示すように、画素２０は、有機ＥＬ素子２１と、当該有機ＥＬ素子２１に電流を流すことによって有機ＥＬ素子２１を駆動する駆動回路とによって構成されている。有機ＥＬ素子２１は、全ての画素２０に対して共通に配線（所謂、ベタ配線）された共通電源供給線３４にカソード電極が接続されている。

有機ＥＬ素子２１を駆動する駆動回路は、駆動トランジスタ２２、書込みトランジスタ２３、及び、保持容量２４を有する構成となっている。駆動トランジスタ２２及び書込みトランジスタ２３としてＮチャネル型のＴＦＴを用いることができる。但し、ここで示した、駆動トランジスタ２２及び書込みトランジスタ２３の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。

尚、駆動トランジスタ２２及び書込みトランジスタ２３としてＮチャネル型のＴＦＴを用いると、アモルファスシリコン（ａ−Ｓｉ）プロセスを用いて形成することができる。ａ−Ｓｉプロセスを用いることで、ＴＦＴを作成する基板の低コスト化、ひいては本有機ＥＬ表示装置１０の低コスト化を図ることが可能になる。また、駆動トランジスタ２２及び書込みトランジスタ２３を同じ導電型の組み合わせにすると、両トランジスタ２２，２３を同じプロセスで作成することができるために低コスト化に寄与できる。

駆動トランジスタ２２は、一方の電極（ソース／ドレイン電極）が有機ＥＬ素子２１のアノード電極に接続され、他方の電極（ドレイン／ソース電極）が電源供給線３２（３２_-1〜３２_-m）に接続されている。

書込みトランジスタ２３は、一方の電極（ソース／ドレイン電極）が信号線３３（３３_-1〜３３_-n）に接続され、他方の電極（ドレイン／ソース電極）が駆動トランジスタ２２のゲート電極に接続されている。また、書込みトランジスタ２３のゲート電極は、走査線３１（３１_-1〜３１_-m）に接続されている。

駆動トランジスタ２２及び書込みトランジスタ２３において、一方の電極とは、ソース／ドレイン領域に電気的に接続された金属配線を言い、他方の電極とは、ドレイン／ソース領域に電気的に接続された金属配線を言う。また、一方の電極と他方の電極との電位関係によって一方の電極がソース電極ともなればドレイン電極ともなり、他方の電極がドレイン電極ともなればソース電極ともなる。

保持容量２４は、一方の電極が駆動トランジスタ２２のゲート電極に接続され、他方の電極が駆動トランジスタ２２の他方の電極、及び、有機ＥＬ素子２１のアノード電極に接続されている。

尚、有機ＥＬ素子２１の駆動回路としては、駆動トランジスタ２２及び書込みトランジスタ２３の２つのトランジスタと保持容量２４の１つの容量素子とからなる回路構成のものに限られるものではない。例えば、一方の電極が有機ＥＬ素子２１のアノード電極に、他方の電極が固定電位にそれぞれ接続されることで、有機ＥＬ素子２１の容量不足分を補う補助容量を必要に応じて設けた回路構成を採ることも可能である。

上記構成の画素２０において、書込みトランジスタ２３は、書込み走査回路４０から走査線３１を通してゲート電極に印加されるＨｉｇｈアクティブの書込み走査信号ＷＳに応答して導通状態となる。これにより、書込みトランジスタ２３は、信号線３３を通して信号出力回路６０から供給される、輝度情報に応じた映像信号の信号電圧Ｖ_sigまたは基準電圧Ｖ_ofsをサンプリングして画素２０内に書き込む。この書き込まれた信号電圧Ｖ_sigまたは基準電圧Ｖ_ofsは、駆動トランジスタ２２のゲート電極に印加されるとともに保持容量２４に保持される。

駆動トランジスタ２２は、電源供給線３２（３２_-1〜３２_-m）の電位ＤＳが第１電源電位Ｖ_ccpにあるときには、一方の電極がドレイン電極、他方の電極がソース電極となって飽和領域で動作する。これにより、駆動トランジスタ２２は、電源供給線３２から電流の供給を受けて有機ＥＬ素子２１を電流駆動にて発光駆動する。より具体的には、駆動トランジスタ２２は、飽和領域で動作することにより、保持容量２４に保持された信号電圧Ｖ_sigの電圧値に応じた電流値の駆動電流（直流電流）を有機ＥＬ素子２１に供給し、当該有機ＥＬ素子２１を電流駆動することによって発光させる。

駆動トランジスタ２２は更に、電源電位ＤＳが第１電源電位Ｖ_ccpから第２電源電位Ｖ_iniに切り替わったときには、一方の電極がソース電極、他方の電極がドレイン電極となってスイッチングトランジスタとして動作する。これにより、駆動トランジスタ２２は、有機ＥＬ素子２１への駆動電流の供給を停止し、有機ＥＬ素子２１を非発光状態にする。すなわち、駆動トランジスタ２２は、有機ＥＬ素子２１の発光／非発光を制御するトランジスタとしての機能をも併せ持っている。

この駆動トランジスタ２２のスイッチング動作により、有機ＥＬ素子２１が非発光状態となる期間（非発光期間）を設け、有機ＥＬ素子２１の発光期間と非発光期間の割合（デューティ）を制御することができる。このデューティ制御により、１表示フレーム期間に亘って画素が発光することに伴う残像ボケを低減できるために、特に動画の画品位をより優れたものとすることができる。

電源供給走査回路５０から電源供給線３２を通して選択的に供給される第１，第２電源電位Ｖ_ccp，Ｖ_iniのうち、第１電源電位Ｖ_ccpは有機ＥＬ素子２１を発光駆動する駆動電流を駆動トランジスタ２２に供給するための電源電位である。また、第２電源電位Ｖ_iniは、有機ＥＬ素子２１に対して逆バイアスを掛けるための電源電位である。この第２電源電位Ｖ_iniは、基準電圧Ｖ_ofsよりも低い電位、例えば、駆動トランジスタ２２の閾値電圧をＶ_thとするときＶ_ofs−Ｖ_thよりも低い電位、好ましくは、Ｖ_ofs−Ｖ_thよりも十分に低い電位に設定される。

［１−２．基本的な回路動作］
続いて、上記構成の有機ＥＬ表示装置１０の基本的な回路動作について、図３のタイミング波形図を基に図４及び図５の動作説明図を用いて説明する。尚、図４及び図５の動作説明図では、図面の簡略化のために、書込みトランジスタ２３をスイッチのシンボルで図示している。また、有機ＥＬ素子２１の等価容量２５についても図示している。

図３のタイミング波形図には、走査線３１の電位（書込み走査信号）ＷＳ、電源供給線３２の電位（電源電位）ＤＳ、信号線３３の電位（Ｖ_sig／Ｖ_ofs）、駆動トランジスタ２２のゲート電位Ｖ_g及びソース電位Ｖ_sのそれぞれの変化を示している。

（前表示フレームの発光期間）
図３のタイミング波形図において、時刻ｔ₁₁以前は、前の表示フレームにおける有機ＥＬ素子２１の発光期間となる。この前表示フレームの発光期間では、電源供給線３２の電位ＤＳが第１電源電位（以下、「高電位」と記述する）Ｖ_ccpにあり、また、書込みトランジスタ２３が非導通状態にある。

このとき、駆動トランジスタ２２は飽和領域で動作するように設計されている。これにより、図４（Ａ）に示すように、駆動トランジスタ２２のゲート−ソース間電圧Ｖ_gsに応じた駆動電流（ドレイン−ソース間電流）Ｉ_dsが、電源供給線３２から駆動トランジスタ２２を通して有機ＥＬ素子２１に供給される。よって、有機ＥＬ素子２１が駆動電流Ｉ_dsの電流値に応じた輝度で発光する。

（閾値補正準備期間）
時刻ｔ₁₁になると、線順次走査の新しい表示フレーム（現表示フレーム）に入る。そして、図４（Ｂ）に示すように、電源供給線３２の電位ＤＳが高電位Ｖ_ccpから、信号線３３の基準電圧Ｖ_ofsに対してＶ_ofs−Ｖ_thよりも十分に低い第２電源電位（以下、「低電位」と記述する）Ｖ_iniに切り替わる。

ここで、有機ＥＬ素子２１の閾値電圧をＶ_thel、共通電源供給線３４の電位（カソード電位）をＶ_cathとする。このとき、低電位Ｖ_iniをＶ_ini＜Ｖ_thel＋Ｖ_cathとすると、駆動トランジスタ２２のソース電位Ｖ_sが低電位Ｖ_iniにほぼ等しくなるために、有機ＥＬ素子２１は逆バイアス状態となって消光する。

次に、時刻ｔ₁₂で走査線３１の電位ＷＳが低電位側から高電位側に遷移することで、図４（Ｃ）に示すように、書込みトランジスタ２３が導通状態となる。このとき、信号出力回路６０から信号線３３に対して基準電圧Ｖ_ofsが供給された状態にあるために、駆動トランジスタ２２のゲート電位Ｖ_gが基準電圧Ｖ_ofsになる。また、駆動トランジスタ２２のソース電位Ｖ_sは、基準電圧Ｖ_ofsよりも十分に低い電位Ｖ_iniにある。

このとき、駆動トランジスタ２２のゲート−ソース間電圧Ｖ_gsはＶ_ofs−Ｖ_iniとなる。ここで、Ｖ_ofs−Ｖ_iniが駆動トランジスタ２２の閾値電圧Ｖ_thよりも大きくないと、後述する閾値補正処理を行うことができないために、Ｖ_ofs−Ｖ_ini＞Ｖ_thなる電位関係に設定する必要がある。

このように、駆動トランジスタ２２のゲート電位Ｖ_gを基準電圧Ｖ_ofsに固定し、ソース電位Ｖ_sを低電位Ｖ_iniに固定して（確定させて）初期化する処理が、後述する閾値補正処理（閾値補動作）を行う前の準備（閾値補正準備）の処理である。従って、基準電圧Ｖ_ofs及び低電位Ｖ_iniが、駆動トランジスタ２２のゲート電位Ｖ_g及びソース電位Ｖ_sの各初期化電位となる。

（閾値補正期間）
次に、時刻ｔ₁₃で、図４（Ｄ）に示すように、電源供給線３２の電位ＤＳが低電位Ｖ_iniから高電位Ｖ_ccpに切り替わると、駆動トランジスタ２２のゲート電位Ｖ_gが保たれた状態で閾値補正処理が開始される。すなわち、ゲート電位Ｖ_gから駆動トランジスタ２２の閾値電圧Ｖ_thを減じた電位に向けて駆動トランジスタ２２のソース電位Ｖ_sが上昇を開始する。

ここでは、便宜上、駆動トランジスタ２２のゲート電極の初期化電位Ｖ_ofsを基準とし、当該初期化電位Ｖ_ofsから駆動トランジスタ２２の閾値電圧Ｖ_thを減じた電位に向けてソース電位Ｖ_sを変化させる処理を閾値補正処理と呼んでいる。この閾値補正処理が進むと、やがて、駆動トランジスタ２２のゲート−ソース間電圧Ｖ_gsが駆動トランジスタ２２の閾値電圧Ｖ_thに収束する。この閾値電圧Ｖ_thに相当する電圧は保持容量２４に保持される。

尚、閾値補正処理を行う期間（閾値補正期間）において、電流が専ら保持容量２４側に流れ、有機ＥＬ素子２１側には流れないようにするために、有機ＥＬ素子２１がカットオフ状態となるように共通電源供給線３４の電位Ｖ_cathを設定しておくこととする。

次に、時刻ｔ₁₄で走査線３１の電位ＷＳが低電位側に遷移することで、図５（Ａ）に示すように、書込みトランジスタ２３が非導通状態となる。このとき、駆動トランジスタ２２のゲート電極が信号線３３から電気的に切り離されることによってフローティング状態になる。しかし、ゲート−ソース間電圧Ｖ_gsが駆動トランジスタ２２の閾値電圧Ｖ_thに等しいために、当該駆動トランジスタ２２はカットオフ状態にある。従って、駆動トランジスタ２２にドレイン−ソース間電流Ｉ_dsは流れない。

（信号書込み＆移動度補正期間）
次に、時刻ｔ₁₅で、図５（Ｂ）に示すように、信号線３３の電位が基準電圧Ｖ_ofsから映像信号の信号電圧Ｖ_sigに切り替わる。続いて、時刻ｔ₁₆で、走査線３１の電位ＷＳが高電位側に遷移することで、図５（Ｃ）に示すように、書込みトランジスタ２３が導通状態になって映像信号の信号電圧Ｖ_sigをサンプリングして画素２０内に書き込む。

この書込みトランジスタ２３による信号電圧Ｖ_sigの書込みにより、駆動トランジスタ２２のゲート電位Ｖ_gが信号電圧Ｖ_sigとなる。そして、映像信号の信号電圧Ｖ_sigによる駆動トランジスタ２２の駆動の際に、当該駆動トランジスタ２２の閾値電圧Ｖ_thが保持容量２４に保持された閾値電圧Ｖ_thに相当する電圧と相殺される。この閾値キャンセルの原理の詳細については後述する。

このとき、有機ＥＬ素子２１はカットオフ状態（ハイインピーダンス状態）にある。従って、映像信号の信号電圧Ｖ_sigに応じて電源供給線３２から駆動トランジスタ２２に流れる電流（ドレイン−ソース間電流Ｉ_ds）は有機ＥＬ素子２１の等価容量２５に流れ込み、当該等価容量２５の充電が開始される。

有機ＥＬ素子２１の等価容量２５が充電されることにより、駆動トランジスタ２２のソース電位Ｖ_sが時間の経過と共に上昇していく。このとき既に、駆動トランジスタ２２の閾値電圧Ｖ_thの画素毎のばらつきがキャンセルされており、駆動トランジスタ２２のドレイン−ソース間電流Ｉ_dsは当該駆動トランジスタ２２の移動度μに依存したものとなる。駆動トランジスタ２２の移動度μは、当該駆動トランジスタ２２のチャネルを構成する半導体薄膜の移動度である。

ここで、映像信号の信号電圧Ｖ_sigに対する保持容量２４の保持電圧Ｖ_gsの比率、即ち、書込みゲインＧが１（理想値）であると仮定する。すると、駆動トランジスタ２２のソース電位Ｖ_sがＶ_ofs−Ｖ_th＋ΔＶの電位まで上昇することで、駆動トランジスタ２２のゲート‐ソース間電圧Ｖ_gsはＶ_sig−Ｖ_ofs＋Ｖ_th−ΔＶとなる。

すなわち、駆動トランジスタ２２のソース電位Ｖｓの上昇分ΔＶは、保持容量２４に保持された電圧（Ｖ_sig−Ｖ_ofs＋Ｖ_th）から差し引かれるように、換言すれば、保持容量２４の充電電荷を放電するように作用し、負帰還がかけられたことになる。従って、ソース電位Ｖ_sの上昇分ΔＶは負帰還の帰還量となる。

このように、駆動トランジスタ２２に流れるドレイン−ソース間電流Ｉ_dsに応じた帰還量ΔＶでゲート‐ソース間電圧Ｖ_gsに負帰還をかけることで、駆動トランジスタ２２のドレイン−ソース間電流Ｉ_dsの移動度μに対する依存性を打ち消すことができる。この打ち消す処理が、駆動トランジスタ２２の移動度μの画素毎のばらつきを補正する移動度補正処理である。

より具体的には、駆動トランジスタ２２のゲート電極に書き込まれる映像信号の信号振幅Ｖ_in（＝Ｖ_sig−Ｖ_ofs）が高い程ドレイン−ソース間電流Ｉ_dsが大きくなるため、負帰還の帰還量ΔＶの絶対値も大きくなる。従って、発光輝度レベルに応じた移動度補正処理が行われる。

また、映像信号の信号振幅Ｖ_inを一定とした場合、駆動トランジスタ２２の移動度μが大きいほど負帰還の帰還量ΔＶの絶対値も大きくなるため、画素毎の移動度μのばらつきを取り除くことができる。従って、負帰還の帰還量ΔＶは、移動度補正の補正量とも言える。移動度補正の原理の詳細については後述する。

（発光期間）
次に、時刻ｔ₁₇で走査線３１の電位ＷＳが低電位側に遷移することで、図５（Ｄ）に示すように、書込みトランジスタ２３が非導通状態となる。これにより、駆動トランジスタ２２のゲート電極は、信号線３３から電気的に切り離されるためにフローティング状態になる。

ここで、駆動トランジスタ２２のゲート電極がフローティング状態にあるときは、駆動トランジスタ２２のゲート−ソース間に保持容量２４が接続されていることにより、駆動トランジスタ２２のソース電位Ｖ_sの変動に連動してゲート電位Ｖ_gも変動する。このように、駆動トランジスタ２２のゲート電位Ｖ_gがソース電位Ｖ_sの変動に連動して変動する動作が、保持容量２４によるブートストラップ動作である。

駆動トランジスタ２２のゲート電極がフローティング状態になり、それと同時に、駆動トランジスタ２２のドレイン−ソース間電流Ｉ_dsが有機ＥＬ素子２１に流れ始めることにより、当該電流Ｉ_dsに応じて有機ＥＬ素子２１のアノード電位が上昇する。

そして、有機ＥＬ素子２１のアノード電位がＶ_thel＋Ｖ_cathを越えると、有機ＥＬ素子２１に駆動電流が流れ始めるため有機ＥＬ素子２１が発光を開始する。また、有機ＥＬ素子２１のアノード電位の上昇は、即ち、駆動トランジスタ２２のソース電位Ｖ_sの上昇に他ならない。そして、駆動トランジスタ２２のソース電位Ｖ_sが上昇すると、保持容量２４のブートストラップ動作により、駆動トランジスタ２２のゲート電位Ｖ_gも連動して上昇する。

このとき、ブートストラップゲインが１（理想値）であると仮定した場合、ゲート電位Ｖ_gの上昇量はソース電位Ｖ_sの上昇量に等しくなる。故に、発光期間中、駆動トランジスタ２２のゲート‐ソース間電圧Ｖ_gsは、Ｖ_sig−Ｖ_ofs＋Ｖ_th−ΔＶで一定に保持される。そして、時刻ｔ１８で信号線３３の電位が映像信号の信号電圧Ｖ_sigから基準電圧Ｖ_ofsに切り替わる。

以上説明した一連の回路動作において、閾値補正準備、閾値補正、信号電圧Ｖ_sigの書込み（信号書込み）、及び、移動度補正の各処理動作は、１水平走査期間（１Ｈ）において実行される。また、信号書込み及び移動度補正の各処理動作は、時刻ｔ₆−ｔ₇の期間において並行して実行される。

〔分割閾値補正〕
尚、ここでは、閾値補正処理を１回だけ実行する駆動法を採る場合を例に挙げて説明したが、この駆動法は一例に過ぎず、この駆動法に限られるものではない。例えば、閾値補正処理を移動度補正及び信号書込み処理と共に行う１Ｈ期間に加えて、当該１Ｈ期間に先行する複数の水平走査期間に亘って分割して複数回閾値補正処理を実行する、所謂分割閾値補正を行う駆動法を採ることも可能である。

この分割閾値補正の駆動法によれば、高精細化に伴う多画素化によって１水平走査期間に割り当てられる時間が短くなったとしても、閾値補正期間として複数の水平走査期間に亘って十分な時間を確保することができるために、閾値補正処理を確実に行うことができる。

〔閾値キャンセルの原理〕
ここで、駆動トランジスタ２２の閾値キャンセル（即ち、閾値補正）の原理について説明する。駆動トランジスタ２２は、飽和領域で動作するように設計されているために定電流源として動作する。これにより、有機ＥＬ素子２１には駆動トランジスタ２２から、次式（１）で与えられる一定のドレイン−ソース間電流（駆動電流）Ｉ_dsが供給される。
Ｉ_ds＝（１／２）・μ（Ｗ／Ｌ）Ｃ_ox（Ｖ_gs−Ｖ_th）² ……（１）
ここで、Ｗは駆動トランジスタ２２のチャネル幅、Ｌはチャネル長、Ｃ_oxは単位面積当たりのゲート容量である。

図６（Ａ）に、駆動トランジスタ２２のドレイン−ソース間電流Ｉ_ds対ゲート−ソース間電圧Ｖ_gsの特性を示す。

この特性図に示すように、駆動トランジスタ２２の閾値電圧Ｖ_thの画素毎のばらつきに対するキャンセル処理を行わないと、閾値電圧Ｖ_thがＶ_th1のとき、ゲート−ソース間電圧Ｖ_gsに対応するドレイン−ソース間電流Ｉ_dsがＩ_ds1になる。

これに対して、閾値電圧Ｖ_thがＶ_th2（Ｖ_th2＞Ｖ_th1）のとき、同じゲート−ソース間電圧Ｖ_gsに対応するドレイン−ソース間電流Ｉ_dsがＩ_ds2（Ｉ_ds2＜Ｉ_ds1）になる。すなわち、駆動トランジスタ２２の閾値電圧Ｖ_thが変動すると、ゲート−ソース間電圧Ｖ_gsが一定であってもドレイン−ソース間電流Ｉ_dsが変動する。

一方、上記構成の画素（画素回路）２０では、先述したように、発光時の駆動トランジスタ２２のゲート−ソース間電圧Ｖ_gsはＶ_sig−Ｖ_ofs＋Ｖ_th−ΔＶである。従って、これを式（１）に代入すると、ドレイン−ソース間電流Ｉ_dsは、次式（２）で表される。
Ｉ_ds＝（１／２）・μ（Ｗ／Ｌ）Ｃ_ox（Ｖ_sig−Ｖ_ofs−ΔＶ）² ……（２）

すなわち、駆動トランジスタ２２の閾値電圧Ｖ_thの項がキャンセルされており、駆動トランジスタ２２から有機ＥＬ素子２１に供給されるドレイン−ソース間電流Ｉ_dsは、駆動トランジスタ２２の閾値電圧Ｖ_thに依存しない。その結果、駆動トランジスタ２２の製造プロセスのばらつきや経時変化等により、駆動トランジスタ２２の閾値電圧Ｖ_thが画素毎に変動したとしても、ドレイン−ソース間電流Ｉ_dsが変動しないために、有機ＥＬ素子２１の発光輝度を一定に保つことができる。

〔移動度補正の原理〕
次に、駆動トランジスタ２２の移動度補正の原理について説明する。図６（Ｂ）に、駆動トランジスタ２２の移動度μが相対的に大きい画素Ａと、駆動トランジスタ２２の移動度μが相対的に小さい画素Ｂとを比較した状態で特性カーブを示す。駆動トランジスタ２２をポリシリコン薄膜トランジスタなどで構成した場合、画素Ａや画素Ｂのように、画素間で移動度μがばらつくことは避けられない。

画素Ａと画素Ｂで移動度μにばらつきがある状態で、駆動トランジスタ２２のゲート電極に例えば両画素Ａ，Ｂに同レベルの信号振幅Ｖ_in（＝Ｖ_sig−Ｖ_ofs）を書き込んだ場合を考える。この場合、何ら移動度μの補正を行わないと、移動度μの大きい画素Ａに流れるドレイン−ソース間電流Ｉ_ds1′と移動度μの小さい画素Ｂに流れるドレイン−ソース間電流Ｉ_ds2′との間には大きな差が生じてしまう。このように、移動度μの画素毎のばらつきに起因してドレイン−ソース間電流Ｉ_dsに画素間で大きな差が生じると、画面のユニフォーミティ（一様性）が損なわれる。

ここで、先述した式（１）のトランジスタ特性式から明らかなように、移動度μが大きいとドレイン−ソース間電流Ｉ_dsが大きくなる。従って、負帰還における帰還量ΔＶは移動度μが大きくなるほど大きくなる。図６（Ｂ）に示すように、移動度μの大きな画素Ａの帰還量ΔＶ₁は、移動度の小さな画素Ｂの帰還量ΔＶ₂に比べて大きい。

そこで、移動度補正処理によって駆動トランジスタ２２のドレイン−ソース間電流Ｉ_dsに応じた帰還量ΔＶでゲート−ソース間電圧Ｖgsに負帰還をかけることにより、移動度μが大きいほど負帰還が大きくかかることになる。その結果、移動度μの画素毎のばらつきを抑制することができる。

具体的には、移動度μの大きな画素Ａで帰還量ΔＶ₁の補正をかけると、ドレイン−ソース間電流Ｉ_dsはＩ_ds1′からＩ_ds1まで大きく下降する。一方、移動度μの小さな画素Ｂの帰還量ΔＶ₂は小さいために、ドレイン−ソース間電流Ｉ_dsはＩ_ds2′からＩ_ds2までの下降となり、それ程大きく下降しない。結果的に、画素Ａのドレイン−ソース間電流Ｉ_ds1と画素Ｂのドレイン−ソース間電流Ｉ_ds2とはほぼ等しくなるために、移動度μの画素毎のばらつきが補正される。

以上をまとめると、移動度μの異なる画素Ａと画素Ｂがあった場合、移動度μの大きい画素Ａの帰還量ΔＶ１は移動度μの小さい画素Ｂの帰還量ΔＶ２に比べて大きくなる。つまり、移動度μが大きい画素ほど帰還量ΔＶが大きく、ドレイン−ソース間電流Ｉ_dsの減少量が大きくなる。

従って、駆動トランジスタ２２のドレイン−ソース間電流Ｉ_dsに応じた帰還量ΔＶで、ゲート−ソース間電圧Ｖ_gsに負帰還をかけることで、移動度μの異なる画素のドレイン−ソース間電流Ｉ_dsの電流値が均一化される。その結果、移動度μの画素毎のばらつきを補正することができる。すなわち、駆動トランジスタ２２に流れる電流（ドレイン−ソース間電流Ｉ_ds）に応じた帰還量ΔＶで、駆動トランジスタ２２のゲート−ソース間電圧Ｖ_gsに負帰還をかける処理が移動度補正処理となる。

［１−３．ミラー型レイアウト構造について］
以上説明した有機ＥＬ表示装置１０において、画素アレイ部３０の効率的なレイアウトを図ったり、レイアウトの自由度を上げたりするには、画素（画素回路）２０に関して、基本的に同じレイアウト形状とした上で、ミラー型レイアウト構造を採るのが好ましい。前にも述べたように、ミラー型レイアウト構造は、画素アレイ部３０の行列状の画素配列の列方向の軸を挟んで隣接する奇数列の画素回路と偶数列の画素回路とを、当該列方向の軸に関して対称にレイアウトする構造である。

ここで言う、「列方向の軸に関して対称」の「対称」の概念には、奇数列の画素回路と偶数列の画素回路とが物理的に厳密に対称である場合の他、回路構成素子の設計上あるいは製造上生ずる種々のばらつきや、色の違いに伴う素子サイズの違い等の存在も含まれるものとする。ここで、ミラー型レイアウト構造について具体的に説明する。

図７は、ミラー型レイアウト構造の一例を示す回路図であり、図中、図２と同等部位には同一符号を付して示している。ここでは、図面の簡略化のために、ｉ行、ｉ＋１行の２行、及び、ｊ−１列、ｊ列、ｊ＋１列の３列の計６画素についての行列状の画素配列を示している。また、便宜上、例えば、ｊ−１列、ｊ＋１列を奇数列とし、ｊ列を偶数列とする。

図７では、上記の画素配列において、当該画素配列の列方向の軸Ｙを挟んで隣接する偶数列ｊに属する画素回路２０_i,j及び画素回路２０_i+1,jと、奇数列ｊ＋１に属する画素回路２０_i,j+1及び画素回路２０_i+1,j+1とをミラー型レイアウト構造としている。具体的には、図７から明らかなように、偶数列ｊの信号線３３_-j及び奇数列ｊ＋１の信号線３３_-j+1が共に列方向の軸Ｙ側に配線されている。そして、有機ＥＬ素子２１、駆動トランジスタ２２、書込みトランジスタ２３、及び、保持容量２４の各回路構成素子が、列方向の軸Ｙに関して左右対称に配置されている。

このミラー型レイアウト構造によれば、画素アレイ部３０の効率的なレイアウトを図ることができる。具体的には、隣接する２列の画素回路間に、列方向に沿って電源線を配線して当該電源線を２列の画素回路間で共有したり、２列の画素回路間でコンタクトホールを共有したり、配線の引き込みラインを途中まで共用したりすることができる。また、ミラー型レイアウト構造によれば、レイアウトの自由度が上がるとともに、レイアウトの密度を下げることができるために、高歩留り化を図ることができる。

ここで、共有する電源線としては、例えば、次の例を挙げることができる。図２に示す画素回路２０では、信号線３３から書込みトランジスタ２３を通して閾値補正のための基準電圧Ｖ_ofsを、駆動トランジスタ２２のゲート電極に書き込む構成を採っている。これに対して、基準電圧Ｖ_ofsを伝送する専用の電源線を、例えばｊ−１列の画素列とｊ列の画素列との間に列方向に沿って配線し、当該電源線をｊ−１列に属する画素回路２０_i,j-1及び画素回路２０_i+1,j-1と、ｊ列に属する画素回路２０_i,j及び画素回路２０_i+1,jとで共有する構成などが考えられる（その詳細については後述する）。

上述したように、２列の画素回路間で電源線を共有したり、コンタクトホールを共有したり、配線の引き込みラインを途中まで共用したりすることで、画素アレイ部３０の効率的なレイアウトを図ることができる。

［１−４．セレクタ駆動方式について］
図１において、表示パネル７０上の信号出力回路６０には、表示パネル７０の外部に設けられる駆動部、例えばドライバＩＣから映像信号の信号電圧Ｖ_sigと閾値補正のための基準電圧Ｖ_ofsとが選択的に供給される。ここでは、理解を容易にするために、映像信号の信号電圧Ｖ_sigが表示信号として供給される場合の信号出力回路６０について説明する。

信号出力回路６０は、ドライバＩＣの出力数の削減を図るために、周知のセレクタ駆動方式を採用している。前にも述べたように、セレクタ駆動方式は、ドライバＩＣの１つの出力に対して、表示パネル７０上の信号線３３_-1〜３３_-nを複数の信号線を単位（組）として割り当て、ドライバＩＣから時系列で出力される信号電圧Ｖ_sigを、複数の信号線に対して時間分割的（時分割）に分配する駆動方式である。

一般的には、ドライバＩＣの出力数と表示パネル７０上の信号線３３_-1〜３３_-nの本数とは等しく設定され、ドライバＩＣの出力端と表示パネル７０上の信号線３３_-1〜３３_-nとは１対１の対応関係をもって入力信号線によって接続される。しかし、この構成を採ると、ドライバＩＣの出力数がｎ個、当該ドライバＩＣの出力端と表示パネル７０とを電気的に接続する配線（入力信号線）がｎ本必要となるとともに、表示パネル７０側の端子数もｎ個必要となるため、システム全体の構成が煩雑になる。

これに対して、セレクタ駆動方式を採用し、ドライバＩＣの出力と表示パネル７０上の信号線３３_-1〜３３_-nとの関係を１対ｘ（ｘは２以上の整数）の対応関係をもって設定する。そして、ドライバＩＣの１つの出力端に対して割り当てられたｘ本の信号線に対し、当該１つの出力端から時系列で出力される信号電圧Ｖ_sigを時間分割的に分配する。このセレクタ駆動方式を採用することで、ドライバＩＣの出力数、当該ドライバＩＣと表示パネル７０との間の配線数、及び、表示パネル７０側の端子数を信号線３３_-1〜３３_-nの本数ｎの１／ｘに削減可能になる。

セレクタ駆動方式を採用する際の単位となる信号線の本数ｘ、即ち、時分割数ｘとしては、例えば、ＲＧＢの３つの副画素によって１つの単位画素を形成する、カラー表示対応の有機ＥＬ表示装置の場合には、ｘ＝３、またはその倍数に設定するのが好ましい。そして、ＲＧＢＲＧＢ・・・と３つの副画素が繰り返し配列される１つの画素行に対する、セレクタ回路による信号のセレクト方式は、２つのセレクト方式に大別される。

２つのセレクト方式のうち、第１のセレクト方式は、例えば、１画素がＲＧＢの副画素から成るとき、３画素を組として１つの色の副画素に対して時間分割的に信号を書き込む方式である。第２のセレクト方式は、１画素のＲＧＢの副画素に対して時間分割的に信号を書き込む方式である。尚、ＲＧＢの３つの副画素の色の配列順や信号の書込み順は任意である。ここでは、１画素がＲＧＢの副画素から成る場合を例に挙げたが、基本的には、単色の場合も同様である。

図８は、セレクタ駆動方式を採る信号出力回路６０の構成の一例を示す回路図である。ここでは、図面の簡略化のために、５行１２列の画素配列として示している。また、ＲＧＢの３つの副画素に対応して時分割数ｘがｘ＝３の場合で、信号のセレクト方式としては、３画素を組として１つの色の副画素に対して時間分割的に信号を書き込む第１のセレクト方式を採る場合を例に挙げて示している。

図８に示すように、ＲＧＢの各画素列に対応してセレクタ回路６１，６２，６３，・・・が配置されている。セレクタ回路６１，６２，６３，・・・は、ＲＧＢの各画素列に対応した３つのスイッチＳＷ_R，ＳＷ_G，ＳＷ_Bによって構成され、３つのセレクタ回路を単位として繰り返して配列されている。

そして、３つのセレクタ回路６１，６２，６３の各３つのスイッチＳＷ_R，ＳＷ_G，ＳＷ_Bに対して、３つの端子７１_R，７１_G，７１_Bを介して時系列の信号ＳＩＧ_(1R,2R,3R) ，ＳＩＧ_(1G,2G,3G) ，ＳＩＧ_(1B,2B,3B)が入力される。同様に、次の組の３つのセレクタ回路６４（６５，６６）の各３つのスイッチＳＷ_R，ＳＷ_G，ＳＷ_Bに対して、次の３つの端子７２_R，７２_G，７２_Bを介して時系列の信号ＳＩＧ_(4R,5R,6R) ，ＳＩＧ_(4G,5G,6G) ，ＳＩＧ_(4B,5B,6B)が入力される。

また、セレクタ回路６１，６２，６３，・・・には、３つのセレクタ回路を単位として３つの選択信号ＳＥＬ₁，ＳＥＬ₂，ＳＥＬ₃が端子７３_-1，７３_-2，７３_-3を介して与えられる。これらの選択信号ＳＥＬ₁，ＳＥＬ₂，ＳＥＬ₃は、３つを組とするセレクタ回路６１，６２，６３，・・・の３つのスイッチＳＷ_R，ＳＷ_G，ＳＷ_BをＯＮ／ＯＦＦ制御する。

図９は、セレクタ駆動方式の動作タイミングを示すタイミングチャートである。図９には、垂直走査信号Ｖ_scan、３つの選択信号ＳＥＬ₁，ＳＥＬ₂，ＳＥＬ₃、及び、時系列の信号ＳＩＧ_(1R,2R,3R) ，ＳＩＧ_(1G,2G,3G) ，ＳＩＧ_(1B,2B,3B) ，・・・のタイミング関係を示している。このタイミングチャートから明らかなように、時系列の信号ＳＩＧ_(1R,2R,3R) ，ＳＩＧ_(1G,2G,3G) ，ＳＩＧ_(1B,2B,3B) ，・・・が、セレクタ回路６１，６２，６３，・・・によって時間分割的に３本を単位とする信号線３３に対して書き込まれる。

［１−５．２つの信号線が隣接する場合の不具合について］
先述したように、例えば、ミラー型レイアウト構造を採ると、隣接する画素列に属する画素回路に接続される２つの信号線が隣接して配線されるレイアウト構造となる場合がある。このように、２つの信号線が隣接して配線されるレイアウト構造に対して、セレクタ駆動方式を適用する際に、隣接する２つの信号線に対する表示信号の書込みのタイミングが異なると、不具合が生じる場合がある。具体的には、先に信号線に書き込まれた表示信号が、後に信号線に書き込まれる表示信号の影響を受けるため、正確な表示信号を書き込むことができないことになる。この不具合について、以下に具体的に説明する。

図１０は、２つの信号線が隣接して配線されるレイアウト構造の一例を示す回路図であり、図中、図８と同等部位には同一符号を付して示している。

図１０に示す５行１２列の画素配列において、２列目、３列目の画素列間で信号線３３_-2と信号線３３_-3が隣接し、４列目、５列目の画素列間で信号線３３_-4と信号線３３_-5が隣接している。同様に、６列目、７列目の画素列間で信号線３３_-6と信号線３３_-7が隣接し、８列目、９列目の画素列間で信号線３３_-8と信号線３３_-9が隣接し、１０列目、１１列目の画素列間で信号線３３_-10と信号線３３_-11が隣接している。

このように、２つの信号線が隣接すると、図１１に示すように、隣接する２つの信号線３３_-2，３３_-3間、信号線３３_-4，３３_-5間、信号線３３_-6，３３_-7間、信号線３３_-8，３３_-9間、及び、信号線３３_-10，３３_-11間に寄生容量Ｃ_pが形成される。そして、寄生容量Ｃ_pが形成された状態において、先述したセレクタ駆動方式の場合と同様の動作タイミングでセレクタ回路６１，６２，６３，・・・の駆動が行われるものとする。

このときの動作タイミングを図１２に示す。図１２の動作タイミングは、基本的に、図９の動作タイミングと同等である。そのため、配線間に寄生容量Ｃ_pが形成された状態にある２つの信号線に対する、セレクタ回路６１，６２，６３，・・・の選択タイミングが同じであれば、正確な表示信号を書き込むことが可能である。例えば、２つの信号線３３_-2，３３_-3に対するセレクタ回路６１の選択タイミングが同じであるため、正確な表示信号ＳＩＧ_1G，ＳＩＧ_1Bを書き込むことができる。

一方、配線間に寄生容量Ｃ_pが形成された状態にある２つの信号線に対する、セレクタ回路６１，６２，６３，・・・の選択タイミングが異なれば、正確な表示信号を書き込むことができない。例えば、２つの信号線３３_-6，３３_-7に対するセレクタ回路６２，６３の選択タイミングが異なるため、図１２のタイミングチャートから明らかなように、正確な表示信号ＳＩＧ_2B，ＳＩＧ_3Rを書き込むことができない。

具体的には、信号線３３_-6に表示信号ＳＩＧ_2Bを書き込み、当該表示信号ＳＩＧ_2Bを信号線３３_-6に保持した後、信号線３３_-7に表示信号ＳＩＧ_3Rを書き込むときに、寄生容量Ｃ_pによるカップリングのために、先に書き込んだ表示信号ＳＩＧ_2Bが変動してしまう。表示信号ＳＩＧ_3Rの書込み時の表示信号ＳＩＧ_2Bの電圧変動量をΔＳＩＧ_2Bとすると、当該電圧変動量ΔＳＩＧ_2Bは、次式（３）で与えられる。
ΔＳＩＧ_2B＝Ｃ_6-7／Ｃ₆・ΔＳＩＧ_3R ……（３）
ここで、Ｃ_6-7は２つの信号線３３_-6，３３_-7の寄生容量Ｃ_pの容量値、Ｃ₆は信号線３３_-6の容量値、ΔＳＩＧ_3Rは表示信号ＳＩＧ_3Rの書込み時の当該表示信号ＳＩＧ_3Rの電圧変動量である。

図１２のタイミングチャートに示すように、表示信号ＳＩＧ_2B，ＳＩＧ_4B，ＳＩＧ_7Rに関して、本来破線で示す信号波形であるべきところが、寄生容量Ｃ_pによるカップリングの影響を受けて、実線で示す信号波形のように電圧の変動が発生する。図１２のタイミングチャートにおいて、○印で示したポイントが、垂直走査信号Ｖ_scanがアクティブ状態から非アクティブ状態に遷移する瞬間、即ち、書き込んだ表示信号のホールドポイントである。従って、寄生容量Ｃ_pのカップリングによる電圧変動が生じた状態のまま、書き込んだ表示信号がホールドされることになる。

このように、隣接する２つの信号線間に寄生容量Ｃ_pが存在していると、当該２つの信号線に対するセレクタ回路６１，６２，６３，・・・の選択タイミングが異なると不具合が生じる。具体的には、上述したように、先に信号線に書き込まれた表示信号が、後に信号線に書き込まれる表示信号の影響を受けるため、正確な表示信号を書き込むことができない。そして、正確な表示信号を信号線に書き込めないと、表示画像の画質の劣化を招くことになる。

かかる不具合を解消するための、即ち、隣接する２つの画素列に属する各信号線に対する表示信号の書込みのタイミングが異なっても、正確な表示信号の書込みを可能にするための具体的な実施形態について、以下に、第１実施形態として説明する。

＜２．第１実施形態＞
上述したミラー型レイアウト構造やセレクタ駆動方式については、有機ＥＬ表示装置や液晶表示装置等の平面型表示装置において適宜採用することができる。但し、以下に説明する本発明の各実施形態に係る有機ＥＬ表示装置においては、セレクタ駆動方式の採用は必須であるが、ミラー型レイアウト構造の採用に関しては任意である。

そして、本発明の第１実施形態では、セレクタ駆動方式を採用する有機ＥＬ表示装置において、信号線３３_-1〜３３_-nをレイアウトするに当たって、隣接する２つの画素列に属する画素回路にそれぞれ接続される２つの信号線のレイアウト方法（レイアウト構造）を特徴とする。

具体的には、隣接する２つの画素列に属する画素回路にそれぞれ接続される２つの信号線の組み合わせにおいて、セレクタ回路によって異なるタイミングで表示信号が分配される組み合わせについては２つの信号線を隣接しないように配線する（第１の配線領域）。また、セレクタ回路によって同一のタイミングで表示信号が分配される組み合わせについては２つの信号線を隣接して配線する（第２の配線領域）。そして、画素アレイ部３０がこれら第１，第２の配線領域を少なくとも一部に有する。

セレクタ回路６１，６２，６３，・・・によって異なるタイミングで表示信号が分配される組み合わせについては、２つの信号線が隣接していないことで、当該２つの信号線間には寄生容量Ｃ_pが存在しない。従って、２つの信号線に対して異なるタイミングで表示信号が書き込まれても、先に信号線に書き込まれた表示信号が、寄生容量Ｃ_pによるカップリングより、後に信号線に書き込まれる表示信号の影響を受けることはない。

また、セレクタ回路６１，６２，６３，・・・によって同一のタイミングで表示信号が分配される組み合わせについては、２つの信号線が隣接していることで、当該２つの信号線間には寄生容量Ｃ_pが存在することになる。しかし、寄生容量Ｃ_pが存在していても、２つの信号線に対して表示信号が同一のタイミングで書き込まれるため、共に相手方の表示信号の影響を受けることはない。従って、２つの信号線の組み合わせのいずれの場合においても、信号線に対する正確な表示信号の書込みが可能になる。

上述したように、隣接する２つの画素列に属する各信号線に対する、表示信号の書込みのタイミングが異なっても、正確な表示信号を信号線に書き込むことができる。従って、隣接する信号線間にシールド線を配線する構造を採らなくても、従来技術のような、寄生容量Ｃ_pのカップリングの影響による画質劣化を抑えることができるため、高画質の表示画像を得ることができる。

尚、隣接する２つの画素列に属する画素回路にそれぞれ接続される２つの信号線が、画素列間において隣接するレイアウト構造としては、例えば、先述したミラー型レイアウト構造が挙げられるが、本実施形態は、ミラー型レイアウト構造への適用に限られるものではない。すなわち、本実施形態は、画素列間において２つの信号線が隣接するレイアウト構造全般に対して適用可能である。以下に、第１実施形態の具体的な実施例について説明する。

［２−１．実施例１］
図１３は、実施例１に係る画素アレイ部のレイアウト構造を示す回路図であり、図中、図１０と同等部位には同一符号を付して示している。ここでは、図面の簡略化のために、５行１２列の画素配列として示している。また、ＲＧＢの３つの副画素に対応して時分割数ｘをｘ＝３としている。

また、セレクタ回路６１，６２，６３，・・・による信号のセレクト方式としては、３画素を組として１つの色の副画素に対して時間分割的に信号を書き込む第１のセレクト方式を採る場合を例に挙げて示している。第１のセレクト方式では、最初の組のセレクタ回路６１，６２，６３には、外部のドライバＩＣから端子７１_R，７１_G，７１_Bを介して各色の時系列の信号が表示信号として入力される。

具体的には、端子７１Ｒを介してＲの時系列の信号ＳＩＧ_1R，ＳＩＧ_2R，ＳＩＧ_3Rが、端子７１Ｇを介してＧの時系列の信号ＳＩＧ_1G，ＳＩＧ_2G，ＳＩＧ_3Gが、端子７１Ｂを介してＢの時系列の信号ＳＩＧ_1B，ＳＩＧ_2B，ＳＩＧ_3Bがセレクタ回路６１，６２，６３に入力される。次の組以降のセレクタ回路６４，・・・についても、最初の組のセレクタ回路６１，６２，６３と同様に時系列の信号が入力される。

これにより、第１のセレクト方式を採るセレクタ駆動方式では、１つの画素を構成するＲＧＢの副画素には、選択信号ＳＥＬ₁，ＳＥＬ₂，ＳＥＬ₃による制御の下に、セレクタ回路６１，６２，６３の各々により同一のタイミングで表示信号が書き込まれる。また、組となる３つの画素には、選択信号ＳＥＬ₁，ＳＥＬ₂，ＳＥＬ₃によってセレクタ回路６１，６２，６３が順に駆動されることにより、異なるタイミングで制御信号が書き込まれる。

図１３に示す５行１２列の画素配列において、１列目の画素列に属する画素回路と２列目の画素列に属する画素回路、３列目の画素列に属する画素回路と４列目の画素列に属する画素回路がそれぞれ対の関係となっている。また、４列目の画素列に属する画素回路と５列目の画素列に属する画素回路、６列目の画素列に属する画素回路と７列目の画素列に属する画素回路がそれぞれ対の関係となっている。更に、７列目の画素列に属する画素回路と８列目の画素列に属する画素回路、９列目の画素列に属する画素回路と１０列目の画素列に属する画素回路、１０列目の画素列に属する画素回路と１１列目の画素列に属する画素回路がそれぞれ対の関係となっている。

このレイアウト構造においては、１列目の画素列に属する画素回路に接続される信号線３３_-1と、２列目の画素列に属する画素回路に接続される信号線３３_-2とが隣接する。また、４列目の画素列に属する画素回路に接続される信号線３３_-4と、５列目の画素列に属する画素回路に接続される信号線３３_-5とが隣接する。また、７列目の画素列に属する画素回路に接続される信号線３３_-7と、８列目の画素列に属する画素回路に接続される信号線３３_-8とが隣接する。更に、１０列目の画素列に属する画素回路に接続される信号線３３_-10と、１１列目の画素列に属する画素回路に接続される信号線３３_-11とが隣接する。

以上から明らかなように、セレクタ回路によって表示信号が同一のタイミングで与えられる画素列の組み合わせにおいては、当該組の各画素列に属する信号線は、信号線同士が隣接するように配線されている。また、セレクタ回路によって表示信号が異なるタイミングが与えられる画素列間においては、当該画素列に属する信号線は、信号線同士が隣接しないように配線されている。

換言すれば、隣接する２つの画素列に属する画素回路にそれぞれ接続される２つの信号線の組み合わせにおいて、セレクタ回路によって異なるタイミングで表示信号が分配される組み合わせについては２つの信号線が隣接しないように配線されている（第１の配線領域）。図１３のミラー型レイアウト構造では、３行目の信号線３３_-3と４行目の信号線３３_-4、６行目の信号線３３_-6と７行目の信号線３３_-7、９行目の信号線３３_-9と１０行目の信号線３３_-10が第１の配線領域に相当する。

また、セレクタ回路によって同一のタイミングで表示信号が分配される組み合わせについては２つの信号線が隣接して配線されている（第２の配線領域）。図１３のレイアウト構造では、１行目の信号線３３_-1と２行目の信号線３３_-2、４行目の信号線３３_-4と５行目の信号線３３_-5、７行目の信号線３３_-7と８行目の信号線３３_-8、１０行目の信号線３３_-10と１１行目の信号線３３_-11が第２の配線領域に相当する。

ここで、画素アレイ部３０のレイアウト構造において、全ての画素列が第１の配線領域を含む一対の画素列と、第２の配線領域を含む一対の画素列とから構成されている訳ではない。すなわち、単独の画素列も一部に存在する。従って、画素アレイ部３０は、第１の配線領域と第２の配線領域を全画素領域に亘って有するのではなく、少なくとも一部に有するレイアウト構造となる。

上記構成の実施例１に係るレイアウト構造において、信号線が隣接すると、当該隣接する信号線間には寄生容量Ｃ_pが形成される。具体的には、図１４に示すように、隣接する信号線３３_-1，３３_-2間、隣接する信号線３３_-4，３３_-5間、隣接する信号線３３_-7，３３_-8間、及び、隣接する信号線３３_-10，３３_-11間にそれぞれ寄生容量Ｃ_pが形成される。そして、寄生容量Ｃ_Pが形成された状態において、先述したセレクタ駆動方式の場合と同様の動作タイミングでセレクタ回路６１，６２，６３，・・・の駆動が行われるものとする。

このときの動作タイミングを図１５に示す。ここで、セレクタ回路６１，６２，６３，・・・によって異なるタイミングで表示信号が分配される画素列の組み合わせ、具体的には、信号ＳＩＧ_1Bと信号ＳＩＧ_2R、信号ＳＩＧ_2Bと信号ＳＩＧ_3R、信号ＳＩＧ_3Bと信号ＳＩＧ_4Rが書き込まれる２つの画素列の組み合わせを考える。この画素列の組み合わせにおいては、２つの画素列に属する２つの信号線が隣接していないことから、当該２つの信号線間には寄生容量Ｃ_pが存在しない。従って、２つの信号線に対して異なるタイミングで表示信号が書き込まれても、先に信号線に書き込まれた表示信号が、寄生容量Ｃ_pによるカップリングにより、後に信号線に書き込まれる表示信号の影響を受けることはない。

次に、セレクタ回路６１，６２，６３，・・・によって同一のタイミングで表示信号が分配される画素列の組み合わせ、具体的には、信号ＳＩＧ_1Rと信号ＳＩＧ_1G、信号ＳＩＧ_2Rと信号ＳＩＧ_2G、信号ＳＩＧ_3Rと信号ＳＩＧ_3Gが書き込まれる２つの画素列の組み合わせを考える。この画素列の組み合わせにおいては、２つの画素列に属する２つの信号線が隣接していることで、当該２つの信号線間には寄生容量Ｃ_pが存在する。しかし、寄生容量Ｃ_pが存在していても、２つの信号線に対して表示信号が同一のタイミングで書き込まれるため、共に相手方の表示信号の影響を受けることはない。

上述したように、隣接する画素列に属する２つの信号線に対する、表示信号の書込みタイミングが異なっても、当該２つの信号線が隣接していないことで、正確な表示信号を書き込むことができる。すなわち、２つの信号線が隣接していないことで、当該２つの信号線間に寄生容量Ｃ_Pが存在しないため、寄生容量Ｃ_pのカップリングによる画質劣化を抑えることができる。これにより、信号線の各々に対する正確な表示信号の書込みによって高画質な表示装置を提供できる。

尚、実施例１では、セレクタ駆動方式における時分割数ｘを、ＲＧＢの３つの副画素に対応してｘ＝３としているが、ｘ＝３に限られるものではなく、時分割数ｘについては２以上であればその分割数は問わない。以下の実施例においても同様とする。

また、実施例１では、Ｒの画素列に属する信号線と、Ｇの画素列に属する信号線とが隣接するレイアウト構造を例に挙げたが、図１６に示すように、Ｇの画素列に属する信号線と、Ｂの画素列に属する信号線とが隣接するレイアウト構造であってもよい。図１６に示すレイアウト構造を採る場合の動作タイミングを図１７に示す。

更に、実施例１が適用の対象とするレイアウト構造は、隣接する画素列に属する２つの信号線が、画素列間において隣接するレイアウト構造であればよく、ミラー型レイアウト構造であるか否かは問わない。すなわち、ミラー型レイアウト構造でなくても、隣接する画素列に属する２つの信号線が、画素列間において隣接するレイアウト構造であれば、上記実施例１の場合と同様の作用効果を得ることができる。

［２−２．実施例２］
図１８は、実施例２に係る画素アレイ部のレイアウト構造を示す回路図であり、図中、図１３と同等部位には同一符号を付して示している。ここでも、図面の簡略化のために、５行１２列の画素配列として示している。また、ＲＧＢの３つの副画素に対応して時分割数ｘをｘ＝３としている。更に、セレクタ回路６１，６２，６３，・・・による信号のセレクト方式として、３画素を組として１つの色の副画素に対して時間分割的に信号を書き込む第１のセレクト方式を採る場合を例に挙げて示している。

実施例１に係るレイアウト構造では、画素回路の各々が同じレイアウト形状を有しているか否かは問わないのに対して、実施例２に係るレイアウト構造では、画素回路の各々が基本的に同じレイアウト形状を有していることを前提としている。そして、隣接する２つの画素列に属する画素回路が、図７に示すように、画素配列の列方向の軸Ｙに関しておおむね対称なミラー型レイアウト構造、もしくは、行方向に平行移動したレイアウト構造となっている。

具体的には、図１８において、１列目の画素列に属する画素回路と２列目の画素列に属する画素回路とが、３列目の画素列に属する画素回路と４列目の画素列に属する画素回路とがミラー型レイアウト構造となっている。また、４列目の画素列に属する画素回路と５列目の画素列に属する画素回路とが、６列目の画素列に属する画素回路と７列目の画素列に属する画素回路とがミラー型レイアウト構造となっている。

更に、７列目の画素列に属する画素回路と８列目の画素列に属する画素回路とが、９列目の画素列に属する画素回路と１０列目の画素列に属する画素回路とが、１０列目の画素列に属する画素回路と１１列目の画素列に属する画素回路とがミラー型レイアウト構造となっている。

また、図１８に示す５行１２列の画素配列において、１画素を構成するＲＧＢの３つの副画素の各画素列を単位として、隣接するＲ，Ｇの画素列に属する画素回路が、１画素ピッチずつ画素配列の行方向に平行移動したレイアウト構造となっている。

上記のミラー型レイアウト構造においては、１列目の画素列に属する画素回路に接続される信号線３３_-1と、２列目の画素列に属する画素回路に接続される信号線３３_-2とが隣接する。また、４列目の画素列に属する画素回路に接続される信号線３３_-4と、５列目の画素列に属する画素回路に接続される信号線３３_-5とが隣接する。また、７列目の画素列に属する画素回路に接続される信号線３３_-7と、８列目の画素列に属する画素回路に接続される信号線３３_-8とが隣接する。更に、１０列目の画素列に属する画素回路に接続される信号線３３_-10と、１１列目の画素列に属する画素回路に接続される信号線３３_-11とが隣接する。

以上から明らかなように、セレクタ回路によって表示信号が同一のタイミングが与えられる画素列の組み合わせにおいては、当該組の各画素列に属する信号線は、ミラー型レイアウト構造に伴って信号線同士が隣接するように配線されている。また、セレクタ回路によって表示信号が異なるタイミングが与えられる画素列間においては、当該画素列に属する信号線は、信号線同士が隣接しないように配線されている。

換言すれば、隣接する２つの画素列に属する画素回路にそれぞれ接続される２つの信号線の組み合わせにおいて、セレクタ回路によって異なるタイミングで表示信号が分配される組み合わせについては２つの信号線が隣接しないように配線されている（第１の配線領域）。図１３のミラー型レイアウト構造では、３行目の信号線３３_-3と４行目の信号線３３_-4、６行目の信号線３３_-6と７行目の信号線３３_-7、９行目の信号線３３_-9と１０行目の信号線３３_-10が第１の配線領域に相当する。

また、セレクタ回路によって同一のタイミングで表示信号が分配される組み合わせについては２つの信号線が隣接して配線されている（第２の配線領域）。図１３のミラー型レイアウト構造では、１行目の信号線３３_-1と２行目の信号線３３_-2、４行目の信号線３３_-4と５行目の信号線３３_-5、７行目の信号線３３_-7と８行目の信号線３３_-8、１０行目の信号線３３_-10と１１行目の信号線３３_-11が第２の配線領域に相当する。

ここで、画素アレイ部３０のレイアウト構造において、全ての画素列が第１の配線領域を含む一対の画素列と、第２の配線領域を含む一対の画素列とから構成されている訳ではない。すなわち、単独の画素列も一部に存在する。従って、画素アレイ部３０は、第１の配線領域と第２の配線領域を全画素領域に亘って有する訳ではなく、少なくとも一部に有するレイアウト構造となる。

上記構成の実施例２に係るミラー型レイアウト構造においても、隣接する信号線間には寄生容量Ｃ_pが形成される。そして、寄生容量Ｃ_Pが形成された状態において、先述したセレクタ駆動方式の場合と同様の動作タイミングでセレクタ回路６１，６２，６３，・・・の駆動が行われるものとする。

上述したように、ミラー型レイアウト構造とセレクタ駆動方式とを併用する場合、隣接する画素列に属する２つの信号線に対する、表示信号の書込みタイミングが異なっても、当該２つの信号線が隣接していないことで、正確な表示信号を書き込むことができる。すなわち、２つの信号線が隣接していないことで、当該２つの信号線間に寄生容量Ｃ_Pが存在しないため、寄生容量Ｃ_pのカップリングによる画質劣化を抑えることができる。

これにより、ミラー型レイアウト構造による画素アレイ部３０の効率的なレイアウトによって高歩留まり、高精細な表示装置を実現できるとともに、信号線の各々に対する正確な表示信号の書込みによって高画質な表示装置を提供できる。前にも述べたように、ミラー型レイアウト構造による作用効果の１つとして、列方向に沿って電源線を配線して当該電源線を２列の画素回路間で共有することが挙げられる。

２列の画素回路間で共有する電源線としては、一例として、閾値補正のための基準電圧Ｖ_ofsを伝送する電源線を挙げることができる。図２に示す画素回路２０では、信号線３３から書込みトランジスタ２３を通して閾値補正のための基準電圧Ｖ_ofsを、駆動トランジスタ２２のゲート電極に書き込む構成を採っている。これに対して、図１９に示すように、画素回路２０にスイッチングトランジスタ２５を追加し、信号線３３からではなく、列方向に沿って配線された電源線３５からスイッチングトランジスタ２５によって画素内に取り込む画素構成を採る。

そして、図２０に示すように、間に信号線３３が配線されていない２つの画素列間に列方向に沿って電源線３５を配線し、当該電源線３５を２つの画素列に属する画素回路間において共有するようにする。図２０の例では、３列目と４列目の２つの画素列に属する画素回路間、６列目と７列目の２つの画素列に属する画素回路間、及び、９列目と１０列目の２つの画素列に属する画素回路間において、閾値補正のための基準電圧Ｖ_ofsを伝送する電源線３５を共有するレイアウト構造となっている。

［２−３．実施例３］
図２１は、実施例３に係る画素アレイ部のレイアウト構造を示す回路図であり、図中、図１３と同等部位には同一符号を付して示している。ここでも、図面の簡略化のために、５行１２列の画素配列として示している。また、ＲＧＢの３つの副画素に対応して時分割数ｘをｘ＝３としている。更に、セレクタ回路６１，６２，６３，・・・による信号のセレクト方式として、３画素を組として１つの色の副画素に対して時間分割的に信号を書き込む第１のセレクト方式を採る場合を例に挙げて示している。

実施例２に係るレイアウト構造では、画素回路の各々が基本的に同じレイアウト形状を有していることを前提としている。図２１において、画素中の「Ｆの文字」と、「Ｆの反転文字」とは、画素回路の各々が基本的に同じレイアウト形状を有し、かつ、ミラー型レイアウト構造の関係にあることを表している。しかし、有機ＥＬ表示装置等では、ＲＧＢの有機ＥＬ素子の発光効率の違いや、ホワイトバランスなどによってＲＧＢの副画素で、異なる画素定数をもつ、即ち、ＲＧＢの画素回路で異なるレイアウト形状を有する場合がある。

ここで、ＲＧＢの画素サイズについて考察する。有機ＥＬ素子の輝度が半減する寿命（以下、単に「寿命」と記述する）によって画素サイズを変更する場合がある。有機ＥＬ素子は、単位面積当たりの輝度が高い程、言い換えると、単位面積当たりに流れる電流が大きい程、寿命が短くなる。従って、表示パネルとしての発光輝度が一定であっても、発光エリアのサイズが大きくなる程寿命が長くなる。

このため、ＲＧＢの有機ＥＬ素子のうち寿命の短い色の画素サイズを大きく設計することにより、表示パネルとしての寿命を、ＲＧＢの有機ＥＬ素子の全てが同一サイズの画素に設計する場合に比較して長くすることができる。有機ＥＬ表示装置では、一般的に、Ｂ（青）の画素サイズを大きくすることが多い。

また、ＲＧＢの画素サイズの別の決定要因として、画素回路のトランジスタや容量のサイズに依存する場合もある。例えば、先述した移動度補正機能を持つ画素回路において、移動度補正時間をｔとするとき、駆動トランジスタ２２に流れる電流Ｉ_dsは、次式（４）で表わされる。
Ｉ_ds＝(β/2)・｛1／(1/Ｖ_sig)・(β/2)・(ｔ／Ｃ)｝² ……（４）
ここに、βは移動度μを含む係数（＝μ・（Ｗ／Ｌ）・Ｃｏｘ）であり、Ｃは移動度補正を行うときに放電されるノードの容量値、例えば、保持容量２４と有機ＥＬ素子２１の容量成分との合成容量値である。

ここで、発光効率や白色度設定によって、ＲＧＢで電流Ｉ_dsが異なる。もし、電流Ｉ_dsが大きくなり、かつ、移動度補正時間ｔを一定（ＲＧＢで補正時間は同一となるため一定とする必要がある）と設定する場合、次のような倍率にすることが、電流Ｉ_dsが異なっても、ＲＧＢで等価な動作をさせることが可能となる。
Ｉ_ds ： ｎ倍
β ： ｎ倍
Ｃ ： ｎ倍
ｔ ： １倍
Ｖ_sig ： １倍

また、ＲＧＢで完全に同一（等価）な動作をさせることができなくても、電流Ｉ_dsが大きくなると、設計上、移動度補正を行うときに放電されるノードの容量値Ｃを大きくすることが好ましい。当該容量値Ｃを大きくするということは保持容量２４、または、当該保持容量２４を補助する容量のサイズを大きくするということである。有機ＥＬ表示装置では、一般的に、Ｂの有機ＥＬ素子の発光効率が低いことが多く、このため、Ｂの副画素の画素サイズを大きく設計することが多い。

ＲＧＢの副画素で異なる画素定数をもつ、即ち、異なるレイアウト形状を有する場合、実施例２に係るレイアウト構造と異なり、隣接する２つの画素列に属する画素回路が必ずしもミラー型レイアウト構造とならない。この場合、図２１に示すように、画素回路は、当該画素回路に接続される信号線からみて、右側にレイアウトされるか、もしくは、左側にレイアウトされることが好ましい。右側にレイアウトするか、左側にレイアウトするかは、画素サイズ等に基づいて適宜選定される。図２１に示す例では、Ｂの副画素の画素サイズが一番大きく、Ｒの副画素の画素サイズが一番小さく設計されている。

画素回路を信号線の右側にレイアウトするか、左側にレイアウトするかを、画素サイズ等に基づいて適宜設定することで、例えば図２１に示すように、隣接する２つの画素列に属する２つの信号線が、画素列間において隣接するレイアウト構造となる。ここで、画素回路を信号線の右側にレイアウトするか、左側にレイアウトするかということは、換言すれば、信号線を画素回路の左側にレイアウトするか、右側にレイアウトするかということである。

上述したように、ＲＧＢの副画素で異なるレイアウト形状を有する有機ＥＬ表示装置において、隣接する２つの画素列に属する２つの信号線が、画素列間において隣接するレイアウト構造を採ることで、ミラー型レイアウト構造の場合と同様の作用効果を得ることができる。

すなわち、画素アレイ部３０の効率的なレイアウトを図ることができる。具体的には、隣接する２列の画素回路間に、列方向に沿って電源線を配線して当該電源線を２列の画素回路間で共有したり、２列の画素回路間でコンタクトホールを共有したり、配線の引き込みラインを途中まで共用したりすることができる。また、レイアウトの自由度が上がるとともに、レイアウトの密度を下げることができるために高歩留り化を図ることができる。

そして、実施例１や実施例２の場合と同様に、隣接する２つの画素列に属する画素回路にそれぞれ接続される２つの信号線の組み合わせにおいて、異なるタイミングで表示信号が分配される組み合わせについては２つの信号線を隣接しないように配線する。また、同一のタイミングで表示信号が分配される組み合わせについては２つの信号線を隣接して配線する。

異なるタイミングで表示信号が分配される組み合わせについては、２つの信号線が隣接していないことで、当該２つの信号線間には寄生容量Ｃ_pが存在しない。従って、２つの信号線に対して異なるタイミングで表示信号が書き込まれても、寄生容量Ｃ_pによるカップリングにより、先に信号線に書き込まれた表示信号が、後に信号線に書き込まれる表示信号の影響を受けることはない。

また、同一のタイミングで表示信号が分配される組み合わせについては、２つの信号線が隣接していることで、当該２つの信号線間には寄生容量Ｃ_pが存在することになる。しかし、寄生容量Ｃ_pが存在していても、２つの信号線に対して表示信号が同一のタイミングで書き込まれるため、共に相手方の表示信号の影響を受けることはない。

従って、２つの信号線の組み合わせのいずれの場合にも、信号線に対する正確な表示信号の書込みが可能になる。これにより、従来技術のように、隣接する信号線間にシールド線を配線する構造を採らなくても、寄生容量Ｃ_pのカップリングの影響による画質劣化を抑えることができるため、高画質の表示画像を得ることができる。

（実施例２及び実施例３の変形例）
実施例２及び実施例３では、画素回路が信号線から見て（信号線が画素回路から見て）一方側に位置するレイアウト構造となっていた。しかし、必ずしも、相対的に一方側に位置するレイアウト構造でなくてもよい。例えば、一部の画素回路の真ん中を信号線が横切るようなレイアウト構造であってもよい。

隣接する２つの画素列に属する画素回路にそれぞれ接続される２つの信号線の組み合わせにおいて、セレクタ回路によって異なるタイミングで表示信号が分配される組み合わせについては２つの信号線を隣接しないように配線する。また、セレクタ回路によって同一のタイミングで表示信号が分配される組み合わせについては２つの信号線を隣接して配線する。

基本的に、上記のレイアウト構造とすることで、隣接する２つの画素列に属する各信号線に対する、表示信号の書込みのタイミングが異なっても、正確な表示信号を信号線に書き込むことができる。従って、従来技術のように、隣接する信号線間にシールド線を配線する構造を採らなくても、寄生容量Ｃ_pのカップリングの影響による画質劣化を抑えることができる。

［２−４．第２のセレクト方式について］
実施例１乃至実施例３では、１画素がＲＧＢの副画素から成るとき、３画素を組として１つの色の副画素に対して時間分割的に信号を書き込む第１のセレクト方式を採用している。ここでは、１画素のＲＧＢの副画素に対して時間分割的に書込みを行う第２のセレクト方式について説明する。

図２２は、第２のセレクト方式の場合の画素アレイ部のレイアウト構造を示す回路図である。画素アレイ部３０のレイアウト構造については、図１０に示すレイアウト構造の場合と同様である。

すなわち、図２２に示す５行１２列の画素配列において、２列目、３列目の画素列間で信号線３３_-2と信号線３３_-3が隣接し、４列目、５列目の画素列間で信号線３３_-4と信号線３３_-5が隣接している。同様に、６列目、７列目の画素列間で信号線３３_-6と信号線３３_-7が隣接し、８列目、９列目の画素列間で信号線３３_-8と信号線３３_-9が隣接し、１０列目、１１列目の画素列間で信号線３３_-10と信号線３３_-11が隣接している。

このように、２つの信号線が隣接すると、隣接する２つの信号線３３_-2，３３_-3間、信号線３３_-4，３３_-5間、信号線３３_-6，３３_-7間、信号線３３_-8，３３_-9間、及び、信号線３３_-10，３３_-11間に寄生容量Ｃ_pが形成される。そして、寄生容量Ｃ_pが形成された状態において、１画素のＲＧＢの副画素に対して、セレクタ回路６５，６６，６７，６８によって時間分割的に表示信号を書き込む駆動が行われるものとする。

このときの動作タイミングを図２３に示す。セレクタ回路６５には、端子７４_-1を介して時系列の信号ＳＩＧ_1R, ＳＩＧ_1G, ＳＩＧ_1Bが入力される。セレクタ回路６６には、端子７４_-2を介して時系列の信号ＳＩＧ_2R, ＳＩＧ_2G, ＳＩＧ_2Bが入力される。セレクタ回路６７には、端子７４_-3を介して時系列の信号ＳＩＧ_3R, ＳＩＧ_3G, ＳＩＧ_3Bが入力される。セレクタ回路６８には、端子７４_-4を介して時系列の信号ＳＩＧ_4R, ＳＩＧ_4G, ＳＩＧ_4Bが入力される。そして、セレクタ回路６５，６６，６７，６８はいずれも、１画素のＲＧＢの副画素に対して、例えばＲ→Ｇ→Ｂの順番で時間分割的に書込みを行う。

ここで、画素列間において隣接する信号線３３_-2と信号線３３_-3、信号線３３_-4と信号線３３_-5、信号線３３_-6と信号線３３_-7、信号線３３_-8と信号線３３_-9、信号線３３_-10と信号線３３_-11には、異なるタイミングで信号が書き込まれる。このように、寄生容量Ｃ_pが形成された状態にある２つの信号線に対する、セレクタ回路６５，６６，６７，６８による信号の書込みタイミングが異なれば、正確な表示信号を書き込むことができない。具体的には、先に信号線に書き込まれた表示信号が、寄生容量Ｃ_pによるカップリングにより、後に信号線に書き込まれる表示信号の影響を受けるため、正確な表示信号を書き込むことができない。

図２３のタイミングチャートに示すように、表示信号ＳＩＧ_1G，ＳＩＧ_2R，ＳＩＧ_3R，ＳＩＧ_3G，ＳＩＧ_4Rに関して、本来、破線で示す信号波形であるべきところが、寄生容量Ｃ_pによるカップリングの影響を受けて、実線で示す信号波形のように電圧の変動が発生する。図２３のタイミングチャートにおいて、○印で示したポイントが、垂直走査信号Ｖ_scanがアクティブ状態から非アクティブ状態に遷移する瞬間、即ち、書き込んだ表示信号のホールドポイントである。従って、寄生容量Ｃ_pによるカップリングにより、電圧変動が生じた状態のまま、書き込んだ表示信号がホールドされることになる。

［２−５．実施例４］
図２４は、実施例４に係る画素アレイ部のレイアウト構造を示す回路図であり、図中、図２２と同等部位には同一符号を付して示している。ここでも、図面の簡略化のために、５行１２列の画素配列として示している。また、ＲＧＢの３つの副画素に対応して時分割数ｘをｘ＝３としている。更に、セレクタ回路６５，６６，６７，６８による信号のセレクト方式として、１画素のＲＧＢの副画素に対して時間分割的に書込みを行う第２のセレクト方式を採る場合を例に挙げて示している。

実施例４に係るレイアウト構造においては、ＲＧＢの副画素からなる画素同士（画素列同士）の境界において、Ｂの画素列に属する画素回路に接続される信号線と、Ｒの画素列に属する画素回路に接続される信号線とが隣接している。そして、このレイアウト構造に対して、セレクタ回路６５，６７がＲ→Ｇ→Ｂの順番で信号の書込みを行い、セレクタ回路６６，６８がＢ→Ｇ→Ｒの順番で信号の書込みを行う。

これにより、画素列間において隣接する信号線３３_-2と信号線３３_-3、信号線３３_-4と信号線３３_-5、信号線３３_-6と信号線３３_-7、信号線３３_-8と信号線３３_-9、信号線３３_-10と信号線３３_-11には、同一のタイミングで信号が書き込まれる。従って、隣接する信号線間にシールド線を配線する構造を採らなくても、図２５のタイミングチャートから明らかなように、隣接する信号線に対して正確な表示信号を信号線に書き込むことができるため、寄生容量Ｃ_pのカップリングの影響による画質劣化を抑えることができる。

＜３．セレクタ駆動方式の課題について＞
ところで、セレクタ駆動方式を採用した場合、セレクタ回路の選択順に起因する輝度差が生ずる場合がある。そして、このセレクタ回路の選択順に起因する輝度差が生ずることにより、表示画像に周期的な輝度むらが発生するために画質が悪化する。

有機ＥＬ表示装置では、駆動能力が高く、画素サイズを小さく設計できるという理由から、能動素子であるトランジスタには、ポリシリコンを活性層としたポリシリコンＴＦＴが一般的に用いられる。その反面、ポリシリコンＴＦＴは、特性のばらつきが大きいことも広く知られている。従って、有機ＥＬ表示装置では、基本的な回路動作の説明でも述べたように、閾値補正や移動度補正などの各種の補正動作が行われる。

ここで、例えば、閾値補正動作を伴う場合のセレクタ回路の選択順に起因する輝度差について考えると、閾値補正の終了から信号書込みまでの期間に、セレクタ回路の選択順によって時間差が生じる。そして、閾値補正の終了から信号書込みまでの期間に微小なリーク電流が有機ＥＬ素子２１に流れると、セレクタ回路の選択順、即ち、信号の書込み順によって輝度差が発生する。

移動度補正動作を伴う場合にも同様のことが言える。すなわち、移動度補正は信号書込みと並行して行われる訳であるが、信号書込みの終了から次のフレームの移動度補正までの期間に、セレクタ回路の選択順によって時間差が生じる。そして、信号書込みの終了から次のフレームの移動度補正までの期間に微小なリーク電流が有機ＥＬ素子２１に流れると、セレクタ回路の選択順によって輝度差が発生する。これらのセレクタ回路の選択順に起因する輝度差により、表示画像に周期的な輝度むらが発生する。

液晶表示装置では、直流駆動すると寿命が短くなるため、交流電圧を印加することによって駆動する交流電圧駆動が行われている、即ち、液晶に印加する電圧の極性が、フレーム周期やライン周期等の一定周期で反転する駆動が行われている。従って、液晶表示装置の場合は、セレクタ回路の選択順によって輝度差が発生しても、反転駆動時に輝度差が反転して相殺されるため、平均的な輝度差が緩和することがある。

これに対して、有機ＥＬ表示装置では、画素回路において、信号線に供給される表示信号に応じた直流電流を有機ＥＬ素子２１に流すことによって当該有機ＥＬ素子２１を発光駆動する。これにより、有機ＥＬ表示装置では、入力データ（表示信号）に対して表示輝度が単一方向の関係にある。従って、セレクタ回路の選択順に起因する輝度差が、液晶表示装置に比べて特に発生しやすい。

また、１水平期間中において、複数の信号線に対して時間分割的に表示信号を分配（分割）する前に、一括して、同一信号を書き込む場合に、セレクタ回路によって表示信号を選択して書き込むまでの間に時間差が生じるため、特に輝度差が発生しやすくなる。ここで、複数の信号線に対して時間分割的に表示信号を分配する前に、一括して、同一信号を書き込む場合の例としては、例えば、閾値補正の際にその補正のための基準電圧Ｖ_ofsを、一括して、単一信号として書き込む場合が挙げられる。

更に、画素２０の非選択状態において、１水平期間中に複数の信号線に対して時間分割的に表示信号を分配した後、走査線３１を選択する場合、セレクタ回路による信号線への信号書込みから走査線３１の選択までの間に時間差が生じるため、特に輝度差が発生しやすい。有機ＥＬ表示装置では、上述したように、ＴＦＴの特性ばらつきに起因する輝度むらが問題になりやすく、この特性ばらつきを補正する動作を行うことが一般的である。有機ＥＬ表示装置では、特性ばらつきの補正動作として、信号の書込み時間、即ち、書込みトランジスタ２３の導通期間を制御する動作が行われている。

［セレクタ駆動方式の従来技術］
ところで、前にも述べたように、１つの画素行に対する、セレクタ回路による信号のセレクト方式には、３画素を組として１つの色の副画素に対して時間分割的に信号を書き込む第１のセレクト方式と、１画素のＲＧＢの副画素に対して時間分割的に信号を書き込む第２のセレクト方式がある。ここで、第１、第２のセレクト方式の従来技術について説明する。

（第２のセレクト方式）
先ず、第２のセレクト方式を採用した、画素が単色の場合の表示パネルの構成を図２６に示し、そのタイミングチャートを図２７に示す。また、第２のセレクト方式を採用した、画素がＲＧＢの副画素からなる場合の表示パネルの構成を図２８に示し、そのタイミングチャートを図２９に示す。いずれの場合にも、時分割数ｘをｘ＝３としている。但し、ｘ＝３に限られるものではない。

第２のセレクト方式では、従来、ｘ＝３に対応した選択信号ＳＥＬ₁，ＳＥＬ₂，ＳＥＬ₃による制御の下にセレクタ回路６５，６６，・・・を、各フレームを通して
ＳＥＬ₁→ＳＥＬ₂→ＳＥＬ₃
の選択順で選択していた。このように、セレクタ回路６５，６６，・・・の選択順が各フレームを通して一定だと、「３．セレクタ駆動方式の課題について」において述べた理由から、セレクタ回路６５，６６，・・・の選択順に起因する輝度差が発生する。

特に、画素がＲＧＢの副画素からなる場合は、選択信号ＳＥＬ₁，ＳＥＬ₂，ＳＥＬ₃が、それぞれ、Ｒの副画素，Ｇの副画素、Ｂの副画素の選択になる。従って、セレクタ回路６５，６６，・・・の選択順が一定だと、ＲＧＢの輝度バランスが所定のバランスからずれるという問題がある。

（第１のセレクト方式）
次に、第１のセレクト方式を採用した、画素がＲＧＢの副画素からなる場合の表示パネルの構成を図３０に示し、そのタイミングチャートを図３１に示す。また、第１のセレクト方式を採用した、画素が単色の場合のタイミングチャートを図３２に示す。第１のセレクト方式の場合も、ＲＧＢの３つの副画素に対応して、時分割数ｘをｘ＝３としている。但し、ｘ＝３に限られるものではない。

図３１及び図３２のタイミングチャートにおいて、その駆動タイミングの違いは、前者は、画素行を選択した後、表示信号ｄａｔａを時間分割的に書き込むようにしている。これに対して、後者は、表示信号ｄａｔａを時間分割的に書き込んだ後、画素行を選択してその選択した画素行の各画素に信号を書き込むようにしている点である。いずれの場合にも、ＲＧＢの副画素それぞれに対して、選択信号ＳＥＬ₁，ＳＥＬ₂，ＳＥＬ₃が順番に選択されるため、Ｒ，Ｇ，Ｂの各色に対して周期的な輝度差が発生する。

かかるセレクタ駆動方式の課題を解決するための、即ち、セレクタ回路の選択順に起因する輝度差や輝度バランスのずれを軽減し、高画質で色再現性に優れた表示装置を実現するための具体的な実施形態について、以下に、第２実施形態として説明する。

＜４．第２実施形態＞
本発明の第２実施形態では、セレクタ回路の選択順（分割順序／分配順序）に起因する輝度差や輝度バランスのずれを軽減するために、セレクタ回路の選択順を、一定周期で変化、例えば反転させるようにする。ここで、一定周期とは、フレーム周期、あるいは、ライン周期等を言う。セレクタ回路の選択順を一定周期で変化させることで、周期的な輝度差が発生するものの、当該輝度差が平均化され、セレクタ回路の選択順に起因する輝度差や輝度バランスのずれを軽減できるため、高画質で色再現性に優れた表示装置を実現できる。以下に、第２実施形態の具体的な実施例について説明する。

［４−１．実施例１］
図３３は、第２のセレクト方式を採用した、画素が単色の場合の実施例１に係る駆動タイミングを示すタイミングチャートである。表示パネルの構成については、図２６と同じとする。

実施例１に係る駆動方法では、あるフレームで、
ＳＥＬ₁→ＳＥＬ₂→ＳＥＬ₃
次のフレームで、
ＳＥＬ₃→ＳＥＬ₂→ＳＥＬ₁
という具合に、セレクタ回路６５，６６，・・・の選択順（分配順序）を１フレーム単位（１フレーム周期）を基準として変化、例えば、反転する構成を採る。

このように、セレクタ回路６５，６６，・・・の選択順を１フレーム単位で反転することで、セレクタ回路６５，６６，・・・選択順に起因する輝度差は２フレーム単位で平均化される。従って、実際に視認されるセレクタ回路６５，６６，・・・選択順に起因する輝度差を軽減できる。

このことについて、図３４を用いて説明する。ここでは、選択順が速い方が高輝度になる場合で説明する。従来例の場合は、図３４（Ａ）に示すように、セレクタ回路６５，６６，・・・の選択順に起因して、横方向に周期的な輝度差が発生する。これに対して、実施例１の場合は、図３４（Ｂ）に示すように、１フレームの画像では従来例の場合と同様に横方向に周期的な輝度差が発生するが、当該輝度差が２フレームで平均化されることにより、横方向に周期的な輝度差が軽減することがわかる。

図３４において、左側の図があるフレームを示し、真ん中の図が次のフレームを示し、右側の図がその次のフレームを示している。また、左側の図において、横方向の１，２，３，・・・の数字は、１が一番明るく、２が次に明るく、３が一番暗い表示を表わしている。そして、４，５，６，７，８，９は、１，２，３の繰り返しとなる。

上述したように、実施例１に係る駆動方法によれば、画素が単色の場合の第２のセレクト方式において、セレクタ回路６５，６６，・・・の選択順に起因する輝度差を軽減できるため高画質な表示装置を実現できる。また、セレクタ駆動方式を採用することで、前にも述べた、セレクタ駆動方式に伴う作用効果を得ることができる。具体的には、図１において、表示パネル７０の外部のドライバＩＣから供給される表示信号を信号出力回路５０に入力する入力信号線の数を減らすことができる。これにより、信号出力回路５０の入力数が減少するために、低コストな表示装置を実現できる。また、入力信号線のピッチを狭くすることができるため、高精細な表示装置を実現できる。

尚、セレクタ回路６５，６６，・・・の選択順を反転する周期が遅い場合、各周期間での輝度差が視認される可能性があり、フリッカ、即ち、画面のちらつきとして認識される可能性がある。従って、極力短い周期、例えば、１フレーム周期で反転することが好ましい。但し、１フレーム周期は好ましい例であって、これに限られるものではなく、２フレーム単位以上で選択順を反転する場合でも、選択順を反転しない場合に比べて、輝度差低減の効果を得ることができる。但し、選択順の反転周期が長いと、駆動システムを簡便にできるメリットがある。

本実施例１では、セレクタ回路６５，６６，・・・の選択数、即ち、時分割数ｘを３とした場合を例に挙げて説明したが、ｘ＝３に限られるものではなく、ｘ＝２、もしくは、４以上であっても、ｘ＝３の場合と同様の作用効果を得ることができる。以下に説明する各実施例においても同様とする。

［４−２．実施例２］
図３５は、第２のセレクト方式を採用した、画素がＲＧＢの副画素からなる場合の実施例２に係る駆動タイミングを示すタイミングチャートである。表示パネルの構成については、図２８と同じとする。

画素がＲＧＢの副画素からなる場合の第２のセレクト方式では、選択信号ＳＥＬ₁，ＳＥＬ₂，ＳＥＬ₃がそれぞれ、Ｒの副画素，Ｇの副画素、Ｂの副画素の選択になる。そこで、実施例２に係る駆動方法では、実施例１の場合と同様に、セレクタ回路６５，６６，・・・の選択順をフレーム毎に反転させる構成を採る。これにより、ＲＧＢの輝度バランスのずれを軽減することが可能になる。

上述したように、実施例２に係る駆動方法によれば、画素がＲＧＢの副画素からなる場合の第２のセレクト方式において、ＲＧＢの輝度バランスのずれを軽減できるため、正確な色再現が可能な表示装置を実現できる。また、セレクタ駆動方式を採用することで、実施例１の場合と同様の作用効果を得ることができる。

［４−３．実施例３］
図３６は、第１のセレクト方式を採用した、画素がＲＧＢの副画素からなる場合の実施例３に係る駆動タイミングを示すタイミングチャートである。表示パネルの構成については、図３０と同じとする。

第１のセレクト方式では、ＲＧＢの副画素それぞれに対して、選択信号ＳＥＬ₁，ＳＥＬ₂，ＳＥＬ₃が順番に選択される。そこで、実施例３に係る駆動方法では、選択信号ＳＥＬ₁，ＳＥＬ₂，ＳＥＬ₃の選択順を、実施例１の場合と同様に、フレーム毎に反転させる構成を採る。これにより、選択信号ＳＥＬ₁，ＳＥＬ₂，ＳＥＬ₃の選択順に起因する周期的な輝度差を軽減することが可能になる。

上述したように、実施例３に係る駆動方法によれば、画素がＲＧＢの副画素からなる場合の第１のセレクト方式において、選択信号ＳＥＬ₁，ＳＥＬ₂，ＳＥＬ₃の選択順に起因する輝度差を軽減できるため高画質な表示装置を実現できる。また、セレクタ駆動方式を採用することで、実施例１の場合と同様の作用効果を得ることができる。

先述した、画素がＲＧＢの副画素からなる場合の第２のセレクト方式の従来例では、ＲＧＢの輝度バランスの差であるために、輝度差が視認されにくい場合も存在する。これに対して、画素がＲＧＢの副画素からなる場合の第１のセレクト方式の従来例では、ＲＧＢの副画素それぞれに対して周期的な輝度差が存在し、周期的な輝度差は視認されやすくなる。従って、実施例３に係る駆動方法を実施することにより、輝度差を軽減できる効果がより大きくなる。

また、実施例３では、選択信号ＳＥＬ₁，ＳＥＬ₂，ＳＥＬ₃がそれぞれＲＧＢの選択になるため、輝度差が視認されにくいということが言える。例えば、３の倍数以外であれば、例えば、４つの選択信号ＳＥＬ₁，ＳＥＬ₂，ＳＥＬ₃，ＳＥＬ₄による４時分割であれば、従来例では、選択信号ＳＥＬ₁，ＳＥＬ₂，ＳＥＬ₃，ＳＥＬ₄に相当するＲＧＢの色が周期的に変化するため、ＲＧＢそれぞれに周期的な輝度差が発生する。従って、実施例３に係る駆動方法を実施することにより、輝度差を軽減できる効果がより大きくなる。

また、３の倍数であっても、６，９など、３以外であれば、例えば、６つの選択信号ＳＥＬ₁，ＳＥＬ₂，ＳＥＬ₃，ＳＥＬ₄，ＳＥＬ₅，ＳＥＬ₆による６時分割であれば、選択信号ＳＥＬ₁，ＳＥＬ₂，ＳＥＬ₃，ＳＥＬ₄，ＳＥＬ₅，ＳＥＬ₆のそれぞれは、常に、ＲＧＢの１色に割り振られる。しかし、ＲＧＢのそれぞれが２回周期で周期性のある輝度差を持つため、輝度差が視認されやすくなってしまう。従って、実施例３に係る駆動方法を実施することにより、輝度差を軽減できる効果がより大きくなる。

［４−４．実施例４］
図３７は、第１のセレクト方式を採用した、画素が単色の場合の実施例４に係る駆動タイミングを示すタイミングチャートである。表示パネルの構成については、画素が単色とＲＧＢの副画素との違いはあるものの、基本的には、図３０と同じであるとする。

図３３と図３７の各タイミングチャートの比較から明らかなように、実施例４は、画素が同じ単色の実施例１の場合と比べて、選択信号ＳＥＬ₁〜ＳＥＬ₃及び垂直走査信号Ｖ_scan1〜Ｖ_scan4の位相関係が異なる。このように、全ての実施例において、詳細な信号の位相関係は、必ずしも実施例と同じである必要はない。すなわち、セレクタ回路の選択順によって輝度差が生じる場合は、選択信号ＳＥＬ₁〜ＳＥＬ₃及び垂直走査信号Ｖ_scan1〜Ｖ_scan4の位相関係が異なっていても、本実施形態を適用することが可能である。

これまで説明した実施例では、表示装置の走査線数が４本の場合を例に挙げて説明しており、また、タイミング上のライン数も４本としている。しかし、通常の表示装置では、その走査線数よりもタイミング上のライン数の方が多い、即ち、垂直ブランキング期間を持つのが一般的である。このような場合にも、同様に考えることは可能である。

また、実施例１では、垂直走査信号Ｖ_scan1〜Ｖ_scan4によって画素行が選択された後、選択信号ＳＥＬ₁〜ＳＥＬ₃による選択駆動により、信号線に対して時間分割的に信号の書込みが行われている。実施例４では、その逆の動作となる。すなわち、選択信号ＳＥＬ₁〜ＳＥＬ₃による選択駆動により、信号線に対して時間分割的に信号の書込みが行われた後、垂直走査信号Ｖ_scan1〜Ｖ_scan4によって画素行が選択され、その画素行の各画素に対して信号の書込みが行われる。

このように、信号線に対して時間分割的に信号の書込みが行われた後、選択された画素行の各画素に対して信号の書込みが行われる駆動方式の場合、セレクタ回路での信号の書込みまでの時間差が生じるため、特に輝度差が発生しやすい。従って、当該駆動方式に対して、実施例１乃至実施例３に係る駆動方法を実施することにより、輝度差を軽減できる効果がより大きくなる。

［４−５．実施例５］
図３８は、第１のセレクト方式を採用した、画素が単色の場合の実施例５に係る駆動タイミングを示すタイミングチャートである。表示パネルの構成については、画素が単色とＲＧＢの副画素との違いはあるものの、基本的には、図３０と同じであるとする。

図３３と図３８の各タイミングチャートの比較から明らかなように、実施例５は、画素が同じ単色の実施例１の場合と比べて、選択信号ＳＥＬ₁〜ＳＥＬ₃をアクティブ状態にする仕方、即ち、セレクト回路による信号の選択の仕方が異なる。具体的には、実施例１の場合は、選択信号ＳＥＬ₁，ＳＥＬ₂，ＳＥＬ₃をその順番にアクティブ状態にしている。これに対して、実施例５の場合は、選択信号ＳＥＬ₁をアクティブ状態にするとき、選択信号ＳＥＬ₂，ＳＥＬ₃についても同時にアクティブ状態にし、以降、選択信号ＳＥＬ₁，ＳＥＬ₂，ＳＥＬ₃をその順番に非アクティブ状態にしている。

すなわち、選択信号ＳＥＬ₁がアクティブ状態のときは、選択信号ＳＥＬ₂，ＳＥＬ₃もアクティブ状態、選択信号ＳＥＬ₂がアクティブ状態のときは、選択信号ＳＥＬ₁が非アクティブ状態で選択信号ＳＥＬ₃がアクティブ状態、選択信号ＳＥＬ₃がアクティブ状態のときは、選択信号ＳＥＬ₁，ＳＥＬ₂が非アクティブ状態で、選択信号ＳＥＬ₃だけがアクティブ状態となる。この場合も、最終的には、セレクタ回路に入力される信号が時系列の信号であるため、選択信号ＳＥＬ₁，ＳＥＬ₂，ＳＥＬ₃により、それらに対応する信号が書き込まれることになる。

このように、セレクト回路による信号の選択の仕方については、いくつかのケースがあるが、セレクタ回路の選択順によって輝度差が生じる場合は、実施例１乃至実施例３に係る駆動方法を適用することが可能である。

［４−６．実施例６］
図３９は、第１のセレクト方式を採用した、画素が単色の場合の実施例６に係る駆動タイミングを示すタイミングチャートである。表示パネルの構成については、画素が単色とＲＧＢの副画素との違いはあるものの、基本的には、図３０と同じであるとする。

実施例１乃至実施例５では、セレクト回路の選択順をフレーム毎に反転する、つまり、あるフレームで、
ＳＥＬ₁→ＳＥＬ₂→ＳＥＬ₃
次のフレームで、
ＳＥＬ₃→ＳＥＬ₂→ＳＥＬ₁
という具合に、セレクタ回路６１，６２，・・・の選択順を１フレーム単位（１フレーム周期）で反転するようにしている。

これに対して、実施例６では、
あるフレームで、
ＳＥＬ₁→ＳＥＬ₂→ＳＥＬ₃
次のフレームで、
ＳＥＬ₂→ＳＥＬ₃→ＳＥＬ₁
次のフレームで、
ＳＥＬ₃→ＳＥＬ ₁ →ＳＥＬ ₂
という具合に、セレクタ回路６１，６２，・・・の選択順を、フレーム毎にシフトしてローテーションさせる構成を採る。

実施例１乃至実施例５に係る駆動方法の場合は、選択順をフレーム毎に反転しているため、輝度差が２フレームで平均化される。これに対して、実施例６に係る駆動方法の場合は、選択順をフレーム毎にシフトしてローテーションさせているため、輝度差が複数フレーム、本例では３フレームで平均化されることになる。

このように、実施例６に係る駆動方法によれば、平均化のためのフレーム周期が長くなる、即ち、フレーム周波数が高くなるものの、全てのラインに対して選択信号ＳＥＬ₁，ＳＥＬ₂，ＳＥＬ₃が発生するため、輝度差を確実に平均化できるメリットがある。

［４−７．実施例７］
図４０は、第１のセレクト方式を採用した、画素が単色の場合の実施例７に係る駆動タイミングを示すタイミングチャートである。表示パネルの構成については、画素が単色とＲＧＢの副画素との違いはあるものの、基本的には、図３０と同じであるとする。

実施例１乃至実施例５では、セレクト回路の選択順をフレーム毎に反転するようにし、また、実施例６では、セレクト回路の選択順をフレーム毎にシフトしてローテーションするようにしている。これに対して、実施例７では、セレクタ回路６１，６２，・・・の選択順を、ライン毎、即ち、１水平期間毎に反転する構成を採る。

実施例７の駆動方法によれば、セレクタ回路の選択順をライン毎に反転することで、図３４（Ｃ）に示すように、横１ラインで明るい、暗い、の順番が入れ替わるために、空間的な輝度差の周期性を拡散させることができる。そして、空間的な輝度差の周期性を拡散させることによって、輝度差を視認させにくくすることができる。これにより、セレクト回路の選択順に起因する輝度差を軽減できるため高画質な表示装置を実現できる。また、セレクタ駆動方式を採用することで、実施例１の場合と同様の作用効果を得ることができる。

実施例７の場合にも、セレクト回路の選択順をフレーム毎に反転する場合と同様に、時分割数ｘが２、もしくは、４以上であっても、同様の効果を得ることができる。また、セレクト回路の選択順の反転については、１ライン周期が好ましいが、複数ライン周期であっても、セレクト回路の選択順に起因する輝度差の軽減効果を得ることは可能である。

有機ＥＬ表示装置では、交流反転駆動の液晶表示装置と違い、入力信号（表示データ）に対して表示輝度が常に単一方向であることから、セレクト回路の選択順に起因する輝度差を軽減する効果が特に得られやすい。また、垂直走査信号Ｖ_scan1〜Ｖ_scan4や選択信号ＳＥＬ₁〜ＳＥＬ₃の位相については、実施例１，４，５などのように、複数の選択方法がある。更に、実施例２，３のように、ＲＧＢ表示の場合、複数の選択方法がある。

［４−８．実施例８］
図４１は、第１のセレクト方式を採用した、画素が単色の場合の実施例８に係る駆動タイミングを示すタイミングチャートである。表示パネルの構成については、画素が単色とＲＧＢの副画素との違いはあるものの、基本的には、図３０と同じであるとする。

実施例８では、実施例４に係る駆動方法と実施例７に係る駆動方法を組み合わせて、セレクト回路の選択順をフレーム毎に反転し、かつ、反転ライン毎にする構成を採る。この実施例８に係る駆動方法によれば、図３４（Ａ）に示すように、フレーム毎の反転により時間平均的な輝度差の軽減効果と、ライン毎の反転により空間平均的な輝度差の軽減効果を同時に得ることができる。これにより、高画質な表示装置を実現できる。また、セレクタ駆動方式を採用することで、実施例１の場合と同様の作用効果を得ることができる。

［４−９．実施例９］
図４３は、第１のセレクト方式を採用した、画素が単色の場合の実施例９に係る駆動タイミングを示すタイミングチャートである。表示パネルの構成については、画素が単色とＲＧＢの副画素との違いはあるものの、基本的には、図３０と同じであるとする。

実施例９では、実施例７に係る駆動方法、即ち、セレクト回路の選択順をライン毎に反転する駆動方法を前提とした上で、例えば、実施例６に係る駆動方法、即ち、セレクト回路の選択順をシフトしてローテーションさせる構成を採る。図４３に示す例は、セレクト回路の選択順を、フレーム毎、ライン毎にシフトしてローテーションさせる例である。

［４−１０．実施例１０］
図４４は、第２のセレクト方式を採用した、画素が単色の場合の表示パネルの他の構成を示すブロック図である。図４５に、第２のセレクト方式を採用した、画素が単色の場合の実施例１０に係る駆動タイミングを示す。

実施例１乃至実施例９では、セレクト回路の選択順を、一定フレーム周期、あるいは、一定ライン周期で変化させる構成を採っている。これに対して、実施例１０では、セレクタ回路の動作期間を単位とし、セレクタ回路数に対応する動作期間周期でセレクト回路の選択順を変化させる構成を採る。一例として、隣接するセレクト回路６５，６６間で、当該セレクト回路６５，６６の選択順を変化させている。具体的には、例えば、セレクト回路６５では、１番目の画素（ｘ，１）→２番目の画素（ｘ，２）→３番目の画素（ｘ，３）の順で選択する。セレクト回路６６ではその逆、即ち、３番目の画素（ｘ，６）→２番目の画素（ｘ，５）→１番目の画素（ｘ，４）の順で選択する。

回路的には、図４４に示すように、隣接するセレクト回路６５，６６間で、当該セレクト回路６５，６６に対する、選択信号選択信号ＳＥＬ₁，ＳＥＬ₂，ＳＥＬ₃の接続順を変化させることで、セレクト回路６５，６６の選択順を変化させている。この実施例１０に係る駆動方法は、セレクト回路の選択順をフレーム毎やライン毎に変化させる駆動方法に対して、セレクト回路の選択順を画素（副画素）毎、即ち、ドット毎に変化させる駆動方法となる。

この実施例１０に係る駆動方法によれば、図４２（Ｂ）に示すように、隣接するセレクト回路６５，６６の方向での、これらセレクト回路６５，６６の選択順に起因する輝度差を軽減することができるため高画質な表示装置を実現できる。また、セレクタ駆動方式を採用することで、実施例１の場合と同様の作用効果を得ることができる。

実施例１０の場合にも、セレクト回路の選択順をフレーム毎、ライン毎に反転する場合と同様に、時分割数ｘが２、もしくは、４以上であっても、同様の効果を得ることができる。また、セレクト回路の選択順の反転については、１セレクタ周期が好ましいが、複数セレクタ周期であっても、セレクト回路の選択順に起因する輝度差の軽減効果を得ることは可能である。

有機ＥＬ表示装置では、交流反転駆動の液晶表示装置と違い、入力信号（表示データ）に対して表示輝度が常に単一方向であることから、セレクト回路の選択順に起因する輝度差を軽減する効果が特に得られやすい。また、垂直走査信号Ｖ_scan1〜Ｖ_scan4や選択信号ＳＥＬ₁〜ＳＥＬ₃の位相については、実施例１，４，５などのように、複数の選択方法がある。更に、実施例２，３のように、ＲＧＢ表示の場合、複数の選択方法がある。更にまた、選択順の変化のさせ方は、反転だけでなく、シフトしてローテーションさせるなど、選択順に起因する輝度差が拡散する方法であればよい。

［４−１１．実施例１１］
図４６は、第２のセレクト方式を採用した、画素が単色の場合の実施例１０に係る駆動タイミングを示すタイミングチャートである。表示パネルの構成については、図４４と同じであるとする。

実施例１１では、実施例１０の駆動方法、即ち、隣接するセレクト回路６５，６６間で、当該セレクト回路６５，６６の選択順を変化させる駆動方法に対して、フレーム反転、ライン反転を追加した構成を採る。

この実施例１１に係る駆動方法によれば、図４２（Ｃ）に示すように、フレーム毎の反転による時間平均的な輝度差の軽減効果と、ライン毎の反転による縦方向の空間平均的な輝度差の軽減効果と、実施例１０による輝度差の軽減効果とを同時に得ることができる。すなわち、時間平均的な輝度差の軽減効果、縦方向の空間平均的な輝度差の軽減効果、及び、隣接セレクト回路間での選択順の変化による横方向の空間平均的な輝度差の軽減効果を得ることができる。

［４−１２．実施例１２］
図４７は、第２のセレクト方式を採用した、画素が単色の場合の表示パネルの更に他の構成を示すブロック図である。図４８に、第２のセレクト方式を採用した、画素が単色の場合の実施例１２に係る駆動タイミングを示す。

図４７及び図４８から明らかなように、実施例１２では、複数の走査線を、複数行の画素に対して、周期的に変化させる構成を採る。ここでは、一例として、複数の走査線を２本の走査線とし、複数行を２行としている。

このように、複数の走査線を、複数行の画素に対して、周期的に変化させることによっても、実施例１１の場合と同様に、ある行の画素に注目とすると、隣接するセレクト回路６５，６６間の選択順が実効的に変化しているようにすることが可能となる。その結果、実施例１１の場合と同様の作用効果を得ることができる。

［４−１３．有機ＥＬ表示装置に適用した場合の作用効果］
以上では、実施例１乃至実施例１２について、有機ＥＬ表示装置に適用することを前提として説明したが、有機ＥＬ表示装置への適用に限られるものではなく、液晶表示装置など、セレクタ駆動方式を採る表示装置全般に対して適用可能である。但し、以下に説明する理由からすると、有機ＥＬ表示装置に適用した場合の効果が大きいと言える。

先ず、１水平期間中において、複数の信号線に対して、時間分割的に、表示信号を分割（分配）する以前に、当該複数の信号線へ、一括して、同一信号を入力する場合、セレクタ回路での表示信号の書込みまでの時間差が生じるため、特に輝度差が発生しやすい。

最初に説明した、本発明が適用される有機ＥＬ表示装置では、映像信号の信号電圧Ｖ_sigを複数の信号線に書き込む前に、当該複数の信号線に対して、閾値補正のための基準電圧Ｖ_ofsを一括して書き込む構成を採っている。そして、基準電圧Ｖ_ofsを一括して書き込んだ後、セレクタ回路で順次選択が行われるため、特に輝度差が発生しやすい。従って、有機ＥＬ表示装置に適用した場合に、実施例１乃至実施例１２の効果が特に得られやすい。

また、１水平期間中において、画素を選択しない状態で、複数の信号線へ、時間分割的に、表示信号を分割した後、画素を選択する場合、セレクタ回路による信号線への表示信号の書込みから走査線を選択するまでの間に時間差が生じるため、特に輝度差が発生しやすい。

先述した有機ＥＬ表示装置では、基本的な動作説明から明らかなように、走査線の選択期間、即ち、図２の書込みトランジスタ２３の導通期間によって補正時間が決定する。そして、セレクタ回路によって各信号線に映像信号の信号電圧Ｖ_sigが書き込まれた後に、走査線が選択されるため、特に輝度差が発生しやすい。従って、有機ＥＬ表示装置に適用した場合に、実施例１乃至実施例１２の効果が特に得られやすい。

しかも、有機ＥＬ表示装置では、交流反転駆動の液晶表示装置と違い、入力信号（表示データ）に対して表示輝度が常に単一方向の関係にあることから、セレクト回路の選択順に起因する輝度差を軽減する効果が特に得られやすい。

＜５．変形例＞
上記実施形態では、有機ＥＬ素子２１の駆動回路が、基本的に、駆動トランジスタ２２および書込みトランジスタ２３の２つのトランジスタからなる画素構成の場合を例に挙げて説明したが、本発明はこの画素構成のものに限られるものではない。

また、上記実施形態では、画素２０の電気光学素子として、有機ＥＬ素子を用いた有機ＥＬ表示装置に適用した場合を例に挙げて説明したが、本発明はこの適用例に限られるものではない。具体的には、本発明は、無機ＥＬ素子、ＬＥＤ素子、半導体レーザー素子など、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子（発光素子）を用いた表示装置全般に対して適用可能である。

＜６．適用例＞
以上説明した本発明による表示装置は、電子機器に入力された映像信号、若しくは、電子機器内で生成した映像信号を、画像若しくは映像として表示するあらゆる分野の電子機器の表示装置に適用することが可能である。一例として、図４９〜図５３に示す様々な電子機器、例えば、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置、ビデオカメラなどの表示装置に適用することが可能である。

このように、あらゆる分野の電子機器の表示装置として本発明による表示装置を用いることにより、各種の電子機器における表示画像の画質を改善できる。すなわち、先述した各実施形態の説明から明らかなように、本発明による表示装置は、ミラー型レイアウト構造とセレクタ駆動方式とを併用する場合、正確な表示信号を信号線に書き込むことができるため高画質化を実現できる。従って、各種の電子機器において、表示画像の画質をより向上できる。

本発明による表示装置は、封止された構成のモジュール形状のものをも含む。例えば、画素アレイ部３０に透明なガラス等の対向部が貼り付けられて形成された表示モジュールが該当する。この透明な対向部には、カラーフィルタ、保護膜等、更には、上記した遮光膜が設けられてもよい。尚、表示モジュールには、外部から画素アレイ部への信号等を入出力するための回路部やＦＰＣ（フレキシブルプリントサーキット）等が設けられていてもよい。

以下に、本発明が適用される電子機器の具体例について説明する。

図４９は、本発明が適用されるテレビジョンセットの外観を示す斜視図である。本適用例に係るテレビジョンセットは、フロントパネル１０２やフィルターガラス１０３等から構成される映像表示画面部１０１を含み、その映像表示画面部１０１として本発明による表示装置を用いることにより作製される。

図５０は、本発明が適用されるデジタルカメラの外観を示す斜視図であり、（Ａ）は表側から見た斜視図、（Ｂ）は裏側から見た斜視図である。本適用例に係るデジタルカメラは、フラッシュ用の発光部１１１、表示部１１２、メニュースイッチ１１３、シャッターボタン１１４等を含み、その表示部１１２として本発明による表示装置を用いることにより作製される。

図５１は、本発明が適用されるノート型パーソナルコンピュータの外観を示す斜視図である。本適用例に係るノート型パーソナルコンピュータは、本体１２１に、文字等を入力するとき操作されるキーボード１２２、画像を表示する表示部１２３等を含み、その表示部１２３として本発明による表示装置を用いることにより作製される。

図５２は、本発明が適用されるビデオカメラの外観を示す斜視図である。本適用例に係るビデオカメラは、本体部１３１、前方を向いた側面に被写体撮影用のレンズ１３２、撮影時のスタート／ストップスイッチ１３３、表示部１３４等を含み、その表示部１３４として本発明による表示装置を用いることにより作製される。

図５３は、本発明が適用される携帯端末装置、例えば携帯電話機を示す外観図であり、（Ａ）は開いた状態での正面図、（Ｂ）はその側面図、（Ｃ）は閉じた状態での正面図、（Ｄ）は左側面図、（Ｅ）は右側面図、（Ｆ）は上面図、（Ｇ）は下面図である。本適用例に係る携帯電話機は、上側筐体１４１、下側筐体１４２、連結部（ここではヒンジ部）１４３、ディスプレイ１４４、サブディスプレイ１４５、ピクチャーライト１４６、カメラ１４７等を含んでいる。そして、ディスプレイ１４４やサブディスプレイ１４５として本発明による表示装置を用いることにより本適用例に係る携帯電話機が作製される。

１０…有機ＥＬ表示装置、２０…画素（画素回路）、２１…有機ＥＬ素子、２２…駆動トランジスタ、２３…書込みトランジスタ、２４…保持容量、３０…画素アレイ部、４０…書込み走査回路、５０…電源供給走査回路、６０…信号出力回路、６１〜６７…セレクタ回路、７０…表示パネル

Claims (19)

1. 発光部を含む画素回路が行列状に配列されてなる画素アレイ部と、
   前記画素回路の行列状の配列に対して画素列毎に配線され、各画素列に属する画素回路に接続される信号線と、
   １つの入力信号線から時系列に与えられる表示信号を、複数の信号線に対して時間分割的に分配するセレクタ回路と
   を備え、
   前記画素アレイ部は、
   隣接する２つの画素列に属する画素回路にそれぞれ接続される２つの信号線の組み合わせにおいて、
   前記セレクタ回路によって異なるタイミングで表示信号が分配される組み合わせについては２つの信号線が隣接しないように配線された第１の配線領域と、
   前記セレクタ回路によって同一のタイミングで表示信号が分配される組み合わせについては２つの信号線が隣接して配線された第２の配線領域とを少なくとも一部に有し、
   前記セレクタ回路は、１水平期間中の前記複数の信号線に対して時間分割的に分配する分配順序が一定周期で変化する
   表示装置。
2. 前記画素回路は、当該画素回路に接続される信号線から見て、前記画素アレイ部の行列状の画素配列の行方向の一方側にレイアウトされている
   請求項１に記載の表示装置。
3. 前記隣接する２つの画素列に属する画素回路は、前記画素アレイ部の行列状の画素配列の列方向の軸に関して対称にレイアウトされている
   請求項２に記載の表示装置。
4. 前記隣接する２つの画素列に属する画素回路の各々は、隣接する辺と反対側に信号線を有し、隣接する辺側で前記画素アレイ部の行列状の画素配列の列方向に配線された電源配線を共有する
   請求項２に記載の表示装置。
5. 前記画素回路において、前記信号線に供給される表示信号に応じた直流電流を前記発光部に流すことによって当該発光部を発光駆動する
   請求項４に記載の表示装置。
6. 前記一定周期は、１フレーム周期を基準とする
   請求項１に記載の表示装置。
7. 前記セレクタ回路の分配順序は、一定フレーム周期で反転する
   請求項６に記載の表示装置。
8. 前記セレクタ回路の分配順序は、一定フレーム周期でシフトしかつローテーションする
   請求項６に記載の表示装置。
9. 前記一定周期は、１水平期間周期を基準とする
   請求項１に記載の表示装置。
10. 前記セレクタ回路の分配順序は、一定水平期間周期で反転する
    請求項９に記載の表示装置。
11. 前記セレクタ回路の分配順序は、一定水平期間周期でシフトしかつローテーションする
    請求項９に記載の表示装置。
12. 前記一定周期は、前記セレクタ回路の動作期間周期を基準とする
    請求項１に記載の表示装置。
13. 前記セレクタ回路の分配順序は、一定セレクタ回路数に対応する動作期間周期で反転する
    請求項１２に記載の表示装置。
14. 前記セレクタ回路の分配順序は、一定セレクタ回路数に対応する動作期間周期でシフトしかつローテーションする
    請求項１２に記載の表示装置。
15. 前記セレクタ回路は、前記複数の信号線に対して時間分割的に表示信号を分配する以前に、前記複数の信号線に対して一括して同一信号を入力する
    請求項１乃至請求項１４のいずれか１項に記載の表示装置。
16. 前記セレクタ回路は、前記画素回路の非選択状態において、前記複数の信号線に対して時間分割的に表示信号を分配し、
    前記画素回路は、前記セレクタ回路による表示信号の分配後画素選択が行われる
    請求項１乃至請求項１４のいずれか１項に記載の表示装置。
17. 前記発光部は、有機ＥＬ素子から成る
    請求項１５又は１６に記載の表示装置。
18. 発光部を含む画素回路が行列状に配列されてなる画素アレイ部と、
    前記画素回路の行列状の配列に対して画素列毎に配線され、各画素列に属する画素回路に接続される信号線と、
    １つの入力信号線から時系列に与えられる表示信号を、複数の信号線に対して時間分割的に分配するセレクタ回路と
    を備え、
    前記セレクタ回路は、１水平期間中の前記複数の信号線に対して時間分割的に分配する分配順序が一定周期で変化する
    表示装置の前記信号線のレイアウトに当たって、
    隣接する２つの画素列に属する画素回路にそれぞれ接続される２つの信号線の組み合わせにおいて、
    前記セレクタ回路によって異なるタイミングで表示信号が分配される組み合わせについては２つの信号線を隣接しないように配線し、
    前記セレクタ回路によって同一のタイミングで表示信号が分配される組み合わせについては２つの信号線を隣接して配線する
    表示装置のレイアウト方法。
19. 発光部を含む画素回路が行列状に配列されてなる画素アレイ部と、
    前記画素回路の行列状の配列に対して画素列毎に配線され、各画素列に属する画素回路に接続される信号線と、
    １つの入力信号線から時系列に与えられる表示信号を、複数の信号線に対して時間分割的に分配するセレクタ回路と
    を備え、
    前記画素アレイ部は、
    隣接する２つの画素列に属する画素回路にそれぞれ接続される２つの信号線の組み合わせにおいて、
    前記セレクタ回路によって異なるタイミングで表示信号が分配される組み合わせについては２つの信号線が隣接しないように配線された第１の配線領域と、
    前記セレクタ回路によって同一のタイミングで表示信号が分配される組み合わせについては２つの信号線が隣接して配線された第２の配線領域とを少なくとも一部に有し、
    前記セレクタ回路は、１水平期間中の前記複数の信号線に対して時間分割的に分配する分配順序が一定周期で変化する
    表示装置を有する電子機器。

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