JP7596370B2 - 表示装置 - Google Patents

Description

本開示は、表示装置に関する。

M-OLED（マイクロ有機LED：Micro Organic Light Emitting Diode）を用いてディスプレイ、パネルにおいては、行方向のドライバにデマルチプレクサ回路（セレクタ回路）を用いることが広く行われている。これは、セレクタ回路により1つのアンプで複数の信号線に信号を送信する結果、回路規模の削減が期待できるからである。例えば、1つのアンプに12本の出力信号線が接続されるセレクタ回路が存在する。この信号線の数は、アンプの能力、信号線の付加、書き込みに使用できる時間等の様々な条件により決定されるが、多くの信号線に書き込むほど、必要なアンプの数を減らすことができるため、可能な範囲で出力信号線（セレクタ数）が増やせるセレクタ回路が望ましい。しかしながら、セレクタ数が増える程、1本あたりの信号線を選択する時間が短くなる。このため、むやみにセレクタ数を増やすことができず、複数のセレクタを同じ行に備える構成となることが多い。

セレクタ回路を用いる場合、選択された画素（第1画素）から隣接画素（第2画素）への信号値の影響がある。第1画素が選択された後に第2画素が選択されると、第1画素から第2画素への影響はキャンセルされる一方で、第2画素から第1画素への影響は、キャンセルされずに残る。セレクタ回路が単純に一方の端から他方の端まで操作する場合、最初に選択された画素は、隣接するセレクタ回路の最後に選択される画素からの影響も受け、信号値が変動する。また、セレクタ回路自体の性能として、最初に選択される画素から最後に選択される画素へと徐々に電圧値が変動する。すなわち、最初に選択される画素と最後に選択される画素とを比較すると、この電圧値の変化に加え、隣接画素からの影響により、入力信号に対する電圧値の変動に差が出る。この結果、セレクタ回路の境目において、スジ状の輝度を有する列が存在し、ディスプレイ等にこのスジが表示される。これに対して、セレクタ回路における画素選択の順序を変えて影響を少なくする手法が考えられるが、さらなる表示される画像の劣化抑制が望まれる。

特開2011-221255号公報 特開2015-034861号公報

画像の劣化を抑制する、表示装置を実現する。

一実施形態によれば、表示装置は、複数の色のそれぞれを発光する複数の発光部を有する、画素と、前記画素が、第1方向のラインに沿った画素ライン及び前記第1方向と交わる第2方向のカラムに沿った画素カラムとしてアレイ状に配置される、画素アレイと、前記画素アレイに属する前記画素と前記第2方向に沿って接続される、信号線と所定数の前記画素カラムと、前記信号線との間に接続される、セレクタ回路と、を備える。前記信号線は、前記画素の各色の前記発光部に対して時系列に与えられる発光信号を、前記セレクタ回路を介して印加し、前記セレクタ回路は、前記信号線から時系列に与えられる前記発光信号を、前記所定数の前記カラムに時間分割して、同一の前記画素ラインには、同一の順番にしたがった色ごとに、同一の順番にしたがって前記画素に前記発光信号を分配し、2つの隣接する前記画素ラインには、同一の順番にしたがった色ごとに、前記ラインごとに異なる順番にしたがって前記画素に前記発光信号を分配する。

前記画素ラインごとの前記画素と接続され、前記画素ラインの発光を制御するライン制御信号を前記画素ラインに印加する、ライン制御回路、をさらに備えてもよく、前記ライン制御信号及び前記セレクタ回路により分配された前記発光信号に基づいて、前記画素が発光してもよい。

前記セレクタ回路は、第1順番で前記発光信号を分配する、第1分配と、前記第1順番とは異なる第2順番で前記発光信号を分配する、第2分配と、を実行してもよく、前記第1順番の色の順番と、前記第2順番の色の順番とは、同一であり、前記第1順番の同色における前記画素の選択順番と、前記第2順番の同色における前記画素の選択順番とは、異なってもよい。

前記セレクタ回路は、前記第1分配される前記画素ラインと、前記第2分配される前記画素ラインとが交互に並ぶように、分配を実行してもよい。

前記第1順番は、全ての色に対して同一の順番で前記画素を選択する順番であってもよく、前記第2順番は、全ての色に対して前記第1順番とは異なる順番である同一の順番で前記画素を選択する順番であってもよい。

前記第2順番は、色ごとに、前記第1順番とは逆の順番で前記画素を選択する順番であってもよい。

前記第2順番は、色ごとに、前記第1順番の順番を2分し、前後を入れ替えた順番で前記画素を選択する順番であってもよい。

前記第2回路は、色ごとに、前記第1順番の順番を2画素ずつサイクリックにシフトした順番で前記画素を選択する順番であってもよい。

前記第2回路は、色ごとに、前記第1順番の順番を任意に入れ替えた順番で前記画素を選択する順番であってもよい。

一実施形態に係る受信装置の模式的なブロック図。 一実施形態に係る表示パネルを模式的に示す図。 一実施形態に係る画素の接続を模式的に示す図。 一実施形態に係るセレクタ回路の接続を模式的に示す図。 一実施形態に係るセレクタ回路の接続を模式的に示す図。 一実施形態に係る発光部を模式的に示す図。 一実施形態に係る電位の遷移を示す図。 一実施形態に係る分配の順番の一例を示す図。 一実施形態に係る分配の順番の一例を示す図。 一実施形態に係る分配の順番の一例を示す図。 一実施形態に係る分配の順番の一例を示す図。 一実施形態に係る分配の順番の一例を示す図。

以下、図面を用いて本開示の態様について説明する。図面は、説明がわかりやすくなるように示しているため、示されているサイズ、サイズ比、アスペクト比、形状等は、図面に限定されるものではない。

図1は、一実施形態に係る表示装置の概略を示す図である。表示装置1は、表示パネル10を備える。表示パネル10は、透過性のあるガラス等の素材により表面が形成され、各種フィルタ等を解して画素から発光された光を適切に表示する。表示パネル10は、有機ELディスプレイ等の画素が発光することにより画像を表示するパネルである。また、表示パネル10は、例えば、ライン走査によりラスタ表示をするディスプレイである。

この表示装置1は、例えば、コンピュータのモニタ、TVモニタ等のように、単体のデバイスであってもよい。また、別の例として、デジタルカメラ、携帯電話、スマートフォン、タブレット型端末、モニタ付きコンピュータ等の外部機器と一体として形成されるデバイスであってもよい。上記は、一例として示したものであり、本開示における表示装置1は、他の用途にも用いることが可能である。

図2は、表示パネル10の内部を示す図である。表示パネル10は、画素100と、画素アレイ102とを備える。また、画素100を発光させるための回路である、セレクタ回路20、発光信号送信回路22と、ライン制御回路24と、が備えられる。

画素100は、例えば、RGB（Red、Green、Blue）3色のM-OLEDを発光部として備え、発光する。発光素子は、M-OLEDには限られず、他の発光素子であってもよい。また、色は、RGB3色では無く、補色系CMYでもよく、又は、RGBW（RGB＋White）といった、適切に画像として形成するための光が発光できる組み合わせであれば、他の組み合わせであってもよい。画素100は、発光信号が印加されることにより適切に発光する。発光信号は、各色の発光素子ごとに印加される。

以下においては、RGB3色である場合について説明する。しかしながら、上述したように色の組み合わせはこの限りでは無く、以下の説明は、他の色の組み合わせにも適切に適用できるものである。

画素アレイ102は、画素100の集合であり、例えば、第1方向及び第1方向と交わる方向である第2方向に沿って、画素100が図示するようにアレイ状に配置される。第1方向と第2方向は、例えば、直角に交わるが、厳密に直角では無くてもよい。また、本開示において第1方向及び第2方向は、便宜的に記載したものであり、画素100の並び及び各構成要素が実施形態と同様に接続されるのであればよい。以下、第1方向に沿った画素100の集合を画素ライン、第2方向に沿った画素100の集合を画素カラムと呼ぶことがある。

画素100は、第2信号線112を介して、セレクタ回路20に接続され、ライン制御線114を介してライン制御回路24に接続される。

セレクタ回路20は、発光信号送信回路22と第1信号線110を介して接続される。セレクタ回路20は、例えば、デマルチプレクサを備える。1つのセレクタ回路20は、第1方向に沿って存在する所定数の画素カラムごとに接続される。所定数は、例えば、4であるがこれには限られず、さらに少なく、又は、さらに多くてもよい。

画素ラインに属する全ての画素100は、複数あるセレクタ回路20のうち1つのセレクタ回路20と接続される。画素ラインに属する画素100の数が所定数で割りきれない場合には、いずれかのセレクタ回路20において接続数を所定数よりも少なくしてもよい。また、画素アレイ102中、実効的に用いられない画素100が存在する場合、例えば、有効表示領域外の画素が存在する場合には、当該画素100には接続されて無くてもよい。

図2においては、セレクタ回路20は、画素100のそれぞれと1本の第1信号線110と接続しているが、これは省略された記載である。第1信号線110は、画素100に備えられる色ごとの発光部とそれぞれ接続される。実際には、第1信号線110は、各画素100のRの発光部、Gの発光部、Bの発光部と接続される。すなわち、図においては、1つのセレクタ回路20は、12本の第2信号線112と接続され、この12本の第2信号線112が4つの画素100にそれぞれ3本ずつ接続される。

発光信号送信回路22は、発光する画素100のそれぞれの色の信号をラインごとに制御する。発光信号送信回路22は、画素アレイ102に時系列に発光信号を与え、後述するライン制御回路24により電気的に接続された画素ラインの画素100に発光信号を出力する。発光信号送信回路22は、例えば、それぞれのセレクタ回路20に出力するための信号を増幅する増幅器を備える。セレクタ回路20により複数の画素100に与える発光信号を時系列に分割することにより、この増幅器の個数を削減することができる。

セレクタ回路20により、発光信号送信回路22からの信号は、時間分割され、カラムごとに属する画素100に印加される。セレクタ回路20は、この時間分割に関する順番で画素カラムの選択を実行する。すなわち、発光信号送信回路22は、それぞれの画素100に印加する信号を時系列の信号として印加し、セレクタ回路20が、この時系列の信号を適切なカラムに印加する。

換言すると、発光信号送信回路22は、信号線に時系列の信号を印加し、この信号線がセレクタ回路20を介して発光対象となる画素の発光部と接続される。そして、セレクタ回路20が適切に時間分割して画素の発光部が存在するカラムに信号を印加する信号線を選択して信号を分配する。セレクタ回路20は、所定数 × 色数の第2信号線112により、時系列の発光信号を、各画素の各色の発光部へと分配する。

より正確には、セレクタ回路20は、画素100の発光させる色の発光部の属するカラムに対する第2信号線112へと発光信号を分配する。

ライン制御回路24は、この発光信号が印加されるラインを制御する。ライン制御回路24は、ラインごとのライン制御線114を介して各ラインに属する画素と接続される。

図3は、一実施形態に係る画素の接続について模式的に示す図である。この図3は、飽くまで接続関係を示すものであり、各発光部の配置等がこの図に限定されるものではないことに留意されたい。例えば、保持されている電荷を所定のタイミングにおいて放電するスイッチ、任意の端子間において電位差を維持するためのキャパシタ、又は、所定のタイミングにおいて電源電圧を印加するスイッチ等が別途備えられていてもよい。

画素100は、例えば、それぞれの色に対応した発光部R、G、Bを備える。各発光部は、スイッチ116A、116Bと、発光素子118と、を備える。例えば、発光部Rは、赤の発光をする発光部、発光部Gは、緑の発光をする発光部、発光部Bは、青の発光をする発光部に対応する。

各発光部には、第2信号線112と、ライン制御線114とが接続されている。さらに、基準電源線120が接続されている。基準電源線120は、例えば、電源電圧のグランドレベルに相当する電圧と接続され、発光素子118に適切に発光する強度に基づいた電流を流すための信号線である。

スイッチ116Aは、例えば、p型のMOSFETを備えて構成される。ライン制御線114は、スイッチ116Aのゲートに接続され、第2信号線112は、スイッチ116Aのソースに接続される。

スイッチ116Bは、例えば、p型のMOSFETを備えて構成される。スイッチ116Aのドレインは、スイッチ116Bのゲートに接続される。また、スイッチ116Bのソースは、例えば、制御された電圧Vdに接続される。この電圧Vdは、例えば、発光素子118を発光するタイミングにおいて印加されるように制御された電源電圧である。

発光素子118は、例えば、M-OLED素子を備えて構成される。この発光素子118は、画素100において必要となる色の光を発光する。スイッチ116Bのドレインは、例えば、発光素子118のアノードに接続され、発光素子118のカソードは、基準電源線120と接続される。このような接続により、スイッチ116Bのドレイン電流は、発光素子118を介して基準電源線120へと流れる。このため、発光素子118は、スイッチ116Bのドレイン電流にしたがった強度を有する光を出力する。

画素100は、発光部R、G、Bのそれぞれに備えられる発光素子118から赤、緑、青の光を出力する。これらの光の強度により、画素100の輝度、色が形成され、表示パネル10から画素としての光が出力される。

ライン制御回路24は、各ラインに対してしきい値電圧を上回る電圧を印加しておき、時系列にしたがってラインを選択し、ラインに属する画素100の各発光部のスイッチ116Aのゲートに印加されている電圧をしきい値電圧以下の電圧へと制御する。この結果、ライン制御回路24により選択されたラインに属する画素において、第2信号線112に与えられた信号値によりスイッチ116Aのドレイン電流に基づいた電圧がスイッチ116Bのゲートに印加される。スイッチ116Bのゲートに信号値に基づいた電圧が印加されている状態で電圧Vdが印加されると、スイッチ116Bのドレイン電流が発光素子118へと入力される。発光素子118は、このドレイン電流の強さに基づいて発光する。セレクタ回路20は、発光信号送信回路22が出力した時系列の発光信号を適切な第2信号線112へと分配、すなわち、適切なカラムの適切な色の発光部を選択する。

このように、画素100は、ライン制御回路24から出力されるライン方向の制御信号及び発光信号送信回路22から出力されセレクタ回路20により分配されたカラム方向の発光信号により、適切に発光する。

なお、この図3においては、最低限の構成のみを示しているものであり、具体的な画素100の構成がこれらに限定されるものではない。OLEDを用いる場合のより詳しい図面及び説明は、後述する。画素100は、例えば、必要に応じて各種キャパシタや、抵抗や、リセット制御又はフローティング制御その他電圧制御のためのスイッチ等を備えていてもよいし、スイッチ116A、116Bは、p型ではなくn型であってもよいしMOSFETでなくともよい。例えば、スイッチ116Bの導電型により、第2信号線112に印加される画素値に基づく信号を変化させる等、印加する電圧等は、適切に変更される。

すなわち、ラインに対する制御信号と、カラムに対する発光信号に基づいて適切に発光素子が発光する構成であれば構わない。また、カラムに対する信号線の構成もこれには限られない。例えば、ライン制御線と同等の制御線がセレクタ回路20から印加され、別途印加されている発光信号が、このライン制御線により分配されるものであってもよい。この場合、各発光部においてさらなるスイッチ等を備えていてもよい。

図4は、一実施形態に係るセレクタ回路20と画素100の発光部との接続の一例を示す図である。下部に示されるR11、G11、B11、・・・、は、画素100における発光部を示す。例えば、R11は、画素番号11の画素100の赤色の発光部であり、G11は、画素番号11の画素100の緑色の発光部であり、B11は、画素番号11の画素100の青色の発光部である。

セレクタ回路20は、上述したように、1本の第1信号線110と、(所定数) × (色数)本の第2信号線112と接続される。また、セレクタ回路20は、例えば、さらに(所定数) × (色数)本のカラム制御線S01、S02、・・・、S12と接続される。このカラム制御線は、図示しないカラム制御回路に接続されてもよい。カラム制御線による制御は、セレクタ回路20の接続の一例と示したものであるので、本開示はこの態様に限定されるものではない。例えば、セレクタ回路20は、デマルチプレクサとして機能する他の構成であっても構わない。

なお、全ての画素が同じ色数とは限らない。全ての画素において同じ色数ではない場合には、セレクタ回路20は、適切な本数の第2信号線112及び適切な本数のカラム制御線と接続される。

第1信号線110は、セレクタ回路20の内部において、複数の第2信号線112へと分岐接続される。

第2信号線112のそれぞれは、カラムスイッチ122を介して1つのカラム制御線と接続される。例えば、図において一番左の第2信号線112は、カラムスイッチ122を介してカラム制御線S01と接続され、左から2番目の第2信号線112は、カラムスイッチ122を介してカラム制御線S05と接続される。このように、1つのセレクタ回路20において、1本の第2信号線112は、カラムスイッチ122を介して、排他的に1本のカラム信号線のいずれかに接続される。なお、この例は一例として示したものであり、例えば、11、・・・の画素のR、G、Bの順番にカラム制御線S01、S02、S03、・・・と接続される構成であってもよい。

カラムスイッチ122は、例えば、MOSFETを備えて形成される。カラム制御線にカラムスイッチ122が駆動するために必要な電圧が印加されると、カラムスイッチ122がオンし、当該カラムスイッチ122を介して第1信号線110からの信号が、第2信号線112を介して画素カラムに分配される。そして、ライン制御線114に印加される電圧に基づいて、適切な位置の画素100の適切な色の発光部が発光する。

このように、ライン制御線114に印加されているライン制御信号及びカラム制御線に印加されているカラム制御信号に基づいて、発光信号送信回路22から時系列に与えられる発光信号を、適切なタイミングで適切な発光部へと分配することが可能となる。

なお、図4におけるカラム制御線と、第2信号線との接続は、一例として挙げたものであり、この接続に限られるものではない。

図4に示す接続は、セレクタ回路20ごとに実現される。すなわち、複数のセレクタ回路20が備えられる場合には、図4のセレクタ回路20がさらに異なる画素カラム群に対して備えられる。また、画素は、4ラインしか示されていないが、この下にも画素ラインが必要なだけ備えられる。また、方式によっては、画素100を2つ以上のライン群に分けてもよく、この場合、例えば、表示パネル10の上半分と下半分の画素ラインそれぞれにライン制御回路24と、セレクタ回路20とが備えられてもよい。

図4において、例えば、発光部R11、G11、B11、・・・を有する画素100を含む画素ラインを1番目のライン、発光部R21、G21、B21、・・・を有する画素100を含む画素ラインを2番目のライン、・・・、とする。

セレクタ回路20は、例えば、mを非負整数として、2m + 1番目のラインについてと、2m番目のラインについてと別の順番で第2信号線112に発光信号を分配する。例えば、セレクタ回路20は、第1順番にしたがって奇数ライン（2m + 1番目のライン）についての発光信号を分配（第1分配）し、第2順番にしたがって偶数ライン（2m番目のライン）についての発光信号を分配（第2分配）する。

例えば、発光部R11、G11、B11、・・・を有する画素100を含む画素ラインと、発光部R31、G31、B31、・・・を有する画素100を含む画素ラインとは、同じ第1順番により発光信号が第1分配される。そして、発光部R21、G21、B21、・・・を有する画素100を含む画素ラインと、発光部R41、G41、B41、・・・を有する画素100を含む画素ラインとは、同じ第2順番（第1順番とは異なる順番）により発光信号が第2分配される。

後述するように、第1順番と、第2順番とは、色ごとの順番は、同一であるが、色における画素の分配順番が異なるものである。例えば、第1順番、第2順番においては、共通して、4画素分の赤、4画素分の緑、4画素分の青の順番で発光信号が分配される。そして、それぞれの順番において、各色における画素100の順番は、同一である。

例えば、第1順番においては、Rn1、Rn2、Rn3、Rn4、Gn1、Gn2、Gn3、Gn4、Bn1、Bn2、Bn3、Bn4の順番で分配される。一方で、第2順番においては、Rn4、Rn3、Rn2、Rn1、Gn4、Gn3、Gn2、Gn1、Bn4、Bn3、Bn2、Bn1の順番で分配される。このように、各色の順番及び各色における画素の分配順番は、第1順番、第2順番に亘り共通した同一の順番である。また、第1順番、第2順番の色の選択順番も、それぞれの分配においては、同一である。一方で、第1順番、第2順番における各色の画素の選択順番が異なる。例えば、上記の例では、第1順番が、1、2、3、4の画素の順番で分配する一方で、第2順番が、4、3、2、1の画素の順番で分配する。

すなわち、一例として、第1分配、第2分配は、共通して、R、G、Bの順番で発光信号を分配する。この決められた色の順番ごとにセレクタ回路20に対応する画素100の発光信号が分配される。例えば、Rの4画素、Gの4画素、Bの4画素、の順番で発光信号が分配される。R内の順番、G内の順番、B内の順番は、各ラインにおいて同一である。ラインごとに、第1分配か、第1分配とは異なる順番で分配される第2分配か、が決定される。例えば、第1分配においては、各色において、1、2、3、4の順、第2分配においては、4、3、2、1の順である。

図5は、複数のセレクタ回路20が存在する場合の接続例を示す図である。例えば、画素100が、各画素ラインにおいてx個（発光部が3 × x個）ある場合の図を示す。また、それぞれのセレクタ回路20には、4画素カラム、すなわち、12カラムの発光部が接続されるとする。

複数のセレクタ回路20が存在する場合には、同じラインに対して第1順番又は第2順番の同じ順番において発光信号が分配される。各カラム制御線と、セレクタ回路20の第2信号線112と、画素100の各色の発光部との接続を同様に形成することにより、それぞれのセレクタ内において同一の順番で発光を行うことができる。

例えば、セレクタ回路20Bには、4番目の画素カラムから7番目の画素カラムが接続される。この場合、セレクタ回路20Bは、セレクタ回路20Aと同様に、奇数番目の画素ラインについては、第1順番にしたがい、Rn5、Rn6、Rn7、Rn8、Gn5、Gn6、Gn7、Gn8、Bn5、Bn6、Bn7、Bn8の順番で発光信号を分配する。一方で、セレクタ回路20Bは、偶数番目の画素ラインについては、第2順番にしたがい、Rn8、Rn7、Rn6、Rn5、Gn8、Gn7、Gn6、Gn5、Bn8、Bn7、Bn6、Bn5の順番で発光信号を分配する。このように、同じ画素ラインにおいては、所定数の画素100ごとに、それぞれのセレクタ回路20が同じ第1順番又は第2順番にしたがって発光信号を分配する。

この分配は、カラム制御線S01、・・・、S12によりカラムスイッチ122がオン／オフされることにより、適切な発光部のカラムへと送信される。例えば、図示しないカラム制御回路が、偶数ラインと奇数ラインとに対するカラム制御信号をカラム制御線に印加することにより、ラインの制御とカラムごとの分配の制御が同期される。すなわち、カラム制御回路は、ライン制御回路24のライン制御と同期してセレクタ回路20における分配の順番を決定する制御信号をカラム制御線へと出力する。この制御信号は、発光信号における発光部の切り替えの間隔と同じ間隔で切り替えられる。

以上まとめると、発光信号送信回路22から発光信号が送信される。この発光信号は、ラインごと、及び、セレクタ回路20ごとに、時系列に与えられる信号である。ライン制御回路24は、この発光信号と同期した画素ラインをオンにする制御信号を、適切なライン制御線114に印加する。セレクタ回路20は、カラム制御線の制御信号に基づいて第1順番又は第2順番にしたがった分配を、適切なカラム制御信号を印加されたカラム制御線からの信号に基づいて実行する。

このように、適切なラインに適切な順番で発光信号が分配される。次のラインの処理に移行する場合は、上記と同様の処理を繰り返す。すなわち、第1順番にしたがって第1分配される画素ラインと、第2順番にしたがって第2分配される画素ラインが交互に並び、このラインのオンとなるタイミングで適切にセレクタ回路20が発光信号を分配する。

なお、上述においては、奇数ライン、偶数ラインについて同じセレクタ回路20を用いる構成としたが、これには限られない。例えば、奇数ライン用、偶数ライン用のセレクタ回路20をそれぞれ備えていてもよい。この場合、発光信号送信回路22がライン制御回路24に同期して、発光信号を出力するセレクタ回路20を切り替えてもよい。また、発光信号送信回路22が1つである例を示したが、これには限られず、種々の配置、例えば、第2方向に画素アレイ102を2分割し、それぞれに対して発光信号送信回路22が備えられる構成であってもよいし、他の分割がされていてもよい。このような場合、適切にセレクタ回路20が備えられるものとする。

以上が表示パネル10内に存在する画素における発光信号の接続及び制御についての説明であるが、次に、この発光部の発光信号の分配、すなわち、第1順番にしたがう第1分配及び第2分配にしたがう第2分配について詳しく説明する。以下の説明において、ライン、カラムの選択は、上記の説明におけるセレクタ回路20等により実現される。また、本開示の態様は、上記の説明に限られるものではなく、上記に説明したものと同様の動作を実行できるデバイス等により実装されてもよい。

さて、上述した図3においては、ごく簡単な発光部の説明をしたが、ここで、より詳細な発光部の説明をする。図6は、一実施形態に係るOLED（M-OLEDを含む）を用いた発光部を模式的に示す回路図である。

画素100のそれぞれの色に対する発光部は、発光素子118と、トランジスタTr1、Tr2、Tr3、Tr4と、キャパシタC1、C2と、を備える。

発光素子118は、画素100から出力される各色の発光をする素子であり、例えば、OLED、M-OLEDのような、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子である。発光素子118は、アノードがトランジスタTr2のドレインと接続され、カソードが電源電圧のグラウンドレベルに接続される。

トランジスタTr1は、図3におけるスイッチ116に対応するサンプリング素子であり、発光素子118を駆動するトランジスタTr2が発光信号に基づいた適切な電流を流すように制御するトランジスタである。トランジスタTr1は、例えば、p型のMOSFETであり、ソースが第2信号線112に接続され、ゲートがライン制御線114に接続される。

トランジスタTr2は、発光素子118を駆動するための電流を制御する素子である。トランジスタTr2は、例えば、p型のMOSFETであり、ゲートがトランジスタTr1のドレインに接続され、ドレインが発光素子118のアノードに接続される。

トランジスタTr3は、発光素子118の発光を制御する素子である。トランジスタTr3は、例えば、p型のMOSFETであり、ゲートが第1駆動走査線と接続され、ソースが電源電圧と接続され、ドレインがトランジスタTr2のソースと接続される。

トランジスタTr4は、発光素子118が発光するための電流をスイッチングする素子である。トランジスタTr4は、例えば、p型のMOSFETであり、ゲートが第2駆動走査線と接続され、ソースがトランジスタTr2のドレインと接続され、ドレインが電源電圧のグラウンドレベルに接続される。

キャパシタC1は、第2信号線112から印加された電圧を保持するキャパシタである。このキャパシタC1は、トランジスタTr2のゲートとソースとの間に接続される。

キャパシタC2は、第2信号線112から印加された電圧をキャパシタC1が保持しているタイミングにおいて、トランジスタTr2のソースの電位が変動するのを抑制するキャパシタである。また、キャパシタC2は、トランジスタTr2のゲート－ソース間の電圧がしきい値電圧に維持する。このキャパシタC2は、トランジスタTr3のソースとドレインとの間に接続される。

このような構成にすることで、トランジスタTr2のゲート－ソース間の電位差をしきい値電圧まで自己放電により下げることにより、第2信号線112の電圧WSをLowとする時間を短くすることができる。そして、発光信号が与えられるトランジスタTr2のソースに与えるタイミングを早くすることが可能となる。この結果、発光信号の強度値を精度よく発光素子118の発光する輝度へと伝達することができる。

図7は、図6における発光部にどのようなタイミングで電圧が印加されるかを示すタイミングチャートである。上部の記載は、時刻を表す記載であり、グラフは、時刻に対してどのような電圧が各信号線、又は、各端子に与えられているかを示す。なお、説明のため、時間の推移がわかりやすいように示しているが時刻の間隔は、この図に示す比であるわけでは無く、デバイス等の環境により適切な時刻において切り替えられるものとする。

時刻t = τ0 ～ τ9が、例えば、セレクタ回路20を用いた場合のライン制御の一周期である。時刻t = τ0の前において、トランジスタTr2のソースとゲートの電位は、それぞれ初期化された電位、又は、前のサイクルにおける電位に制御されている。そして、ライン制御線114に印加される電圧WSはHigh、第1駆動走査線に印加される電圧DSはLow、第2駆動走査線に印加される電圧AZはHigh、第2信号線112に印加される信号はLowのレベルにそれぞれ制御されている。

時刻t = τ0において、電圧AZがHighからLowとなり、トランジスタTr4がオンし、発光素子118に電流が流れないようにスイッチする。

時刻t = τ1において、電圧WSがHighからLowとなり、トランジスタTr1がオンし、トランジスタTr2のゲートにSigの基準レベルが書き込まれる。電圧DWがLowであることから、トランジスタTr3は、オンであり、キャパシタC1においてトランジスタTr2のゲート－ソース間の電圧が維持されるとともに、オンであるトランジスタTr4を介してVddからVssへと電流が流れる。

トランジスタTr2のゲートへの書き込みが十分に実行された後の時刻t = τ2において、電圧WSがLowからHighとなる。ここで、後にセレクタ回路20から分配される電圧Sigが逐次的にトランジスタTr2のゲートへと印加されることを防ぐ。このため、次に電圧WSがLowとなるまでの間、各発光部に接続される第2信号線112にセレクタ回路20が分配した電位が保存される。

時刻t = τ3において、電圧DSがLowからHighとなり、トランジスタTr3がオフする。キャパシタC1、C2により、トランジスタTr2のゲート－ソース間の電圧は維持されるものの、自然放電により、双方の電位がこのタイミングから徐々に下がる。

時刻t = τeにおいて、第2信号線112にセレクタ回路20から発光信号の電圧が印加される。上述したように、この電圧は、トランジスタTr1がオフしているため、それぞれの第2信号線112において維持される。このτeは、例えば、後述する時刻t01～t12のいずれかのタイミングである。すなわち、図において破線で示した時間にセレクタ回路20は、所定数の画素100の発光部に対して時系列に与えられる発光信号を分配する。

セレクタ回路20による分配が終了して十分な時間が過ぎた後、時刻t = τ4において電圧WSがHighからLowとなり、トランジスタTr1がオンし、トランジスタTr2のゲートに各発光部へ分配される発光信号Sigが印加される。十分時間が経過すると、キャパシタC1により、トランジスタTr2のゲート－ソース間にこの発光信号の電位差が保持される。

時刻t = τ5において、電圧WSがLowからHigh となり、トランジスタTr1がオフする。トランジスタTr1のゲート－ソース間の電圧は、キャパシタC1により上記と同様に保持された状態となる。

時刻t = τ6において、電圧DSがHighからLowとなり、トランジスタTr3がオンする。トランジスタTr3がオンすることにより、トランジスタTr4を介して電源間に電流が流れる一方で、キャパシタC1を介して、トランジスタTr2にセレクタ回路20により分配された電圧が維持される。

時刻t = τ7において、電圧AZがLowからHighとなり、トランジスタTr4がオフする。トランジスタTr4がオフすることにより、電流の流れが発光素子118へとスイッチし、トランジスタTr2のゲート－ソース間の電圧に基づいた電流が発光素子118のアノードからカソードへと流れる。この結果、セレクタ回路20により分配された発光信号にしたがった輝度を有する光が発光素子118から発せられる。

時刻t = τ8において第2信号線112の電圧をリセットし、基準電圧へと下げる。

そして、時刻t = τ9 (= τ0)からは、次のラインにおいて同様の処理が繰り返される。

図6のような構成及び図7のような電圧の制御をすることにより、第2信号線112に与えられた発光信号に基づいた発光を、トランジスタTr1の特性のばらつき等を補正し、かつ、電圧WSによるトランジスタTr1のオン時間を短縮した制御を実現することができる。

このような構造及び制御を行い、さらに、セレクタ回路20により発光信号を分配すると、セレクタ回路20により第2信号線112がオンとなるタイミングにおける隣接する発光部への影響が無視できないものとなる。これは、トランジスタTr2のゲート－ソース間電圧を、自己放電によりしきい値電圧Vthまで下げることに起因する。すなわち、隣接する画素に接続する信号線からの影響で、ソース電圧Vsが低くなる影響を受ける場合、ゲート－ソース間電圧がしきい値電圧Vthを下回る可能性がある。このようにしきい値電圧Vthを下回る場合には、時刻t = τ4～τ5においてキャパシタC1に保持される信号の強度が下がることが考えられる。本実施形態では、表示パネル10に表示される画像全体としての影響を小さくするべく、以下に説明するようにセレクタ回路20による分配の制御を行う。

図8、図9、図10、図11、図12は、一実施形態に係る発光信号の分配の一例を示す図である。以下の説明においては、例えば、1つのセレクタ回路20が4つの画素カラムについて発光信号を分配する場合について考える。また、着目するセレクタ回路20に対応する画素100の番号を1～4とする。さらに、着目するラインの番号を1、2とし、ライン番号1に属する画素100は、第1分配され、ライン番号2に属する画素100は、第2分配されるとする。図中において、例えば、Rxyは、x番目のラインのy番目の画素の赤の発光部を表す。

セレクタ回路20とカラム制御線との接続、及び、それぞれの画素100における発光部の符号の付し方は、図4又は図5に準ずるものとする。点線で示す領域は、着目するセレクタ回路20の前後に配置されるセレクタ回路の出力する発光信号により分配される画素100の発光部である。

上部に記載されているのは、発光部の番号であり、下部に記載されているのは、発光部に発光信号が分配される順番である。下部は、左端に示すように、上から下へと向かって時系列（t01からt12）を示している。この時刻は、図7に示す時刻である。また、時系列のとなりの記載は、カラムスイッチ122をオンにするための信号が制御されるカラム制御線の符号である。

図8は、第1分配における画素100の発光部の選択順の一例を示す図である。第1分配は、図に示すように、R11、R12、R13、R14、G11、G12、G13、G14、B11、B12、B13、B14の順番で時系列の信号が分配される。このため、カラム制御線には、S01、S02、S03、S04、S05、S06、S07、S08、S09、S10、S11、S12の順番でカラムスイッチ122がオンとなる信号が印加され、時系列に沿って上記の順番に発光部が発光するように時系列に与えられる発光信号が適切に分配される。

図中に示される矢印は、隣接する発光部への電圧、電流等の影響を示す図である。隣接した発光部に後から発光信号が印加されると、当該後からの影響を受け、発光強度が微量ではあるが変化する。一方で後から発光信号が分配される発光部においては、発光信号が印加されたタイミングにおいて、前の影響は、キャンセルされる。

このため、本実施形態のように、発光信号の分配において色ごとに発光部を発光させることにより、それぞれの画素100における色ごとの輝度差が発生するものの、画素100自体の隣接する発光部からの影響を抑えた制御を行うことができる。例えば、R11、G11、B11、・・・のように発光させると、R11だけ大きな影響を受け、画素100ごとに、例えば、画素番号1の画素の輝度が高く、その他の輝度がそれよりも低いといった、輝度差が発生する。上記のように、色ごとに制御することにより、このような影響を回避することが可能となる。

図9は、第2分配における画素100の発光部の選択順の一例を示す図である。第2分配は、図に示すように、R24、R23、R22、R21、G24、G23、G22、G21、B24、B23、B22、B21の順番で時系列の信号が分配される。このため、カラム制御線には、S04、S03、S02、S01、S08、S07、S06、S05、S12、S11、S10、S09の順番でカラムスイッチ122がオンとなる信号が印加され、時系列に沿って上記の順番に発光部が発光するように時系列に与えられる発光信号が適切に分配される。

この結果、例えば、第2分配が第1分配と同様の分配順序であると、Rn1がそれぞれGn1、Bn0からの影響を受け、輝度の変化が他のカラムに存在する赤の発光部よりも大きくなる。このため、画面全体としてみると、スジ状に輝度が明るい又は暗いカラムが存在することとなる。一方で図8の第1分配に対して図9のように第2分配を色ごとに逆の順番にすることにより、輝度が明るくなる発光部がラインごとに交互に存在することとなり、スジ状の輝度の変化を抑制することができる。

さらには、色を考慮に入れずに全ての順番を逆にするB24、B23、・・・、R22、R21といった順番で第2分配する場合と比較しても、上述したように色の順番を同一とすることにより、ラインごとの色味の変化を抑えることもできる。例えば、単純に順番を逆にする比較例によれば、R11とB14の輝度差が次の列のB24とR11の輝度差となり、色ごとに大きく輝度差が生じることとなる。一方で、本実施形態によれば、考慮するべきは、順番が逆になるR11とR14の輝度差と、R24とR21の輝度差となり、色の順番をも入れ替えてしまうより、色ごとの影響を小さく抑えることができる。

図10も同様に、第2分配について示す図である。色ごとに順番を逆にするのでは無く、例えば、2画素ずつサイクリックにシフトした順番としてもよい。すなわち、R11、R12、R13、R14に対して、R23、R24、R21、R22としてもよい。この形態においても、比較例よりも人間の目には自然な表示をすることができる。

なお、シフト量が2画素としたが、これは2画素に限られるものではない。例えば、セレクタ回路20が4画素よりも多くのk画素分の発光信号の分配を行う場合には、floor(k / 2)画素分をずらしたものとしてもよい。ただし、floor(・)は、床関数を表す。これは、分配の前半のfloor(k / 2)画素と、後半のceil(k / 2)画素との順番を入れ替えることにも等しい。ただし、ceil(・)は、天井関数を表す。もちろん、k画素の場合においても、2画素ずつずらしてもよい。

さらには、これらの例には限られず、同じ色内で、第1分配とは異なる任意の順番に入れ替えたものを第2分配としてもよい。

図11は、第1分配の他の例を示す図である。この例では、第1分配は、R11、R13、R12、R14、・・・、B14である。このように、同じ分配の中で、ラインをラスタ的に走査しない順番としてもよい。

図12は、図11に示す第1分配に対する第2分配の例を示す図である。この例では、第2分配は、R24、R22、R23、R21、・・・、B21である。これも、同色における順番を逆にしたものである。これらの例のように、セレクタ回路20内において、画素100の選択順番をラスタにしなくともよい。

以上のように、本開示におけるいくつかの本実施形態によれば、色再現性を向上させ、かつ、ライン制御を実行するトランジスタの特性を補正した表示装置を実現することが可能となる。これは、奇数ラインと偶数ラインとの分配順序を、所定の選択順番でいれかえることにより実装される。ラインについて、交互に順番をいれかえることにより、カラム状に現れる輝度の変化を減少することができる。また、ラインごとの色味の変化を抑制することができる。異なる色において発光する画素の順番が同一であるのは、画素100における色味が発光信号と異なる色味になることを回避するためである。

なお、上述では、RGBの順番としたが、これには限られず、例えば、BGRの順番であってもよいし、他の順番であってもよい。また、図7のような場合について詳しく説明したが、図3のように単純な発光部、又は、より複雑な発光部を有するものであっても、隣接する発光部に分配された信号により輝度の変化が発生する場合において、本開示の順番によりセレクタ回路20が発光信号を分配してもよい。この場合も、同様の効果を得ることが可能となる。

前述した実施形態は、以下のような形態としてもよい。

(1)
複数の色のそれぞれを発光する複数の発光部を有する、画素と、
前記画素が、第1方向のラインに沿った画素ライン及び前記第1方向と交わる第2方向のカラムに沿った画素カラムとしてアレイ状に配置される、画素アレイと、
前記画素アレイに属する前記画素と前記第2方向に沿って接続される、信号線と
所定数の前記画素カラムと、前記信号線との間に接続される、セレクタ回路と、
を備え、
前記信号線は、前記画素の各色の前記発光部に対して時系列に与えられる発光信号を、前記セレクタ回路を介して印加し、
前記セレクタ回路は、前記信号線から時系列に与えられる前記発光信号を、前記所定数の前記カラムに時間分割して、
同一の前記画素ラインには、同一の順番にしたがった色ごとに、同一の順番にしたがって前記画素に前記発光信号を分配し、
2つの隣接する前記画素ラインには、同一の順番にしたがった色ごとに、前記ラインごとに異なる順番にしたがって前記画素に前記発光信号を分配する、
表示装置。

(2)
前記画素ラインごとの前記画素と接続され、前記画素ラインの発光を制御するライン制御信号を前記画素ラインに印加する、ライン制御回路、
をさらに備え、
前記ライン制御信号及び前記セレクタ回路により分配された前記発光信号に基づいて、前記画素が発光する、
(1)に記載の表示装置。

(3)
前記セレクタ回路は、第1順番で前記発光信号を分配する、第1分配と、前記第1順番とは異なる第2順番で前記発光信号を分配する、第2分配と、を実行し、
前記第1順番の色の順番と、前記第2順番の色の順番とは、同一であり、
前記第1順番の同色における前記画素の選択順番と、前記第2順番の同色における前記画素の選択順番とは、異なる、
(1)又は(2)に記載の表示装置。

(4)
前記セレクタ回路は、前記第1分配される前記画素ラインと、前記第2分配される前記画素ラインとが交互に並ぶように、分配を実行する、
(3)に記載の表示装置。

(5)
前記第1順番は、全ての色に対して同一の順番で前記画素を選択する順番であり、
前記第2順番は、全ての色に対して前記第1順番とは異なる順番である同一の順番で前記画素を選択する順番である、
(3)又は(4)に記載の表示装置。

(6)
前記第2順番は、色ごとに、前記第1順番とは逆の順番で前記画素を選択する順番である、
(4)に記載の表示装置。

(7)
前記第2順番は、色ごとに、前記第1順番の順番を2分し、前後を入れ替えた順番で前記画素を選択する順番である、
(4)に記載の表示装置。

(8)
前記第2回路は、色ごとに、前記第1順番の順番を2画素ずつサイクリックにシフトした順番で前記画素を選択する順番である、
(4)に記載の表示装置。

(9)
前記第2回路は、色ごとに、前記第1順番の順番を任意に入れ替えた順番で前記画素を選択する順番である、
(4)に記載の表示装置。

本開示の態様は、前述した実施形態に限定されるものではなく、想到しうる種々の変形も含むものであり、本開示の効果も前述の内容に限定されるものではない。各実施形態における構成要素は、適切に組み合わされて適用されてもよい。すなわち、特許請求の範囲に規定された内容及びその均等物から導き出される本開示の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更及び部分的削除が可能である。

1：表示装置、
10：表示パネル、
100：画素、
102：画素アレイ、
110：第1信号線、112：第2信号線、114：ライン制御線、
116：スイッチ、118：発光素子、
120：基準電源線、122：カラムスイッチ、
20：セレクタ回路、22：発光信号送信回路、24：ライン制御回路

Claims (9)

1. 複数の色のそれぞれを発光する複数の発光部を有する、画素と、
   前記画素が、第1方向のラインに沿った画素ライン及び前記第1方向と交わる第2方向のカラムに沿った画素カラムとしてアレイ状に配置される、画素アレイと、
   前記画素アレイに属する前記画素と前記第2方向に沿って接続される、信号線と
   所定数の前記画素カラムと、前記信号線との間に接続される、セレクタ回路と、
   を備え、
   前記信号線は、前記画素の各色の前記発光部に対して時系列に与えられる発光信号を、前記セレクタ回路を介して印加し、
   前記セレクタ回路は、前記信号線から時系列に与えられる前記発光信号を、前記所定数の前記カラムに時間分割して、
   同一の前記画素ラインには、同一の順番にしたがった色ごとに、同一の順番にしたがって前記画素に前記発光信号を分配し、
   2つの隣接する前記画素ラインには、同一の順番にしたがった色ごとに、前記ラインごとに異なる順番にしたがって前記画素に前記発光信号を分配する、
   表示装置。
2. 前記画素ラインごとの前記画素と接続され、前記画素ラインの発光を制御するライン制御信号を前記画素ラインに印加する、ライン制御回路、
   をさらに備え、
   前記ライン制御信号及び前記セレクタ回路により分配された前記発光信号に基づいて、前記画素が発光する、
   請求項1に記載の表示装置。
3. 前記セレクタ回路は、第1順番で前記発光信号を分配する、第1分配と、前記第1順番とは異なる第2順番で前記発光信号を分配する、第2分配と、を実行し、
   前記第1順番の色の順番と、前記第2順番の色の順番とは、同一であり、
   前記第1順番の同色における前記画素の選択順番と、前記第2順番の同色における前記画素の選択順番とは、異なる、
   請求項1に記載の表示装置。
4. 前記セレクタ回路は、前記第1分配される前記画素ラインと、前記第2分配される前記画素ラインとが交互に並ぶように、分配を実行する、
   請求項3に記載の表示装置。
5. 前記第1順番は、全ての色に対して同一の順番で前記画素を選択する順番であり、
   前記第2順番は、全ての色に対して前記第1順番とは異なる順番である同一の順番で前記画素を選択する順番である、
   請求項3に記載の表示装置。
6. 前記第2順番は、色ごとに、前記第1順番とは逆の順番で前記画素を選択する順番である、
   請求項4に記載の表示装置。
7. 前記第2順番は、色ごとに、前記第1順番の順番を2分し、前後を入れ替えた順番で前記画素を選択する順番である、
   請求項4に記載の表示装置。
8. 前記第2順番は、色ごとに、前記第1順番の順番を2画素ずつサイクリックにシフトした順番で前記画素を選択する順番である、
   請求項4に記載の表示装置。
9. 前記第2順番は、色ごとに、前記第1順番の順番を任意に入れ替えた順番で前記画素を選択する順番である、
   請求項4に記載の表示装置。

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