JP4483945B2 - 表示装置及び電子機器 - Google Patents

Description

本発明は発光素子を画素に用いたアクティブマトリクス型の表示装置に関する。またこの様な表示装置をディスプレイデバイスとして組み込んだ電子機器に関する。

発光素子として有機ＥＬデバイスを用いた平面自発光型の表示装置の開発が近年盛んになっている。有機ＥＬデバイスは有機薄膜に電界をかけると発光する現象を利用したデバイスである。有機ＥＬデバイスは印加電圧が１０Ｖ以下で駆動するため低消費電力である。また有機ＥＬデバイスは自ら光を発する自発光素子であるため、照明部材を必要とせず軽量化及び薄型化が容易である。さらに有機ＥＬデバイスの応答速度は数μｓ程度と非常に高速であるので、動画表示時の残像が発生しない。

有機ＥＬデバイスを画素に用いた平面自発光型の表示装置の中でも、とりわけ駆動素子として薄膜トランジスタを各画素に集積形成したアクティブマトリクス型の表示装置の開発が盛んである。アクティブマトリクス型平面自発光表示装置は、例えば以下の特許文献１ないし５に記載されている。
特開２００３−２５５８５６ 特開２００３−２７１０９５ 特開２００４−１３３２４０ 特開２００４−０２９７９１ 特開２００４−０９３６８２

従来の表示装置は、中央の画素アレイ部と、これを額縁状に囲んだ周辺領域の駆動部とを、１枚のパネルに一体的に集積形成したフラットパネル構造となっている。画素アレイ部は行列状に配された画素の集合からなり、画面を構成する。周辺の駆動部は、中央の画素アレイ部を駆動して、画面にフレーム周期で画像を表示していく。

画素アレイ部は、列状に配された信号線と、行状に配された駆動線とを有し、各信号線と各駆動線の交差部分に各画素が配されている。駆動部は、列状の信号線に映像信号を供給する水平駆動回路と、行状の駆動線に駆動信号を供給する垂直駆動回路とを含む。各画素は、駆動信号によりアクティブとなり映像信号に応じた輝度で発光動作し、以って画素アレイ部に画像を表示する。

近年表示装置の高精細化及び高密度化が進んでおり、画素アレイ部の画素行数（水平ライン数）及び画素列数（垂直ライン数）が増加している。垂直ライン数の増加に伴い、当然信号線の本数も増えている。これにより、画素アレイ部における信号線の配線密度が高くなり、短絡欠陥など不良率の増加を招いている。

一方周辺駆動部側は、増加する信号線の本数に対応して、これに映像信号を供給する水平駆動回路の出力段数も増えている。スイッチ素子を含む出力段の増加に伴い、水平駆動回路が複雑化し且規模の増大化を招いており、コスト増の要因となっている。また水平駆動回路の大型化に伴い、パネル上で周辺駆動部がレイアウトされる周辺額縁領域の面積が増大しており、パネルの狭額縁化を阻害するという課題がある。

上述した従来の技術の課題に鑑み、本発明は信号線の本数を削減し水平駆動回路の簡素化及び小型化が可能な表示装置を提供することを目的とする。かかる目的を達成するために以下の手段を講じた。即ち本発明にかかる表示装置は、行列状に配された画素の集合からなる画素アレイ部と、該画素アレイ部を駆動する駆動部とからなり、前記画素アレイ部は、２本の画素列に対して１本の割合で配された列状の信号線と、１本の画素行に対して１本の割合で配された行状の第１駆動線と、同じく１本の画素行に対して１本の割合で配された行状の第２駆動線とを備え、前記信号線は、対応する左右一対の列の画素に共通接続され、前記第１駆動線は、対応する行の画素に接続され、前記第２駆動線は、これを間にして上側にある行の画素と下側にある行の画素とに互い違いに接続しており、前記駆動部は、列状の信号線に映像信号を供給する水平駆動回路と、行状の第１駆動線に順次第１駆動信号を供給する第１垂直駆動回路と、行状の第２駆動線に第２駆動信号を供給する第２垂直駆動回路とを含み、各画素は、第１駆動信号及び第２駆動信号により映像信号に応じた輝度で発光動作し、以って画素アレイ部に画像を表示することを特徴とする。

具体的には、前記駆動部は、第１フィールド期間で画素の各行を一回走査し、第２フィールド期間で画素の各行をもう一回走査し、以って１フレーム分の画像を該画素アレイ部に表示し、第１フィールド期間で、前記第１垂直駆動回路は第１駆動線を一行ずつ順次走査して第１駆動信号を供給する一方、前記第２垂直駆動回路は奇数番及び偶数番の第２駆動線のうち一方を選択的に走査して第２駆動信号を供給し、以って各信号線に共通接続した左右一対の列に含まれる画素の半分を発光動作させ、第２フィールド期間で、前記第１垂直駆動回路は第１駆動線を一行ずつ順次走査して第１駆動信号を供給する一方、前記第２垂直駆動回路は奇数番及び偶数番の第２駆動線のうち他方を選択的に走査して第２駆動信号を供給し、以って各信号線に共通接続した左右一対の列に含まれる画素の残り半分を発光動作させる。一態様では、前記画素は少なくとも、サンプリング用トランジスタと、駆動用トランジスタと、保持容量と、発光素子とを備え、前記サンプリング用トランジスタは、その制御端が該第１駆動線及び第２駆動線の一方からなる走査線に接続し、その一対の電流端が該信号線と該駆動用トランジスタの制御端との間に接続し、前記駆動用トランジスタは、一対の電流端の一方が該発光素子に接続し、他方が該第１駆動線及び第２駆動線の他方からなる給電線に接続し、前記保持容量は、該駆動用トランジスタの制御端と電流端との間に接続しており、前記画素は、該走査線から供給された駆動信号に応じて該サンプリング用トランジスタがオンし該信号線から映像信号をサンプリングして該保持容量に書込み、且つ該給電線から供給された駆動信号に応じて該駆動用トランジスタが動作し、該保持容量に書き込まれた映像信号に応じた駆動電流を該発光素子に供給する。好ましくは、前記画素は、該映像信号を該保持容量に書き込む前の時点で、該走査線及び該給電線から供給される駆動信号に応じて補正動作を行い、該駆動用トランジスタの閾電圧のばらつきをキャンセルする補正量を該保持容量に足しこむ。場合により前記画素は、該補正動作を時分割的に複数回繰り返し行う。又前記画素は、該映像信号を該保持容量に書き込む時に、該駆動用トランジスタの移動度のばらつきをキャンセルする補正量を該保持容量から差し引く。

本発明によれば、アクティブマトリクス型の表示装置において、各画素の駆動を決定する一対の垂直駆動回路のうち一方の出力を、上の行と下の行で互いに隣接する画素に互い違いに入力する構成となっている。これにより、水平駆動回路の各出力段から垂直方向に伸びる信号線を、左の列と右の列とで互いに隣接する画素で共有することができる。１本の信号線を画素２列で共有することにより、信号線のトータル本数を半減することができる。画素アレイ部上で信号線の配線密度を下げることができ、画素回路の短絡欠陥などの不良率を低減できる。また信号線のトータル本数を半減することで、各信号線に映像信号を出力する水平駆動回路（ドライブＩＣ）の出力端子数を削減できる。これにより水平駆動回路を簡素化及び小型化でき、製造コストの抑制に寄与する。また水平駆動回路の小型化により周辺駆動部のレイアウト面積も削減できるので、パネルの狭額縁化に効果がある。

以下図面を参照して本発明の実施の形態を詳細に説明する。まず最初に本発明の背景を明らかにし且理解を容易にするため、アクティブマトリクス型の表示装置の一般的な構成を、参考例として説明する。図１Ａは、参考例にかかる表示装置の全体構成を示すブロック図である。図示する様に、本表示装置１００は、画素アレイ部１０２とこれを駆動する駆動部（１０３，１０４，１０５）とからなる。画素アレイ部１０２は、行状の走査線ＷＳＬ１０１〜１０ｍと、列状の信号線ＤＴＬ１０１〜１０ｎと、両者が交差する部分に配された行列状の画素（ＰＩＸ）１０１と、各画素１０１の各行に対応して配された給電線ＤＳＬ１０１〜１０ｍとを備えている。駆動部（１０３，１０４，１０５）は、各走査線ＷＳＬ１０１〜１０ｍに順次制御信号を供給して画素１０１を行単位で線順次走査する主スキャナ（ライトスキャナＷＳＣＮ）１０４と、この線順次走査に合わせて各給電線ＤＳＬ１０１〜１０ｍに第１電位と第２電位で切換る電源電圧を供給する電源スキャナ（ＤＳＣＮ）１０５と、この線順次走査に合わせて列状の信号線ＤＴＬ１０１〜１０ｎに映像信号となる信号電位と基準電位を供給する信号セレクタ（水平セレクタＨＳＥＬ）１０３とを備えている。

ライトスキャナ１０４はシフトレジスタを含んでいる。このシフトレジスタは外部から供給されたクロック信号ＷＳＣＫに応じて動作し、同じく外部から供給されたスタートパルスＷＳＳＴを順次転送することで、制御信号の元になるシフトパルスを生成している。電源スキャナ１０５もシフトレジスタを用いて構成されており、外部から供給されるクロック信号ＤＳＣＫに応じて外部から供給されるスタートパルスＤＳＳＴを順次転走することで、各給電線ＤＳＬの電位切換えを制御している。

本参考例では、ライトスキャナ（ＷＳＣＮ）が第１垂直駆動回路及び第２垂直駆動回路の一方であり、電源スキャナ（ＤＳＣＮ）が第１垂直駆動回路及び第２垂直駆動回路の他方となっている。また走査線ＷＳＬが第１駆動線及び第２駆動線の一方となっており、給電線ＤＳＬが第１駆動線及び第２駆動線の他方となっている。また水平セレクタ（ＨＳＥＬ）が水平駆動回路に相当している。この様にアクティブマトリクス型の表示装置は、その周辺駆動部が一般的に１個の水平駆動回路と少なくとも２個の垂直駆動回路とを含んでいる。これらの駆動回路１０３，１０４，１０５を含んだ周辺駆動部は、中央の画素アレイ部１０２と同じパネル上にレイアウトされている。

図１Ｂは、図１Ａに示した表示装置１００に含まれる画素１０１の具体的な構成及び結線関係を示す回路図である。図示する様に、この画素１０１は、有機ＥＬデバイスなどで代表される発光素子３Ｄと、サンプリング用トランジスタ３Ａと、駆動用トランジスタ３Ｂと、保持容量３Ｃとを含む。サンプリング用トランジスタ３Ａは、そのゲートが対応する走査線ＷＳＬ１０１に接続し、そのソース及びドレインの一方が対応する信号線ＤＴＬ１０１に接続し、他方が駆動用トランジスタ３Ｂのゲートｇに接続する。駆動用トランジスタ３Ｂは、そのソースｓ及びドレインｄの一方が発光素子３Ｄに接続し、他方が対応する給電線ＤＳＬ１０１に接続している。本実施形態では、駆動用トランジスタ３ＢはＮチャネル型であり、そのドレインｄが給電線ＤＳＬ１０１に接続する一方、ソースｓが発光素子３Ｄのアノードに接続している。発光素子３Ｄのカソードは接地配線３Ｈに接続している。なおこの接地配線３Ｈは全ての画素１０１に対して共通に配線されている。保持容量３Ｃは、駆動用トランジスタ３Ｂのソースｓとゲートｇの間に接続している。

かかる構成において、サンプリング用トランジスタ３Ａは、走査線ＷＳＬ１０１から供給された制御信号に応じて導通し、信号線ＤＴＬ１０１から供給された信号電位をサンプリングして保持容量３Ｃに保持する。駆動用トランジスタ３Ｂは、第１電位（高電位）にある給電線ＤＳＬ１０１から電流の供給を受け保持容量３Ｃに保持された信号電位に応じて駆動電流を発光素子３Ｄに流す。主スキャナ（ＷＳＣＮ）１０４は、信号線ＤＴＬ１０１が信号電位にある時間帯にサンプリング用トランジスタ３Ａを導通状態にするため、所定のパルス幅の制御信号を走査線ＷＳＬ１０１に出力し、以って保持容量３Ｃに信号電位を保持すると同時に駆動用トランジスタ３Ｂの移動度μに対する補正を信号電位に加える。

図１Ｂに示した画素回路１０１は上述した移動度補正機能に加え閾電圧補正機能も備えている。即ち電源スキャナ（ＤＳＣＮ）１０５は、サンプリング用トランジスタ３Ａが信号電位をサンプリングする前に、第１タイミングで給電線ＤＳＬ１０１を第１電位（高電位）から第２電位（低電位）に切換える。また主スキャナ（ＷＳＣＮ）１０４は、同じくサンプリング用トランジスタ３Ａが信号電位をサンプリングする前に、第２タイミングでサンプリング用トランジスタ３Ａを導通させて信号線ＤＴＬ１０１から基準電位を駆動用トランジスタ３Ｂのゲートｇに印加すると共に駆動用トランジスタ３Ｂのソースｓを第２電位にセットする。通常上述した第１タイミングは第２タイミングの前に来るが、場合によっては第１タイミングと第２タイミングを逆にしても良い。電源スキャナ（ＤＳＣＮ）１０５は、第２タイミングの後の第３タイミングで、給電線ＤＳＬ１０１を第２電位から第１電位に切換えて、駆動用トランジスタ３Ｂの閾電圧Ｖｔｈに相当する電圧を保持容量３Ｃに保持する。かかる閾電圧補正機能により、本表示装置１００は画素毎にばらつく駆動用トランジスタ３Ｂの閾電圧の影響をキャンセルすることができる。

図１Ｂに示した画素回路１０１はさらにブートストラップ機能も備えている。即ち主スキャナ（ＷＳＣＮ）１０４は、保持容量３Ｃに信号電位が保持された段階で走査線ＷＳＬ１０１に対する制御信号の印加を解除し、サンプリング用トランジスタ３Ａを非導通状態にして駆動用トランジスタ３Ｂのゲートｇを信号線ＤＴＬ１０１から電気的に切り離し、以って駆動用トランジスタ３Ｂのソース電位（Ｖｓ）の変動にゲート電位（Ｖｇ）が連動しゲートｇとソースｓ間の電圧Ｖｇｓを一定に維持することができる。

図２Ａは、図１Ｂに示した画素１０１の動作説明に供するタイミングチャートである。時間軸を共通にして、走査線（ＷＳＬ１０１）の電位変化、給電線（ＤＳＬ１０１）の電位変化及び信号線（ＤＴＬ１０１）の電位変化を表してある。またこれらの電位変化と並行に、駆動用トランジスタ３Ｂのゲート電位（Ｖｇ）及びソース電位（Ｖｓ）の変化も表してある。

このタイミングチャートは、画素１０１の動作の遷移に合わせて期間を（Ｂ）〜（Ｉ）のように便宜的に区切ってある。発光期間（Ｂ）では発光素子３Ｄが発光状態にある。この後線順次走査の新しいフィールドに入ってまず最初の期間（Ｃ）で、電源供給線を低電位に切換える。次の期間（Ｄ）に進み、駆動用トランジスタのゲート電位Ｖｇ及びソース電位Ｖｓを初期化する。この閾値補正準備期間（Ｃ）及び（Ｄ）で駆動用トランジスタ３Ｂのゲート電位Ｖｇ及びソース電位Ｖｓをリセットすることで、閾電圧補正動作の準備が完了する。続いて閾値補正期間（Ｅ）で実際に閾電圧補正動作が行われ、駆動用トランジスタ３Ｂのゲートｇとソースｓとの間に閾電圧Ｖｔｈに相当する電圧が保持される。実際には、Ｖｔｈに相当する電圧が、駆動用トランジスタ３Ｂのゲートｇとソースｓとの間に接続された保持容量３Ｃに書き込まれることになる。

この後移動度補正の為の準備期間（Ｆ）及び（Ｇ）を経て、サンプリング期間／移動度補正期間（Ｈ）に進む。ここで映像信号の信号電位ＶｉｎがＶｔｈに足し込まれる形で保持容量３Ｃに書き込まれると共に、移動度補正用の電圧ΔＶが保持容量３Ｃに保持された電圧から差し引かれる。このサンプリング期間／移動度補正期間（Ｈ）では、信号線ＤＴＬ１０１が信号電位Ｖｉｎにある時間帯にサンプリグ用トランジスタ３Ａを導通状態にするため、この時間帯よりパルス幅の短い制御信号を走査線ＷＳＬ１０１に出力し、以って保持容量３Ｃに信号電位Ｖｉｎを保持すると同時に駆動用トランジスタ３Ｂの移動度μに対する補正を信号電位Ｖｉｎに加えている。

この後発光期間（Ｉ）に進み、信号電圧Ｖｉｎに応じた輝度で発光素子が発光する。その際信号電圧Ｖｉｎは閾電圧Ｖｔｈに相当する電圧と移動度補正用の電圧ΔＶとによって調整されているため、発光素子３Ｄの発光輝度は駆動用トランジスタ３Ｂの閾電圧Ｖｔｈや移動度μのばらつきの影響を受けることはない。なお、発光期間（Ｉ）の最初でブートストラップ動作が行われ、駆動用トランジスタ３Ｂのゲート−ソース間電圧Ｖｇｓ＝Ｖｉｎ＋Ｖｔｈ−ΔＶを一定に維持したまま、駆動用トランジスタ３Ｂのゲート電位Ｖｇ及びソース電位Ｖｓが上昇する。

引き続き図２Ｂ〜図２Ｉを参照して、図１Ｂに示した画素１０１の動作を詳細に説明する。なお、図２Ｂ〜図２Ｉの図番は、図２Ａに示したタイミングチャートの各期間（Ｂ）〜（Ｉ）にそれぞれ対応している。理解を容易にするため、図２Ｂ〜図２Ｉは、説明の都合上発光素子３Ｄの容量成分を容量素子３Ｉとして図示してある。先ず図２Ｂに示すように発光期間（Ｂ）では、電源供給線ＤＳＬ１０１が高電位Ｖｃｃ＿Ｈ（第１電位）にあり、駆動用トランジスタ３Ｂが駆動電流Ｉｄｓを発光素子３Ｄに供給している。図示する様に、駆動電流Ｉｄｓは高電位Ｖｃｃ＿Ｈにある電源供給線ＤＳＬ１０１から駆動用トランジスタ３Ｂを介して発光素子３Ｄを通り、共通接地配線３Ｈに流れ込んでいる。

続いて期間（Ｃ）に入ると図２Ｃに示すように、電源供給線ＤＳＬ１０１を高電位Ｖｃｃ＿Ｈから低電位Ｖｃｃ＿Ｌに切換える。これにより電源供給線ＤＳＬ１０１はＶｃｃ＿Ｌまで放電され、さらに駆動用トランジスタ３Ｂのソース電位ＶｓはＶｃｃ＿Ｌに近い電位まで遷移する。電源供給線ＤＳＬ１０１の配線容量が大きい場合は比較的早いタイミングで電源供給線ＤＳＬ１０１を高電位Ｖｃｃ＿Ｈから低電位Ｖｃｃ＿Ｌに切換えると良い。この期間（Ｃ）を十分に確保することで、配線容量やその他の画素寄生容量の影響を受けないようにしておく。

次に期間（Ｄ）に進むと図２Ｄに示すように、走査線ＷＳＬ１０１を低レベルから高レベルに切換えることで、サンプリング用トランジスタ３Ａが導通状態になる。このとき映像信号線ＤＴＬ１０１は基準電位Ｖｏにある。よって駆動用トランジスタ３Ｂのゲート電位Ｖｇは導通したサンプリング用トランジスタ３Ａを通じて映像信号線ＤＴＬ１０１の基準電位Ｖｏとなる。これと同時に駆動用トランジスタ３Ｂのソース電位Ｖｓは即座に低電位Ｖｃｃ＿Ｌに固定される。以上により駆動用トランジスタ３Ｂのソース電位Ｖｓが映像信号線ＤＴＬの基準電位Ｖｏより十分低い電位Ｖｃｃ＿Ｌに初期化（リセット）される。具体的には駆動用トランジスタ３Ｂのゲート−ソース間電圧Ｖｇｓ（ゲート電位Ｖｇとソース電位Ｖｓの差）が駆動用トランジスタ３Ｂの閾電圧Ｖｔｈより大きくなるように、電源供給線ＤＳＬ１０１の低電位Ｖｃｃ＿Ｌ（第２電位）を設定する。

次に閾値補正期間（Ｅ）に進むと図２Ｅに示すように、電源供給線ＤＳＬ１０１が低電位Ｖｃｃ＿Ｌから高電位Ｖｃｃ＿Ｈに遷移し、駆動用トランジスタ３Ｂのソース電位Ｖｓが上昇を開始する。やがて駆動用トランジスタ３Ｂのゲート−ソース間電圧Ｖｇｓが閾電圧Ｖｔｈとなったところで電流がカットオフする。このようにして駆動用トランジスタ３Ｂの閾電圧Ｖｔｈに相当する電圧が保持容量３Ｃに書き込まれる。これが閾電圧補正動作である。このとき電流が専ら保持容量３Ｃ側に流れ、発光素子３Ｄ側には流れないようにするため、発光素子３Ｄがカットオフとなるように共通接地配線３Ｈの電位を設定しておく。

期間（Ｆ）に進むと図２Ｆに示すように、走査線ＷＳＬ１０１が低電位側に遷移し、サンプリング用トランジスタ３Ａが一旦オフ状態になる。このとき駆動用トランジスタ３Ｂのゲートｇはフローティングになるが、ゲート−ソース間電圧Ｖｇｓは駆動用トランジスタ３Ｂの閾電圧Ｖｔｈに等しいためカットオフ状態であり、ドレイン電流Ｉｄｓは流れない。

続いて期間（Ｇ）に進むと図２Ｇに示すように、映像信号線ＤＴＬ１０１の電位が基準電位Ｖｏからサンプリング電位（信号電位）Ｖｉｎに遷移する。これにより、次のサンプリング動作及び移動度補正動作の準備が完了する。

サンプリング期間／移動度補正期間（Ｈ）に入ると、図２Ｈに示すように、走査線ＷＳＬ１０１が高電位側に遷移してサンプリング用トランジスタ３Ａがオン状態となる。したがって駆動用トランジスタ３ｂのゲート電位Ｖｇは信号電位Ｖｉｎとなる。ここで発光素子３Ｄは始めカットオフ状態（ハイインピーダンス状態）にあるため、駆動用トランジスタ３Ｂのドレイン／ソース間電流Ｉｄｓは発光素子容量３Ｉに流れ込み、充電を開始する。したがって駆動用トランジスタ３Ｂのソース電位Ｖｓは上昇を開始し、やがて駆動用トランジスタ３Ｂのゲート−ソース間電圧ＶｇｓはＶｉｎ＋Ｖｔｈ−ΔＶとなる。このようにして、信号電位Ｖｉｎのサンプリングと補正量ΔＶの調整が同時に行われる。Ｖｉｎが高いほどＩｄｓは大きくなり、ΔＶの絶対値も大きくなる。したがって発光輝度レベルに応じた移動度補正が行われる。Ｖｉｎを一定とした場合、駆動用トランジスタ３Ｂの移動度μが大きいほどΔＶの絶対値が大きくなる。換言すると移動度μが大きいほど負帰還量ΔＶが大きくなるので、画素ごとの移動度μのばらつきを取り除くことができる。

最後に発光期間（Ｉ）になると、図２Ｉに示すように、走査線ＷＳＬ１０１が低電位側に遷移し、サンプリング用トランジスタ３Ａはオフ状態となる。これにより駆動用トランジスタ３Ｂのゲートｇは信号線ＤＴＬ１０１から切り離される。同時にドレイン電流Ｉｄｓが発光素子３Ｄを流れ始める。これにより発光素子３Ｄのアノード電位は駆動電流Ｉｄｓに応じてＶｅｌ上昇する。発光素子３Ｄのアノード電位の上昇は、即ち駆動用トランジスタ３Ｂのソース電位Ｖｓの上昇に他ならない。駆動用トランジスタ３Ｂのソース電位Ｖｓが上昇すると、保持容量３Ｃのブートストラップ動作により、駆動用トランジスタ３Ｂのゲート電位Ｖｇも連動して上昇する。ゲート電位Ｖｇの上昇量Ｖｅｌはソース電位Ｖｓの上昇量Ｖｅｌに等しくなる。故に、発光期間中駆動用トランジスタ３Ｂのゲート−ソース間電圧ＶｇｓはＶｉｎ＋Ｖｔｈ−ΔＶで一定に保持される。

図３−１は、図１Ａに示した参考例にかかる表示装置の画素の線順次走査を示す模式的なブロック図である。簡単のため、画素アレイ部を構成する画素の集合は、８×８の画素行列となっている。即ち画素行（水平ライン）の本数が８で、画素列（垂直ライン）の本数も８本となっている。この画素アレイ部は第１垂直駆動回路ＷＳＣＮ及び第２垂直駆動回路ＤＳＣＮによって行単位（水平ライン単位）で線順次走査される。１ライン目の８個の画素は、ＷＳＣＮの最初の出力及びＤＳＣＮの最初の出力によって選択され、アクティブ状態となる。これを表すため、１行目（１ライン目）の画素には、それぞれ（１，１）が付されている。最初の数字１は、第１垂直駆動回路ＷＳＣＮの１番目の出力段で選択されることを表し、後の数字１は第２垂直駆動回路ＤＳＣＮの１番目の出力で選択状態となることを表している。図から明らかなように、１ライン目の画素は、すべてＷＳＣＮの第１出力及びＤＳＣＮの第１出力によってアクティブとされ、所望の発光動作を行う。

２ライン目の画素には（２，２）が付されている。即ち２ライン目の画素はＷＳＣＮの第２出力及びＤＳＣＮの第２出力によってアクティブとされている。なお、１ライン目と２ライン目の間には１水平周期（１Ｈ）の位相差がある。以下順に線順次走査が進行し、最後の８行目の画素は、ＷＳＣＮの第８出力とＤＳＣＮの第８出力とによってアクティブとされる。これにより、１フレーム分の線順次走査が完了し、画素アレイ部に１フレームの画像が表示される。

各ラインの画素は、一対の垂直駆動回路ＷＳＣＮ，ＤＳＣＮでアクティブとなったとき、信号線から供給される映像信号をサンプリングし且映像信号に応じた輝度で発光する。同一のライン上にある画素は、すべて同一のタイミングでアクティブ状態とされる。したがって、信号線（垂直ライン）を左右で隣り合う画素により共通化することはできず、画素の各列に対応して各信号線をレイアウトする必要がある。仮に図３−１で示す線順次走査方式で、信号線を左右の画素列で共用すると、左右の画素に必ず同じ映像信号が書き込まれてしまい、正常な画像を表示することはできない。

図３−２は、図３−１に模式的に示した参考例にかかる表示装置の具体的なレイアウトを示すブロック図である。但し図示を簡略化するため、画素アレイ部は４行×４列分の画素のみを表している。図示するように、画素アレイ部には各画素行（水平ライン）に対応して第１駆動線ＷＳがレイアウトされている。同様に各水平ラインに対応して第２駆動線ＤＳがレイアウトされている。また各画素列（垂直ライン）に対応して信号線がレイアウトされている。各第１駆動線ＷＳは第１垂直駆動回路ＷＳＣＮによって駆動される。第１垂直駆動回路ＷＳＣＮの各出力をＷＳ１，ＷＳ２，ＷＳ３，ＷＳ４で表している。これは同時に対応する第１駆動線も表している。一方各第２駆動線ＤＳには第２垂直駆動回路ＤＳＣＮが接続している。第２垂直駆動回路ＤＳＣＮの出力をＤＳ１，ＤＳ２，ＤＳ３，ＤＳ４で表してある。これは対応する第２駆動線も表している。一方各信号線は水平駆動回路ＨＳＥＬに接続している。図から明らかなように、水平駆動回路ＨＳＥＬは、信号線本数と等しい数の出力部を備えている。画素アレイ部の高精細化及び高密度化に伴い、信号線本数が増えると、その分水平駆動回路ＨＳＥＬの複雑化及び大型化を招き、コスト増の要因となる。また画素アレイ部では信号線本数の増大化に伴い、配線密度が高くなり、短絡欠陥の発生確率が高くなる。

図４−１は、図３−１に示した参考例にかかる表示装置の１フレーム分の動作シーケンスを示すブロックチャートである。図示するように、１フレーム期間は、前の垂直ブランキング期間ＢＲと後の垂直ブランキング期間ＢＲの間に挟まれている。各垂直ブランキング期間ＢＲは、４水平周期（４Ｈ）分の時間長となっている。１フレーム期間は８Ｈで構成され、各水平周期（Ｈ）ごとに、１ライン分の映像信号ＤＡＴＡが対応する画素行に書き込まれる。１フレーム期間の最初の水平周期では、１ライン目の画素行にＤＡＴＡ（１，１）が書き込まれる。フレーム期間の最後の水平周期では、８行目（８ライン目）の画素に映像信号ＤＡＴＡ（８，８）が書き込まれる。

一方第１垂直駆動回路は１フレーム周期で線順次に動作し、出力ＷＳ１からＷＳ８まで順次対応する第１駆動線に出力する。また第２垂直駆動回路も、１フレーム期間で順次出力ＤＳ１〜ＤＳ８を対応する第２駆動線に供給する。第１垂直駆動回路及び第２垂直駆動回路は共に１Ｈの位相差を持って、対応する駆動信号を対応する駆動線に出力している。

出力ＷＳに応じ、画素は閾電圧補正動作（Ｖｔｈキャンセル動作）と信号書込み及び移動度補正動作を行う。図示の例では、画素は３水平周期（３Ｈ）にわたって、Ｖｔｈキャンセル動作を時分割的に行っている。なお最後の水平周期では、Ｖｔｈキャンセル動作と移動度補正動作を両方とも行っている。一方第２垂直駆動回路の出力ＤＳに応じて、画素は点灯状態となり映像信号に応じて発光する。一部第１垂直駆動回路の出力ＷＳと第２垂直駆動回路の出力ＤＳが時間的に重なっている。この時間的に重なった部分で、画素はＶｔｈキャンセル動作を正常に行うことができる。

図４−２は、参考例にかかる表示装置の最初の水平ラインのアクティブ状態を示すブロックチャートである。図示するように１番目のラインの画素行は、第１垂直駆動回路の第１出力ＷＳ１及び第２垂直駆動回路の第２出力ＤＳ１によってアクティブ状態となり、一連の動作を実行して映像信号に応じた輝度で発光する。

図４−３は、同じく参考例にかかる表示装置の第２ラインの選択状態を示すブロックチャートである。１番目のラインの動作開始から１Ｈシフトした位相で、ＷＳ２及びＤＳ２が２ライン目の画素に供給される。これに応じ２ライン目の画素は所定の動作を行って映像信号に応じた輝度で発光する。

図４−４は、同じく参考例にかかる表示装置の３ライン目の選択状態（アクティブ状態）を示すブロックチャートである。２ライン目の画素が動作を開始してから１Ｈシフトした位相で、ＷＳ３及びＤＳ３が３ライン目の画素に供給される。これに応じ３ライン目の画素は、所定の動作を実行して映像信号に応じた輝度で発光する。所定の動作には、Ｖｔｈキャンセル動作、信号書込み動作、移動度補正動作、点灯動作などが含まれる。

図５−１は、本発明にかかる表示装置の駆動原理を示す模式図である。理解を容易にするため、参考例にかかる表示装置の駆動方式を示した図３−１と同様の表記を採用している。図示するように、８行８列の画素の集合は、第１垂直駆動回路ＷＳＣＮ及び第２垂直駆動回路ＤＳＣＮによって駆動されている。１ライン目の画素行に着目すると、ＷＳＣＮの１番目の出力とＤＳＣＮの１番目の出力によってアクティブ状態になる画素（１，１）と、ＷＳＣＮの１番目の出力とＤＳＣＮの０番目の出力とによってアクティブ状態となる画素（１，０）が混在している。特に左右で隣り合う画素について着目すると、左側が（１，１）で右側が（１，０）となっている。左右の画素でこの様にアクティブ状態になるタイミングがずれている。

同様に２ライン目の画素行に着目すると、隣り合う画素でアクティブになるタイミングがずれている。例えば点線で囲まれた１列目及び２列目の画素に着目すると、左側の画素が（２，２）で右側が（２，１）となっており、互いに動作タイミングがずれている。この様に、左右２列の画素に着目すると、同じ動作タイミングでアクティブ状態となる組み合わせがないため、左右の画素列で１本の信号線を共有することが可能になる。この様にして、本発明にかかる表示装置はトータルの信号線本数を、トータルの画素の列数の半分にすることができる。

図５−２は、図５−１に示した本発明にかかる表示装置の具体的な構成を示す回路ブロック図である。理解を容易にするため、図３−２に示した参考例にかかる表示装置と対応する部分には対応する参照符号を用いている。本表示装置は、基本的に画素アレイ部と、これを額縁状に囲む駆動部とで構成されている。画素アレイ部は、行列状に配された画素１０１の集合からなる。駆動部はこの画素アレイ部を駆動する。好ましくは中央の画素アレイ部とこれを囲む周辺の駆動部は、１枚のパネルに集積形成されている。

画素アレイ部は、２本の画素列に対して１本の割合で配された列状の信号線と、１本の画素行に対して１本の割合で配された行状の第１駆動線ＷＳと、同じく１本の画素行に対して１本の割合で配された行状の第２駆動線ＤＳとを備えている。信号線は、対応する左右一対の列の画素１０１に共通接続されている。第１駆動線ＷＳは、対応する行の画素に接続されている。これに対し第２駆動線ＤＳは、これを間にして上側にある行の画素と下側にある行の画素とに互い違いに接続している。

一方駆動部は、列状の信号線に映像信号を供給する水平駆動回路ＨＳＥＬと、行状の第１駆動線ＷＳに順次第１駆動信号を供給する第１垂直駆動回路ＷＳＣＮと、行状の第２駆動線ＤＳに第２駆動信号を供給する第２垂直駆動回路ＤＳＣＮとを含む。各画素１０１は、第１駆動信号及び第２駆動信号によりアクティブ状態となり、映像信号に応じた輝度で発光動作し、以って画素アレイ部に１フレーム分の画像を表示する。

１行目の画素に着目すると、４個の画素はそれぞれ第１垂直駆動回路ＷＳＣＮの１番目の出力ＷＳ１に接続されている。また２ライン目の画素に着目すると、４個の画素は対応する２番目の出力ＷＳ２に接続されている。この様に第１垂直駆動回路ＷＳＣＮの出力ＷＳは、各水平ラインの画素行と１対１に対応している。

一方第２垂直駆動回路ＤＳＣＮの出力に着目すると、１番目の出力ＤＳ１は、上下の行で隣り合う画素に交互に供給されている。ＤＳ１は上側の画素行の１番目及び３番目の画素に供給されると共に、２行目の画素行の偶数番目の画素にも供給されている。この様にＤＳＣＮの出力ＤＳは、上下に隣り合う画素行で、奇数番目と偶数番目で交互に振り分けられている。よって、例えば２番目の画素行に直目すると、ＷＳ２，ＤＳ２でアクティブ状態となる画素（ＷＳ２，ＤＳ２）と、ＷＳ２，ＤＳ１でアクティブになる画素（ＷＳ２，ＤＳ１）が交互に混在していることになる。左右で隣り合う画素は互いに異なるタイミングでアクティブとなる為、信号線を供給することができる。

かかる構成を有する表示装置を駆動するため、１フレーム周期を第１フィールドと第２フィールドとに分けて２回走査し、以って１本の信号線から供給される映像信号を、第１フィールドと第２フィールドとで異なる画素に振り分けるようにしている。即ち駆動部は、第１フィールド期間で画素の各行を１回走査し、第２フィールド期間で画素の各行をもう１回走査し、以って１フレーム分の画像を画素アレイ部に表示する。第１フィールド期間で、第１垂直駆動回路ＷＳＣＮは第１駆動線ＷＳを１行ずつ順次走査して第１駆動信号を供給する一方、第２垂直駆動回路ＤＳＣＮは奇数番ＤＳ１，ＤＳ３及び偶数番ＤＳ０，ＤＳ２，ＤＳ４の第２駆動線のうち、一方を選択的に走査して第２駆動信号を供給し、以って各信号線に共通接続した左右一対の列に含まれる画素の半分を発光動作させる。第２フィールド期間で、第１垂直駆動回路ＷＳＣＮは第１駆動線を１行ずつ線順次走査して第１駆動信号を再度供給する一方、第２垂直駆動回路ＤＳＣＮは奇数番ＤＳ１，ＤＳ３及び偶数番ＤＳ０，ＤＳ２，ＤＳ４の第２駆動線のうち他方を選択的に走査して第２駆動信号を供給し、以って各信号線に共通接続した左右一対の列に含まれる画素の残り半分を発光動作させる。

各画素１０１は、例えば図１Ｂに示した回路構成となっており、少なくともサンプリング用トランジスタ３Ａと、駆動用トランジスタ３Ｂと、保持容量３Ｃと、発光素子３Ｄとを備えている。サンプリング用トランジスタ３Ａは、その制御端が第１駆動線及び第２駆動線の一方からなる走査線ＷＳＬ１０１に接続し、その一対の電流端が信号線ＴＤＬ１０１と駆動用トランジスタ３Ｂの制御端との間に接続している。駆動用トランジスタ３Ｂは、一対の電流端の一方が発光素子３Ｄに接続し、他方が第１駆動線及び第２駆動線の他方からなる給電線ＤＳＬ１０１に接続している。保持容量３Ｃは、駆動用トランジスタ３Ｂの制御端と電流端との間に接続している。なお本例では、第１駆動線側が走査線ＷＳＬ１０１となり、第２駆動線側が給電線ＤＳＬ１０１となっている。但し本発明はこれに限られるものではなく、この関係を逆にしても良い。

かかる構成において、画素１０１は、走査線ＷＳＬ１０１から供給された駆動信号に応じてサンプリング用トランジスタ３Ａがオンし信号線ＤＴＬ１０１から映像信号をサンプリングして保持容量３Ｃに書込み、且給電線ＤＳＬ１０１から供給された駆動信号に応じて駆動用トランジスタ３Ｂが動作し、保持容量３Ｃに書き込まれた映像信号に応じた駆動電流を発光素子３Ｄに供給する。

画素１０１は、映像信号を保持容量３Ｃに書き込む前の時点で走査線ＷＳＬ１０１及び給電線ＤＳＬ１０１から供給される駆動信号に応じて補正動作を行い、駆動用トランジスタ３Ｂの閾電圧のばらつきをキャンセルする補正量を保持容量３Ｃに足し込む。好ましくは、画素１０１はこの閾電圧補正動作を複数の水平期間にわたって時分割的に複数回繰り返す。加えて画素１０１は、映像信号を保持容量３Ｃに書き込むときに、駆動用トランジスタ３Ｂの移動度μのばらつきをキャンセルする補正量を保持容量３Ｃから差し引くようにしても良い。

図６−１は、図５−１に示した本発明にかかる表示装置の１フレーム分の動作シーケンスを示すブロックチャートである。理解を容易にするため、図４−１に示した参考例にかかる表示装置のブロックチャートと同様の表記を採用している。図示するように、本発明にかかる表示装置は、前後のブランキング期間ＢＲの間に、１回のフレーム期間が挿入されている。１回のフレーム期間は第１フィールド期間と第２フィールド期間に別れている。第１フィールド期間で第１駆動線は線順次走査され、出力ＷＳ１〜ＷＳ８が順次対応する第１駆動線に供給されている。一方第２駆動線は奇数番目のみが選択走査されており、ＤＳ１，ＤＳ３，ＤＳ５，ＤＳ７のみが対応する第２駆動線に出力される。

第２フィールド期間に入ると、再び第１駆動線が線順次走査され、出力ＷＳ１〜ＷＳ８が対応する第１駆動線に供給される。一方第２駆動線側は偶数番目のみが選択走査され、ＤＳ０，ＤＳ２，ＤＳ４，ＤＳ６，ＤＳ８のみが対応する第２駆動線に出力される。この様にして、２回のフィールド走査で１フレーム分の画像が画素アレイ部に表示される。

図６−２は、本発明にかかる表示装置の１ライン目の画素行の選択状態を示すブロックチャートである。図示するように、第１フィールドの最初の水平期間で、駆動部側からＷＳ１とＤＳ１が出力される。これによって１ライン目の画素は（１，１）がアクティブ状態になる一方、（１，０）はノンアクティブ状態におかれる。ＷＳ１およびＤＳ１によってアクティブ状態におかれた画素（１，１）は、３水平期間（３Ｈ）にわたって時分割的にＶｔｈキャンセル動作を行う。その中で３番目の水平期間で、Ｖｔｈキャンセル動作と合わせて信号の書込み動作及び移動度補正動作も行っている。さらにＤＳ１に応答して画素の点灯動作も行っている。このうちＷＳ１とＤＳ１は２水平期間にわたって相互に位相が重なっている。この位相が重なった状態でＶｔｈキャンセル動作などが正常に行われる。その際、第１フィールドと第２フィールドではＷＳとＤＳの位相関係が１Ｈ分シフトするが、その影響を極力抑えるためにＶｔｈキャンセル動作を複数回繰り返している。第１フィールドと第２フィールドでＷＳとＤＳの位相が１Ｈずれるため、Ｖｔｈキャンセル動作の回数も実質的に第１フィールドと第２フィールドでずれる。このずれが画質に影響を与えないように、Ｖｔｈキャンセル動作はその繰り返し回数を大きく取るほうが良い。

また画素はＤＳに応じて最大で１フィールド期間の間点灯することができる。第１フィールド期間で点灯した場合は第２フィールド期間では点灯しない。したがって１フレームに占める画素の点灯時間は最大で１フィールド期間となる為、発光デューティは最大で５０％となる。

図６−３は、図６−２に示したブロックチャートで、アクティブ状態となる画素を示したブロック図である。図示するように、駆動部側からＷＳ１及びＤＳ１が出力されると、１ライン目の画素行のうちハッチングを付した奇数番目の画素（ＷＳ１，ＤＳ１）のみがアクティブとなって発光状態となる。これに対し偶数番目の画素（ＷＳ１，ＤＳ０）はノンアクティブとされ、発光しない。したがって左右の画素（ＷＳ１，ＤＳ１）と（ＷＳ１，ＷＳ０）は同一タイミングでアクティブとならず、信号線を共用することができる。

図６−４は、第１フィールドで位相が１Ｈ進行したときのブロックチャートである。図示するように、２ライン目の画素に対して駆動部側からＤＳ１及びＷＳ２が出力される。

図６−５は、２ライン目でアクティブ状態になる画素を表したブロック図である。図示するように、２ライン目ではＷＳ２，ＤＳ１に応答して、偶数番目の画素（ＷＳ２，ＤＳ１）がアクティブとなり、ハッチングで示した様に発光状態に移行する。一方奇数番目の画素（ＷＳ２，ＤＳ２）は非選択状態に置かれる。なお１ライン目で引き続き発光状態になっている画素（ＷＳ１，ＤＳ１）もハッチングを付して表している。

図６−６は、動作シーケンスが１Ｈさらに進行したブロックチャートを表している。ここでは第１フィールドで３ライン目の画素に、駆動部側からＷＳ３，ＤＳ３が出力されている。

図６−７は、上述した図６−６のブロックチャートに対応しており、３ライン目で選択状態となる画素をハッチングで表している。図示するように、３ライン目ではＷＳ３，ＤＳ３に応答して、奇数番目の画素（ＷＳ３，ＤＳ３）が選択状態になる一方、偶数番目の画素（ＷＳ３，ＤＳ２）は非選択状態におかれる。よってハッチングを付した奇数番目の画素のみが発光する。

図６−８はさらに動作シーケンスが１Ｈ進行したブロックチャートである。図示するように駆動部側からＤＳ３，ＷＳ４が４ライン目の画素に出力されている。図６−６に示した３ライン目のブロックチャートと比較すれば明らかなように、４ライン目におけるＤＳ３とＷＳ４の位相関係は、３ライン目におけるＷＳ３とＤＳ３の位相関係から１Ｈだけシフトしている。このシフトが画素の実際の動作に悪影響を与えないように、Ｖｔｈキャンセル動作を時分割的に複数回行っている。

図６−９は、図６−８に示したブロックチャートと対応した画面の選択状態を表している。図示するように、４ライン目の画素行で偶数番目の画素（ＷＳ４，ＤＳ３）が選択状態となってハッチングを付したように発光する。これに対し奇数番目の画素（ＷＳ４，ＤＳ４）は非選択状態におかれる。以上のようにして、第１フィールドで１６個の全画素のうち、半分の８画素がアクティブ状態となり各信号線から供給される映像信号に応じて発光する。図６−９に示すように、選択された画素は、画素アレイ部上で千鳥状に置かれている。

この後第２フィールド期間に入り、再び画素アレイ部の順次走査を行って、千鳥状に残された非選択状態の画素を、選択して映像信号に応じた輝度で発光させる。この様にして第１フィールド及び第２フィールドが終わると、画素アレイ部上に１フレーム分の画像が表示される。

Ｖｔｈキャンセル動作（閾電圧補正動作）は１回のみ行う場合と、複数の水平周期にわたって繰り返し時分割的に行う場合がある。図７−１は分割Ｖｔｈキャンセルを行わない場合において、本発明の画素構成を用いたときの駆動用トランジスタのゲート電位Ｖｇとソース電位Ｖｓをあらわしている。ここでは２画素分のＶｇとＶｓの結果を記載しているが、１つがＷＳ（ｎ）とＤＳ（ｎ）によって駆動された駆動用トランジスタのＶｇ、Ｖｓであり、もう１つがＷＳ（ｎ＋１）とＤＳ（ｎ）によって駆動された駆動用トランジスタのＶｇ、Ｖｓである。前者の出力を見ると、初期化、Ｖｔｈキャンセル、書込み（兼移動度補正）が正常に行われており、所望の発光を得ることができる。それに対して後者はＷＳがＯＮするより先にＤＳがＶｃｃＨになるため、１フィールド前でのＶｇ、Ｖｓに再び戻り、発光が再び一瞬行われる（図１Ｂの回路ではＤＳをＶｃｃＬにおとして発光を非発光にするため、それをまたＶｃｃＨに戻せばまた同じＶｇｓで発光が始まってしまう）。これは所望の動作ではないため、好ましくない。

図７−２は分割Ｖｔｈキャンセルを行った場合における、本発明の画素構成を用いたときの駆動用トランジスタのゲート電位Ｖｇとソース電位Ｖｓをあらわしている。同様に２画素分のＶｇとＶｓの結果を記載している。図７−１とは異なり、どちらの組み合わせでもＷＳの方が先にＯＮしているため正常に初期化が行われ、どちらも所望の発光を得ることができる。図６−１〜図６−７及び図７−２からわかるように、本発明の画素構成で駆動した場合、出力を共有した画素ライン同士では分割Ｖｔｈキャンセルの回数が１回分異なってしまうため、分割Ｖｔｈキャンセルの回数を多くする、あるいは１回分のＶｔｈキャンセル時間を長くする、などでＶｔｈキャンセルを十分にかけておくことが重要である。それが十分に行われていない場合、同じサンプリング電位でも１段ごとに輝度が異なって発光する症状が出ると予想される。

なお前述した実施例では、第１駆動線側が走査線ＷＳとなり、第２駆動線側が給電線ＤＳとなっている。但し本発明はこれに限られるものではなく、この関係を逆にしても良い。図７−３は、このような実施例の駆動原理を示す模式図である。理解を容易にするため、先の実施例の動作原理を示した図５−１と同様の表記を採用している。図示するように、８行８列の画素の集合は、垂直駆動回路ＷＳＣＮ及び垂直駆動回路ＤＳＣＮによって駆動されている。１ライン目の画素行に着目すると、ＷＳＣＮの０番目の出力とＤＳＣＮの１番目の出力によってアクティブ状態になる画素（０，１）と、ＷＳＣＮの１番目の出力とＤＳＣＮの１番目の出力とによってアクティブ状態となる画素（１，１）が混在している。特に左右で隣り合う画素について着目すると、左側が（０，１）で右側が（１，１）となっている。左右の画素でこの様にアクティブ状態になるタイミングがずれている。

同様に２ライン目の画素行に着目すると、隣り合う画素でアクティブになるタイミングがずれている。例えば点線で囲まれた１列目及び２列目の画素に着目すると、左側の画素が（１，２）で右側が（２，２）となっており、互いに動作タイミングがずれている。この様に、左右２列の画素に着目すると、同じ動作タイミングでアクティブ状態となる組み合わせがないため、左右の画素列で１本の信号線を共有することが可能になる。この様にして、本発明にかかる表示装置はトータルの信号線本数を、トータルの画素の列数の半分にすることができる。

図７−４は、図７−３に示した実施例にかかる表示装置の具体的な構成を示す回路ブロック図である。理解を容易にするため、図５−２に示した先の実施例にかかる表示装置と対応する部分には対応する参照符号を用いている。本表示装置は、基本的に画素アレイ部と、これを額縁状に囲む駆動部とで構成されている。画素アレイ部は、行列状に配された画素１０１の集合からなる。駆動部はこの画素アレイ部を駆動する。好ましくは中央の画素アレイ部とこれを囲む周辺の駆動部は、１枚のパネルに集積形成されている。

画素アレイ部は、２本の画素列に対して１本の割合で配された列状の信号線と、１本の画素行に対して１本の割合で配された行状の駆動線ＷＳと、同じく１本の画素行に対して１本の割合で配された行状の駆動線ＤＳとを備えている。信号線は、対応する左右一対の列の画素１０１に共通接続されている。駆動線ＤＳは、対応する行の画素に接続されている。これに対し駆動線ＷＳは、これを間にして上側にある行の画素と下側にある行の画素とに互い違いに接続している。即ち先の実施例と比較すると駆動線ＷＳとＤＳの接続関係が入れ替わっている。

一方駆動部は、列状の信号線に映像信号を供給する水平駆動回路ＨＳＥＬと、行状の駆動線ＷＳに駆動信号を供給する垂直駆動回路ＷＳＣＮと、行状の駆動線ＤＳに駆動信号を供給する垂直駆動回路ＤＳＣＮとを含む。各画素１０１は、これらの駆動信号によりアクティブ状態となり、映像信号に応じた輝度で発光動作し、以って画素アレイ部に１フレーム分の画像を表示する。

図７−５は、図７−３に示した本発明にかかる表示装置の１フレーム分の動作シーケンスを示すブロックチャートである。理解を容易にするため、図６−１に示した先の実施例にかかる表示装置のブロックチャートと同様の表記を採用している。図示するように、本実施例にかかる表示装置は、前後のブランキング期間ＢＲの間に、１回のフレーム期間が挿入されている。１回のフレーム期間は第１フィールド期間と第２フィールド期間に別れている。第１フィールド期間で駆動線ＷＳは線順次走査され、出力ＷＳ０〜ＷＳ８が順次対応する駆動線ＷＳに供給されている。一方駆動線ＤＳは奇数番目のみが選択走査されており、ＤＳ１，ＤＳ３，ＤＳ５，ＤＳ７のみが対応する駆動線ＤＳに出力される。

第２フィールド期間に入ると、再び駆動線ＷＳが線順次走査され、出力ＷＳ０〜ＷＳ８が対応する駆動線ＷＳに供給される。一方駆動線ＤＳ側は偶数番目のみが選択走査され、ＤＳ０，ＤＳ２，ＤＳ４，ＤＳ６，ＤＳ８のみが対応する駆動線ＤＳに出力される。この様にして、２回のフィールド走査で１フレーム分の画像が画素アレイ部に表示される。

図７−６は、本実施例にかかる表示装置の１ライン目の画素行の選択状態を示すブロックチャートである。図示するように、第１フィールドの最初の水平期間で、駆動部側からＷＳ０とＤＳ１が出力される。これによって１ライン目の画素（０，１）がアクティブ状態になる。ＷＳ０およびＤＳ１によってアクティブ状態におかれた画素（０，１）は、３水平期間（３Ｈ）にわたって時分割的にＶｔｈキャンセル動作を行う。その中で３番目の水平期間で、Ｖｔｈキャンセル動作と合わせて信号の書込み動作及び移動度補正動作も行っている。さらにＤＳ１に応答して画素の点灯動作も行っている。このうちＷＳ０とＤＳ１は２水平期間にわたって相互に位相が重なっている。この位相が重なった状態でＶｔｈキャンセル動作などが正常に行われる。

また画素はＤＳに応じて最大で１フィールド期間の間点灯することができる。第１フィールド期間で点灯した場合は第２フィールド期間では点灯しない。したがって１フレームに占める画素の点灯時間は最大で１フィールド期間となる為、発光デューティは最大で５０％となる。

図７−７は、第１フィールドで位相が１Ｈ進行したときのブロックチャートである。図示するように、同じく１ライン目の画素に対して駆動部側からＤＳ１及びＷＳ１が出力される。ＷＳ１，ＤＳ１に応答して、偶数番目の画素（１，１）がアクティブとなり、ハッチングで示した様に発光状態に移行する。

図７−８は、動作シーケンスが１Ｈさらに進行したブロックチャートを表している。ここでは第１フィールドで３ライン目の画素に、駆動部側からＷＳ２，ＤＳ３が出力されている。図示するように、３ライン目ではＷＳ２，ＤＳ３に応答して、奇数番目の画素（２，３）が選択状態になる。よってハッチングを付した奇数番目の画素（２，３）が発光する。

図７−９はさらに動作シーケンスが１Ｈ進行したブロックチャートである。図示するように駆動部側からＤＳ３，ＷＳ３が同じく３ライン目の画素に出力されている。３ライン目の画素行で偶数番目の画素（３，３）が選択状態となってハッチングを付したように発光する。以上のようにして、第１フィールドで１６個の全画素のうち、奇数ラインに属する半分の８画素がアクティブ状態となり各信号線から供給される映像信号に応じて発光する。この後第２フィールド期間に入り、再び画素アレイ部の順次走査を行って、非選択状態で残された偶数ラインの画素を選択して映像信号に応じた輝度で発光させる。この様にして第１フィールド及び第２フィールドが終わると、画素アレイ部上に１フレーム分の画像が表示される。

本発明にかかる表示装置は、図８に示すような薄膜デバイス構成を有する。本図は、絶縁性の基板に形成された画素の模式的な断面構造を表している。図示するように、画素は、複数の薄膜トランジタを含むトランジスター部（図では１個のＴＦＴを例示）、保持容量などの容量部及び有機ＥＬ素子などの発光部とを含む。基板の上にＴＦＴプロセスでトランジスター部や容量部が形成され、その上に有機ＥＬ素子などの発光部が積層されている。その上に接着剤を介して透明な対向基板を貼り付けてフラットパネルとしている。

本発明にかかる表示装置は、図９に示すようにフラット型のモジュール形状のものを含む。例えば絶縁性の基板上に、有機ＥＬ素子、薄膜トランジスタ、薄膜容量等からなる画素をマトリックス状に集積形成した画素アレイ部を設ける、この画素アレイ部（画素マトリックス部）を囲むように接着剤を配し、ガラス等の対向基板を貼り付けて表示モジュールとする。この透明な対向基板には必要に応じて、カラーフィルタ、保護膜、遮光膜等を設けてももよい。表示モジュールには、外部から画素アレイ部への信号等を入出力するためのコネクタとして例えばＦＰＣ（フレキシブルプリントサーキット）を設けてもよい。

以上説明した本発明における表示装置は、フラットパネル形状を有し、様々な電子機器、例えば、デジタルカメラ、ノート型パーソナルコンピューター、携帯電話、ビデオカメラなど、電子機器に入力された、若しくは、電子機器内で生成した映像信号を画像若しくは映像として表示するあらゆる分野の電子機器のディスプレイに適用することが可能である。以下この様な表示装置が適用された電子機器の例を示す。

図１０は本発明が適用されたテレビであり、フロントパネル１２、フィルターガラス１３等から構成される映像表示画面１１を含み、本発明の表示装置をその映像表示画面１１に用いることにより作製される。

図１１は本発明が適用されたデジタルカメラであり、上が正面図で下が背面図である。このデジタルカメラは、撮像レンズ、フラッシュ用の発光部１５、表示部１６、コントロールスイッチ、メニュースイッチ、シャッター１９等を含み、本発明の表示装置をその表示部１６に用いることにより作製される。

図１２は本発明が適用されたノート型パーソナルコンピュータであり、本体２０には文字等を入力するとき操作されるキーボード２１を含み、本体カバーには画像を表示する表示部２２を含み、本発明の表示装置をその表示部２２に用いることにより作製される。

図１３は本発明が適用された携帯端末装置であり、左が開いた状態を表し、右が閉じた状態を表している。この携帯端末装置は、上側筐体２３、下側筐体２４、連結部（ここではヒンジ部）２５、ディスプレイ２６、サブディスプレイ２７、ピクチャーライト２８、カメラ２９等を含み、本発明の表示装置をそのディスプレイ２６やサブディスプレイ２７に用いることにより作製される。

図１４は本発明が適用されたビデオカメラであり、本体部３０、前方を向いた側面に被写体撮影用のレンズ３４、撮影時のスタート／ストップスイッチ３５、モニター３６等を含み、本発明の表示装置をそのモニター３６に用いることにより作製される。

参考例にかかる表示装置の全体構成を示すブロック図である。 図１Ａに示した表示装置に含まれる画素の構成を示す回路図である。 参考例にかかる表示装置の動作説明にかかるタイミングチャートである。 同じく動作説明に供する模式図である。 同じく駆動説明に供する模式図である。 同じく動作説明に供する模式図である。 同じく動作説明に供する模式図である。 同じく動作説明に供する模式図である。 同じく動作説明に供する模式図である。 同じく動作説明に供する模式図である。 同じく動作説明に供する模式図である。 参考例にかかる表示装置の動作方式を示す模式図である。 参考例にかかる表示装置の配線図である。 参考例にかかる表示装置の動作シーケンスを示すブロックチャートである。 同じく参考例のブロックチャートである。 同じく参考例のブロックチャートである。 同じく参考例のブロックチャートである。 本発明にかかる表示装置の駆動方式を示す模式図である。 本発明にかかる表示装置の配線図である。 本発明にかかる表示装置の動作シーケンスを示すブロックチャートである。 同じく本発明にかかる表示装置の動作シーケンスを示すブロックチャートである。 同じく本発明にかかる表示装置の動作説明図である。 本発明のブロックチャートである。 本発明の動作説明図である。 本発明のブロックチャートである。 本発明の動作説明図である。 同じく本発明にかかる表示装置の動作シーケンスを示すブロックチャートである。 同じく本発明にかかる表示装置の動作説明図である。 参考例にかかる表示装置の動作説明に供するタイミングチャートである。 本発明にかかる表示装置の動作説明に供するタイミングチャートである。 本発明にかかる表示装置の他の実施例の駆動方式を示す模式図である。 図７−３に示した表示装置の配線図である。 図７−３に示した表示装置の動作シーケンスを示すブロックチャートである。 同じく図７−３に示した表示装置の動作シーケンスを示すブロックチャートである。 同じく図７−３に示した表示装置の動作シーケンスを示すブロックチャートである。 同じく図７−３に示した表示装置の動作シーケンスを示すブロックチャートである。 同じく図７−３に示した表示装置の動作シーケンスを示すブロックチャートである。 本発明にかかる表示装置のデバイス構成を示す断面図である。 本発明にかかる表示装置のモジュール構成を示す平面図である。 本発明にかかる表示装置を備えたテレビジョンセットを示す斜視図である。 本発明にかかる表示装置を備えたデジタルスチルカメラを示す斜視図である。 本発明にかかる表示装置を備えたノート型パーソナルコンピューターを示す斜視図である。 本発明にかかる表示装置を備えた携帯端末装置を示す模式図である。 本発明にかかる表示装置を備えたビデオカメラを示す斜視図である。

符号の説明

１００・・・表示装置、１０１・・・画素（ＰＩＸ）、１０２・・・画素アレイ部、１０３・・・水平セレクタ（水平駆動回路ＨＳＥＬ）、１０４・・・ライトスキャナ（第１垂直駆動回路ＷＳＣＮ）、１０５・・・電源スキャナ（第２垂直駆動回路ＤＳＣＮ）、３Ａ・・・サンプリング用トランジスタ、３Ｂ・・・駆動用トランジスタ、３Ｃ・・・保持容量、３Ｄ・・・発光素子

Claims (11)

1. 行列状に配された画素の集合からなる画素アレイ部と、前記画素アレイ部を駆動する駆動部とからなり、
   前記画素アレイ部は、２本の画素列に対して１本の割合で配された列状の信号線と、１本の画素行に対して１本の割合で配された行状の第１駆動線と、同じく１本の画素行に対して１本の割合で配された行状の第２駆動線とを備え、
   前記信号線は、対応する左右一対の列の画素に共通接続され、
   前記第１駆動線は、対応する行の画素に接続され、
   前記第２駆動線は、これを間にして上側にある行の画素と下側にある行の画素とに互い違いに接続されており、
   前記駆動部は、前記信号線に映像信号を供給する水平駆動回路と、前記第１駆動線に第１駆動信号を供給する第１垂直駆動回路と、前記第２駆動線に第２駆動信号を供給する第２垂直駆動回路とを含み、
   各画素は、前記第１駆動信号及び前記第２駆動信号により映像信号に応じた輝度で発光動作し、以って前記画素アレイ部に画像を表示する表示装置。
2. 前記駆動部は、
   第１フィールド期間で画素の各行を一回走査し、第２フィールド期間で画素の各行をもう一回走査し、以って１フレーム分の画像を前記画素アレイ部に表示し、
   前記第１フィールド期間で、前記第１垂直駆動回路は前記第１駆動線を一行ずつ順次走査して前記第１駆動信号を供給する一方、前記第２垂直駆動回路は奇数番又は偶数番の前記第２駆動線のうち一方を選択的に走査して前記第２駆動信号を供給し、以って各信号線に共通接続された左右一対の列に含まれる画素の半分を発光動作させ、
   第２フィールド期間で、前記第１垂直駆動回路は前記第１駆動線を一行ずつ順次走査して前記第１駆動信号を供給する一方、前記第２垂直駆動回路は奇数番又は偶数番の前記第２駆動線のうち他方を選択的に走査して前記第２駆動信号を供給し、以って各信号線に共通接続した左右一対の列に含まれる画素の残り半分を発光動作させる請求項１に記載の表示装置。
3. 前記画素は少なくとも、サンプリング用トランジスタと、駆動用トランジスタと、保持容量と、発光素子とを備え、
   前記サンプリング用トランジスタは、その制御端が前記第１駆動線又は前記第２駆動線の一方からなる走査線に接続されており、その一対の電流端が前記信号線と前記駆動用トランジスタの制御端との間に接続されており、
   前記駆動用トランジスタは、一対の電流端の一方が前記発光素子に接続されており、他方が前記第１駆動線又は第２駆動線の他方からなる給電線に接続されており、
   前記保持容量は、前記駆動用トランジスタの制御端と電流端との間に接続されており、
   前記画素は、前記走査線から供給された駆動信号に応じて前記サンプリング用トランジスタがオンし前記信号線から映像信号をサンプリングして前記保持容量に書込み、且つ前記給電線から供給された駆動信号に応じて前記駆動用トランジスタが動作し、前記保持容量に書き込まれた映像信号に応じた駆動電流を前記発光素子に供給する請求項１に記載の表示装置。
4. 前記画素は、前記映像信号を前記保持容量に書き込む前の時点で、前記走査線及び前記給電線から供給される駆動信号に応じて補正動作を行い、前記駆動用トランジスタの閾電圧のばらつきをキャンセルする補正量を前記保持容量に足しこむ請求項３に記載の表示装置。
5. 前記画素は、前記補正動作を時分割的に複数回繰り返し行う請求項４に記載の表示装置。
6. 前記画素は、前記映像信号を前記保持容量に書き込む時に、前記駆動用トランジスタの移動度のばらつきをキャンセルする補正量を前記保持容量から差し引く請求項３に記載の表示装置。
7. 請求項１に記載の表示装置を備えた電子機器。
8. 行列状に配された画素の集合からなる画素アレイ部と、前記画素アレイ部を駆動する駆動部とからなり、
   前記画素アレイ部は、２本の画素列に対して１本の割合で配された列状の信号線と、１本の画素行に対して１本の割合で配された行状の第１駆動線と、１本の画素行に対して１本の割合で配された行状の第２駆動線とを備え、
   前記信号線は、左右に隣接する列の画素に共通接続されており、
   前記第１駆動線は、行の画素に接続されており、
   前記第２駆動線は、上下に隣接する行の画素に互い違いに接続されており、
   前記駆動部は、前記信号線に映像信号を供給する水平駆動回路と、前記第１駆動線に前記第１駆動信号を供給する第１垂直駆動回路と、前記第２駆動線に前記第２駆動信号を供給する第２垂直駆動回路とを含み、
   各画素は、前記第１駆動信号及び前記第２駆動信号により映像信号に応じた輝度で発光動作する表示装置。
9. 請求項８に記載の表示装置を備えた電子機器。
10. 行列状に配された画素の集合からなる画素アレイ部と、前記画素アレイ部を駆動する駆動部とからなり、
    前記画素アレイ部は、左右に隣接する列の画素に共通接続される列状の信号線と、行の画素に接続される行状の第１駆動線と、上下に隣接する行の画素に互い違いに接続される行状の第２駆動線とを備え、
    前記駆動部は、前記信号線に映像信号を供給する水平駆動回路と、前記第１駆動線に前記第１駆動信号を供給する第１垂直駆動回路と、前記第２駆動線に前記第２駆動信号を供給する第２垂直駆動回路とを含み、
    各画素は、前記第１駆動信号及び前記第２駆動信号により映像信号に応じた輝度で発光動作する表示装置。
11. 請求項１０に記載の表示装置を備えた電子機器。

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