JP5319641B2

JP5319641B2 - 診断回路および半導体集積回路

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Description

本発明の実施形態は診断回路および半導体集積回路に関する。

ＰＭＯＳトランジスタは、ＮＢＴＩによって経時劣化することが知られている。このＮＢＴＩによる経時劣化は、高温の条件下でＰＭＯＳトランジスタのオン状態が長時間継続された場合、ＰＭＯＳトランジスタのしきい値電圧が上昇し、電流駆動能力が低下する現象である。

なお、ＮＭＯＳトランジスタは、ＰＢＴＩによって経時劣化することが知られているが、ＰＢＴＩによる劣化の程度はＮＢＴＩによる劣化の程度よりも桁違いに小さい。

ＰＢＴＩまたはＮＢＴＩによってしきい値電圧が変動すると、半導体集積回路の特性が劣化する。このため、半導体集積回路の使用時において、ＰＢＴＩまたはＮＢＴＩによってしきい値電圧がどの程度だけ変動したかを診断できるようにすることが重要である。

特開２００９−１７６３４０号公報

本発明の一つの実施形態の目的は、ＰＢＴＩまたはＮＢＴＩによってトランジスタのしきい値電圧がどの程度だけ変動したかを診断することが可能な診断回路および半導体集積回路を提供することである。

実施形態の診断回路によれば、メモリセルアレイと、入出力回路と、診断部とが設けられている。メモリセルアレイは、一対の記憶ノードにデータを相補的に記憶するメモリセルが配列されている。入出力回路は、前記メモリセルに一定のデータを保持させてから前記メモリセルに保持されるデータが不定の状態に移行された後に、前記メモリセルに自律的に保持されたデータを読み出す。診断部は、前記メモリセルに自律的に保持されたデータの分布に基づいてトランジスタのしきい値電圧の変動を診断する。

図１は、第１実施形態に係る診断回路の概略構成を示すブロック図である。図２は、図１の診断回路のメモリセルの回路構成を示す図である。図３は、図２のメモリセルの各部の電圧波形を示すタイミングチャートである。図４は、第１実施形態に係る診断回路のメモリセルから読み出された読み出しデータの初期状態およびストレス印加後の分布を示す図である。図５は、第２実施形態に係る診断回路のメモリセルの各部の電圧波形を示すタイミングチャートである。図６は、第２実施形態に係る診断回路のメモリセルから読み出された読み出しデータの初期状態およびストレス印加後の分布を示す図である。図７は、第３実施形態に係る診断回路の概略構成を示すブロック図である。図８は、図７の診断回路のメモリセルの回路構成を示す図である。図９は、図８のメモリセルの各部の電圧波形を示すタイミングチャートである。図１０は、第４実施形態に係る診断回路が適用される半導体集積回路の概略構成を示すブロック図である。図１１は、第５実施形態に係る診断回路が適用される半導体集積回路の概略構成を示すブロック図である。

以下、実施形態に係る診断回路について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。

（第１実施形態）
図１は、第１実施形態に係る診断回路の概略構成を示すブロック図である。
図１において、この診断回路には、メモリセルアレイ１０、電源制御回路２、ロウデコーダ３、入出力回路４、シフトレジスタ５、カウンタ６および診断部７が設けられている。

メモリセルアレイ１０には、メモリセル１がロウ方向およびカラム方向にマトリクス状に配置されている。メモリセル１は、一対の記憶ノードにデータを相補的に記憶することができ、例えば、ＳＲＡＭセルを用いることができる。

電源制御回路２は、メモリセル１に電源を供給することで、メモリセル１に保持されるデータを確定させたり、メモリセル１に供給される電源を接地電位に落とすことにより、メモリセル１に保持されるデータを不定の状態に移行させたりすることができる。ロウデコーダ３は、メモリセル１をロウ方向に選択することができる。

入出力回路４は、メモリセル１にデータを書き込んだり、メモリセル１からデータを読み出したりすることができる。なお、入出力回路４には、メモリセル１をカラム方向に選択するカラムデコーダおよびメモリセル１から読み出されたデータが‘０’か‘１’かを検出するセンスアンプを設けることができる。

シフトレジスタ５は、メモリセル１から読み出されたデータを記憶することができる。カウンタ６は、メモリセル１から読み出されたデータが‘０’である個数または‘１’である個数をカウントすることができる。診断部７は、カウンタ６にてカウントされたカウント結果に基づいてトランジスタのしきい値電圧の変動を診断することができる。

図２は、図１の診断回路のメモリセルの回路構成を示す図である。なお、このメモリセルは、６トランジスタで構成されるＳＲＡＭセルを例にとった。
図２において、メモリセル１には、Ｐチャンネル電界効果トランジスタＭＰ１、ＭＰ２およびＮチャンネル電界効果トランジスタＭＮ１〜ＭＮ４が設けられている。

そして、Ｐチャンネル電界効果トランジスタＭＰ１とＮチャンネル電界効果トランジスタＭＮ１とは互いに直列接続されることでＣＭＯＳインバータが構成されるとともに、Ｐチャンネル電界効果トランジスタＭＰ２とＮチャンネル電界効果トランジスタＭＮ２とは互いに直列接続されることでＣＭＯＳインバータが構成されている。そして、これらの一対のＣＭＯＳインバータの出力と入力とが互いにクロスカップリングされることでフリップフロップが構成されている。また、Ｐチャンネル電界効果トランジスタＭＰ１、ＭＰ２のソースは電源線ＰＬに接続され、Ｎチャンネル電界効果トランジスタＭＮ１、ＭＮ２のソースは接地されている。

そして、ワード線ＷＬは、Ｎチャンネル電界効果トランジスタＭＮ３、ＭＮ４のゲートに接続されている。また、ビット線ＢＬは、Ｎチャンネル電界効果トランジスタＭＮ３を介して、Ｐチャンネル電界効果トランジスタＭＰ２のゲート、Ｎチャンネル電界効果トランジスタＭＮ２のゲート、Ｐチャンネル電界効果トランジスタＭＰ１のドレインおよびＮチャンネル電界効果トランジスタＭＮ１のドレインに接続されている。また、ビット線ＢＬＢは、Ｎチャンネル電界効果トランジスタＭＮ４を介して、チャンネル電界効果トランジスタＭＰ２のドレイン、Ｎチャンネル電界効果トランジスタＭＮ２のドレイン、Ｐチャンネル電界効果トランジスタＭＰ１のゲートおよびＮチャンネル電界効果トランジスタＭＮ１のゲートに接続されている。

ここで、Ｐチャンネル電界効果トランジスタＭＰ１のドレインとＮチャンネル電界効果トランジスタＭＮ１のドレインとの接続点は記憶ノードｎｔを構成し、Ｐチャンネル電界効果トランジスタＭＰ２のドレインとＮチャンネル電界効果トランジスタＭＮ２のドレインとの接続点は記憶ノードｎｃを構成することができる。

図３は、図２のメモリセルの各部の電圧波形を示すタイミングチャートである。
図３において、書き込み期間Ｒ１では、電源線ＰＬが接地電位ＶＳＳから電源電位ＶＤＤに設定される。そして、ビット線ＢＬがロウレベル、ビット線ＢＬＢがハイレベルにされた状態で、ワード線ＷＬがハイレベルにされることで、記憶ノードｎｔがロウレベル、記憶ノードｎｃがハイレベルに移行される。

次に、ストレス印加期間Ｒ２では、電源線ＰＬが電源電位ＶＤＤに設定されたまま、ワード線ＷＬがロウレベルに移行され、記憶ノードｎｔがロウレベル、記憶ノードｎｃがハイレベルに維持される。

このため、Ｐチャンネル電界効果トランジスタＭＰ２のゲート電位はロウレベルになり、ＮＢＴＩによってＰチャンネル電界効果トランジスタＭＰ２のしきい値電圧が上昇する。また、Ｎチャンネル電界効果トランジスタＭＮ１のゲート電位はハイレベルになり、ＰＢＴＩによってＮチャンネル電界効果トランジスタＭＮ１のしきい値電圧が上昇する。

一方、Ｐチャンネル電界効果トランジスタＭＰ１のゲート電位はハイレベルになり、ＮＢＴＩによるＰチャンネル電界効果トランジスタＭＰ１のしきい値電圧の上昇は発生しない。また、Ｎチャンネル電界効果トランジスタＭＮ２のゲート電位はロウレベルになり、ＰＢＴＩによってＮチャンネル電界効果トランジスタＭＮ２のしきい値電圧の上昇は発生しない。

次に、書き換え期間Ｒ３では、電源制御回路２にイコライズ信号Ｓ１が入力され、メモリセル１に供給される電源が接地電位ＶＳＳに落とされることにより、メモリセル１に保持されるデータが不定の状態に移行される。その後、メモリセル１に供給される電源が接地電位ＶＳＳから電源電位ＶＤＤに立ち上げられる。この時、ビット線ＢＬ、ＢＬＢを介して書き込みデータが与えられない場合においても、メモリセル１には自律的にデータが保持される。ここで、Ｐチャンネル電界効果トランジスタＭＰ２およびＮチャンネル電界効果トランジスタＭＮ１のしきい値電圧は上昇しているので、記憶ノードｎｔはハイレベル、記憶ノードｎｃがロウレベルに動きやすくなっている。このため、メモリセル１に自律的にデータが保持される場合、記憶ノードｎｔはハイレベル、記憶ノードｎｃがロウレベルに維持される確率が高くなる。

次に、読み出し期間Ｒ４では、ワード線ＷＬがハイレベルにされることで、メモリセル１に記憶されたデータがビット線ＢＬ、ＢＬＢを介して入出力回路４に伝送される。そして、入出力回路４において、メモリセル１に記憶されたデータが０’か‘１’かが検出され、読み出しデータＤｒとしてシフトレジスタ５に一旦記憶される。そして、カウンタ６において、読み出しデータＤｒが‘０’である個数および‘１’である個数がカウントされ、診断部７に送られる。

なお、書き込み期間Ｒ１およびストレス印加期間Ｒ２における動作は、診断回路にて診断される回路ブロックの動作時に行わせることができる。

そして、診断部７において、読み出しデータＤｒが‘０’である個数と‘１’である個数との割合に基づいて、トランジスタのしきい値電圧の上昇分が判定される。ここで、読み出しデータＤｒが‘０’である個数と‘１’である個数との割合と、トランジスタのしきい値電圧の上昇分との間には相関関係があり、読み出しデータＤｒが‘１’である個数が‘０’である個数に比べて多くなるほど、トランジスタのしきい値電圧の上昇分は大きくなる。

なお、読み出しデータＤｒが‘０’である個数と‘１’である個数との割合と、トランジスタのしきい値電圧の上昇分との間の定量的な関係は、シミュレーションまたは実測にて予め求めることができる。

これにより、ＰＢＴＩまたはＮＢＴＩによってトランジスタのしきい値電圧がどの程度だけ変動したかを診断することが可能となり、半導体集積回路の使用時に半導体集積回路の特性がどの程度劣化しているかを見積もることができる。

図４は、第１実施形態に係る診断回路のメモリセルから読み出された読み出しデータの初期状態およびストレス印加後の分布を示す図である。
図４において、初期状態では、ＮＢＴＩによるＰチャンネル電界効果トランジスタＭＰ２の劣化が発生してない。このため、Ｐチャンネル電界効果トランジスタＭＰ１、ＭＰ２のしきい値電圧は互いに等しくなる。同様に、初期状態では、ＰＢＴＩによるＮチャンネル電界効果トランジスタＭＮ１の劣化が発生してない。このため、Ｎチャンネル電界効果トランジスタＭＮ１、ＭＮ２のしきい値電圧は互いに等しくなる。このため、読み出しデータＤｒが‘０’である個数と‘１’である個数とは互いに等しくなり、読み出しデータの分布はＬデータとＨデータとで対称になる。

そして、図３のストレス印加期間Ｒ２でのストレス印加後では、ＮＢＴＩによってＰチャンネル電界効果トランジスタＭＰ２の劣化が発生する。このため、Ｐチャンネル電界効果トランジスタＭＰ２のしきい値電圧はＰチャンネル電界効果トランジスタＭＰ１のしきい値電圧よりも大きくなる。同様に、ストレス印加後では、ＰＢＴＩによるＮチャンネル電界効果トランジスタＭＮ１の劣化が発生する。このため、Ｎチャンネル電界効果トランジスタＭＮ１のしきい値電圧はＮチャンネル電界効果トランジスタＭＮ２のしきい値電圧よりも大きくなる。このため、読み出しデータＤｒが‘１’である個数が‘０’である個数よりも多くなり、読み出しデータの分布はＨデータ側に片寄る。

そして、読み出しデータの分布がＨデータ側にどれだけ片寄っているかを計測することで、ＮＢＴＩおよびＰＢＴＩによるトランジスタのしきい値電圧の上昇分を見積ることができる。

なお、しきい値電圧の変動の診断時間を短くするために、ロウ方向でメモリセル１からデータを一括して読み出すようにしてもよい。

また、メモリセル１の電源を落としたり回復させたりする場合、ロウ方向のメモリセル１´対して一括して行うようにしてもよいし、カラム方向のメモリセル１に対して一括して行うようにしてもよいし、全てのメモリセル１に対して一括して行うようにしてもよい。

（第２実施形態）
図５は、第２実施形態に係る診断回路のメモリセルの各部の電圧波形を示すタイミングチャートである。
図５において、書き込み期間Ｒ１１では、電源線ＰＬが接地電位ＶＳＳから電源電位ＶＤＤに設定される。そして、ビット線ＢＬがハイレベル、ビット線ＢＬＢがロウレベルにされた状態で、ワード線ＷＬがハイレベルにされることで、記憶ノードｎｔがハイレベル、記憶ノードｎｃがロウレベルに移行される。

次に、ストレス印加期間Ｒ１２では、電源線ＰＬが電源電位ＶＤＤに設定されたまま、ワード線ＷＬがロウレベルに移行され、記憶ノードｎｔがハイレベル、記憶ノードｎｃがロウレベルに維持される。

このため、Ｐチャンネル電界効果トランジスタＭＰ１のゲート電位はロウレベルになり、ＮＢＴＩによってＰチャンネル電界効果トランジスタＭＰ１のしきい値電圧が上昇する。また、Ｎチャンネル電界効果トランジスタＭＮ２のゲート電位はハイレベルになり、ＰＢＴＩによってＮチャンネル電界効果トランジスタＭＮ２のしきい値電圧が上昇する。
なお、ストレス印加期間Ｒ１２では、メモリセル１に記憶されるデータの偏りが‘１’と‘０’とで半々になった時を寿命と判定できるようにストレスを印加することが好ましい。

次に、書き込み期間Ｒ１３では、ビット線ＢＬがロウレベル、ビット線ＢＬＢがハイレベルにされた状態で、ワード線ＷＬがハイレベルにされることで、記憶ノードｎｔがロウレベル、記憶ノードｎｃがハイレベルに移行される。

次に、逆ストレス印加期間Ｒ１４では、電源線ＰＬが電源電位ＶＤＤに設定されたまま、ワード線ＷＬがロウレベルに移行され、記憶ノードｎｔがロウレベル、記憶ノードｎｃがハイレベルに維持される。

次に、書き換え期間Ｒ１５では、メモリセル１に供給される電源が接地電位ＶＳＳに落とされることにより、メモリセル１に保持されるデータが不定の状態に移行される。その後、メモリセル１に供給される電源が接地電位ＶＳＳから電源電位ＶＤＤに立ち上げられる。ここで、Ｐチャンネル電界効果トランジスタＭＰ１、ＭＰ２およびＮチャンネル電界効果トランジスタＭＮ１、ＭＮ２のしきい値電圧は共に上昇している。このため、メモリセル１に自律的にデータが保持される場合、記憶ノードｎｔはハイレベルもしくはロウレベルに維持される確率はほぼ等しくなる。

次に、読み出し期間Ｒ１６では、ワード線ＷＬがハイレベルにされることで、メモリセル１に記憶されたデータがビット線ＢＬ、ＢＬＢを介して入出力回路４に伝送される。そして、入出力回路４において、メモリセル１に記憶されたデータが０’か‘１’かが検出され、読み出しデータＤｒとしてシフトレジスタ５に一旦記憶される。そして、カウンタ６において、読み出しデータＤｒが‘０’である個数および‘１’である個数がカウントされ、診断部７に送られる。

なお、書き込み期間Ｒ１１およびストレス印加期間Ｒ１２における動作は、診断回路にて診断される回路ブロックの非動作時に予め行わせ、書き込み期間Ｒ１３および逆ストレス印加期間Ｒ１４における動作は、診断回路にて診断される回路ブロックの動作時に行わせることができる。

そして、診断部７において、読み出しデータＤｒが‘０’である個数と‘１’である個数とが等しいかどうかが判定される。そして、読み出しデータＤｒが‘０’である個数と‘１’である個数とが等しい場合、ストレス印加期間Ｒ１２におけるトランジスタのしきい値電圧の上昇分が逆ストレス印加期間Ｒ１４におけるトランジスタのしきい値電圧の上昇分と判定される。

これにより、ストレス印加期間Ｒ１２におけるトランジスタのしきい値電圧の上昇分を予め求めておくことにより、ＰＢＴＩまたはＮＢＴＩによってトランジスタのしきい値電圧がどの程度だけ変動したかを診断することが可能となり、半導体集積回路の使用時に半導体集積回路の特性がどの程度劣化しているかを見積もることができる。

図６は、第２実施形態に係る診断回路のメモリセルから読み出された読み出しデータの初期状態およびストレス印加後の分布を示す図である。
図６において、図５のストレス印加期間Ｒ１２でのストレス印加後では、ＮＢＴＩによってＰチャンネル電界効果トランジスタＭＰ１の劣化が発生する。このため、Ｐチャンネル電界効果トランジスタＭＰ１のしきい値電圧はＰチャンネル電界効果トランジスタＭＰ２のしきい値電圧よりも大きくなる。同様に、ストレス印加期間Ｒ１２でのストレス印加後では、ＰＢＴＩによるＮチャンネル電界効果トランジスタＭＮ２の劣化が発生する。このため、Ｎチャンネル電界効果トランジスタＭＮ２のしきい値電圧はＮチャンネル電界効果トランジスタＭＮ１のしきい値電圧よりも大きくなる。このため、読み出しデータＤｒが‘０’である個数が‘１’である個数よりも多くなり、読み出しデータの分布はＬデータ側に片寄る。

そして、図５の逆ストレス印加期間Ｒ１４での逆ストレス印加後では、ＮＢＴＩによってＰチャンネル電界効果トランジスタＭＰ２の劣化が発生する。このため、Ｐチャンネル電界効果トランジスタＭＰ１のしきい値電圧はＰチャンネル電界効果トランジスタＭＰ２のしきい値電圧と等しくなる。同様に、逆ストレス印加期間Ｒ１４での逆ストレス印加後では、ＰＢＴＩによるＮチャンネル電界効果トランジスタＭＮ１の劣化が発生する。このため、Ｎチャンネル電界効果トランジスタＭＮ２のしきい値電圧はＮチャンネル電界効果トランジスタＭＮ２のしきい値電圧と等しくなる。このため、読み出しデータＤｒが‘０’である個数と‘１’である個数とは互いに等しくなり、読み出しデータの分布はＬデータとＨデータとで対称になる。

そして、ストレス印加期間Ｒ１２におけるトランジスタのしきい値電圧の上昇分を予め求めておくことで、逆ストレス印加期間Ｒ１４後にＮＢＴＩおよびＰＢＴＩによるトランジスタのしきい値電圧の上昇分を見積ることができる。

（第３実施形態）
図７は、第３実施形態に係る診断回路の概略構成を示すブロック図である。
図７において、この診断回路には、図１の診断回路のメモリセルアレイ１０の代わりにメモリセルアレイ１０´が設けられ、図１の診断回路の電源制御回路２およびロウデコーダ３の代わりにロウデコーダ＆イコライズ制御回路８が設けられている。メモリセルアレイ１０´には、図１のメモリセル１の代わりにメモリセル１´が設けられている。

図８は、図７の診断回路のメモリセルの回路構成を示す図である。
図８において、メモリセル１´には、Ｐチャンネル電界効果トランジスタＭＰ３が追加されている。Ｐチャンネル電界効果トランジスタＭＰ３のドレインは記憶ノードｎｔに接続され、Ｐチャンネル電界効果トランジスタＭＰ３のソースは記憶ノードｎｃに接続されている。Ｐチャンネル電界効果トランジスタＭＰ３のゲートはイコライズ線ＥＱに接続されている。

また、図７において、ロウデコーダ＆イコライズ制御回路８は、メモリセル１´をロウ方向に選択したり、記憶ノードｎｔ、ｎｃを互いにショートさせることにより、メモリセル１´に保持されるデータを不定の状態に移行させたりすることができる。

図９は、図８のメモリセルの各部の電圧波形を示すタイミングチャートである。
図９において、書き込み期間Ｒ２１では、電源線ＰＬが接地電位ＶＳＳから電源電位ＶＤＤに設定される。また、イコライズ線ＥＱはハイレベルに維持される。そして、ビット線ＢＬがロウレベル、ビット線ＢＬＢがハイレベルにされた状態で、ワード線ＷＬがハイレベルにされることで、記憶ノードｎｔがロウレベル、記憶ノードｎｃがハイレベルに移行される。

次に、ストレス印加期間Ｒ２２では、電源線ＰＬが電源電位ＶＤＤに設定されたまま、ワード線ＷＬがロウレベルに移行され、記憶ノードｎｔがロウレベル、記憶ノードｎｃがハイレベルに維持される。

次に、書き換え期間Ｒ２３では、ロウデコーダ＆イコライズ制御回路８にイコライズ信号Ｓ２が入力され、イコライズ線ＥＱがロウレベルに移行される。このため、Ｐチャンネル電界効果トランジスタＭＰ３がオンされ、記憶ノードｎｔ、ｎｃが互いにショートされることにより、メモリセル１´に保持されるデータが不定の状態に移行される。その後、イコライズ線ＥＱがハイレベルに移行され、Ｐチャンネル電界効果トランジスタＭＰ３がオフされることにより、記憶ノードｎｔ、ｎｃが互いに切り離される。この時、ビット線ＢＬ、ＢＬＢを介して書き込みデータが与えられない場合においても、メモリセル１´には自律的にデータが保持される。ここで、Ｐチャンネル電界効果トランジスタＭＰ２およびＮチャンネル電界効果トランジスタＭＮ１のしきい値電圧は上昇しているので、記憶ノードｎｔはハイレベル、記憶ノードｎｃがロウレベルに動きやすくなっている。このため、メモリセル１´に自律的にデータが保持される場合、記憶ノードｎｔはハイレベル、記憶ノードｎｃがロウレベルに維持される確率が高くなる。

次に、読み出し期間Ｒ２４では、ワード線ＷＬがハイレベルにされることで、メモリセル１´に記憶されたデータがビット線ＢＬ、ＢＬＢを介して入出力回路４に伝送される。そして、入出力回路４において、メモリセル１´に記憶されたデータが０’か‘１’かが検出され、読み出しデータＤｒとしてシフトレジスタ５に一旦記憶される。そして、カウンタ６において、読み出しデータＤｒが‘０’である個数および‘１’である個数がカウントされ、診断部７に送られる。そして、診断部７において、読み出しデータＤｒが‘０’である個数と‘１’である個数との割合に基づいて、トランジスタのしきい値電圧の上昇分が判定される。

次に、再書き込み期間Ｒ２５では、読み出しデータＤｒが読み出された後、元のデータがメモリセル１´に再書き込みされ、記憶ノードｎｔがロウレベル、記憶ノードｎｃがハイレベルに移行される。

そして、再ストレス印加期間Ｒ２６では、イコライズ線ＥＱはハイレベルに維持されたまま、ワード線ＷＬがロウレベルに移行され、記憶ノードｎｔがロウレベル、記憶ノードｎｃがハイレベルに維持される。

なお、書き込み期間Ｒ２１、ストレス印加期間Ｒ２２、書き換え期間Ｒ２３、読み出し期間Ｒ２４、再書き込み期間Ｒ２５および再ストレス印加期間Ｒ２６における動作は、診断回路にて診断される回路ブロックの動作時に行わせることができる。

これにより、電源線ＰＬの電位を制御する方法に比べ、メモリセル１´に保持されるデータを自律的に書き換えさせるのにかかる時間を短くすることができる。このため、Ｐチャンネル電界効果トランジスタＭＰ２およびＮチャンネル電界効果トランジスタＭＮ１がストレスフリーとなる時間を短くすることができ、ストレスフリーによりＰＢＴＩまたはＮＢＴＩによるしきい値電圧の変動が回復するのを抑制することが可能となることから、ＰＢＴＩまたはＮＢＴＩによるしきい値電圧の変動幅の診断精度を向上させることができる。

なお、しきい値電圧の変動の診断時間を短くするために、ロウ方向でメモリセル１´からデータを一括して読み出すようにしてもよいし、ロウ方向でメモリセル１´にデータを一括して再書き込みするようにしてもよい。

また、記憶ノードｎｔ、ｎｃを互いにショートさせたり切り離したりする場合、ロウ方向のメモリセル１´に対して一括して行うようにしてもよいし、カラム方向のメモリセル１´に対して一括して行うようにしてもよいし、全てのメモリセル１´に対して一括して行うようにしてもよい。

（第４実施形態）
図１０は、第４実施形態に係る診断回路が適用される半導体集積回路の概略構成を示すブロック図である。
図１０において、半導体チップ１１には、回路ブロック１２および診断回路１３が搭載されている。なお、診断回路１３としては、図１の構成を用いるようにしてもよいし、図７の構成を用いるようにしてもよい。また、回路ブロック１２としては、ＳＲＡＭなどの半導体メモリであってもよいし、フリップフリップやインバータなどの論理回路であってもよい。

回路ブロック１２のトランジスタがＰＢＴＩまたはＮＢＴＩによって劣化する状況では、診断回路１３のメモリセルのトランジスタに対しても、ＰＢＴＩまたはＮＢＴＩによるストレスが印加される。そして、診断回路１３において、メモリセルに自律的に保持されたデータの分布に基づいてトランジスタのしきい値電圧の変動が適宜診断され、トランジスタの寿命がきたら診断信号Ｓ３が外部に出力される。

（第５実施形態）
図１１は、第５実施形態に係る診断回路が適用される半導体集積回路の概略構成を示すブロック図である。
図１１において、半導体チップ２１には、制御ブロック２２およびマルチコア群２３が搭載されている。マルチコア群２３には複数のコア２４が設けられている。各コア２４には、回路ブロック２５および診断回路２６が設けられている。なお、診断回路２６としては、図１の構成を用いるようにしてもよいし、図７の構成を用いるようにしてもよい。また、回路ブロック２５としては、ＳＲＡＭなどの半導体メモリであってもよいし、フリップフリップやインバータなどの論理回路であってもよい。

そして、各コア２４において、回路ブロック２５のトランジスタがＰＢＴＩまたはＮＢＴＩによって劣化する状況では、診断回路２６のメモリセルのトランジスタに対しても、ＰＢＴＩまたはＮＢＴＩによるストレスが印加される。そして、診断回路２６において、メモリセルに自律的に保持されたデータの分布に基づいてトランジスタのしきい値電圧の変動が適宜診断され、その診断結果が制御ブロック２２に出力される。

そして、制御ブロック２２において、トランジスタのしきい値電圧の変動が相対的に少ないコア２４に優先的にジョブが割り当てられることで、各コア２４のトランジスタの劣化が均一化される。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１、１´ メモリセル、２電源制御回路、３ロウデコーダ、４入出力回路、５シフトレジスタ、６カウンタ、７診断部、８ロウデコーダ＆イコライズ制御回路、１０、１０´ メモリセルアレイ、ＭＰ１〜ＭＰ３Ｐチャンネル電界効果トランジスタ、ＭＮ１〜ＭＮ４Ｎチャンネル電界効果トランジスタ、１１、２１半導体チップ、１２、２５回路ブロック、１３、２６診断回路、２２制御ブロック、２３マルチコア群、２４コア

Claims

一対の記憶ノードにデータを相補的に記憶するメモリセルが配列されたメモリセルアレイと、
前記メモリセルに一定のデータを保持させてから前記メモリセルに保持されるデータが不定の状態に移行された後に、前記メモリセルに自律的に保持されたデータを読み出す入出力回路と、
前記メモリセルに自律的に保持されたデータの分布に基づいてトランジスタのしきい値電圧の変動を診断する診断部とを備えることを特徴とする診断回路。
前記診断部にて診断される回路ブロックの動作時に前記メモリセルに一定のデータを保持させることを特徴とする請求項１に記載の診断回路。
前記メモリセルに供給される電源を接地電位に落とすことにより、前記メモリセルに保持されるデータを不定の状態に移行させる電源制御回路を備えることを特徴とする請求項１または２に記載の診断回路。
前記一対の記憶ノードを互いにショートさせることにより、前記メモリセルに保持されるデータを不定の状態に移行させるイコライズ制御回路を備えることを特徴とする請求項１または２に記載の診断回路。
前記メモリセルに一定のデータを保持させた後に前記メモリセルに逆のデータを保持させてから、前記メモリセルに保持されるデータが不定の状態に移行された後に、前記メモリセルに自律的に保持されたデータを読み出すことを特徴とする請求項１から４のいずれか１項に記載の診断回路。
回路ブロックと、
前記回路ブロックのトランジスタのしきい値電圧の変動を診断する診断回路とを備え、
前記診断回路は、
一対の記憶ノードにデータを相補的に記憶するメモリセルが配列されたメモリセルアレイと、
前記メモリセルに一定のデータを保持させてから前記メモリセルに保持されるデータが不定の状態に移行された後に、前記メモリセルに自律的に保持されたデータを読み出す入出力回路と、
前記メモリセルに自律的に保持されたデータの分布に基づいてトランジスタのしきい値電圧の変動を診断し、前記診断結果を出力する診断部を備えることを特徴とする半導体集積回路。
マルチコアが設けられた回路ブロックと、
前記マルチコアのコアごとに設けられ、前記コアのトランジスタのしきい値電圧の変動を診断する診断回路と、
前記診断回路による診断結果に基づいて、前記コアに対するジョブの割り当てを制御する制御ブロックとを備え、
前記診断回路は、
一対の記憶ノードにデータを相補的に記憶するメモリセルが配列されたメモリセルアレイと、
前記メモリセルに一定のデータを保持させてから前記メモリセルに保持されるデータが不定の状態に移行された後に、前記メモリセルに自律的に保持されたデータを読み出す入出力回路と、
前記メモリセルに自律的に保持されたデータの分布に基づいてトランジスタのしきい値電圧の変動を診断する診断部を備えることを特徴とする半導体集積回路。
前記制御ブロックは、前記トランジスタのしきい値電圧の変動が相対的に少ないコアに優先的にジョブを割り当てることを特徴とする請求項７に記載の半導体集積回路。