[go: up one dir, main page]

WO2006080111A1 - 半導体集積回路及びシステムｌｓｉ - Google Patents

半導体集積回路及びシステムｌｓｉ Download PDF

Info

Publication number
WO2006080111A1
WO2006080111A1 PCT/JP2005/017727 JP2005017727W WO2006080111A1 WO 2006080111 A1 WO2006080111 A1 WO 2006080111A1 JP 2005017727 W JP2005017727 W JP 2005017727W WO 2006080111 A1 WO2006080111 A1 WO 2006080111A1
Authority
WO
WIPO (PCT)
Prior art keywords
input
semiconductor integrated
integrated circuit
output
signal
Prior art date
Application number
PCT/JP2005/017727
Other languages
English (en)
French (fr)
Inventor
Yasuteru Maeda
Toshinori Maeda
Original Assignee
Matsushita Electric Industrial Co., Ltd.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co., Ltd. filed Critical Matsushita Electric Industrial Co., Ltd.
Priority to US11/795,904 priority Critical patent/US7739571B2/en
Priority to JP2007500418A priority patent/JP4516110B2/ja
Publication of WO2006080111A1 publication Critical patent/WO2006080111A1/ja

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318594—Timing aspects
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31712—Input or output aspects
    • G01R31/31713—Input or output interfaces for test, e.g. test pins, buffers
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3172—Optimisation aspects, e.g. using functional pin as test pin, pin multiplexing

Definitions

  • the present invention relates to a structure of a semiconductor integrated circuit and a system LSI that can be easily inspected.
  • a function test in a semiconductor integrated circuit is performed in the following procedure.
  • an inspection input signal is input to the semiconductor integrated circuit to be inspected, and an inspection output signal output in response to the input is received by the LSI inspection device.
  • the semiconductor integrated circuit operates normally by comparing and determining the inspection output signal output from the semiconductor integrated circuit and the inspection expected value signal indicating the output state during normal operation. Inspect whether or not.
  • test input terminal that can directly input a test input signal to the circuit to be tested and can directly output a test output signal or an LSI external It is necessary to provide an inspection-use terminal that is also used as a terminal (hereinafter referred to as an inspection-dedicated Z-inspection terminal).
  • BIST Built in Self Test
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2004-93421 Disclosure of the invention
  • SIP system-in-package
  • the present invention has been made in view of the strong point, and the purpose of the present invention is to use a dedicated Z test for inputting a necessary signal from the outside when performing a function test of an LSI.
  • An object of the present invention is to provide a semiconductor integrated circuit that can solve the problem of an increase in the number of terminals.
  • another object of the present invention is to provide an inspection that occurs when there is even one semiconductor integrated circuit that does not have a self-diagnosis function in a SIP type system LSI composed of a plurality of semiconductor integrated circuits.
  • An object of the present invention is to provide a semiconductor integrated circuit for solving the problem of an increase in the number of terminals.
  • the present invention provides a semiconductor integrated circuit including a circuit to be inspected that is an object to be inspected, and generates an inspection expectation value signal for comparison with an inspection result in the circuit to be inspected.
  • the expected inspection value program means includes an input Z input / output pad for receiving a predetermined signal required for a ground terminal or power supply terminal force inspection connected to the semiconductor integrated circuit, and the input.
  • a switch connected to the Z input / output pad and selectively switching the output state of the signal input via the input Z input / output pad; and the inspection expectation value based on the output signal output from the switch.
  • an expected value generation circuit for generating a signal.
  • an input signal required at the time of BIST can be input from the outside of the LSI using the power supply terminal or the ground terminal without using the dedicated inspection Z terminal. it can.
  • the semiconductor integrated circuit of the present invention it is possible to reduce the number of inspection-dedicated Z-inspection terminals necessary for, for example, BIST in function inspection.
  • FIG. 1 is a block diagram showing a configuration of a semiconductor integrated circuit according to Embodiment 1 of the present invention.
  • FIG. 2 is a block diagram showing a configuration of a test expected value program circuit according to the first embodiment.
  • FIG. 3 is a block diagram showing a configuration of a test expected value program circuit in the second embodiment.
  • FIG. 4 is a block diagram showing a configuration of a test expected value program circuit according to the third embodiment.
  • FIG. 5 is a block diagram showing a configuration of a shift register circuit in the third embodiment.
  • FIG. 6 is a timing chart showing the operation of the shift register circuit in the third embodiment.
  • FIG. 7 is a block diagram showing a configuration of a semiconductor integrated circuit according to the fourth embodiment.
  • FIG. 8 is a block diagram showing a configuration of an expected test value program circuit according to the fourth embodiment.
  • FIG. 9 is a timing chart illustrating the operation of the semiconductor integrated circuit according to the fourth embodiment.
  • FIG. 10 is a block diagram showing a configuration of a test expected value program circuit according to the fifth embodiment.
  • FIG. 11 is a timing chart showing the operation of the semiconductor integrated circuit according to the fifth embodiment.
  • FIG. 12 is a block diagram showing a configuration of a semiconductor integrated circuit according to the sixth embodiment.
  • FIG. 13 is a block diagram showing a configuration of a test expected value program circuit according to the sixth embodiment.
  • FIG. 14 is a block diagram showing a configuration of a semiconductor integrated circuit according to the seventh embodiment.
  • FIG. 15 is a block diagram showing a configuration of a semiconductor integrated circuit according to the eighth embodiment.
  • FIG. 16 is a block diagram showing a configuration of a semiconductor integrated circuit according to the ninth embodiment.
  • FIG. 17 is a block diagram showing a configuration of a semiconductor integrated circuit according to the tenth embodiment. is there.
  • FIG. 18 is a block diagram showing the configuration of the semiconductor integrated circuit according to the eleventh embodiment.
  • FIG. 19 is a block diagram showing a configuration of a semiconductor integrated circuit according to the twelfth embodiment.
  • FIG. 20 is a cross-sectional view showing a configuration of a semiconductor integrated circuit according to the twelfth embodiment.
  • FIG. 21 is a block diagram showing a configuration of a semiconductor integrated circuit according to the thirteenth embodiment.
  • FIG. 22 is a cross-sectional view showing the configuration of the semiconductor integrated circuit according to the thirteenth embodiment.
  • FIG. 1 is a block diagram showing an overall configuration of a semiconductor integrated circuit according to Embodiment 1 of the present invention.
  • 10 is a semiconductor integrated circuit package
  • 11 is a semiconductor integrated circuit A packaged in a semiconductor integrated circuit package 10.
  • This semiconductor integrated circuit Al l incorporates a BIST control circuit 12 for controlling BIST mode generation, inspection input value generation, inspection expected value generation, and internal CLK generation, and a circuit under test 16 to be inspected. ing.
  • the BIST control circuit 12 includes information necessary for performing inspection, that is, a CLK signal 2, a mode signal 3 for determining a test mode, and input value data 4 necessary for generating a test input value. Input from LSI inspection device 1.
  • the CLK signal 2 The CLK signal 23 is generated based on the above, the expected value control signal 102 is generated based on the mode signal 3, and the input value control signal 17 is generated based on the mode signal 3 and the input value data 4.
  • the CLK signal 23 generated by the BIST control circuit 12 is sent to the expected value comparison circuit 14, the input value generation circuit 15, and the expected value generation circuit 13 in the inspection expected value program circuit 100, respectively. Entered. Further, an expected value control signal 102 is input to the expected value generation circuit 13 in synchronization with the CLK signal 23, and an input value control signal 17 is input to the input value generation circuit 15 in synchronization with the CLK signal 23. .
  • the expected value generation circuit 13, the expected value comparison circuit 14, and the input value generation circuit 15 operate in synchronization with the input CLK signal 23, respectively. Can be performed at a frequency synchronized with the CLK signal 23.
  • a test input signal 18 is generated based on the input value control signal 17, and this signal is input to the circuit under test 16.
  • the circuit under test 16 generates an output result in response to the input test input signal 18 and outputs the output result as the test output signal 20 to the expected value comparison circuit 14.
  • the inspection expected value program circuit 100 has an input Z input / output node 103 for receiving a signal from the ground terminal 30 or the power supply terminal 31 of the semiconductor integrated circuit package 10, and this input Z A switch 105 for selectively switching the output of a signal input via the input / output pad 103; a switch control circuit 109 for outputting a switch control signal 110 for controlling the switch 105; and the expected value generation circuit 13. Yes.
  • a ground Z power signal 104 is input to the switch 105 from the ground terminal 30 or the power terminal 31 via the input Z input / output pad 103.
  • the switch 105 further receives a switch control signal 110 output from the switch control circuit 109, and the connection state of the switch 105 is switched based on the switch control signal 110. Specifically, when not in the test mode 106, the switch 105 and the expected value generation circuit 13 are not connected. In the test mode 107, the input to the switch 105 is generated as the switch output signal 122 as it is. The connection state is switched so that it is input to circuit 13. available.
  • the expected value generation circuit 13 generates a test expected value signal 21 and outputs the signal to the expected value comparison circuit 14.
  • the inspection output signal 20 and the inspection expected value signal 21 are compared, and a comparison result signal 22 that is a comparison result of the two signals is sent to the BIST control circuit 12. Is output.
  • the BIST control circuit 12 outputs a BIST result 6 indicating the quality of the product determined based on the comparison result signal 22 to the LSI inspection apparatus 1.
  • the signal required for the BIST inspection can be directly taken in through the ground terminal or the power supply terminal without passing through the LSI external terminal. It is possible to reduce the number of Z inspection / external terminals provided outside the LSI.
  • the inspection can be performed at the actual operation speed.
  • FIG. 3 is a block diagram showing a configuration of an inspection expected value program circuit in the semiconductor integrated circuit according to the second embodiment. Since the difference from the first embodiment is only the circuit configuration of the expected inspection value program circuit 100, the same parts as those in the first embodiment are denoted by the same reference numerals, and only the differences will be described.
  • the switch 111 in the expected test value program circuit 100 has three modes: 106 when not in the test mode, 107 during the first test mode, and 108 during the second test mode. Is configured to be selectable.
  • the switch 111 when the switch 111 is not in the test mode 106 when the switch 111 is selected, the connection in the switch 111 is cut off and the ground Z power signal taken in from the input Z input / output pad 103 is selected. 104 is not output to the expected value generation circuit 13.
  • the input to the switch 111 is output to the expected value generation circuit 13 as it is. Furthermore, when the second test mode 108 is selected in the switch 111, the input to the switch 111 is inverted and the force is also output to the expected value generation circuit 13. Subsequent operations are the same as those in the first embodiment.
  • a high-level or low-level signal necessary for the BIST inspection is synchronized with the CLK signal that does not pass through the LSI external terminal.
  • the terminal or power supply terminal force can also be directly captured, reducing the number of inspection-dedicated Z-inspection terminals provided outside the LSI.
  • FIG. 4 is a block diagram showing a configuration of an inspection expected value program circuit in the semiconductor integrated circuit according to the third embodiment. Since the difference from the second embodiment is only that the shift register circuit 120 is provided between the switch 111 and the expected value generation circuit 13, hereinafter, the same parts as those of the second embodiment are denoted by the same reference numerals, Only the differences will be described.
  • the expected test value program circuit 100 includes a shift register circuit 120 for dividing the switch output signal 122 output from the switch 111 into a plurality of signals.
  • FIG. 5 is a block diagram showing a configuration of the shift register circuit 120.
  • the shift register circuit 120 receives the switch output signal 122 output from the switch 111, and receives the expected value control signal 102 and the CLK signal 23 output from the BIST control circuit 12 in synchronization. Then, as shown in the timing chart of FIG. 6, by generating a plurality of output signals from one input signal, the switch output signal 122 is divided into a plurality of shift register output signals 121, and this shift register output The signal 121 is input to the expected value generation circuit 13. Subsequent operations are the same as those in the second embodiment.
  • a plurality of high-level or low-level signals necessary for the BIST inspection are synchronized with the CLK signal that does not pass through the LSI external terminal. Therefore, it can be taken directly from the ground terminal or the power supply terminal, and the number of inspection-dedicated Z-inspection terminals can be reduced outside the LSI.
  • FIG. 7 is a block diagram showing the configuration of the semiconductor integrated circuit according to the fourth embodiment of the present invention
  • FIG. 8 is a block diagram showing the configuration of the expected inspection value program circuit according to the fourth embodiment. Since the difference from the second embodiment is only that a plurality of input Z input / output nodes for taking in the ground Z power supply signal are provided, the same parts as those in the second embodiment are denoted by the same reference numerals, and Only the differences will be described.
  • the test expected value program circuit 100 includes a plurality of input Z input / output pads 103 for receiving the ground Z power supply signal 104 of the semiconductor integrated circuit package 10 and the plurality of input Z inputs.
  • a plurality of switches 111 for switching the output of signals input from the output pad 103, a switch control circuit 119 for collectively controlling the switches 111, and the expected value generation circuit 13 are provided.
  • the ground Z power signal 104 is input to the plurality of switches 111 from the ground terminal 30 or the power supply terminal 31 via the plurality of input Z input / output pads 103.
  • the plurality of switches 111 are further supplied with a switch control signal 112 output from the switch control circuit 119, respectively. Based on the switch control signal 112, the connection state of the switches 111 is simultaneously controlled. Is done.
  • a plurality of signals at a single level or two levels that are necessary for the BIST inspection are converted into a CLK signal that does not pass through the LSI external terminal. Synchronously, it can be directly fetched from the ground terminal or the power supply terminal, and the number of dedicated inspection Z inspection / use terminals outside the LSI can be reduced.
  • FIG. 10 shows the configuration of the inspection expected value program circuit in the semiconductor integrated circuit according to the fifth embodiment. It is a block diagram which shows composition. Since the difference from the fourth embodiment is only the circuit configuration of the expected inspection value program circuit 100, the same parts as those of the fourth embodiment are denoted by the same reference numerals and only the differences will be described below.
  • the expected test value program circuit 100 includes a switch control circuit 215 for individually controlling the plurality of switches 111. Others are the same as in the fourth embodiment.
  • a ground Z power signal 104 is input to the plurality of switches 111 from the ground terminal 30 or the power supply terminal 31 via the plurality of input Z input / output pads 103. Further, the switch control signals 113 and 114 output from the switch control circuit 215 are respectively input to the plurality of switches 111, and the connection states of the plurality of switches 111 are individually determined based on the switch control signals 113 and 114, respectively. Controlled.
  • a plurality of high-level or low-level signals necessary for the BIST inspection are synchronized with the CLK signal that does not pass through the LSI external terminal. Therefore, the ground terminal or power supply terminal force can be directly captured individually, and the number of dedicated inspection Z inspection / use terminals outside the LSI can be reduced.
  • FIG. 12 is a block diagram showing a configuration of a semiconductor integrated circuit according to Embodiment 6 of the present invention. Since the difference from the fifth embodiment is that a test input value program circuit is provided instead of the test expected value program circuit, the same parts as those of the fifth embodiment are denoted by the same reference numerals, and only the differences are described below. explain.
  • the BIST control circuit 12 has information necessary for the inspection, that is, the CLK signal 2, the mode signal 3 for determining the test mode, and the inspection expected value generation.
  • Expected value data 5 is input from LSI inspection device 1.
  • a CLK signal 23 is generated based on the CLK signal 2
  • an input value control signal 202 is generated based on the mode signal 3
  • an expected value control signal 19 is generated based on the mode signal 3 and the expected value data 5. .
  • the CLK signal 23 generated by the BIST control circuit 12 is sent to the expected value generation circuit 13, the expected value comparison circuit 14, and the input value generation circuit 15 inside the inspection input value program circuit 200, respectively. Entered. Further, an expected value control signal 19 is input to the expected value generation circuit 13 in synchronization with the CLK signal 23, and an input value control signal 202 is input to the input value generation circuit 15 in synchronization with the CLK signal 23. .
  • the expected value generation circuit 13 generates a test expected value signal 21 based on the expected value control signal 19 and outputs this signal to the expected value comparison circuit 14.
  • the test input value program circuit 200 includes a plurality of input Z input / output pads 103 for receiving signals from the ground terminal 30 or the power supply terminal 31 of the semiconductor integrated circuit package 10, and the input Z input / output pads 103.
  • a plurality of switches 111 for switching the output of a signal input from the input / output pad 103, a switch control circuit 209 for individually controlling the switches 111, and the input value generation circuit 15; Yes.
  • a ground Z power signal 104 is input to the plurality of switches 111 from the ground terminal 30 or the power supply terminal 31 via the plurality of input Z input / output pads 103. Further, the switch control signals 213 and 214 output from the switch control circuit 215 are respectively input to the plurality of switches 111, and the connection states of the plurality of switches 111 are individually determined based on the switch control signals 213 and 214. Controlled.
  • the switch 111 when the switch 111 is not in the test mode 106 when the switch 111 is not selected, the connection in the switch 111 is cut off, and the ground Z power supply signal 104 taken in from the input Z input / output canod 103 is received.
  • the input value generation circuit 15 is not output.
  • the input to the switch 111 is output to the input value generation circuit 15 as it is.
  • the input to the switch 111 is inverted and output to the force input value generation circuit 15. Then, the input value generation circuit 15 generates a test input signal 18 based on the input signal, and outputs this test input signal 18 to the circuit under test 16. In the circuit under test 16, an output result in response to the input test input signal 18 is generated, and this output result is output as the test output signal 20 to the expected value comparison circuit 14.
  • the inspection output signal 20 and the inspection expected value signal 21 are compared, and a comparison result signal 22 that is a comparison result of the two signals is sent to the BIST control circuit 12. Is output.
  • the BIST control circuit 12 outputs a BIST result 6 indicating the quality of the product determined based on the comparison result signal 22 to the LSI inspection apparatus 1.
  • a plurality of high-level or low-level signals necessary for the BIST inspection are synchronized with the CLK signal that does not pass through the LSI external terminal. Therefore, the ground terminal or power supply terminal force can be directly captured individually, and the number of dedicated inspection Z inspection / use terminals outside the LSI can be reduced.
  • the component having the same configuration as the inspection expected value program circuit of the fifth embodiment is used as the component of the portion that takes in the input value from the ground terminal and the power supply terminal.
  • the configuration having the same configuration as that of the expected test value program circuit according to the first to fourth embodiments may be used.
  • FIG. 14 is a block diagram showing a configuration of a semiconductor integrated circuit according to the seventh embodiment of the present invention. Since the difference from the sixth embodiment is that the inspection expected value program circuit is provided together with the inspection input value program circuit, the same parts as those of the sixth embodiment are denoted by the same reference numerals and only the differences will be described below. To do.
  • the BIST control circuit 12 is supplied with information necessary for the inspection, that is, the CLK signal 2 and the mode signal 3 for determining the test mode from the LSI inspection apparatus 1. It is.
  • this BIST control circuit 12 a CLK signal 23 based on the CLK signal 2 is generated, and an expected value control signal 102 and an input value control signal 202 are generated based on the mode signal 3.
  • the CLK signal 23 generated by the BIST control circuit 12 includes an expected value comparison circuit 14, an expected value generation circuit 13 in the inspection expected value program circuit 100, and an inspection input value program circuit 200. Input to the input value generation circuit 15 respectively. Further, an expected value control signal 102 is input to the expected value generation circuit 13 in synchronization with the CLK signal 23, and an input value control signal 202 is input to the input value generation circuit 15 in synchronization with the CLK signal 23.
  • the expected test value program circuit 100 generates a test expected value signal 21 based on the expected value control signal 102 and outputs this signal to the expected value comparison circuit 14. Since the operation at this time is the same as that of the fifth embodiment, detailed description thereof is omitted.
  • the test input value program circuit 200 generates a test input signal 18 based on the input value control signal 202 and outputs this signal to the circuit under test 14. Since the operation at this time is the same as that of the sixth embodiment, detailed description thereof is omitted.
  • the circuit under test 16 generates an output result in response to the input inspection input signal 18, and this output result is output as the inspection output signal 20 to the expected value comparison circuit 14.
  • the inspection output signal 20 and the inspection expected value signal 21 are compared, and a comparison result signal 22 that is a comparison result of the two signals is sent to the BIST control circuit 12. Is output.
  • the BIST control circuit 12 outputs a BIST result 6 indicating the quality of the product determined based on the comparison result signal 22 to the LSI inspection apparatus 1.
  • a plurality of high-level or low-level signals necessary for the BIST inspection are synchronized with the CLK signal that does not pass through the LSI external terminal. Therefore, the ground terminal or power supply terminal force can be directly captured individually, and the number of dedicated inspection Z inspection / use terminals outside the LSI can be reduced.
  • the expected inspection value program circuit according to the fifth embodiment and the inspection input value program circuit according to the sixth embodiment are used as components of a part that takes in an input value from a ground terminal and a power supply terminal.
  • the force using the same configuration as that of the test expected value program circuit and the test input value program circuit according to Embodiments 1 to 4 may be used. .
  • FIG. 15 is a block diagram showing a configuration of the semiconductor integrated circuit according to the eighth embodiment of the present invention. Since the difference from the fifth embodiment is that two semiconductor integrated circuits are built in one semiconductor integrated circuit package, the same parts as those of the fifth embodiment are denoted by the same reference numerals. Only the differences will be described.
  • the semiconductor integrated circuit package 10 includes a semiconductor integrated circuit All and a semiconductor integrated circuit B60.
  • the semiconductor integrated circuit All is a circuit having a self-diagnosis function
  • the semiconductor integrated circuit B60 is a circuit not having a self-diagnosis function.
  • the semiconductor integrated circuit All includes, for example, a selector 82 that selects and outputs an input signal in addition to the components described in the fifth embodiment, and an external terminal connected to the LSI inspection apparatus 1 And an internal circuit 83 for receiving input of power.
  • the selector 82 receives the first input signal 80 from the external terminal via the internal circuit 83, while the inspection input signal 18 output from the input value generation circuit 15 receives the second input signal 80. Input as input signal 81.
  • the semiconductor integrated circuit All and the semiconductor integrated circuit B60 are connected so that the output of the selector 82 becomes the input of the semiconductor integrated circuit B60. Further, the output result of the circuit under test 61 inside the semiconductor integrated circuit B60 is inputted as the test output signal 20 to the expected value comparison circuit 14 of the semiconductor integrated circuit All.
  • the first input signal 80 input to the selector 82 is output from the selector 82 and input to the semiconductor integrated circuit B60.
  • the internal circuit 83 it is difficult to perform an input for directly inspecting the semiconductor integrated circuit B60 with an external input.
  • the second input signal 81 input to the selector 82 is output from the selector 82 and input to the semiconductor integrated circuit B60.
  • the second input signal 81 is an input signal for inspecting the circuit under test 61 of the semiconductor integrated circuit B60, and the circuit under test 61 responds to the second input signal 81.
  • the output result is generated, and this output result is input as the inspection output signal 20 to the expected value comparison circuit 14 of the semiconductor integrated circuit All. Subsequent operations are the same as those in the fifth embodiment.
  • the semiconductor integrated circuit having the self-diagnosis function is provided with the selector that selects and outputs the input of the external force and the input at the time of self-diagnosis. Therefore, it is possible to easily inspect a semiconductor integrated circuit that does not have a self-diagnosis function. As a result, in the past, when multiple semiconductor integrated circuits were built in one semiconductor integrated circuit package, it was difficult to inspect the semiconductor integrated circuit side that did not have a self-diagnostic function. If it is necessary to provide a Z-inspection terminal, it is advantageous to solve the problem.
  • a plurality of high-level or low-level signals necessary for the BIST inspection are directly and individually connected to the ground terminal or the power supply terminal in synchronization with the CLK signal that does not pass through the LSI external terminal. It is possible to reduce the number of Z inspection / external terminals provided outside the LSI.
  • the expected value for inspection is generated and inputted externally, it is not necessary to have the expected value inside the circuit, and it is possible to perform inspection without performing hardware correction.
  • the semiconductor integrated circuit since a supply problem occurs in the semiconductor integrated circuit to be configured and the semiconductor integrated circuit is replaced with another semiconductor integrated circuit, it is necessary to change the expected value for inspection, and the hardware of the semiconductor integrated circuit itself is changed. It will be advantageous to solve the problem if you can't inspect it!
  • the force using the configuration of the fifth embodiment provided with only the expected inspection value program circuit is not particularly limited to this configuration.
  • the inspection input value program circuit shown in 4 or 6 may be provided.
  • FIG. 16 is a block diagram showing a configuration of the semiconductor integrated circuit according to the ninth embodiment of the present invention. Since the difference from the eighth embodiment is that N semiconductor integrated circuits are built in one semiconductor integrated circuit package, the same parts as those in the eighth embodiment are denoted by the same reference numerals. Only the differences will be described.
  • the semiconductor integrated circuit package 10 includes a semiconductor integrated circuit All, a semiconductor integrated circuit B60, and a semiconductor integrated circuit N70.
  • the semiconductor integrated circuit All is a circuit having a self-diagnosis function
  • the semiconductor integrated circuit B60 and the semiconductor integrated circuit N70 are circuits having no self-diagnosis function.
  • the semiconductor integrated circuit B60 and the semiconductor integrated circuit N70 are directly connected to each other.
  • the semiconductor integrated circuit package 10 includes N semiconductor integrated circuits.
  • the semiconductor integrated circuit All includes a selector N85.
  • the selector N85 receives the first input signal 80 as an external terminal force via the internal circuit 83, while the inspection input signal 18 output from the input value generation circuit 15 serves as the third input signal 86. Entered.
  • the semiconductor integrated circuit All and the semiconductor integrated circuit N70 are connected so that the output of the selector N85 becomes the input of the semiconductor integrated circuit N70.
  • the output result of the circuit under test 71 inside the semiconductor integrated circuit N70 is input to the expected value comparison circuit 14 of the semiconductor integrated circuit All as the test output signal 20.
  • the first input signal 80 force input to the selector 82 and the selector N85 is output from the selector 82 and the selector N85.
  • the signal passes through the internal circuit 83 it is difficult to perform an input that directly detects the semiconductor integrated circuits B60 and N70 by an external input.
  • the second input signal 81 input to the selector 82 and the third input signal 86 input to the selector N85 are output, respectively, and this second input signal 81 is input to the semiconductor integrated circuit B60, and a third input signal 86 is input to the semiconductor integrated circuit N70.
  • the second input signal 81 is an input signal for inspecting the semiconductor integrated circuit B60
  • the third input signal 86 inspects the circuit under test 71 of the semiconductor integrated circuit N70. Is an input signal.
  • the circuit under test 61 generates an output result in response to the second input signal 81
  • the circuit under test 71 generates an output result in response to the third input signal 86.
  • Each of these output results is input as an inspection output signal 20 to the expected value comparison circuit 14 of the semiconductor integrated circuit All.
  • the subsequent operation is the same as that of the fifth embodiment.
  • the semiconductor integrated circuit of the ninth embodiment there are a plurality of semiconductor integrated circuits that do not have a self-diagnosis function, and there are semiconductor integrated circuits that do not have the self-diagnosis function. In the case of having a configuration that is not connected to each other, the inspection can be easily performed. Other effects are the same as in the eighth embodiment.
  • FIG. 17 is a block diagram showing a configuration of the semiconductor integrated circuit according to the tenth embodiment of the present invention. Since the difference from the ninth embodiment is that the semiconductor integrated circuit B and the semiconductor integrated circuit N that do not have a self-diagnosis function are connected to each other, hereinafter, the same parts as those of the ninth embodiment are the same. Only the differences will be described.
  • the semiconductor integrated circuit package 10 includes a semiconductor integrated circuit All, a semiconductor integrated circuit B60, and a semiconductor integrated circuit N70.
  • the semiconductor integrated circuit All is a circuit having a self-diagnosis function
  • the semiconductor integrated circuit B60 and the semiconductor integrated circuit N70 are circuits having no self-diagnosis function.
  • the semiconductor integrated circuit B60 and the semiconductor integrated circuit N70 are directly connected to each other. Signals can be exchanged between these circuits.
  • the semiconductor integrated circuit package 10 includes N semiconductor integrated circuits.
  • the first input signal 80 input to the selector 82 and the selector N85 is output from the selector 82 and the selector N85, respectively, and the semiconductor integrated circuit B60 And input to the semiconductor integrated circuit N70.
  • the signal passes through the internal circuit 83, it is difficult to perform an input for directly inspecting the semiconductor integrated circuits B60 and N70 by an external input.
  • the second input signal 81 input to the selector 82 and the third input signal 86 input to the selector N85 are output, respectively, and the semiconductor integrated circuit B60
  • the second input signal 81 output from the selector 82 is input
  • the third input signal 86 output from the selector N85 is input as the fourth input signal 87.
  • the third input signal 86 output from the selector N70 is input to the semiconductor integrated circuit N70.
  • the normal input signal 90 is input from the circuit under test 61 of the semiconductor integrated circuit B60 to the circuit under test 71 of the semiconductor integrated circuit N70 using the path connected in the user use state.
  • the circuit under test 71 generates an output result in response to the normal input signal 90.
  • the output result is output to the circuit under test 61 as a normal output signal 91.
  • the output result of the circuit under test 71 is
  • the test output signal 20 is input to the expected value comparison circuit 14 of the semiconductor integrated circuit All through the semiconductor integrated circuit B60.
  • the subsequent operation is the same as that of the fifth embodiment.
  • the semiconductor integrated circuit of the tenth embodiment there are a plurality of semiconductor integrated circuits that do not have a self-diagnosis function, and there are semiconductor integrated circuits that do not have the self-diagnosis function. In the case where the components are connected to each other, the inspection can be easily performed. Other effects are the same as in the eighth embodiment.
  • FIG. 18 is a block diagram showing a configuration of a semiconductor integrated circuit according to Embodiment 11 of the present invention.
  • Embodiment 9 an internal circuit that outputs a burn-in output signal is provided. Therefore, the same parts as those in the ninth embodiment are denoted by the same reference numerals, and only different points will be described below.
  • the semiconductor integrated circuit package 10 includes a semiconductor integrated circuit All, a semiconductor integrated circuit B60, and a semiconductor integrated circuit N70.
  • the semiconductor integrated circuit All is a circuit having a self-diagnosis function
  • the semiconductor integrated circuit B60 and the semiconductor integrated circuit N70 are circuits having no self-diagnosis function.
  • the semiconductor integrated circuit B60 and the semiconductor integrated circuit N70 are directly connected to each other.
  • the semiconductor integrated circuit package 10 includes N semiconductor integrated circuits.
  • the semiconductor integrated circuit All includes an internal circuit 88 in addition to the components described in the ninth embodiment, and the burn-in mode is selected in the semiconductor integrated circuit All configured as described above.
  • the input value generation circuit 15 outputs the fifth input signal 89 for performing the burn-in operation to the internal circuits 83 and 88, respectively.
  • the burn-in output signal 92 output from the internal circuits 83 and 88 in response to the fifth input signal 89 is input to the expected value comparison circuit 14.
  • the operation of the self-diagnosis function is the same as that of the ninth embodiment, description thereof is omitted.
  • the burn-in operation for the internal circuits 83 and 88 and the self-diagnosis function described above are each processed in parallel.
  • the burn-in operation and the result of the self-diagnosis operation are compared, and the comparison result is output as a comparison result signal 22.
  • the subsequent operation is the same as in the ninth embodiment.
  • a burn-in is performed on the side of the semiconductor integrated circuit that does not have a self-diagnosis function.
  • the toggle operation of all semiconductor integrated circuits can be easily performed. It can be realized and the operation during burn-in can be easily monitored.
  • the signal required for burn-in operation is routed through the LSI external terminal.
  • the number of inspection burn-in dedicated Z burn-in terminals can be reduced outside the LSI.
  • FIG. 19 is a block diagram showing a configuration of a semiconductor integrated circuit according to Embodiment 12 of the present invention. Since the basic configuration is the same as that of the fifth embodiment, the same parts as those of the fifth embodiment are denoted by the same reference numerals, and only differences will be described below.
  • the semiconductor integrated circuit substrate 40 includes a semiconductor integrated circuit All.
  • the semiconductor integrated circuit board 40 includes a power source layer 46 and a ground layer 47 in a substrate composed of a plurality of layers, and a power source is provided on the surface connected to the semiconductor integrated circuit A. Lands 45 and ground lands 43 are formed. Then, the power supply pad 33 and the power supply land 45, and the ground pad 32 and the ground land 43 are connected to each other, whereby the semiconductor integrated circuit A and the semiconductor integrated circuit substrate 40 are electrically connected. .
  • the expected input value is generated by selecting and connecting the input Z input / output pad 103 and the power land 45 or the ground land 43 during assembly. Is possible.
  • the subsequent operation is the same as that of the fifth embodiment.
  • FIG. 21 is a block diagram showing a configuration of a semiconductor integrated circuit according to Embodiment 13 of the present invention. Since the difference from the fifth embodiment is that the ground terminal or power supply terminal and the input Z input / output pad are connected by wire wiring, the following is the same as in the fifth embodiment. Are denoted by the same reference numerals, and only differences will be described.
  • the semiconductor integrated circuit package 51 is configured by connecting a semiconductor integrated circuit All and a lead frame 54 (see FIG. 22) by a wire wiring 50. Specifically, the power terminal 31 and the power pad 33, and the ground terminal 30 and the ground pad 32 are connected via the inner leads of the lead frame 54, respectively.
  • the inspection expected value can be generated by selecting and connecting the input Z input / output pad 103 and the power supply terminal 31 or the ground terminal 30 at the time of assembly. It becomes possible.
  • the subsequent operation is the same as in the fifth embodiment.
  • the wire wiring 50 is wired from the existing power supply terminal 31 or ground terminal 30.
  • QFP quad flat package
  • the number of terminals required for the function inspection can be reduced and the inspection can be easily performed by using the power supply and the ground terminal, and an expensive LSI inspection apparatus is not used. If it is possible to inspect, it can be highly practical and effective. Therefore, it is extremely useful and has high industrial applicability.
  • It can also be used for inspection of a set after mounting used by a user.

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

　半導体集積回路１１に接続されたグランド端子３０又は電源端子３１からグランド／電源信号１０４を取り込む入力／入出力パッド１０３と、この入力／入出力パッド１０３を介して入力されるグランド／電源信号１０４の出力を選択的に切り替えるスイッチ１０５と、スイッチ１０５から出力されたスイッチ出力信号１２２に基づいて検査期待値信号２１を生成する期待値生成回路１３とを備えた検査期待値プログラム回路１００を半導体集積回路１１内部に構成する。

Description

明 細 書
半導体集積回路及びシステム LSI 技術分野
[0001] 本発明は、容易に検査を行うことができる半導体集積回路及びシステム LSIの構造 に関するものである。
背景技術
[0002] 一般的に、半導体集積回路における機能検査は、以下のような手順で行われる。
まず、検査対象である半導体集積回路に対して検査入力信号を入力し、その入力に 応答して出力された検査出力信号を LSI検査装置で受信する。そして、この LSI検 查装置において、該半導体集積回路力 出力された検査出力信号と正常動作時の 出力状態を示す検査期待値信号とを比較判定することにより、該半導体集積回路が 正常に動作して 、るかを検査する。
[0003] ここで、上述したような機能検査を行うためには、被検査回路に対して検査入力信 号を直接入力でき、さらに検査出力信号を直接出力できるような検査専用端子又は LSIの外部端子と兼用した検査兼用端子 (以下、検査専用 Z検査兼用端子という）を 設けておく必要がある。
[0004] しかし、半導体集積回路の大規模ィ匕及び複雑ィ匕に伴って、検査信号の入出力に 必要となる前記検査専用 Z検査兼用端子の数が増加傾向にある。このような検査端 子数の増加に対する従来の対処法としては、 BIST(Built in Self Test)という検査手 法が知られている（特許文献 1参照)。この BISTとは、 LSI検査装置で機能検査を行 うために必要な前記検査入力信号及び検査期待値信号を被検査回路の内部で発 生させ、回路内部に設けた期待値判定手段において比較判定を行い、その判定結 果のみを半導体集積回路力 出力させる検査手法である。
[0005] これにより、被検査回路に対して LSI外部力 検査信号を直接入力及び出力させる 必要がなくなるため、前記 BISTを実施する上で最低限必要な端子のみを検査端子 とすることで検査端子数の増加を抑制することができる。
特許文献 1：特開 2004— 93421号公報 発明の開示
発明が解決しょうとする課題
[0006] 従来の BIST手法では、 LSI外部から被検査回路に対して検査信号を直接入力さ せる必要がなく検査端子数を大幅に減らすことができている。し力しながら、近年のシ ステム LSI化に伴って高速インターフェース及び高精度なアナログ等の回路が搭載 されるようになると、 LSI外部端子と検査用端子とを兼用した場合にノイズや負荷の影 響を受けやすくなり、さらには検査端子として使用可能な外部端子が限定されてしま うという問題があった。また、回路規模の増加傾向に伴い、期待値生成回路及び入 力値生成回路といった BIST手法を用いる際に必要となる回路の面積が増カロしてし まうという問題があった。
[0007] 一方、近年、複数の半導体集積回路を 1つのシステム LSIとしてパッケージする技 術の開発が進んできており、このようなシステムインパッケージ (以下、 SIPという）とし ては、例えば、 1つの基板上に複数の半導体集積回路を構成させるタイプや複数の 半導体集積回路を貼り合わせ、数段に積み重ねて構成させるタイプがある。
[0008] このような SIPの機能検査を行う際に、この SIPを構成する複数の半導体集積回路 のうち 1つでも自己診断機能を備えていない回路があった場合には、 BIST手法を使 用することができなくなり、結局、検査専用 Z検査兼用端子を備える必要が生じてし ま 、、検査端子数が増力 tlしてしまうと 、う問題が再発する。
[0009] さらに、近年の LSI回路の高速ィ匕に伴い、被検査回路を実動作と同じスピードで機 能検査しょうとすると、検査専用 Z検査兼用端子から被検査回路までを実動作で機 能検査するための物理的なタイミング設計が困難であるという問題があった。
[0010] また、構成対象の半導体集積回路に供給問題が発生したときに別の半導体集積 回路で代用する場合には、検査用の入力値及び期待値を変更する必要があるため 、半導体集積回路自体のハード修正を行わな 、と検査ができなくなると 、う問題があ つた o
[0011] 本発明は、力かる点に鑑みてなされたものであり、その目的とするところは、 LSIの 機能検査を行う際に、必要な信号を外部から入力するための検査専用 Z検査兼用 端子数が増加するという問題を解決しうる半導体集積回路を提供することにある。 [0012] さらに、本発明の別の目的は、複数の半導体集積回路で構成される SIPタイプのシ ステム LSIにおいて、自己診断機能を持たない半導体集積回路が 1つでもあった場 合に生じる検査端子数の増加の問題を解決するための半導体集積回路を提供する ことにある。
課題を解決するための手段
[0013] 上記目的の達成のため、本発明は、検査対象である被検査回路を内蔵した半導体 集積回路であって、前記被検査回路における検査結果と比較するための検査期待 値信号を生成する検査期待値プログラム手段を備え、前記検査期待値プログラム手 段は、前記半導体集積回路に接続されているグランド端子又は電源端子力 検査に 必要な所定の信号を取り込む入力 Z入出力パッドと、前記入力 Z入出力パッドに接 続され、該入力 Z入出力パッドを介して入力される前記信号の出力状態を選択的に 切り替えるスィッチと、前記スィッチから出力された出力信号に基づいて前記検査期 待値信号を生成する期待値生成回路とを備えたものである。
[0014] 以上のように、本発明では、 BIST時に必要とされて 、た入力信号を LSI外部から 検査専用 Z検査兼用端子を使用せずに電源端子又はグランド端子を使用して入力 することができる。
発明の効果
[0015] 本発明の半導体集積回路によれば、機能検査において、例えば BIST時に必要な 検査専用 Z検査兼用端子数を低減することができる。
[0016] さらに、従来の BIST回路が半導体集積回路内に備えていた検査期待値及び検査 入力値を一部持たずに検査を行うことができるため、回路面積の増加を抑制すること ができる。
図面の簡単な説明
[0017] [図 1]図 1は、本発明の実施形態 1における半導体集積回路の構成を示すブロック図 である。
[図 2]図 2は、本実施形態 1における検査期待値プログラム回路の構成を示すブロック 図である。
[図 3]図 3は、本実施形態 2における検査期待値プログラム回路の構成を示すブロック 図である。
[図 4]図 4は、本実施形態 3における検査期待値プログラム回路の構成を示すブロック 図である。
[図 5]図 5は、本実施形態 3におけるシフトレジスタ回路の構成を示すブロック図であ る。
[図 6]図 6は、本実施形態 3におけるシフトレジスタ回路の動作を示すタイミングチヤ一 ト図である。
[図 7]図 7は、本実施形態 4における半導体集積回路の構成を示すブロック図である
[図 8]図 8は、本実施形態 4における検査期待値プログラム回路の構成を示すブロック 図である。
[図 9]図 9は、本実施形態 4における半導体集積回路の動作を示すタイミングチャート 図である。
[図 10]図 10は、本実施形態 5における検査期待値プログラム回路の構成を示すプロ ック図である。
[図 11]図 11は、本実施形態 5における半導体集積回路の動作を示すタイミングチヤ ート図である。
[図 12]図 12は、本実施形態 6における半導体集積回路の構成を示すブロック図であ る。
[図 13]図 13は、本実施形態 6における検査期待値プログラム回路の構成を示すプロ ック図である。
[図 14]図 14は、本実施形態 7における半導体集積回路の構成を示すブロック図であ る。
[図 15]図 15は、本実施形態 8における半導体集積回路の構成を示すブロック図であ る。
[図 16]図 16は、本実施形態 9における半導体集積回路の構成を示すブロック図であ る。
[図 17]図 17は、本実施形態 10における半導体集積回路の構成を示すブロック図で ある。
[図1—
〇 18]図 18は、本実施形態 11における半導体集積回路の構成を示すブロック図で ある。
[図 19]図 19は、本実施形態 12における半導体集積回路の構成を示すブロック図で ある。
[図 20]図 20は、本実施形態 12における半導体集積回路の構成を示す断面図である
[図 21]図 21は、本実施形態 13における半導体集積回路の構成を示すブロック図で ある。
[図 22]図 22は、本実施形態 13における半導体集積回路の構成を示す断面図である 符号の説明
半導体集積回路パッケージ
11 半導体集積回路 A
12 BIST制御回路
13 期待値生成回路
14 期待値比較回路
15 入力値生成回路
16 被検査回路
30 グランド端子
31 電源端子
43 グランドランド
45 電源ランド
46 電源層
47 グランド層
48 ノ ンプ
50 ワイヤー配線
54 リードフレーム 60 半導体集積回路 B
61 被検査回路
70 半導体集積回路 N
71 被検査回路
82 セレクタ
83 内部回路
85 セレクタ N
88 内部回路
100 検査期待値プログラム回路
103 入力 Z入出力パッド
105 スィッチ
109 スィッチ制御回路
120 シフトレジスタ回路
200 検査入力値プログラム回路
発明を実施するための最良の形態
[0019] 以下、本発明の実施形態を図面に基づいて詳細に説明する。以下の好ましい実施 形態の説明は、本質的に例示に過ぎず、本発明、その適用物或いはその用途を制 限することを意図するものでは全くな 、。
[0020] <実施形態 1 >
図 1は、本発明の実施形態 1における半導体集積回路の全体構成を示すブロック 図である。図 1において、 10は半導体集積回路パッケージ、 11は半導体集積回路パ ッケージ 10にパッケージされた半導体集積回路 Aである。この半導体集積回路 Al l には、 BISTのモード発生、検査入力値発生、検査期待値の発生、及び内部 CLK発 生を制御する BIST制御回路 12、及び検査対象となる被検査回路 16が内蔵されて いる。
[0021] 前記 BIST制御回路 12には、検査を行うために必要な情報、すなわち、 CLK信号 2、テストモード決定用のモード信号 3、及び検査入力値の発生に必要な入力値デー タ 4が LSI検査装置 1から入力される。この BIST制御回路 12において、 CLK信号 2 に基づいて CLK信号 23が生成され、モード信号 3に基づいて期待値制御信号 102 が生成され、モード信号 3及び入力値データ 4に基づいて入力値制御信号 17が生 成される。
[0022] そして、前記 BIST制御回路 12で生成された CLK信号 23は、期待値比較回路 14 と、入力値生成回路 15と、検査期待値プログラム回路 100内部の期待値生成回路 1 3とにそれぞれ入力される。さらに、前記期待値生成回路 13には CLK信号 23に同 期して期待値制御信号 102が入力され、前記入力値生成回路 15には CLK信号 23 に同期して入力値制御信号 17が入力される。
[0023] 前記期待値生成回路 13、期待値比較回路 14、及び入力値生成回路 15は、入力 された CLK信号 23に同期してそれぞれ動作するようになっており、前記被検査回路 16における検査を前記 CLK信号 23に同期した周波数で実施できるようになつてい る。
[0024] 前記入力値生成回路 15では、前記入力値制御信号 17に基づいて検査入力信号 18が生成され、この信号が前記被検査回路 16に入力される。前記被検査回路 16で は、入力された検査入力信号 18に応答した出力結果が生成され、この出力結果が 検査出力信号 20として前記期待値比較回路 14に出力される。
[0025] 前記検査期待値プログラム回路 100は、図 2に示すように、半導体集積回路パッケ ージ 10のグランド端子 30又は電源端子 31から信号を取り込むための入力 Z入出力 ノッド 103、この入力 Z入出力パッド 103を介して入力された信号の出力を選択的に 切り替えるスィッチ 105、スィッチ 105を制御するためのスィッチ制御信号 110を出力 するスィッチ制御回路 109、及び前記期待値生成回路 13を備えている。
[0026] 前記スィッチ 105には、前記グランド端子 30又は電源端子 31から前記入力 Z入出 力パッド 103を経由してグランド Z電源信号 104が入力される。このスィッチ 105には 、さらに前記スィッチ制御回路 109から出力されたスィッチ制御信号 110が入力され 、このスィッチ制御信号 110に基づいてスィッチ 105の接続状態が切り替えられる。 具体的に、テストモード以外時 106には、スィッチ 105と期待値生成回路 13とが接続 されない状態となり、テストモード時 107には、スィッチ 105への入力がそのままスイツ チ出力信号 122として期待値生成回路 13に入力されるようにその接続状態が切り替 えられる。この期待値生成回路 13では検査期待値信号 21が生成され、その信号が 前記期待値比較回路 14に出力される。
[0027] 前記期待値比較回路 14では、前記検査出力信号 20と検査期待値信号 21との比 較が行われ、この 2つの信号の比較結果である比較結果信号 22が前記 BIST制御 回路 12に出力される。そして、この BIST制御回路 12から前記 LSI検査装置 1に対し て、比較結果信号 22に基づいて判定された製品の良否を示す BIST結果 6が出力さ れる。
[0028] 以上のように、本実施形態 1の半導体集積回路によれば、 BISTの検査に必要な信 号を、 LSI外部端子を経由することなぐグランド端子又は電源端子力 直接取り込 むことができ、 LSI外部において検査専用 Z検査兼用端子を設ける数を低減するこ とがでさる。
[0029] また、前記被検査回路 16の検査自体は前記 CLK信号 23に同期して行うことが可 能であることから、前記被検査回路 16が実際に動作する周波数と前記 CLK信号 23 とを同一周波数にすれば、実動作スピードでの検査が可能となる。
[0030] <実施形態 2>
図 3は、本実施形態 2の半導体集積回路における検査期待値プログラム回路の構 成を示すブロック図である。前記実施形態 1との違いは、検査期待値プログラム回路 100の回路構成のみであるため、以下、実施形態 1と同じ部分については同じ符号 を付し、相違点についてのみ説明する。
[0031] 図 3に示すように、前記検査期待値プログラム回路 100におけるスィッチ 111は、テ ストモード以外時 106と、第 1のテストモード時 107と、第 2のテストモード時 108という 3つのモードが選択可能に構成されて 、る。
[0032] ここで、前記スィッチ 111においてテストモード以外時 106が選択されているときに は、このスィッチ 111内の接続が遮断され、前記入力 Z入出力パッド 103から取り込 まれたグランド Z電源信号 104が期待値生成回路 13に出力されないようになってい る。
[0033] また、前記スィッチ 111において第 1のテストモード時 107が選択されているときに は、このスィッチ 111への入力がそのまま期待値生成回路 13に出力される。 [0034] さらに、前記スィッチ 111において第 2のテストモード 108が選択されているときには 、このスィッチ 111への入力が反転されて力も期待値生成回路 13に出力される。そ の後の動作は前記実施形態 1と同様である。
[0035] 以上のように、本実施形態 2の半導体集積回路によれば、 BISTの検査に必要なハ ィレベル又はローレベルの信号を、 LSI外部端子を経由することなぐ CLK信号に同 期してグランド端子又は電源端子力も直接取り込むことができ、 LSI外部において検 查専用 Z検査兼用端子を設ける数を低減することができる。
[0036] <実施形態 3 >
図 4は、本実施形態 3の半導体集積回路における検査期待値プログラム回路の構 成を示すブロック図である。前記実施形態 2との違いは、スィッチ 111と期待値生成 回路 13との間にシフトレジスタ回路 120を設けた点のみであるため、以下、実施形態 2と同じ部分については同じ符号を付し、相違点についてのみ説明する。
[0037] 図 4に示すように、検査期待値プログラム回路 100は、スィッチ 111から出力された スィッチ出力信号 122を複数の信号に分割するためのシフトレジスタ回路 120を備え ている。
[0038] 図 5は、前記シフトレジスタ回路 120の構成を示すブロック図である。このシフトレジ スタ回路 120には、前記スィッチ 111から出力されたスィッチ出力信号 122が入力さ れ、 BIST制御回路 12から出力された期待値制御信号 102と CLK信号 23とが同期 して入力される。そして、図 6のタイミングチャート図に示すように、 1つの入力信号か ら複数の出力信号を発生させることで、スィッチ出力信号 122を複数のシフトレジスタ 出力信号 121に分割して、このシフトレジスタ出力信号 121を前記期待値生成回路 1 3に入力するようにしている。その後の動作は前記実施形態 2と同様である。
[0039] 以上のように、本実施形態 3の半導体集積回路によれば、 BISTの検査に必要なハ ィレベル又はローレベルの複数の信号を、 LSI外部端子を経由することなぐ CLK信 号に同期してグランド端子又は電源端子から直接取り込むことができ、 LSI外部にお いて検査専用 Z検査兼用端子を設ける数を低減することができる。
[0040] また、本実施形態 3の半導体集積回路によれば、検査期待値を発生させることが可 能であるため、一部の検査期待値を内部回路として持つことなく検査ができ、回路面 積の削減という効果が得られる。
[0041] <実施形態 4>
図 7は、本発明の実施形態 4における半導体集積回路の構成を示すブロック図、図 8は、本実施形態 4における検査期待値プログラム回路の構成を示すブロック図であ る。前記実施形態 2との違いは、グランド Z電源信号を取り込むための入力 Z入出力 ノ^ドを複数設けた点のみであるため、以下、実施形態 2と同じ部分については同じ 符号を付し、相違点についてのみ説明する。
[0042] 図 8に示すように、検査期待値プログラム回路 100は、半導体集積回路パッケージ 10のグランド Z電源信号 104を取り込むための複数の入力 Z入出力パッド 103と、こ の複数の入力 Z入出力パッド 103から入力された信号の出力を切り替える複数のス イッチ 111と、このスィッチ 111を一括して制御するためのスィッチ制御回路 119と、 前記期待値生成回路 13とを備えている。
[0043] 前記複数のスィッチ 111には、グランド端子 30又は電源端子 31から前記複数の入 力 Z入出力パッド 103を経由してグランド Z電源信号 104がそれぞれ入力される。こ の複数のスィッチ 111には、さらに前記スィッチ制御回路 119から出力されたスィッチ 制御信号 112がそれぞれ入力され、このスィッチ制御信号 112に基づ 、て同時に一 括してスィッチ 111の接続状態が制御される。
[0044] そして、前記複数のスィッチ 111からそれぞれ出力されたスィッチ出力信号 122が 期待値生成回路 13に入力される。その後の動作は前記実施形態 2と同様である。
[0045] 以上のように、本実施形態 4の半導体集積回路によれば、 BISTの検査に必要な口 一レベル又はノ、ィレベルの複数の信号を、 LSI外部端子を経由することなぐ CLK 信号に同期してグランド端子又は電源端子から一括して直接取り込むことができ、 L SI外部において検査専用 Z検査兼用端子を設ける数を低減することができる。
[0046] また、図 9のタイミングチャート図に示すように、本実施形態 4に係る半導体集積回 路では、複雑な検査期待値を発生させることが可能であるため、一部の検査期待値 を内部回路として持つことなく検査ができ、回路面積の削減という効果が得られる。
[0047] <実施形態 5 >
図 10は、本実施形態 5の半導体集積回路における検査期待値プログラム回路の構 成を示すブロック図である。前記実施形態 4との違いは、この検査期待値プログラム 回路 100の回路構成のみであるため、以下、実施形態 4と同じ部分については同じ 符号を付し、相違点についてのみ説明する。
[0048] 図 10に示すように、検査期待値プログラム回路 100は、複数のスィッチ 111をそれ ぞれ個別に制御するためのスィッチ制御回路 215を備えている。その他は実施形態 4と同一である。
[0049] 前記複数のスィッチ 111には、グランド端子 30又は電源端子 31から前記複数の入 力 Z入出力パッド 103を経由してグランド Z電源信号 104がそれぞれ入力される。こ の複数のスィッチ 111には、さらに前記スィッチ制御回路 215から出力されたスィッチ 制御信号 113, 114がそれぞれ入力され、このスィッチ制御信号 113, 114に基づい て複数のスィッチ 111の接続状態がそれぞれ個別に制御される。
[0050] そして、前記複数のスィッチ 111からそれぞれ出力されたスィッチ出力信号 122が 期待値生成回路 13に入力される。その後の動作は実施形態 4と同様である。
[0051] 以上のように、本実施形態 5の半導体集積回路によれば、 BISTの検査に必要なハ ィレベル又はローレベルの複数の信号を、 LSI外部端子を経由することなぐ CLK信 号に同期してグランド端子又は電源端子力 それぞれ個別に直接取り込むことがで き、 LSI外部において検査専用 Z検査兼用端子を設ける数を低減することができる。
[0052] また、図 11のタイミングチャート図に示すように、本実施形態 5の半導体集積回路 では、複雑な検査期待値を発生させることが可能であるため、一部の検査期待値を 内部回路として持つことなく検査ができ、回路面積の削減という効果が得られる。
[0053] <実施形態 6 >
図 12は、本発明の実施形態 6における半導体集積回路の構成を示すブロック図で ある。前記実施形態 5との違いは、検査期待値プログラム回路の代わりに検査入力値 プログラム回路を設けた点であるため、以下、実施形態 5と同じ部分については同じ 符号を付し、相違点についてのみ説明する。
[0054] 図 12に示すように、 BIST制御回路 12には、検査を行うために必要な情報、すなわ ち、 CLK信号 2、テストモード決定用のモード信号 3、及び検査期待値発生に必要な 期待値データ 5が LSI検査装置 1から入力される。この BIST制御回路 12において、 CLK信号 2に基づいて CLK信号 23が生成され、モード信号 3に基づいて入力値制 御信号 202が生成され、モード信号 3及び期待値データ 5に基づいて期待値制御信 号 19が生成される。
[0055] そして、前記 BIST制御回路 12で生成された CLK信号 23は、期待値生成回路 13 と、期待値比較回路 14と、検査入力値プログラム回路 200内部の入力値生成回路 1 5とにそれぞれ入力される。さらに、前記期待値生成回路 13には CLK信号 23に同 期して期待値制御信号 19が入力され、前記入力値生成回路 15には CLK信号 23に 同期して入力値制御信号 202が入力される。
[0056] 前記期待値生成回路 13では、前記期待値制御信号 19に基づいて検査期待値信 号 21が生成され、この信号が期待値比較回路 14に出力される。
[0057] 図 13に示すように、前記検査入力値プログラム回路 200は、半導体集積回路パッ ケージ 10のグランド端子 30又は電源端子 31から信号を取り込むための複数の入力 Z入出力パッド 103と、この複数の入力 Z入出力パッド 103から入力された信号の出 力を切り替える複数のスィッチ 111と、スィッチ 111をそれぞれ個別に制御するため のスィッチ制御回路 209と、前記入力値生成回路 15とを備えている。
[0058] 前記複数のスィッチ 111には、グランド端子 30又は電源端子 31から前記複数の入 力 Z入出力パッド 103を経由してグランド Z電源信号 104がそれぞれ入力される。こ の複数のスィッチ 111には、さらに前記スィッチ制御回路 215から出力されたスィッチ 制御信号 213, 214がそれぞれ入力され、このスィッチ制御信号 213, 214に基づい て複数のスィッチ 111の接続状態がそれぞれ個別に制御される。
[0059] 具体的には、前記スィッチ 111においてテストモード以外時 106が選択されている ときには、このスィッチ 111内の接続が遮断され、前記入力 Z入出カノッド 103から 取り込まれたグランド Z電源信号 104が入力値生成回路 15に出力されないようにな つている。
[0060] また、前記スィッチ 111において第 1のテストモード時 107が選択されているときに は、このスィッチ 111への入力がそのまま入力値生成回路 15に出力される。
[0061] さらに、前記スィッチ 111において第 2のテストモード 108が選択されているときには 、このスィッチ 111への入力が反転されて力 入力値生成回路 15に出力される。 [0062] そして、前記入力値生成回路 15では、入力された信号に基づいて検査入力信号 1 8が生成され、この検査入力信号 18が被検査回路 16に出力される。この被検査回路 16では、入力された検査入力信号 18に応答した出力結果が生成され、この出力結 果が検査出力信号 20として前記期待値比較回路 14に出力される。
[0063] 前記期待値比較回路 14では、前記検査出力信号 20と検査期待値信号 21との比 較が行われ、この 2つの信号の比較結果である比較結果信号 22が前記 BIST制御 回路 12に出力される。そして、この BIST制御回路 12から前記 LSI検査装置 1に対し て、比較結果信号 22に基づいて判定された製品の良否を示す BIST結果 6が出力さ れる。
[0064] 以上のように、本実施形態 6の半導体集積回路によれば、 BISTの検査に必要なハ ィレベル又はローレベルの複数の信号を、 LSI外部端子を経由することなぐ CLK信 号に同期してグランド端子又は電源端子力 それぞれ個別に直接取り込むことがで き、 LSI外部において検査専用 Z検査兼用端子を設ける数を低減することができる。
[0065] また、本実施形態 6の半導体集積回路では、前記実施形態 5の半導体集積回路の 場合と同様に、複雑な検査入力値を発生させることが可能であるため、一部の検査 入力値を内部回路として持つことなく検査ができ、回路面積の削減という効果が得ら れる。
[0066] なお、本実施形態 6では、グランド端子及び電源端子から入力値を取り込む部分の 構成要素として、前記実施形態 5の検査期待値プログラム回路と同一の構成のもの を用いたが、特にこの形態に限定するものではなぐ前記実施形態 1から 4に係る検 查期待値プログラム回路と同一の構成のものを用いても構わない。
[0067] <実施形態 7>
図 14は、本発明の実施形態 7の半導体集積回路の構成を示すブロック図である。 前記実施形態 6との違いは、検査入力値プログラム回路とともに検査期待値プロダラ ム回路を設けた点であるため、以下、実施形態 6と同じ部分については同じ符号を付 し、相違点についてのみ説明する。
[0068] 図 14に示すように、 BIST制御回路 12には、検査を行うために必要な情報、すなわ ち、 CLK信号 2及びテストモード決定用のモード信号 3が LSI検査装置 1から入力さ れる。この BIST制御回路 12において、 CLK信号 2に基づいた CLK信号 23が生成 され、モード信号 3に基づいて期待値制御信号 102及び入力値制御信号 202が生 成される。
[0069] そして、前記 BIST制御回路 12で生成された CLK信号 23は、期待値比較回路 14 と、検査期待値プログラム回路 100内部の期待値生成回路 13と、検査入力値プログ ラム回路 200内部の入力値生成回路 15とにそれぞれ入力される。さらに、前記期待 値生成回路 13には CLK信号 23に同期して期待値制御信号 102が入力され、前記 入力値生成回路 15には CLK信号 23に同期して入力値制御信号 202が入力される
[0070] 前記検査期待値プログラム回路 100では、前記期待値制御信号 102に基づいて 検査期待値信号 21が生成され、この信号が期待値比較回路 14に出力される。この ときの動作は前記実施形態 5と同様であるため、その詳細な説明を省略する。
[0071] 前記検査入力値プログラム回路 200では、前記入力値制御信号 202に基づいて 検査入力信号 18が生成され、この信号が被検査回路 14に出力される。このときの動 作は前記実施形態 6と同様であるため、その詳細な説明を省略する。
[0072] 前記被検査回路 16では、入力された検査入力信号 18に応答した出力結果が生成 され、この出力結果が検査出力信号 20として前記期待値比較回路 14に出力される
[0073] 前記期待値比較回路 14では、前記検査出力信号 20と検査期待値信号 21との比 較が行われ、この 2つの信号の比較結果である比較結果信号 22が前記 BIST制御 回路 12に出力される。そして、この BIST制御回路 12から前記 LSI検査装置 1に対し て、比較結果信号 22に基づいて判定された製品の良否を示す BIST結果 6が出力さ れる。
[0074] 以上のように、本実施形態 7の半導体集積回路によれば、 BISTの検査に必要なハ ィレベル又はローレベルの複数の信号を、 LSI外部端子を経由することなぐ CLK信 号に同期してグランド端子又は電源端子力 それぞれ個別に直接取り込むことがで き、 LSI外部において検査専用 Z検査兼用端子を設ける数を低減することができる。
[0075] また、本実施形態 7の半導体集積回路では、複雑な検査期待値及び検査入力値を 発生させることが可能であるため、一部の検査入力値を内部回路として持つことなく 検査ができ、回路面積の削減という効果が得られる。
[0076] なお、本実施形態 7では、グランド端子及び電源端子から入力値を取り込む部分の 構成要素として、前記実施形態 5に係る検査期待値プログラム回路と前記実施形態 6に係る検査入力値プログラム回路と同一の構成のものを用いた力 特にこの形態に 限定するものではなぐ実施形態 1から 4に係る検査期待値プログラム回路及び検査 入力値プログラム回路と同一の構成のものを用いても構わな 、。
[0077] <実施形態 8 >
図 15は、本発明の実施形態 8の半導体集積回路の構成を示すブロック図である。 前記実施形態 5との違いは、 1つの半導体集積回路パッケージに対して 2つの半導 体集積回路が内蔵されている点であるため、以下、実施形態 5と同じ部分について は同じ符号を付し、相違点についてのみ説明する。
[0078] 図 15に示すように、半導体集積回路パッケージ 10には、半導体集積回路 Al lと半 導体集積回路 B60とが内蔵されている。ここで、半導体集積回路 Al lは自己診断機 能を持った回路であり、半導体集積回路 B60は自己診断機能を持っていない回路 であるとする。
[0079] 前記半導体集積回路 Al lは、例えば前記実施形態 5で説明した構成要素の他に 、入力された信号を選択して出力するセレクタ 82と、 LSI検査装置 1と接続されてい る外部端子力もの入力を受ける内部回路 83とを備えている。
[0080] 前記セレクタ 82には、外部端子から前記内部回路 83を経由して第 1の入力信号 8 0が入力される一方、入力値生成回路 15から出力された検査入力信号 18が第 2の 入力信号 81として入力される。
[0081] ここで、前記半導体集積回路 Al lと半導体集積回路 B60とは、前記セレクタ 82の 出力が半導体集積回路 B60の入力となるように接続されている。また、半導体集積 回路 B60内部の被検査回路 61における出力結果が、検査出力信号 20として半導 体集積回路 Al lの期待値比較回路 14に入力されるようになっている。
[0082] ここで、自己診断を行うとき以外には、前記セレクタ 82に入力された第 1の入力信 号 80がこのセレクタ 82から出力されて半導体集積回路 B60に入力される。ただし、 前記内部回路 83を経由することで、外部入力で半導体集積回路 B60を直接検査す るような入力を行うことは困難である。
[0083] 一方、自己診断を行うときには、前記セレクタ 82に入力された第 2の入力信号 81が このセレクタ 82から出力されて半導体集積回路 B60に入力される。ここで、第 2の入 力信号 81は、前記半導体集積回路 B60の前記被検査回路 61を検査するための入 力信号であり、前記被検査回路 61では、この第 2の入力信号 81に応答した出力結 果が生成され、この出力結果が検査出力信号 20として前記半導体集積回路 Al lの 期待値比較回路 14に入力される。その後の動作は前記実施形態 5と同様である。
[0084] 以上のように、本実施形態 8の半導体集積回路によれば、自己診断機能を持つ半 導体集積回路に外部力 の入力と自己診断時の入力とを選択して出力するセレクタ を設けたから、自己診断機能を持たない半導体集積回路に対する検査を容易に行う ことができる。これにより、従来は、 1つの半導体集積回路パッケージに複数の半導 体集積回路を内蔵する場合に自己診断機能を持っていない半導体集積回路側の 検査が困難であることから、 LSI外部に検査専用 Z検査兼用端子を設ける必要があ ると 、う問題を解消する上で有利となる。
[0085] さらに、 BISTの検査に必要なハイレベル又はローレベルの複数の信号を、 LSI外 部端子を経由することなぐ CLK信号に同期してグランド端子又は電源端子力 そ れぞれ個別に直接取り込むことができ、 LSI外部において検査専用 Z検査兼用端子 を設ける数を低減することができる。
[0086] また、外部端子力も検査を行う必要がないので、実際にユーザが使用する経路及 びスピードで検査することが可能になる。これにより、近年の LSI回路の高速化に伴 い、被検査回路を実動作時と同じスピードで機能検査しょうとした場合に検査専用 Z 検査兼用端子力 被検査回路までが実動作で機能検査できるようにするための物理 的なタイミング設計が困難であるという問題を解消する上で有利となる。
[0087] さらに、検査用の期待値を外部で発生させて入力しているから、回路内部に期待値 を持つ必要がなくなり、ハード修正を行わずに検査することが可能となる。これにより 、構成対象の半導体集積回路に供給問題が発生して別の半導体集積回路で代用 する場合、検査用の期待値を変更する必要が生じて半導体集積回路自体のハード 修正を行わな!/、と検査ができなくなると!、う問題を解消する上で有利となる。
[0088] なお、本実施形態 8の半導体集積回路では、検査期待値プログラム回路のみを備 えた前記実施形態 5の構成を用いている力 特にこの形態に限定するものではなく、 例えば、前記実施形態 4又は 6に示す検査入力値プログラム回路を備えた構成であ つても構わない。
[0089] <実施形態 9 >
図 16は、本発明の実施形態 9の半導体集積回路の構成を示すブロック図である。 前記実施形態 8との違いは、 1つの半導体集積回路パッケージに対して N個の半導 体集積回路が内蔵されている点であるため、以下、実施形態 8と同じ部分について は同じ符号を付し、相違点についてのみ説明する。
[0090] 図 16に示すように、半導体集積回路パッケージ 10には、半導体集積回路 Al l、半 導体集積回路 B60、及び半導体集積回路 N70が内蔵されている。ここで、半導体集 積回路 Al lのみが自己診断機能を持った回路であり、半導体集積回路 B60及び半 導体集積回路 N70は自己診断機能を持っていない回路であるとする。また、前記半 導体集積回路 B60及び半導体集積回路 N70は、互 、が直接接続されて 、な 、構 成であるとする。
[0091] なお、図示を省略しているが、半導体集積回路パッケージ 10には、 N個の半導体 集積回路が内蔵されて 、るものとする。
[0092] 前記半導体集積回路 Al lは、前記実施形態 8で説明した構成要素の他に、セレク タ N85を備えている。このセレクタ N85には、外部端子力も前記内部回路 83を経由 して第 1の入力信号 80が入力される一方、入力値生成回路 15から出力された検査 入力信号 18が第 3の入力信号 86として入力される。
[0093] ここで、前記半導体集積回路 Al lと半導体集積回路 N70とは、前記セレクタ N85 の出力が半導体集積回路 N70の入力となるように接続されている。また、半導体集 積回路 N70内部の被検査回路 71における出力結果が、検査出力信号 20として半 導体集積回路 Al lの期待値比較回路 14に入力されるようになっている。
[0094] ここで、自己診断を行うとき以外には、前記セレクタ 82及びセレクタ N85にそれぞ れ入力された第 1の入力信号 80力 このセレクタ 82及びセレクタ N85から出力され て半導体集積回路 B60及び半導体集積回路 N70にそれぞれ入力される。ただし、 前記内部回路 83を経由するため、外部入力で半導体集積回路 B60, N70を直接検 查するような入力を行うことは困難である。
[0095] 一方、自己診断を行うときには、前記セレクタ 82に入力された第 2の入力信号 81及 び前記セレクタ N85に入力された第 3の入力信号 86がそれぞれ出力され、この第 2 の入力信号 81が前記半導体集積回路 B60に入力され、第 3の入力信号 86が前記 半導体集積回路 N70に入力される。
[0096] ここで、第 2の入力信号 81は前記半導体集積回路 B60を検査するための入力信 号であり、第 3の入力信号 86は前記半導体集積回路 N70の前記被検査回路 71を 検査するための入力信号である。前記被検査回路 61では第 2の入力信号 81に応答 した出力結果が生成され、前記被検査回路 71では第 3の入力信号 86に応答した出 力結果が生成される。これら出力結果がそれぞれ検査出力信号 20として前記半導 体集積回路 Al lの期待値比較回路 14に入力される。その後の動作については、前 記実施形態 5と同一である。
[0097] 以上のように、本実施形態 9の半導体集積回路によれば、自己診断機能を持たな い半導体集積回路が複数個存在し、また、その自己診断機能を持たない半導体集 積回路が互 、に接続されな 、構成を持つ場合にぉ 、て容易に検査を行うことができ る。その他の効果については実施形態 8と同様である。
[0098] <実施形態 10 >
図 17は、本発明の実施形態 10における半導体集積回路の構成を示すブロック図 である。前記実施形態 9との違いは、自己診断機能を持たない半導体集積回路 Bと 半導体集積回路 Nとが互いに接続されている点であるため、以下、実施形態 9と同じ 部分にっ 、ては同じ符号を付し、相違点にっ 、てのみ説明する。
[0099] 図 17に示すように、半導体集積回路パッケージ 10には、半導体集積回路 Al l、半 導体集積回路 B60、及び半導体集積回路 N70が内蔵されている。ここで、半導体集 積回路 Al lのみが自己診断機能を持った回路であり、半導体集積回路 B60及び半 導体集積回路 N70は自己診断機能を持っていない回路であるとする。また、前記半 導体集積回路 B60及び半導体集積回路 N70は互いが直接接続されており、これら の回路間で信号のやり取りができるようになつている。
[0100] なお、図示を省略しているが、半導体集積回路パッケージ 10には、 N個の半導体 集積回路が内蔵されて 、るものとする。
[0101] ここで、自己診断を行うとき以外には、前記セレクタ 82及びセレクタ N85にそれぞ れ入力された第 1の入力信号 80がこのセレクタ 82及びセレクタ N85から出力され、 前記半導体集積回路 B60及び半導体集積回路 N70にそれぞれ入力される。ただし 、前記内部回路 83を経由するため、外部入力で半導体集積回路 B60, N70を直接 検査するような入力を行うことは困難である。
[0102] 一方、自己診断を行うときには、前記セレクタ 82に入力された第 2の入力信号 81及 び前記セレクタ N85に入力された第 3の入力信号 86がそれぞれ出力され、前記半 導体集積回路 B60には、前記セレクタ 82から出力された第 2の入力信号 81が入力さ れるとともに、セレクタ N85から出力された第 3の入力信号 86が第 4の入力信号 87と して入力される。また、前記半導体集積回路 N70には、セレクタ N70から出力された 第 3の入力信号 86が入力される。
[0103] そして、ユーザ使用状態で接続されている経路を用いて、前記半導体集積回路 B6 0の被検査回路 61から半導体集積回路 N70の被検査回路 71に対してノーマル時 入力信号 90が入力される。この被検査回路 71では、ノーマル時入力信号 90に応答 した出力結果が生成され、この出力結果はノーマル時出力信号 91として被検査回路 61に対して出力され、前記被検査回路 71の出力結果が半導体集積回路 B60を経 由して検査出力信号 20として前記半導体集積回路 Al lの期待値比較回路 14に入 力される。その後の動作については、前記実施形態 5と同一である。
[0104] 以上のように、本実施形態 10の半導体集積回路によれば、自己診断機能を持たな い半導体集積回路が複数個存在し、また、その自己診断機能を持たない半導体集 積回路が互いに接続される構成を持つ場合にぉ ヽて容易に検査を行うことができる 。その他の効果については実施形態 8と同様である。
[0105] く実施形態 11 >
図 18は、本発明の実施形態 11における半導体集積回路の構成を示すブロック図 である。前記実施形態 9との違いは、バーンイン出力信号を出力する内部回路を設 けた点であるため、以下、実施形態 9と同じ部分については同じ符号を付し、相違点 についてのみ説明する。
[0106] 図 18に示すように、半導体集積回路パッケージ 10には、半導体集積回路 Al l、半 導体集積回路 B60、及び半導体集積回路 N70が内蔵されている。ここで、半導体集 積回路 Al lのみが自己診断機能を持った回路であり、半導体集積回路 B60及び半 導体集積回路 N70は自己診断機能を持っていない回路であるとする。また、前記半 導体集積回路 B60及び半導体集積回路 N70は、互 、が直接接続されて 、な 、構 成であるとする。
[0107] なお、図示を省略しているが、半導体集積回路パッケージ 10には、 N個の半導体 集積回路が内蔵されて 、るものとする。
[0108] 前記半導体集積回路 Al lは、前記実施形態 9で説明した構成要素の他に内部回 路 88を備えており、このように構成された半導体集積回路 Al lにおいて、バーンイン のモードが選択された場合に、入力値生成回路 15から内部回路 83, 88に対してバ ーンイン動作を実施するための第 5の入力信号 89がそれぞれ出力される。
[0109] そして、前記第 5の入力信号 89に応答して内部回路 83, 88からそれぞれ出力され たバーンイン出力信号 92が期待値比較回路 14に入力される。一方、自己診断機能 の動作については、前記実施形態 9と同様であるため、説明を省略する。
[0110] このような前記内部回路 83, 88に対するバーンイン動作と前述の自己診断機能と は、それぞれ並列処理されるようになっている。そして、前記期待値比較回路 14では 、バーンイン動作と自己診断動作の結果とが比較され、その比較結果が比較結果信 号 22として出力される。その後の動作については、実施形態 9と同様である。
[0111] 以上のように、本実施形態 11の半導体集積回路によれば、複数の半導体集積回 路が内蔵された半導体集積回路パッケージにおいて、自己診断機能を持っていな い半導体集積回路側ではバーンインが困難であつたが、自己診断機能を持った半 導体集積回路自体のバーンイン動作と他の半導体集積回路の自己診断動作とを同 時に行うことで、全ての半導体集積回路のトグル動作を容易に実現することができ、 バーンイン時の動作も容易にモニタすることができる。
[0112] さらに、バーンイン動作に必要な信号を、 LSI外部端子を経由することなぐグランド 端子又は電源端子力 直接取り込むことにより、 LSI外部において検査バーンイン専 用 Zバーンイン兼用端子を設ける数を低減することができる。
[0113] また、本実施形態 11では、全ての半導体集積回路を同時にトグルさせることができ るため、バーンイン時間を短縮する上で有利となる。
[0114] <実施形態 12>
図 19は、本発明の実施形態 12における半導体集積回路の構成を示すブロック図 である。基本的な構成は前記実施形態 5と同じであるため、以下、実施形態 5と同じ 部分にっ 、ては同じ符号を付し、相違点にっ 、てのみ説明する。
[0115] 図 19に示すように、半導体集積回路基板 40には、半導体集積回路 Al lが内蔵さ れている。この半導体集積回路基板 40は、図 20に示すように複数の層で構成される 基板の中に電源層 46とグランド層 47とを備えており、前記半導体集積回路 Aと接続 される面に電源ランド 45とグランドランド 43とが形成されている。そして、電源パッド 3 3と電源ランド 45、及びグランドパッド 32とグランドランド 43とがそれぞれ接続されるこ とで、前記半導体集積回路 Aと前記半導体集積回路基板 40とが電気的に接続され ている。
[0116] 前記検査期待値プログラム回路 100では、前記入力 Z入出力パッド 103と前記電 源ランド 45又は前記グランドランド 43とを組立時に選択して接続することで、検査期 待値を生成することが可能となる。その後の動作については、実施形態 5と同一であ る。
[0117] 以上のように、本実施形態 12の半導体集積回路によれば、例えば、チップサイズ パッケージ（以下、 CSP)のようなパッケージにおいて既存の電源ランド 45又はグラン ドランド 43を使用することで、容易に被検査回路 16の機能検査を実現できる。その 他の効果については実施形態 5と同様である。
[0118] なお、本実施形態 12においては、 CSPという 1つの半導体集積回路で構成される 場合について説明したが、この形態に限定するものではなぐ複数の半導体集積回 路で構成される場合、例えば、マノレチチップモジユーノレ (以下、 MCM)等のように、 半導体集積回路基板を用いて構成されるタイプのパッケージであっても実現可能で ある。 [0119] <実施形態 13 >
図 21は、本発明の実施形態 13における半導体集積回路の構成を示すブロック図 である。前記実施形態 5との違いは、グランド端子又は電源端子と入力 Z入出力パッ ドとの接続をワイヤー配線で行うようにした点であるため、以下、実施形態 5と同じ部 分にっ 、ては同じ符号を付し、相違点にっ 、てのみ説明する。
[0120] 図 21に示すように、半導体集積回路パッケージ 51は、半導体集積回路 Al lとリー ドフレーム 54 (図 22参照）とがワイヤー配線 50により接続されて構成されて 、る。具 体的には、電源端子 31と電源パッド 33、及びグランド端子 30とグランドパッド 32とが 、それぞれリードフレーム 54のインナーリードを介して接続されて 、る。
[0121] 前記検査期待値プログラム回路 100では、前記入力 Z入出力パッド 103と前記電 源端子 31又は前記グランド端子 30とを組立時に選択して接続することで、検査期待 値を生成することが可能となる。その後の動作については、実施形態 5と同一である
[0122] 以上のように、本実施形態 13の半導体集積回路によれば、例えば、クヮッドフラット パッケージ (以下、 QFP)のようなパッケージにおいて既存の電源端子 31又はグラン ド端子 30からワイヤー配線 50を配線することで、容易に被検査回路 16の機能検査 を実現できる。その他の効果については実施形態 5と同様である。
[0123] なお、本実施形態 13においては、 QFPという 1つの半導体集積回路で構成される 場合について説明したが、この形態に限定するものではなぐ複数の半導体集積回 路で構成される場合、例えば、半導体集積回路同士を貼り合わせて構成され、且つ ワイヤー配線を用いて構成されるタイプのパッケージであっても実現可能である。
[0124] なお、実施形態 1から 13における半導体集積回路 Aについては、自己診断機能を 有する例で説明したが、自己診断機能を有しない半導体集積回路であっても実現す ることは可會である。
産業上の利用可能性
[0125] 本発明の半導体集積回路では、電源及びグランド端子を使用することで機能検査 に必要な端子数を低減するとともに容易に検査を行うことができ、高価な LSI検査装 置を使用せずに検査することが可能であると 、う実用性の高 、効果が得られることか ら、きわめて有用で産業上の利用可能性は高い。
また、ユーザが使用する実装後のセットの検査にも利用することが可能である。

Claims

請求の範囲
[1] 検査対象である被検査回路を内蔵した半導体集積回路であって、
前記被検査回路における検査結果と比較するための検査期待値信号を生成する 検査期待値プログラム手段を備え、
前記検査期待値プログラム手段は、
前記半導体集積回路に接続されているグランド端子又は電源端子力 検査に必要 な所定の入力信号を取り込む入力 Z入出力パッドと、
前記入力 Z入出力パッドに接続され、該入力 Z入出力パッドを介して入力される前 記信号の出力状態を選択的に切り替えるスィッチと、
前記スィッチから出力された出力信号に基づいて前記検査期待値信号を生成する 期待値生成回路とを備えていることを特徴とする半導体集積回路。
[2] 請求項 1に記載された半導体集積回路にお 、て、
前記検査期待値プログラム手段は、前記入力信号を反転して出力する出力反転手 段をさらに備えていることを特徴とする半導体集積回路。
[3] 請求項 2に記載された半導体集積回路において、
前記検査期待値プログラム手段は、前記スィッチから出力された 1つの出力信号を 複数の信号に分割する信号分割手段をさらに備えていることを特徴とする半導体集 積回路。
[4] 請求項 2に記載された半導体集積回路において、
前記検査期待値プログラム手段は、前記入力 Z入出力パッドと該入力 Z入出力パ ッドに接続される前記スィッチとをそれぞれ複数備えており、
前記複数のスィッチの切り替え動作を同時に制御するスィッチ制御回路を備えてい ることを特徴とする半導体集積回路。
[5] 請求項 2に記載された半導体集積回路において、
前記検査期待値プログラム手段は、前記入力 Z入出力パッドと該入力 Z入出力パ ッドに接続される前記スィッチとをそれぞれ複数備えており、かつ、
前記複数のスィッチの切り替え動作をそれぞれ個別に制御するスィッチ制御回路 を備えていることを特徴とする半導体集積回路。
[6] 検査対象である被検査回路を内蔵した半導体集積回路であって、 前記被検査回路に対する検査を行うための検査入力信号を生成する検査入力値 プログラム手段を備え、
前記検査入力値プログラム手段は、
前記半導体集積回路に接続されているグランド端子又は電源端子力 検査に必要 な所定の入力信号を取り込む入力 Z入出力パッドと、
前記入力 Z入出力パッドに接続され、該入力 Z入出力パッドを介して入力される前 記信号の出力状態を選択的に切り替えるスィッチと、
前記スィッチから出力された出力信号に基づいて前記検査入力信号を生成する入 力値生成回路とを備えていることを特徴とする半導体集積回路。
[7] 請求項 1乃至 5のうち何れか 1項に記載された半導体集積回路における検査期待 値プログラム手段と、
前記被検査回路に対する検査を行うための検査入力信号を生成する検査入力値 プログラム手段とを備え、
前記検査入力値プログラム手段は、
前記半導体集積回路に接続されているグランド端子又は電源端子力 検査に必要 な所定の入力信号を取り込む入力 Z入出力パッドと、
前記入力 Z入出力パッドに接続され、該入力 Z入出力パッドを介して入力される前 記信号の出力状態を選択的に切り替えるスィッチと、
前記スィッチから出力された出力信号に基づいて前記検査入力信号を生成する入 力値生成回路とを備えていることを特徴とする半導体集積回路。
[8] 自己診断機能を持った第 1の半導体集積回路と、自己診断機能を持たない第 2の 半導体集積回路とを備えたシステム LSIであって、
前記第 1の半導体集積回路は、
請求項 1乃至 5のうち何れか 1項に記載された半導体集積回路における検査期待 値プログラム手段と、
前記半導体集積回路に接続されているグランド端子又は電源端子力 検査に必要 な所定の入力信号を取り込む入力 Z入出力パッドと、前記入力 Z入出力パッドに接 続され、該入力 z入出力パッドを介して入力される前記信号の出力状態を選択的に 切り替えるスィッチと、前記スィッチから出力された出力信号に基づいて前記被検査 回路に対する検査を行うための検査入力信号を生成する入力値生成回路とを有す る検査入力値プログラム手段とのうち少なくとも 1つを備える一方、
前記第 1の半導体集積回路の外部端子から入力された第 1の入力信号と、検査入 力信号を生成する入力値生成回路力も出力された第 2の入力信号とがそれぞれ入 力されるセレクタを備え、
前記セレクタは、自己診断時以外には前記第 1の入力信号を出力する一方、自己 診断時には前記第 2の入力信号を出力して該出力した信号を前記第 2の半導体集 積回路に入力するように構成され、
前記第 2の半導体集積回路は、前記出力信号に基づいて検査を行い、その検査 結果を示す検査出力信号を前記第 1の半導体集積回路に内蔵された期待値比較回 路に対して出力するように構成されて 、ることを特徴とするシステム LSI。
[9] 請求項 8に記載されたシステム LSIにお ヽて、
前記第 1の半導体集積回路は、前記入力値生成回路力 出力された第 2の入力信 号を該第 1の半導体集積回路の内部回路に対して入力し、この入力に応答して該内 部回路力 出力された出力信号を前記第 1の半導体集積回路の期待値比較手段に 入力してバーンイン動作を行うように構成されて 、ることを特徴とするシステム LSI。
[10] 自己診断機能を持った第 1の半導体集積回路と、自己診断機能を持たない第 2乃 至第 N (Nは自然数)の半導体集積回路とを備えたシステム LSIであって、
前記第 1の半導体集積回路は、
請求項 1乃至 5のうち何れか 1項に記載された半導体集積回路における検査期待 値プログラム手段と、
前記半導体集積回路に接続されているグランド端子又は電源端子力 検査に必要 な所定の入力信号を取り込む入力 Z入出力パッドと、前記入力 Z入出力パッドに接 続され、該入力 Z入出力パッドを介して入力される前記信号の出力状態を選択的に 切り替えるスィッチと、前記スィッチから出力された出力信号に基づいて前記被検査 回路に対する検査を行うための検査入力信号を生成する入力値生成回路とを有す る検査入力値プログラム手段とのうち少なくとも 1つを備える一方、
前記第 1の半導体集積回路の外部端子から入力された第 1の入力信号と、検査入 力信号を生成する入力値生成回路力も出力された第 2の入力信号とがそれぞれ入 力される複数のセレクタを備え、
前記複数のセレクタは、自己診断時以外には前記第 1の入力信号を出力する一方 、 自己診断時には前記第 2の入力信号を出力して該出力した信号をそれぞれ対応 する第 2乃至第 Nの半導体集積回路に入力するように構成され、
前記第 2乃至第 Nの半導体集積回路は、前記出力信号に基づいてそれぞれ検査 を行い、その検査結果を示す複数の検査出力信号を前記第 1の半導体集積回路に 内蔵された期待値比較回路に対してそれぞれ出力するように構成されていることを特 徴とするシステム LSI。
[11] 請求項 10に記載されたシステム LSIにおいて、
前記第 2乃至第 Nの半導体集積回路は、互いに電気的に接続されており、自己診 断時には該第 2乃至第 Nの半導体集積回路間で検査に必要な信号の入出力ができ るように構成されて 、ることを特徴とするシステム LSI。
[12] 請求項 10に記載されたシステム LSIにおいて、
前記第 1の半導体集積回路は、前記入力値生成回路力 出力された第 2の入力信 号を該第 1の半導体集積回路の内部回路に対して入力し、この入力に応答して該内 部回路力 出力された出力信号を前記第 1の半導体集積回路の期待値比較手段に 入力してバーンイン動作を行うように構成されて 、ることを特徴とするシステム LSI。
[13] 請求項 1に記載された半導体集積回路において、
前記電源端子又はグランド端子として割り当てられたランドと前記入力 Z入出力パ ッドとが、ノ ッケージの少なくとも 1層の電気配線により電気的に接続されていることを 特徴とする半導体集積回路。
[14] 請求項 1に記載された半導体集積回路において、
前記電源端子又はグランド端子として割り当てられたリードフレームのインナーリー ドと前記入力 Z入出力パッドとが、ワイヤー配線により電気的に接続されていることを 特徴とする半導体集積回路。
PCT/JP2005/017727 2005-01-27 2005-09-27 半導体集積回路及びシステムｌｓｉ WO2006080111A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
US11/795,904 US7739571B2 (en) 2005-01-27 2005-09-27 Semiconductor integrated circuit and system LSI having a test expected value programming circuit
JP2007500418A JP4516110B2 (ja) 2005-01-27 2005-09-27 システムｌｓｉ

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2005019757 2005-01-27
JP2005-019757 2005-01-27

Publications (1)

Publication Number Publication Date
WO2006080111A1 true WO2006080111A1 (ja) 2006-08-03

Family

ID=36740145

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2005/017727 WO2006080111A1 (ja) 2005-01-27 2005-09-27 半導体集積回路及びシステムｌｓｉ

Country Status (4)

Country Link
US (1) US7739571B2 (ja)
JP (1) JP4516110B2 (ja)
CN (1) CN101111776A (ja)
WO (1) WO2006080111A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2021181830A1 (ja) * 2020-03-09 2021-09-16

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010192026A (ja) * 2009-02-17 2010-09-02 Toshiba Corp 不良解析方法、不良解析システムおよびメモリマクロシステム
JP5319641B2 (ja) * 2010-10-14 2013-10-16 株式会社東芝 診断回路および半導体集積回路
CN103513177B (zh) * 2012-06-29 2018-05-01 上海芯豪微电子有限公司 运算器测试系统及测试方法
US10473711B2 (en) * 2016-04-15 2019-11-12 Infineon Technologies Ag Multi-channel fault detection with a single diagnosis output
US11555899B2 (en) * 2019-02-19 2023-01-17 Infineon Technologies Ag Random hardware fault and degradation protection apparatus for time-of-flight receiver
JP7179165B2 (ja) * 2019-04-23 2022-11-28 日立Astemo株式会社 半導体集積回路装置および半導体集積回路装置の検査方法
JP2022115179A (ja) * 2021-01-28 2022-08-09 キオクシア株式会社 半導体集積回路装置及びその動作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5611369A (en) * 1979-07-09 1981-02-04 Fujitsu Ltd Diagnostic system of lsi
JPH0526979A (ja) * 1991-07-19 1993-02-05 Kawasaki Steel Corp テスト容易化回路
JPH0643222A (ja) * 1992-07-24 1994-02-18 Matsushita Electron Corp 半導体装置
JPH06194423A (ja) * 1992-12-22 1994-07-15 Matsushita Electric Works Ltd 動作モード切り替え方式

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5619461A (en) * 1995-07-28 1997-04-08 Micron Quantum Devices, Inc. Memory system having internal state monitoring circuit
DE69836625D1 (de) * 1997-03-21 2007-01-25 Matsushita Electric Ind Co Ltd Prüfen der funktionellen blöcke in einer integrierten halbleiterschaltung
JP2000266816A (ja) 1999-03-16 2000-09-29 Nec Corp 半導体装置の試験方法
JP2002318265A (ja) * 2001-04-24 2002-10-31 Hitachi Ltd 半導体集積回路及び半導体集積回路のテスト方法
JP3761439B2 (ja) 2001-10-09 2006-03-29 松下電器産業株式会社 Ｌｓｉテスト方法および装置
JP2004021833A (ja) * 2002-06-19 2004-01-22 Renesas Technology Corp 自己テスト機能内蔵半導体集積回路およびそれを備えたシステム
JP3544203B2 (ja) 2002-08-30 2004-07-21 沖電気工業株式会社 テスト回路、そのテスト回路を内蔵した半導体集積回路装置、及びそのテスト方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5611369A (en) * 1979-07-09 1981-02-04 Fujitsu Ltd Diagnostic system of lsi
JPH0526979A (ja) * 1991-07-19 1993-02-05 Kawasaki Steel Corp テスト容易化回路
JPH0643222A (ja) * 1992-07-24 1994-02-18 Matsushita Electron Corp 半導体装置
JPH06194423A (ja) * 1992-12-22 1994-07-15 Matsushita Electric Works Ltd 動作モード切り替え方式

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2021181830A1 (ja) * 2020-03-09 2021-09-16
WO2021181830A1 (ja) * 2020-03-09 2021-09-16 日立Astemo株式会社 物理量測定装置
JP7354409B2 (ja) 2020-03-09 2023-10-02 日立Astemo株式会社 物理量測定装置

Also Published As

Publication number Publication date
US7739571B2 (en) 2010-06-15
JP4516110B2 (ja) 2010-08-04
JPWO2006080111A1 (ja) 2008-06-19
US20080141089A1 (en) 2008-06-12
CN101111776A (zh) 2008-01-23

Similar Documents

Publication Publication Date Title
WO2007097053A1 (ja) 半導体集積回路とその検査方法
US20040128598A1 (en) Integrated circuit device including a scan test circuit and methods of testing the same
JP4802139B2 (ja) 半導体集積回路モジュール
WO2006080111A1 (ja) 半導体集積回路及びシステムｌｓｉ
EP1358498A1 (en) Input/output continuity test mode circuit
JPH05264667A (ja) テスト回路
US20080197872A1 (en) Semiconductor chip, multi-chip semiconductor device, inspection method of the same, and electric appliance integrating the same
US6714002B2 (en) Integrated semiconductor circuit and multi-chip module with a plurality of integrated semiconductor circuits
US6433628B1 (en) Wafer testable integrated circuit
JP2005024410A (ja) 半導体集積回路装置
JP2000022072A (ja) マルチチップモジュール
JP2009059875A (ja) 半導体装置の製造方法および半導体装置
US7694255B2 (en) Variable delay circuit, recording medium, logic verification method and electronic device
JPH11101850A (ja) Ｉｃ試験装置
US7649379B2 (en) Reducing mission signal output delay in IC having mission and test modes
JPH04128666A (ja) 半導体集積回路
US20070132472A1 (en) Semiconductor integrated circuit and method for testing the same
JPH05341014A (ja) 半導体モジュール装置、半導体モジュール単体及び試験方法
JP2000338188A (ja) 半導体集積回路の試験回路
JPH06148287A (ja) 集積回路
JP3712332B2 (ja) 半導体集積回路のテスト回路
JP2008309741A (ja) 半導体デバイスの評価方法および半導体デバイス
JPH05312916A (ja) テスト回路
JPH0317577A (ja) 半導体集積回路
JP2006349464A (ja) 半導体集積回路

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 2007500418

Country of ref document: JP

121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 11795904

Country of ref document: US

WWE Wipo information: entry into national phase

Ref document number: 200580047365.9

Country of ref document: CN

122 Ep: pct application non-entry in european phase

Ref document number: 05788384

Country of ref document: EP

Kind code of ref document: A1

WWW Wipo information: withdrawn in national office

Ref document number: 5788384

Country of ref document: EP