JPH0526979A - テスト容易化回路 - Google Patents
テスト容易化回路Info
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- JPH0526979A JPH0526979A JP3179548A JP17954891A JPH0526979A JP H0526979 A JPH0526979 A JP H0526979A JP 3179548 A JP3179548 A JP 3179548A JP 17954891 A JP17954891 A JP 17954891A JP H0526979 A JPH0526979 A JP H0526979A
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- Japan
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- circuit
- test
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Abstract
(57)【要約】
【目的】データの読出し時に発生するエラーをなくした
テスト容易化回路を提供する。 【構成】内部回路中の複数の各観測点に各出力側が接続
された、該各出力側がハイインピーダンスに保持される
作動モードと前記各観測点に入力側のテスト用信号を印
加するテストモードとに切換可能な複数のゲート回路を
備えた。ここで、複数のテスト用信号をシリアルに入力
しパラレルの複数テスト用信号に変換して該パラレルの
テスト用信号のそれぞれを複数のゲート回路のそれぞれ
に入力するシリアル・パラレル変換回路を備えることが
好ましい。
テスト容易化回路を提供する。 【構成】内部回路中の複数の各観測点に各出力側が接続
された、該各出力側がハイインピーダンスに保持される
作動モードと前記各観測点に入力側のテスト用信号を印
加するテストモードとに切換可能な複数のゲート回路を
備えた。ここで、複数のテスト用信号をシリアルに入力
しパラレルの複数テスト用信号に変換して該パラレルの
テスト用信号のそれぞれを複数のゲート回路のそれぞれ
に入力するシリアル・パラレル変換回路を備えることが
好ましい。
Description
【０００１】
【産業上の利用分野】本発明は、テスト容易化回路に係
り、特に半導体集積回路内部の種々の観測点の信号レベ
ルをチェックするための回路に関する。
り、特に半導体集積回路内部の種々の観測点の信号レベ
ルをチェックするための回路に関する。
【０００２】
【従来の技術】近年半導体集積回路がますます大規模化
してきており、その内部の論理回路が正常の論理レベル
にあるか否かをテストする必要性がますます重要化して
きている。この内部回路の多数の観測点の信号レベルの
テストを容易化するテスト容易化回路として、例えばマ
トリックス観測方式が知られている。
してきており、その内部の論理回路が正常の論理レベル
にあるか否かをテストする必要性がますます重要化して
きている。この内部回路の多数の観測点の信号レベルの
テストを容易化するテスト容易化回路として、例えばマ
トリックス観測方式が知られている。
【０００３】図３は、このマトリックス観測方式を用い
たテスト容易化回路を略示した図である。このテスト容
易化回路では、コントローラ１１、コラムアドレス選択
回路１２、ローアドレス選択回路１３、及び上記両アド
レス選択回路１２、１３により選択される各ノード（観
測点）に配置された、図３の円Ａ内に示すような多数の
ゲート回路１４、及び該多数のゲート回路１４から出力
された各ノードの論理レベルを受信するデータ受信回路
１５から構成されている。
たテスト容易化回路を略示した図である。このテスト容
易化回路では、コントローラ１１、コラムアドレス選択
回路１２、ローアドレス選択回路１３、及び上記両アド
レス選択回路１２、１３により選択される各ノード（観
測点）に配置された、図３の円Ａ内に示すような多数の
ゲート回路１４、及び該多数のゲート回路１４から出力
された各ノードの論理レベルを受信するデータ受信回路
１５から構成されている。
【０００４】各ゲート回路１４は、アンドゲート２０の
一方の入力端子２０ａがこのゲート回路１４に対応する
内部回路のノードに接続されており、他方の入力端子２
０ｂがローアドレス選択回路１３により選択されるアド
レスラインと接続されており、このアンドゲート２０の
出力端子２０ｃに接続されたトランスファーゲート２１
のゲート端子２１ａがコラムアドレス選択回路により選
択されるアドレスラインと接続されており、トランスフ
ァーゲート２１の出力側がデータ受信回路１５と接続さ
れている。
一方の入力端子２０ａがこのゲート回路１４に対応する
内部回路のノードに接続されており、他方の入力端子２
０ｂがローアドレス選択回路１３により選択されるアド
レスラインと接続されており、このアンドゲート２０の
出力端子２０ｃに接続されたトランスファーゲート２１
のゲート端子２１ａがコラムアドレス選択回路により選
択されるアドレスラインと接続されており、トランスフ
ァーゲート２１の出力側がデータ受信回路１５と接続さ
れている。
【０００５】また、コントローラ１１にはクロック信号
を入力するためのクロック入力ピン１６、テストモード
と通常の作動モードとを切り換えるためのテストモード
切換ピン１７、内部回路の所望とするノードのアドレス
を入力するアドレス入力ピン１８、及びアドレス入力ピ
ン１８で指定されたアドレスのノードの論理レベルを出
力するためのデータ出力ピン１９の４つのピンがテスト
専用ピンとして用いられている。
を入力するためのクロック入力ピン１６、テストモード
と通常の作動モードとを切り換えるためのテストモード
切換ピン１７、内部回路の所望とするノードのアドレス
を入力するアドレス入力ピン１８、及びアドレス入力ピ
ン１８で指定されたアドレスのノードの論理レベルを出
力するためのデータ出力ピン１９の４つのピンがテスト
専用ピンとして用いられている。
【０００６】この図３に示すテスト容易化回路を用いて
内部回路中の所望とするノードの論理レベルを観測する
には、テストモード切換ピン１７に所定のテストモード
選択信号（例えばＨレベルの信号）を入力し、クロック
入力ピン１６からクロック信号を入力すると共にアドレ
ス入力ピン１８から所望とする多数のノードのアドレス
を順次入力する。すると、両アドレス選択回路１２、１
３により所望とする多数のノードが順次指定され、これ
ら多数のノードの論理レベルを表わす信号がデータ受信
回路１５に入力され、この多数のノードの論理レベルを
表わす信号がデータ出力ピン１９を経由して外部に順次
取り出される。これにより所定のノードが所定の論理レ
ベルにあるか否かのテストを容易に行うことができる。
内部回路中の所望とするノードの論理レベルを観測する
には、テストモード切換ピン１７に所定のテストモード
選択信号（例えばＨレベルの信号）を入力し、クロック
入力ピン１６からクロック信号を入力すると共にアドレ
ス入力ピン１８から所望とする多数のノードのアドレス
を順次入力する。すると、両アドレス選択回路１２、１
３により所望とする多数のノードが順次指定され、これ
ら多数のノードの論理レベルを表わす信号がデータ受信
回路１５に入力され、この多数のノードの論理レベルを
表わす信号がデータ出力ピン１９を経由して外部に順次
取り出される。これにより所定のノードが所定の論理レ
ベルにあるか否かのテストを容易に行うことができる。
【０００７】
【発明が解決しようとする課題】しかし、上記のテスト
容易化回路では大規模なテスト専用回路が必要であっ
て、データの読出し側にもデータ受信回路１５等の大規
模な回路が必要であり、内部の所望とするノードの論理
レベルを観測する前にこのデータの読出し側の回路によ
る読出しエラーが発生しないことを確認する必要があ
り、このため内部回路の各ノードのチェックを開始する
までが大変であるという問題がある。
容易化回路では大規模なテスト専用回路が必要であっ
て、データの読出し側にもデータ受信回路１５等の大規
模な回路が必要であり、内部の所望とするノードの論理
レベルを観測する前にこのデータの読出し側の回路によ
る読出しエラーが発生しないことを確認する必要があ
り、このため内部回路の各ノードのチェックを開始する
までが大変であるという問題がある。
【０００８】本発明は上記問題を解決し、データの読出
し時にエラーが発生することのないテスト容易化回路を
提供することを目的とする。
し時にエラーが発生することのないテスト容易化回路を
提供することを目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成するため
の本発明のテスト容易化回路は、内部回路中の複数の各
観測点に各出力側が接続された、該各出力側がハイイン
ピーダンスに保持される作動モードと前記各観測点に入
力側のテスト用信号を印加するテストモードとに切換可
能な複数のゲート回路を備えたことを特徴とするもので
ある。
の本発明のテスト容易化回路は、内部回路中の複数の各
観測点に各出力側が接続された、該各出力側がハイイン
ピーダンスに保持される作動モードと前記各観測点に入
力側のテスト用信号を印加するテストモードとに切換可
能な複数のゲート回路を備えたことを特徴とするもので
ある。
【００１０】ここで、上記テスト容易化回路において、
複数のテスト用信号をシリアルに入力し、パラレルのテ
スト用信号に変換して該パラレルのテスト用信号のそれ
ぞれを前記複数のゲート回路のそれぞれに入力するシリ
アル・パラレル変換回路を備えることが好ましい。
複数のテスト用信号をシリアルに入力し、パラレルのテ
スト用信号に変換して該パラレルのテスト用信号のそれ
ぞれを前記複数のゲート回路のそれぞれに入力するシリ
アル・パラレル変換回路を備えることが好ましい。
【００１１】
【作用】本発明のテスト容易化回路は、従来のテスト容
易化回路では内部回路の論理レベルの観察に先だってデ
ータ読出し側の回路の信頼性を確認する必要があったこ
とに鑑み、このデータ読出し側の回路を廃止してしまっ
たものである。すなわち、本発明は内部回路からデータ
を読み出さなくても、内部回路のデータの期待値（回路
が完全ならばあるノードはＨレベルもしくはＬレベルに
あるはずであるという、期待される信号レベルをいう）
を所定の観測点に印加したとき、その観測点の論理レベ
ルが期待値と同一である場合と反期待値（期待値がＨレ
ベルのときのＬレベル、期待値がＬレベルのときのＨレ
ベルを言う）と同一である場合とでは電源から流入する
電流値が変化することに着目したものである。
易化回路では内部回路の論理レベルの観察に先だってデ
ータ読出し側の回路の信頼性を確認する必要があったこ
とに鑑み、このデータ読出し側の回路を廃止してしまっ
たものである。すなわち、本発明は内部回路からデータ
を読み出さなくても、内部回路のデータの期待値（回路
が完全ならばあるノードはＨレベルもしくはＬレベルに
あるはずであるという、期待される信号レベルをいう）
を所定の観測点に印加したとき、その観測点の論理レベ
ルが期待値と同一である場合と反期待値（期待値がＨレ
ベルのときのＬレベル、期待値がＬレベルのときのＨレ
ベルを言う）と同一である場合とでは電源から流入する
電流値が変化することに着目したものである。
【００１２】本発明のテスト容易化回路では、内部回路
中の複数の各観察点（ノード）に上記複数のゲート回路
をそれぞれ接続したため、このゲート回路の出力をハイ
インピーダンスに保持することにより通常の動作が行わ
れ、テストモード時にはこのゲート回路から各観測点に
各期待値を印加して電源電流を観察することにより内部
回路に誤りがないかどうかをテストすることができる。
したがってこの場合データ読出し回路が不要であるた
め、データ読出し回路の信頼性の確認は当然不要とな
り、従来と比べ簡易かつ正確に内部回路の各観測点の論
理レベルのチェックを行うことができる。
中の複数の各観察点（ノード）に上記複数のゲート回路
をそれぞれ接続したため、このゲート回路の出力をハイ
インピーダンスに保持することにより通常の動作が行わ
れ、テストモード時にはこのゲート回路から各観測点に
各期待値を印加して電源電流を観察することにより内部
回路に誤りがないかどうかをテストすることができる。
したがってこの場合データ読出し回路が不要であるた
め、データ読出し回路の信頼性の確認は当然不要とな
り、従来と比べ簡易かつ正確に内部回路の各観測点の論
理レベルのチェックを行うことができる。
【００１３】また、上記テスト容易化回路において上記
シリアル・パラレル変換回路を備えた場合は、後述する
実施例に示すようにテスト専用ピンは３つで済み、前述
した従来例と比べテスト専用ピンの数が減り、その分内
部回路と外部とのデータの授受のためのピンを増やすこ
とができることとなる。尚、上記説明では各観測点に期
待値を印加する旨説明したが、各観測点に印加するのは
期待値である必要はなく、反期待値を印加して電源電流
が変化したことをもって回路が正常であると判断しても
よいことはもちろんである。
シリアル・パラレル変換回路を備えた場合は、後述する
実施例に示すようにテスト専用ピンは３つで済み、前述
した従来例と比べテスト専用ピンの数が減り、その分内
部回路と外部とのデータの授受のためのピンを増やすこ
とができることとなる。尚、上記説明では各観測点に期
待値を印加する旨説明したが、各観測点に印加するのは
期待値である必要はなく、反期待値を印加して電源電流
が変化したことをもって回路が正常であると判断しても
よいことはもちろんである。
【００１４】
【実施例】以下、本発明の実施例について説明する。図
１は、本発明の一実施例に係るテスト容易化回路を表わ
した図である。内部回路中の各観測点１、２、３…に
は、各トリステートバッファ３１、３２、３３、…の出
力側が接続されている。これら各トリステートバッファ
３１、３２、３３、…のコントロール端子３１ａ、３２
ａ、３３ａ、…は互いに接続されると共にテストモード
切替ピン５１に接続されている。また各トリステートバ
ッファ３１、３２、３３、…の入力側は各Ｄ型フリップ
フロップ４１、４２、４３、…のＱ出力端子接続されて
いる。Ｄ型フリップフロップ４１のＤ入力端子はデータ
入力ピン５２と接続され、Ｄ型フリップフロップ４２、
４３、…のＤ入力端子はそれぞれ隣りのＤ型フリップフ
ロップ４１、４２、…のＱ出力端子と接続されている。
また各Ｄ型フリップフロップ４１、４２、４３、…のク
ロック入力端子はクロック入力ピン５３と接続されてい
る。これによりこれらのＤ型フリップフロップ４１、４
２、４３、…は全体としてシフトレジスタ４０を構成し
ている。
１は、本発明の一実施例に係るテスト容易化回路を表わ
した図である。内部回路中の各観測点１、２、３…に
は、各トリステートバッファ３１、３２、３３、…の出
力側が接続されている。これら各トリステートバッファ
３１、３２、３３、…のコントロール端子３１ａ、３２
ａ、３３ａ、…は互いに接続されると共にテストモード
切替ピン５１に接続されている。また各トリステートバ
ッファ３１、３２、３３、…の入力側は各Ｄ型フリップ
フロップ４１、４２、４３、…のＱ出力端子接続されて
いる。Ｄ型フリップフロップ４１のＤ入力端子はデータ
入力ピン５２と接続され、Ｄ型フリップフロップ４２、
４３、…のＤ入力端子はそれぞれ隣りのＤ型フリップフ
ロップ４１、４２、…のＱ出力端子と接続されている。
また各Ｄ型フリップフロップ４１、４２、４３、…のク
ロック入力端子はクロック入力ピン５３と接続されてい
る。これによりこれらのＤ型フリップフロップ４１、４
２、４３、…は全体としてシフトレジスタ４０を構成し
ている。
【００１５】ここで、トリステートバッファ３１、３
２、３３、…とは、コントロール端子３１ａ、３２ａ、
３３ａ、…に入力する信号に応じて入力側のＨレベル、
Ｌレベル信号をそのまま出力側に伝えるモードと、その
出力側をハイインピーダンスに保持するモードとを有す
るものであり、ここではテストモード切換ピン５１から
作動モード用信号（例えばＬレベル）を入力することに
より各トリステートバッファ３１、３２、３３、…の出
力側がハイインピーダンスに保持され、テストモード切
換ピン５１からテストモード選択信号（例えばＨレベ
ル）を入力することにより各トリステートバッファ３
１、３２、３３、…が、各Ｄ型フリップフロップ４１、
４２、４３、…のＱ出力をそのまま各観測点１、２、
３、…に印加する状態となる。
２、３３、…とは、コントロール端子３１ａ、３２ａ、
３３ａ、…に入力する信号に応じて入力側のＨレベル、
Ｌレベル信号をそのまま出力側に伝えるモードと、その
出力側をハイインピーダンスに保持するモードとを有す
るものであり、ここではテストモード切換ピン５１から
作動モード用信号（例えばＬレベル）を入力することに
より各トリステートバッファ３１、３２、３３、…の出
力側がハイインピーダンスに保持され、テストモード切
換ピン５１からテストモード選択信号（例えばＨレベ
ル）を入力することにより各トリステートバッファ３
１、３２、３３、…が、各Ｄ型フリップフロップ４１、
４２、４３、…のＱ出力をそのまま各観測点１、２、
３、…に印加する状態となる。
【００１６】上記テスト容易化回路を用いて、各観測点
１、２、３…が正しい論理レベルにあるか否かテストを
行う際は、クロック入力ピン５３からのクロック入力と
同期させてデータ入力ピン５２から各観測点の論理レベ
ルの期待値がシリアルに入力される。この期待値の入力
が終了した後、電源電流をモニタしながらテストモード
切換ピン５１をＨレベルに変化させる。この際に各観測
点の論理レベルが各期待値どおりであれば電源電流は変
化せず、一方各観測点の論理レベルのうち１つもしくは
複数の観測点の論理レベルが各期待値と異なっている場
合はその観測点に余計な電流が発生しこれにより電源電
流が変化することとなる。したがって、これにより各観
測点の論理レベルが正しい論理レベルを示しているか否
かをテストすることができる。ここで、各観測点の論理
レベルが各期待値どおりではないと判断された場合にど
の観測点の論理レベルが誤っているかを判定するには、
多数の各観測点のうちの１つだけが反期待値となるよう
に各観測点に電圧を印加することにより調べることがで
きる。
１、２、３…が正しい論理レベルにあるか否かテストを
行う際は、クロック入力ピン５３からのクロック入力と
同期させてデータ入力ピン５２から各観測点の論理レベ
ルの期待値がシリアルに入力される。この期待値の入力
が終了した後、電源電流をモニタしながらテストモード
切換ピン５１をＨレベルに変化させる。この際に各観測
点の論理レベルが各期待値どおりであれば電源電流は変
化せず、一方各観測点の論理レベルのうち１つもしくは
複数の観測点の論理レベルが各期待値と異なっている場
合はその観測点に余計な電流が発生しこれにより電源電
流が変化することとなる。したがって、これにより各観
測点の論理レベルが正しい論理レベルを示しているか否
かをテストすることができる。ここで、各観測点の論理
レベルが各期待値どおりではないと判断された場合にど
の観測点の論理レベルが誤っているかを判定するには、
多数の各観測点のうちの１つだけが反期待値となるよう
に各観測点に電圧を印加することにより調べることがで
きる。
【００１７】図２は、本発明の他の実施例に係るテスト
容易化回路を表わした図である。図１に示した実施例に
おける各構成要素と対応する構成要素には図１に付した
番号、記号と同一の番号、記号を付し、共通点について
の説明は省略する。このテスト容易化回路では、前述し
た図１に示すテスト容易化回路における各トリステート
バッファ３１、３２、３３、…に代えて、互いに直列に
接続された各バッファ６１、６２、６３、…と各トラン
スファゲート７１、７２、７３、…が備えられており、
各トランスファーゲート７１、７２、７３、…のゲート
端子７１ａ、７２ａ、７３ａ、…はアドレスデコーダ８
１に接続されている。このアドレスデコーダ８１は、ア
ドレス用クロック入力ピン５４と接続されており、この
アドレス用クロック入力ピン５４から所定時間以上Ｌレ
ベルの信号が入力され続けるとすべてのトランスファー
ゲート７１、７２、７３、…のゲート端子７１ａ、７２
ａ、７３ａ、…をＬレベルとしこれによりこれら全ての
トランスファーゲート７１、７２、７３、…の出力側が
ハイインピーダンスに保存され、アドレス用クロック入
力ピン５４からクロックパルスが入力されると、各クロ
ックパルスが１つ入力される毎にトランスファーゲート
７１、７２、７３、…のゲート端子７１ａ、７２ａ、７
３ａ、…のうち順次各１つのゲート端子にＨレベルの信
号を印加するように構成されている。
容易化回路を表わした図である。図１に示した実施例に
おける各構成要素と対応する構成要素には図１に付した
番号、記号と同一の番号、記号を付し、共通点について
の説明は省略する。このテスト容易化回路では、前述し
た図１に示すテスト容易化回路における各トリステート
バッファ３１、３２、３３、…に代えて、互いに直列に
接続された各バッファ６１、６２、６３、…と各トラン
スファゲート７１、７２、７３、…が備えられており、
各トランスファーゲート７１、７２、７３、…のゲート
端子７１ａ、７２ａ、７３ａ、…はアドレスデコーダ８
１に接続されている。このアドレスデコーダ８１は、ア
ドレス用クロック入力ピン５４と接続されており、この
アドレス用クロック入力ピン５４から所定時間以上Ｌレ
ベルの信号が入力され続けるとすべてのトランスファー
ゲート７１、７２、７３、…のゲート端子７１ａ、７２
ａ、７３ａ、…をＬレベルとしこれによりこれら全ての
トランスファーゲート７１、７２、７３、…の出力側が
ハイインピーダンスに保存され、アドレス用クロック入
力ピン５４からクロックパルスが入力されると、各クロ
ックパルスが１つ入力される毎にトランスファーゲート
７１、７２、７３、…のゲート端子７１ａ、７２ａ、７
３ａ、…のうち順次各１つのゲート端子にＨレベルの信
号を印加するように構成されている。
【００１８】この図２に示すテスト容易化回路を用いて
各観測点１、２、３、…が正しい論理レベルにあるか否
かテストを行う際には、アドレス用クロック入力ピン５
４をＬレベルに保持したままクロック入力ピン５３から
クロックを入力するとともにこのクロックの入力と同期
させてデータ入力ピン５２から各観測点の論理レベルの
期待値をシリアルに入力する。この期待値の入力が終了
した後、電源電流をモニタしながらアドレス用クロック
入力ピン５４からクロック信号を入力する。このクロッ
ク信号を入力しても電源電流が特に変化しない場合は各
観測点は正しい論理レベルにあり、クロックパルスを所
定数入力した時点で電源電流が変化した場合はこの所定
数に対応する観測点の論理レベルに誤りがあることとな
る。このように多数の観測点を順次テストするように構
成してもよい。なお、ここでは期待値を入力することと
したが反期待値を入力し電源電圧が変化しないことをも
ってその観測点の論理レベルが誤っている旨判定しても
よい。
各観測点１、２、３、…が正しい論理レベルにあるか否
かテストを行う際には、アドレス用クロック入力ピン５
４をＬレベルに保持したままクロック入力ピン５３から
クロックを入力するとともにこのクロックの入力と同期
させてデータ入力ピン５２から各観測点の論理レベルの
期待値をシリアルに入力する。この期待値の入力が終了
した後、電源電流をモニタしながらアドレス用クロック
入力ピン５４からクロック信号を入力する。このクロッ
ク信号を入力しても電源電流が特に変化しない場合は各
観測点は正しい論理レベルにあり、クロックパルスを所
定数入力した時点で電源電流が変化した場合はこの所定
数に対応する観測点の論理レベルに誤りがあることとな
る。このように多数の観測点を順次テストするように構
成してもよい。なお、ここでは期待値を入力することと
したが反期待値を入力し電源電圧が変化しないことをも
ってその観測点の論理レベルが誤っている旨判定しても
よい。
【００１９】上記各実施例では期待値（又は反期待値）
をシリアルに入力する例であるが、本発明は期待値（又
は反期待値）をシリアルに入力するものに限られるもの
ではなく、観測点の数が比較的少ない場合等には各観測
点毎の各期待値をパラレルに入力するように回路を構成
してもよい。ただし、上記各実施例に示したように期待
値（又は反期待値）をシリアルに入力するように回路を
構成した場合は前述した従来例（図３参照）と比べテス
ト専用ピンが少なくてすみ、その分内部回路と外部回路
とのデータの授受に有効に使用できるピンが増えること
となる。
をシリアルに入力する例であるが、本発明は期待値（又
は反期待値）をシリアルに入力するものに限られるもの
ではなく、観測点の数が比較的少ない場合等には各観測
点毎の各期待値をパラレルに入力するように回路を構成
してもよい。ただし、上記各実施例に示したように期待
値（又は反期待値）をシリアルに入力するように回路を
構成した場合は前述した従来例（図３参照）と比べテス
ト専用ピンが少なくてすみ、その分内部回路と外部回路
とのデータの授受に有効に使用できるピンが増えること
となる。
【００２０】また、上記各実施例では、本発明に言う
「ゲート回路」の例としてトリステートバッファ及びバ
ッファとトランスファーゲートとの組合せを用いたが、
本発明にいうゲート回路はこれらに限定されるものでは
ないことは言うまでもない。
「ゲート回路」の例としてトリステートバッファ及びバ
ッファとトランスファーゲートとの組合せを用いたが、
本発明にいうゲート回路はこれらに限定されるものでは
ないことは言うまでもない。
【００２１】
【発明の効果】以上説明したように本発明のテスト容易
化回路は、内部回路中の複数の各観測点に各出力側が接
続された、該各出力側がハイインピーダンスに保持され
る作動モードと前記各観測点に入力側のテスト用信号を
印加するテストモードとに切替可能な複数のゲート回路
を備えたため、テスト時のデータを読出すための回路が
不要となり、この回路に起因するエラーが発生すること
のないテスト容易化回路が実現される。
化回路は、内部回路中の複数の各観測点に各出力側が接
続された、該各出力側がハイインピーダンスに保持され
る作動モードと前記各観測点に入力側のテスト用信号を
印加するテストモードとに切替可能な複数のゲート回路
を備えたため、テスト時のデータを読出すための回路が
不要となり、この回路に起因するエラーが発生すること
のないテスト容易化回路が実現される。
【００２２】また、この本発明において、複数のテスト
用信号をシリアルに入力しパラレルのテスト用信号に変
換して該パラレルのテスト用信号のそれぞれを複数のゲ
ート回路のそれぞれに入力するシリアル・パラレル変換
回路を備えた場合は従来と比べテスト専用ピンの数が少
なくて済み、したがってその分通常の作動状態における
内部回路と外部回路とのデータの授受のためのピンを増
やすことができることとなる。
用信号をシリアルに入力しパラレルのテスト用信号に変
換して該パラレルのテスト用信号のそれぞれを複数のゲ
ート回路のそれぞれに入力するシリアル・パラレル変換
回路を備えた場合は従来と比べテスト専用ピンの数が少
なくて済み、したがってその分通常の作動状態における
内部回路と外部回路とのデータの授受のためのピンを増
やすことができることとなる。
【図１】本発明の一実施例に係るテスト容易化回路を表
わした図である。
わした図である。
【図２】本発明の他の実施例に係るテスト容易化回路を
表わした図である。
表わした図である。
【図３】マトリックス観測方式を用いた従来のテスト容
易化回路を略示した図である。
易化回路を略示した図である。
１、２、３ 観測点
３１、３２、３３ トリステートバッファ、
４０ シフトレジスタ
４１、４２、４３ Ｄ型フリップフロップ
６１、６２、６３ バッファ
７１、７２、７３ トランスファーゲート
８１ アドレスデコーダ
Claims (2)
- 【請求項１】 内部回路中の複数の各観測点に各出力側
が接続された、該各出力側がハイインピーダンスに保持
される作動モードと前記各観測点に入力側のテスト用信
号を印加するテストモードとに切換可能な複数のゲート
回路を備えたことを特徴とするテスト容易化回路。 - 【請求項２】 複数のテスト用信号をシリアルに入力し
パラレルのテスト用信号に変換して該パラレルのテスト
用信号のそれぞれを前記複数のゲート回路のそれぞれに
入力するシリアル・パラレル変換回路を備えたことを特
徴とする請求項１記載のテスト容易化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3179548A JPH0526979A (ja) | 1991-07-19 | 1991-07-19 | テスト容易化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3179548A JPH0526979A (ja) | 1991-07-19 | 1991-07-19 | テスト容易化回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0526979A true JPH0526979A (ja) | 1993-02-05 |
Family
ID=16067675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3179548A Withdrawn JPH0526979A (ja) | 1991-07-19 | 1991-07-19 | テスト容易化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0526979A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1982001426A1 (en) * | 1980-10-13 | 1982-04-29 | Sakakibara Shinsuke | Numerical control system |
| WO2006080111A1 (ja) * | 2005-01-27 | 2006-08-03 | Matsushita Electric Industrial Co., Ltd. | 半導体集積回路及びシステムｌｓｉ |
-
1991
- 1991-07-19 JP JP3179548A patent/JPH0526979A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1982001426A1 (en) * | 1980-10-13 | 1982-04-29 | Sakakibara Shinsuke | Numerical control system |
| WO2006080111A1 (ja) * | 2005-01-27 | 2006-08-03 | Matsushita Electric Industrial Co., Ltd. | 半導体集積回路及びシステムｌｓｉ |
| US7739571B2 (en) | 2005-01-27 | 2010-06-15 | Panasonic Corporation | Semiconductor integrated circuit and system LSI having a test expected value programming circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981008 |