JP3406698B2 - 半導体装置 - Google Patents
半導体装置Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3173—Marginal testing
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
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- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に係り、詳し
くはテストモードにおいて、半導体装置の内部において
入力信号に対してグリッチを発生させる機能に関する。
くはテストモードにおいて、半導体装置の内部において
入力信号に対してグリッチを発生させる機能に関する。
【０００２】半導体装置（以下、ＬＳＩという）の製品
出荷前に行われるテストの１つとしてノイズ試験があ
る。今日のＬＳＩの高速化に伴い、ノイズの時間幅を短
く設定する必要がある。
出荷前に行われるテストの１つとしてノイズ試験があ
る。今日のＬＳＩの高速化に伴い、ノイズの時間幅を短
く設定する必要がある。
【０００３】
【従来の技術】従来、半導体記憶装置のノイズ試験は、
半導体テスタからグリッチノイズを含むアドレス信号を
供給することによって行われる。半導体テスタにおいて
グリッチノイズを含むアドレス信号を生成するには、図
６（ａ）に示すようにアドレス信号ＡＤ０を変化させる
時間幅ｔｗを、ノイズ試験のプログラムを作成する際に
設定する。図６（ｂ）に示すようにアドレス信号ＡＤ０
の変化の時間幅をｔｗ０にまで短くすることにより、ア
ドレス信号ＡＤ０にグリッチノイズＧＮを発生させる。
半導体テスタからグリッチノイズを含むアドレス信号を
供給することによって行われる。半導体テスタにおいて
グリッチノイズを含むアドレス信号を生成するには、図
６（ａ）に示すようにアドレス信号ＡＤ０を変化させる
時間幅ｔｗを、ノイズ試験のプログラムを作成する際に
設定する。図６（ｂ）に示すようにアドレス信号ＡＤ０
の変化の時間幅をｔｗ０にまで短くすることにより、ア
ドレス信号ＡＤ０にグリッチノイズＧＮを発生させる。
【０００４】このグリッチノイズＧＮを含むアドレス信
号ＡＤ０を半導体記憶装置に入力してアドレスデコーダ
によって選択信号にデコードさせ、その選択信号によっ
て選択されたメモリセルに’０’又は’１’のデータを
テストパターンに従って書き込む。この後、半導体テス
タからグリッチノイズを含まないアドレス信号を半導体
記憶装置に入力してメモリセルからデータを読み出す。
そして、半導体テスタは書き込みデータと読み出したデ
ータとが一致するか否かを判定する。
号ＡＤ０を半導体記憶装置に入力してアドレスデコーダ
によって選択信号にデコードさせ、その選択信号によっ
て選択されたメモリセルに’０’又は’１’のデータを
テストパターンに従って書き込む。この後、半導体テス
タからグリッチノイズを含まないアドレス信号を半導体
記憶装置に入力してメモリセルからデータを読み出す。
そして、半導体テスタは書き込みデータと読み出したデ
ータとが一致するか否かを判定する。
【０００５】
【発明が解決しようとする課題】しかしながら、現在の
半導体テスタでは、時間幅ｔｗ０を短く設定し過ぎる
と、図６（ｂ）に示すようなグリッチノイズ波形を出力
することはできない。そのため、現在の半導体テスタに
おけるノイズ試験は、半導体テスタの能力を越えないよ
うな制約下で行われており、半導体テスタの機種、性能
によってはグリッチノイズを含む信号を生成できないこ
ともあり得る。
半導体テスタでは、時間幅ｔｗ０を短く設定し過ぎる
と、図６（ｂ）に示すようなグリッチノイズ波形を出力
することはできない。そのため、現在の半導体テスタに
おけるノイズ試験は、半導体テスタの能力を越えないよ
うな制約下で行われており、半導体テスタの機種、性能
によってはグリッチノイズを含む信号を生成できないこ
ともあり得る。
【０００６】また、半導体テスタにおけるプログラム作
成に手間がかかり、試験コストが高くなる。本発明は上
記問題点を解決するためになされたものであって、その
目的は、半導体装置の内部で入力信号にグリッチノイズ
を発生させてノイズ試験を行うことができる半導体装置
を提供することにある。
成に手間がかかり、試験コストが高くなる。本発明は上
記問題点を解決するためになされたものであって、その
目的は、半導体装置の内部で入力信号にグリッチノイズ
を発生させてノイズ試験を行うことができる半導体装置
を提供することにある。
【０００７】
【課題を解決するための手段】図１は本発明の原理説明
図である。入力回路１は外部から供給される信号を入力
する。内部回路２は入力回路１が入力した信号に基づい
て動作する。
図である。入力回路１は外部から供給される信号を入力
する。内部回路２は入力回路１が入力した信号に基づい
て動作する。
【０００８】ノイズ発生回路４は、ノイズ試験時におい
て、入力回路１から前記内部回路へ入力信号を供給する
ための信号線にグリッチノイズを発生させる。請求項２
の発明は、半導体テスタからの制御信号に基づいてノイ
ズ発生回路を動作させるためのエントリー信号を出力す
るテストモードエントリー回路を設けた。
て、入力回路１から前記内部回路へ入力信号を供給する
ための信号線にグリッチノイズを発生させる。請求項２
の発明は、半導体テスタからの制御信号に基づいてノイ
ズ発生回路を動作させるためのエントリー信号を出力す
るテストモードエントリー回路を設けた。
【０００９】請求項３の発明では、ノイズ発生回路は、
テストモードエントリー回路のエントリー信号に基づい
て入力信号を通過させるためのゲート回路を備える。請
求項４の発明では、ノイズ発生回路は、ゲート回路を通
過した入力信号の変化に基づいてワンショットパルスを
発生するためのパルス発生回路と、入力回路から内部回
路へ入力信号を供給するための信号線と電源との間に設
けられ、かつ、ワンショットパルスの出力時に信号線を
電源に接続することにより入力信号にグリッチノイズを
発生させるためのスイッチとを備える。
テストモードエントリー回路のエントリー信号に基づい
て入力信号を通過させるためのゲート回路を備える。請
求項４の発明では、ノイズ発生回路は、ゲート回路を通
過した入力信号の変化に基づいてワンショットパルスを
発生するためのパルス発生回路と、入力回路から内部回
路へ入力信号を供給するための信号線と電源との間に設
けられ、かつ、ワンショットパルスの出力時に信号線を
電源に接続することにより入力信号にグリッチノイズを
発生させるためのスイッチとを備える。
【００１０】請求項５，１０の発明では、ノイズ発生回
路は、ゲート回路とパルス発生回路との間に設けられ、
入力信号を遅延させてパルス発生回路に供給するための
遅延回路を備える。
路は、ゲート回路とパルス発生回路との間に設けられ、
入力信号を遅延させてパルス発生回路に供給するための
遅延回路を備える。
【００１１】請求項６，１１の発明では、ノイズ発生回
路は、入力信号とワンショットパルスとを入力し、入力
信号がワンショットパルスを出力させるためのレベルに
保持されているとき、スイッチをオンさせるための制御
回路を備える。
路は、入力信号とワンショットパルスとを入力し、入力
信号がワンショットパルスを出力させるためのレベルに
保持されているとき、スイッチをオンさせるための制御
回路を備える。
【００１２】請求項７の発明では、入力信号はアドレス
信号である。入力回路はアドレス信号を入力するアドレ
スバッファである。内部回路は、複数のワード線及び複
数のビット線対間に接続された複数のメモリセルを備え
たメモリセルアレイと、アドレスバッファから出力され
るアドレス信号を選択信号にデコードしてメモリセルア
レイの所定のメモリセルを選択するためのアドレスデコ
ーダと、アドレスデコーダによって選択されたメモリセ
ルのデータを増幅するためのセンスアンプと、アドレス
信号の変化に基づいてセンスアンプを活性化するための
アドレス変化検出回路とを備える。請求項８の発明で
は、ノイズ発生回路は、入力信号の変化に基づいてワン
ショットパルスを発生するためのパルス発生回路と、信
号線と電源との間に設けられ、かつ、ワンショットパル
スの出力時に信号線を電源に接続することにより入力信
号にグリッチノイズを発生させるためのスイッチとを備
える。請求項９の発明では、入力回路は外部から供給さ
れる信号を入力する。内部回路は入力回路が入力した信
号に基づいて動作する。ノイズ発生回路は、半導体テス
タを用いたノイズ試験時において、半導体テスタから入
力回路に供給された入力信号にグリッチノイズを発生さ
せる。そして、半導体テスタからの制御信号に基づいて
ノイズ発生回路を動作させるためのエントリー信号を出
力するテストモードエントリー回路を備える。更に、ノ
イズ発生回路は、テストモードエントリー回路のエント
リー信号に基づいて前記入力信号を通過させるためのゲ
ート回路と、ゲート回路を通過した入力信号の変化に基
づいてワンショットパルスを発生するためのパルス発生
回路と、入力回路から内部回路へ入力信号を供給するた
めの信号線と電源との間に設けられ、かつ、ワンショッ
トパルスの出力時に信号線を電源に接続することにより
入力信号にグリッチノイズを発生させるためのスイッチ
とを備える。請求項１２の発明では、入力信号はアドレ
ス信号である。入力回路はアドレス信号を入力するアド
レスバッファである。内部回路は、複数のワード線及び
複数のビット線対間に接続された複数のメモリセルを備
えたメモリセルアレイと、アドレスバッファから出力さ
れるアドレス信号を選択信号にデコードしてメモリセ ル
アレイの所定のメモリセルを選択するためのアドレスデ
コーダと、アドレスデコーダによって選択されたメモリ
セルのデータを増幅するためのセンスアンプと、アドレ
ス信号の変化に基づいてセンスアンプを活性化するため
のアドレス変化検出回路とを備える。
信号である。入力回路はアドレス信号を入力するアドレ
スバッファである。内部回路は、複数のワード線及び複
数のビット線対間に接続された複数のメモリセルを備え
たメモリセルアレイと、アドレスバッファから出力され
るアドレス信号を選択信号にデコードしてメモリセルア
レイの所定のメモリセルを選択するためのアドレスデコ
ーダと、アドレスデコーダによって選択されたメモリセ
ルのデータを増幅するためのセンスアンプと、アドレス
信号の変化に基づいてセンスアンプを活性化するための
アドレス変化検出回路とを備える。請求項８の発明で
は、ノイズ発生回路は、入力信号の変化に基づいてワン
ショットパルスを発生するためのパルス発生回路と、信
号線と電源との間に設けられ、かつ、ワンショットパル
スの出力時に信号線を電源に接続することにより入力信
号にグリッチノイズを発生させるためのスイッチとを備
える。請求項９の発明では、入力回路は外部から供給さ
れる信号を入力する。内部回路は入力回路が入力した信
号に基づいて動作する。ノイズ発生回路は、半導体テス
タを用いたノイズ試験時において、半導体テスタから入
力回路に供給された入力信号にグリッチノイズを発生さ
せる。そして、半導体テスタからの制御信号に基づいて
ノイズ発生回路を動作させるためのエントリー信号を出
力するテストモードエントリー回路を備える。更に、ノ
イズ発生回路は、テストモードエントリー回路のエント
リー信号に基づいて前記入力信号を通過させるためのゲ
ート回路と、ゲート回路を通過した入力信号の変化に基
づいてワンショットパルスを発生するためのパルス発生
回路と、入力回路から内部回路へ入力信号を供給するた
めの信号線と電源との間に設けられ、かつ、ワンショッ
トパルスの出力時に信号線を電源に接続することにより
入力信号にグリッチノイズを発生させるためのスイッチ
とを備える。請求項１２の発明では、入力信号はアドレ
ス信号である。入力回路はアドレス信号を入力するアド
レスバッファである。内部回路は、複数のワード線及び
複数のビット線対間に接続された複数のメモリセルを備
えたメモリセルアレイと、アドレスバッファから出力さ
れるアドレス信号を選択信号にデコードしてメモリセ ル
アレイの所定のメモリセルを選択するためのアドレスデ
コーダと、アドレスデコーダによって選択されたメモリ
セルのデータを増幅するためのセンスアンプと、アドレ
ス信号の変化に基づいてセンスアンプを活性化するため
のアドレス変化検出回路とを備える。
【００１３】
【作用】請求項１の発明によれば、ノイズ試験時におい
て、グリッチノイズを含まない信号を供給すれば、ノイ
ズ発生回路４によって入力信号にグリッチノイズが発生
する。その信号に基づいて内部回路２が動作し、ノイズ
試験が行われる。
て、グリッチノイズを含まない信号を供給すれば、ノイ
ズ発生回路４によって入力信号にグリッチノイズが発生
する。その信号に基づいて内部回路２が動作し、ノイズ
試験が行われる。
【００１４】請求項２の発明によれば、ノイズ発生回路
の動作がテストモードエントリー回路から出力されるエ
ントリー信号に基づいて制御される。請求項３の発明に
よれば、テストモードエントリー回路のエントリー信号
に基づいて入力信号がゲート回路を通過してノイズ発生
回路に取り込まれる。
の動作がテストモードエントリー回路から出力されるエ
ントリー信号に基づいて制御される。請求項３の発明に
よれば、テストモードエントリー回路のエントリー信号
に基づいて入力信号がゲート回路を通過してノイズ発生
回路に取り込まれる。
【００１５】請求項４，８の発明によれば、ワンショッ
トパルスに基づいてスイッチにより信号線が電源に接続
され、入力信号にグリッチノイズが容易に発生する。請
求項５，１０の発明によれば、入力信号が遅延されてパ
ルス発生回路に供給されるため、入力信号のグリッチノ
イズは入力信号の変化時点から所定の時間が経過したと
き発生する。
トパルスに基づいてスイッチにより信号線が電源に接続
され、入力信号にグリッチノイズが容易に発生する。請
求項５，１０の発明によれば、入力信号が遅延されてパ
ルス発生回路に供給されるため、入力信号のグリッチノ
イズは入力信号の変化時点から所定の時間が経過したと
き発生する。
【００１６】請求項６，１１の発明によれば、入力信号
が変化してそのレベルに保持されている場合にのみ、入
力信号にグリッチノイズが発生する。請求項７の発明に
よれば、アドレス信号にグリッチノイズが発生し、その
アドレス信号に基づいて動作するアドレスデコーダ及び
アドレス変化検出回路のノイズ試験が可能となる。請求
項９の発明によれば、半導体テスタを用いたノイズ試験
時において、半導体テスタからグリッチノイズを含まな
い信号を供給すれば、ノイズ発生回路３によって入力信
号にグリッチノイズが発生する。その信号に基づいて内
部回路２が動作し、ノイズ試験が行われる。また、ノイ
ズ発生回路の動作がテストモードエントリー回路から出
力されるエントリー信号に基づいて制御される。また、
テストモードエントリー回路のエントリー信号に基づい
て入力信号がゲート回路を通過してノイズ発生回路に取
り込まれる。そして、ワンショットパルスに基づいてス
イッチにより信号線が電源に接続され、入力信号にグリ
ッチノイズが容易に発生する。請求項１２の発明によれ
ば、アドレス信号にグリッチノイズが発生し、そのアド
レス信号に基づいて動作するアドレスデコーダ及びアド
レス変化検出回路のノイズ試験が可能となる。
が変化してそのレベルに保持されている場合にのみ、入
力信号にグリッチノイズが発生する。請求項７の発明に
よれば、アドレス信号にグリッチノイズが発生し、その
アドレス信号に基づいて動作するアドレスデコーダ及び
アドレス変化検出回路のノイズ試験が可能となる。請求
項９の発明によれば、半導体テスタを用いたノイズ試験
時において、半導体テスタからグリッチノイズを含まな
い信号を供給すれば、ノイズ発生回路３によって入力信
号にグリッチノイズが発生する。その信号に基づいて内
部回路２が動作し、ノイズ試験が行われる。また、ノイ
ズ発生回路の動作がテストモードエントリー回路から出
力されるエントリー信号に基づいて制御される。また、
テストモードエントリー回路のエントリー信号に基づい
て入力信号がゲート回路を通過してノイズ発生回路に取
り込まれる。そして、ワンショットパルスに基づいてス
イッチにより信号線が電源に接続され、入力信号にグリ
ッチノイズが容易に発生する。請求項１２の発明によれ
ば、アドレス信号にグリッチノイズが発生し、そのアド
レス信号に基づいて動作するアドレスデコーダ及びアド
レス変化検出回路のノイズ試験が可能となる。
【００１７】
【実施例】以下、本発明を具体化した一実施例を図２〜
図４に従って説明する。図２は半導体装置の１つである
半導体記憶装置としてのダイナミックランダムアクセス
メモリ（以下、ＤＲＡＭという）に具体化した一実施例
を示すブロック図である。
図４に従って説明する。図２は半導体装置の１つである
半導体記憶装置としてのダイナミックランダムアクセス
メモリ（以下、ＤＲＡＭという）に具体化した一実施例
を示すブロック図である。
【００１８】ＤＲＡＭチップ１０は、アドレスバッファ
１１、ロウデコーダ１２、コラムデコーダ１３、メモリ
セルアレイ１４、センスアンプ（Ｓ／Ａ）１５、コラム
ゲート１６、アドレス変化検出回路（ＡＴＤ）１７、テ
ストモードエントリー回路１８及びノイズ発生回路１９
を備えている。本実施例では、ロウデコーダ１２、コラ
ムデコーダ１３、メモリセルアレイ１４、センスアンプ
１５、コラムゲート１６及びアドレス変化検出回路１７
により内部回路が構成されている。
１１、ロウデコーダ１２、コラムデコーダ１３、メモリ
セルアレイ１４、センスアンプ（Ｓ／Ａ）１５、コラム
ゲート１６、アドレス変化検出回路（ＡＴＤ）１７、テ
ストモードエントリー回路１８及びノイズ発生回路１９
を備えている。本実施例では、ロウデコーダ１２、コラ
ムデコーダ１３、メモリセルアレイ１４、センスアンプ
１５、コラムゲート１６及びアドレス変化検出回路１７
により内部回路が構成されている。
【００１９】また、チップ１０はその周縁に外部信号と
してのアドレス信号ＡＤ１〜ＡＤｎを入力するためのｎ
個のアドレス端子２０と、制御信号を入力するための制
御端子２１〜２３を備える。制御端子２１には制御信号
としてのロウアドレスストローブ信号バーＲＡＳが入力
され、制御端子２２にはコラムアドレスストローブ信号
バーＣＡＳが入力され、さらに、制御端子２３には書き
込み信号バーＷＥが入力される。
してのアドレス信号ＡＤ１〜ＡＤｎを入力するためのｎ
個のアドレス端子２０と、制御信号を入力するための制
御端子２１〜２３を備える。制御端子２１には制御信号
としてのロウアドレスストローブ信号バーＲＡＳが入力
され、制御端子２２にはコラムアドレスストローブ信号
バーＣＡＳが入力され、さらに、制御端子２３には書き
込み信号バーＷＥが入力される。
【００２０】アドレスバッファ１１はｎ個のアドレス端
子２０に接続され、アドレス端子２０を介してアドレス
信号ＡＤ１〜ＡＤｎを入力する。アドレスバッファ１１
はアドレス信号ＡＤ１〜ＡＤｎの相補信号をそれぞれ生
成し、その生成した相補信号をロウデコーダ１２、コラ
ムデコーダ１３及びアドレス変化検出回路１７に出力す
る。
子２０に接続され、アドレス端子２０を介してアドレス
信号ＡＤ１〜ＡＤｎを入力する。アドレスバッファ１１
はアドレス信号ＡＤ１〜ＡＤｎの相補信号をそれぞれ生
成し、その生成した相補信号をロウデコーダ１２、コラ
ムデコーダ１３及びアドレス変化検出回路１７に出力す
る。
【００２１】メモリセルアレイ１４にはセンスアンプ
（Ｓ／Ａ）１５が接続され、センスアンプ１５はコラム
ゲート１６を介してデータバス線ＤＢ，バーＤＢに接続
されている。
（Ｓ／Ａ）１５が接続され、センスアンプ１５はコラム
ゲート１６を介してデータバス線ＤＢ，バーＤＢに接続
されている。
【００２２】すなわち、図３に示すように、メモリセル
アレイ１４には左右方向に延びる複数のワード線ＷＬ
と、上下方向に延びるビット線対が複数対設けられてい
る。なお、図３では二本のワード線ＷＬと、一対のビッ
ト線ＢＬ，バーＢＬのみが示されている。各ワード線間
及び各ビット線対間には、メモリセル２５が接続されて
いる。
アレイ１４には左右方向に延びる複数のワード線ＷＬ
と、上下方向に延びるビット線対が複数対設けられてい
る。なお、図３では二本のワード線ＷＬと、一対のビッ
ト線ＢＬ，バーＢＬのみが示されている。各ワード線間
及び各ビット線対間には、メモリセル２５が接続されて
いる。
【００２３】そして、ビット線対ＢＬ，バーＢＬ間にセ
ンスアンプ１５が接続され、センスアンプ１５にはアド
レス変化検出回路１７の活性化信号φ１が入力されてい
る。センスアンプ１５は活性化信号φ１に基づいて活性
化（増幅可能となること）し、ビット線対ＢＬ，バーＢ
Ｌのデータを増幅する。
ンスアンプ１５が接続され、センスアンプ１５にはアド
レス変化検出回路１７の活性化信号φ１が入力されてい
る。センスアンプ１５は活性化信号φ１に基づいて活性
化（増幅可能となること）し、ビット線対ＢＬ，バーＢ
Ｌのデータを増幅する。
【００２４】ビット線対ＢＬ、バーＢＬはＮＭＯＳトラ
ンジスタよりなるコラムゲート１６を介してデータバス
線ＤＢ，バーＤＢに接続されている。コラムゲート１６
にはコラムデコーダ１３からのコラム選択信号が入力さ
れている。コラム選択信号がＨレベルになると、コラム
ゲート１６がオンし、ビット線対ＢＬ，バーＢＬのデー
タはバス線対ＤＢ，バーＤＢに転送される。
ンジスタよりなるコラムゲート１６を介してデータバス
線ＤＢ，バーＤＢに接続されている。コラムゲート１６
にはコラムデコーダ１３からのコラム選択信号が入力さ
れている。コラム選択信号がＨレベルになると、コラム
ゲート１６がオンし、ビット線対ＢＬ，バーＢＬのデー
タはバス線対ＤＢ，バーＤＢに転送される。
【００２５】ロウデコーダ１２は入力したアドレス信号
をデコードし、メモリセルアレイ１４の所定のワード線
を選択する。コラムデコーダ１３は入力したアドレス信
号をコラム選択信号にデコードし、その選択信号をコラ
ムゲート１６に出力する。
をデコードし、メモリセルアレイ１４の所定のワード線
を選択する。コラムデコーダ１３は入力したアドレス信
号をコラム選択信号にデコードし、その選択信号をコラ
ムゲート１６に出力する。
【００２６】アドレス変化検出回路１７は入力している
アドレス信号に変化があったとき、活性化信号φ１をセ
ンスアンプ１５に出力してセンスアンプ１５を活性化さ
せる。
アドレス信号に変化があったとき、活性化信号φ１をセ
ンスアンプ１５に出力してセンスアンプ１５を活性化さ
せる。
【００２７】テストモードエントリー回路１８は、半導
体テスタ５を用いたノイズ試験時において、半導体テス
タ５からのロウアドレスストローブ信号バーＲＡＳ、コ
ラムアドレスストローブ信号バーＣＡＳ及び書き込み信
号バーＷＥに基づいて、ノイズ発生回路１９を動作させ
るためのエントリー信号ＥＮＴを出力する。
体テスタ５を用いたノイズ試験時において、半導体テス
タ５からのロウアドレスストローブ信号バーＲＡＳ、コ
ラムアドレスストローブ信号バーＣＡＳ及び書き込み信
号バーＷＥに基づいて、ノイズ発生回路１９を動作させ
るためのエントリー信号ＥＮＴを出力する。
【００２８】図５に示すように、テストモードエントリ
ー回路１８はインバータ３１，３２、２入力ＡＮＤ回路
３３，３４及びラッチ回路３５を備える。ＡＮＤ回路３
３はインバータ３１を介してコラムアドレスストローブ
信号バーＣＡＳを反転した信号を入力するとともに、書
き込み信号バーＷＥを入力している。ＡＮＤ回路３４は
インバータ３２を介してロウアドレスストローブ信号バ
ーＲＡＳを反転した信号を入力するとともに、ＡＮＤ回
路３３の出力信号を入力している。
ー回路１８はインバータ３１，３２、２入力ＡＮＤ回路
３３，３４及びラッチ回路３５を備える。ＡＮＤ回路３
３はインバータ３１を介してコラムアドレスストローブ
信号バーＣＡＳを反転した信号を入力するとともに、書
き込み信号バーＷＥを入力している。ＡＮＤ回路３４は
インバータ３２を介してロウアドレスストローブ信号バ
ーＲＡＳを反転した信号を入力するとともに、ＡＮＤ回
路３３の出力信号を入力している。
【００２９】従って、図４に示すように、ロウアドレス
ストローブ信号バーＲＡＳ及びコラムアドレスストロー
ブ信号バーＣＡＳがＬレベルで書き込み信号バーＷＥが
Ｈレベルであると、ＡＮＤ回路３３，３４の出力信号は
Ｈレベルとなる。ラッチ回路３５はＡＮＤ回路３４のＨ
レベルの出力をラッチし、エントリー信号ＥＮＴとして
ノイズ発生回路１９に出力する。
ストローブ信号バーＲＡＳ及びコラムアドレスストロー
ブ信号バーＣＡＳがＬレベルで書き込み信号バーＷＥが
Ｈレベルであると、ＡＮＤ回路３３，３４の出力信号は
Ｈレベルとなる。ラッチ回路３５はＡＮＤ回路３４のＨ
レベルの出力をラッチし、エントリー信号ＥＮＴとして
ノイズ発生回路１９に出力する。
【００３０】ノイズ発生回路１９はノイズ試験時におい
て、半導体テスタ５からアドレスバッファ１１に供給さ
れたアドレス信号ＡＤ１〜ＡＤｎの相補信号にグリッチ
ノイズを発生させる。
て、半導体テスタ５からアドレスバッファ１１に供給さ
れたアドレス信号ＡＤ１〜ＡＤｎの相補信号にグリッチ
ノイズを発生させる。
【００３１】次に、ノイズ発生回路１９を図３に従って
より詳細に説明する。なお、図３ではアドレスバッファ
１１に入力されるアドレス信号はＡＤ１のみが示され、
アドレスバッファ１１からはアドレス信号ＡＤ１の相補
信号Ｓ０，バーＳ０が出力される。相補信号Ｓ０，バー
Ｓ０はそれぞれ信号線４６，４７を介してコラムデコー
ダ１３、アドレス変化検出回路１７等の内部回路へ供給
される。
より詳細に説明する。なお、図３ではアドレスバッファ
１１に入力されるアドレス信号はＡＤ１のみが示され、
アドレスバッファ１１からはアドレス信号ＡＤ１の相補
信号Ｓ０，バーＳ０が出力される。相補信号Ｓ０，バー
Ｓ０はそれぞれ信号線４６，４７を介してコラムデコー
ダ１３、アドレス変化検出回路１７等の内部回路へ供給
される。
【００３２】ノイズ発生回路１９は、アドレス信号ＡＤ
１の相補信号Ｓ０，バーＳ０のうち、正論理の入力信号
Ｓ０用の第１回路５０と、負論理の入力信号バーＳ０用
の第２回路５１とを備える。
１の相補信号Ｓ０，バーＳ０のうち、正論理の入力信号
Ｓ０用の第１回路５０と、負論理の入力信号バーＳ０用
の第２回路５１とを備える。
【００３３】第１回路５０は、ゲート回路としてのＮＭ
ＯＳトランジスタ３６、遅延回路３７、パルス発生回路
３８、制御回路としてＮＯＲ回路４５及びスイッチとし
てのＮＭＯＳトランジスタ４３を備える。
ＯＳトランジスタ３６、遅延回路３７、パルス発生回路
３８、制御回路としてＮＯＲ回路４５及びスイッチとし
てのＮＭＯＳトランジスタ４３を備える。
【００３４】ＮＭＯＳトランジスタ３６はアドレスバッ
ファ１１からの入力信号Ｓ０を第１回路５０に通過させ
るためのものであり、ゲート端子には前記テストモード
エントリー回路１８からのエントリー信号ＥＮＴが入力
されている。エントリー信号ＥＮＴがＨレベルである
と、トランジスタ３６はオンして入力信号Ｓ０を通過さ
せる。
ファ１１からの入力信号Ｓ０を第１回路５０に通過させ
るためのものであり、ゲート端子には前記テストモード
エントリー回路１８からのエントリー信号ＥＮＴが入力
されている。エントリー信号ＥＮＴがＨレベルである
と、トランジスタ３６はオンして入力信号Ｓ０を通過さ
せる。
【００３５】遅延回路３７は２つのインバータよりな
り、トランジスタ３６を通過した入力信号Ｓ０を遅延さ
せ、信号Ｓ１としてパルス発生回路３８に供給する。パ
ルス発生回路３８は信号Ｓ１の変化に基づいてワンショ
ットパルスを発生させる回路である。パルス発生回路３
８は奇数個（本実施例では３個）のインバータ３９，４
０，４１と、２入力ＮＡＮＤ回路４２とを備える。ＮＡ
ＮＤ回路４２の一方の入力端子には信号Ｓ１がインバー
タ３９〜４１を介して入力され、他方の入力端子には信
号Ｓ１が入力されている。
り、トランジスタ３６を通過した入力信号Ｓ０を遅延さ
せ、信号Ｓ１としてパルス発生回路３８に供給する。パ
ルス発生回路３８は信号Ｓ１の変化に基づいてワンショ
ットパルスを発生させる回路である。パルス発生回路３
８は奇数個（本実施例では３個）のインバータ３９，４
０，４１と、２入力ＮＡＮＤ回路４２とを備える。ＮＡ
ＮＤ回路４２の一方の入力端子には信号Ｓ１がインバー
タ３９〜４１を介して入力され、他方の入力端子には信
号Ｓ１が入力されている。
【００３６】信号Ｓ１がＬレベルの状態では、各インバ
ータ３９，４０，４１の出力信号Ｓ２，Ｓ３，Ｓ４は
Ｈ，Ｌ，Ｈレベルであるため、ＮＡＮＤ回路４２の出力
信号Ｓ５はＨレベルである。信号Ｓ１がＬレベルからＨ
レベルに変化したとき、ＮＡＮＤ回路４２の出力信号Ｓ
５はＬレベルとなる。信号Ｓ１がＨレベルに変化する
と、各インバータ３９，４０，４１の信号Ｓ２，Ｓ３，
Ｓ４はその遅延時間だけ遅れてＬ，Ｈ，Ｌとなる。イン
バータ４１の信号Ｓ４がＬレベルとなると、ＮＡＮＤ回
路４２の出力信号Ｓ５はＨレベルとなる。すなわち、信
号Ｓ１がＬレベルからＨレベルに変化してから出力信号
Ｓ４がＬレベルになるまでの期間、ＮＡＮＤ回路４２か
らＬレベルのワンショットパルスが出力される。
ータ３９，４０，４１の出力信号Ｓ２，Ｓ３，Ｓ４は
Ｈ，Ｌ，Ｈレベルであるため、ＮＡＮＤ回路４２の出力
信号Ｓ５はＨレベルである。信号Ｓ１がＬレベルからＨ
レベルに変化したとき、ＮＡＮＤ回路４２の出力信号Ｓ
５はＬレベルとなる。信号Ｓ１がＨレベルに変化する
と、各インバータ３９，４０，４１の信号Ｓ２，Ｓ３，
Ｓ４はその遅延時間だけ遅れてＬ，Ｈ，Ｌとなる。イン
バータ４１の信号Ｓ４がＬレベルとなると、ＮＡＮＤ回
路４２の出力信号Ｓ５はＨレベルとなる。すなわち、信
号Ｓ１がＬレベルからＨレベルに変化してから出力信号
Ｓ４がＬレベルになるまでの期間、ＮＡＮＤ回路４２か
らＬレベルのワンショットパルスが出力される。
【００３７】ＮＯＲ回路４５はＮＡＮＤ回路４２の出力
信号Ｓ５を入力するとともに、インバータ４４を介して
入力信号Ｓ０を反転した信号を入力し、両信号に基づく
信号Ｓ６を出力する。ＮＯＲ回路４５は入力信号Ｓ０が
Ｈレベルであり、出力信号Ｓ５がＬレベル（ワンショッ
トパルス）であると、Ｈレベルの信号Ｓ６をＮＭＯＳト
ランジスタ４３のゲートに出力する。
信号Ｓ５を入力するとともに、インバータ４４を介して
入力信号Ｓ０を反転した信号を入力し、両信号に基づく
信号Ｓ６を出力する。ＮＯＲ回路４５は入力信号Ｓ０が
Ｈレベルであり、出力信号Ｓ５がＬレベル（ワンショッ
トパルス）であると、Ｈレベルの信号Ｓ６をＮＭＯＳト
ランジスタ４３のゲートに出力する。
【００３８】ＮＭＯＳトランジスタ４３は前記信号線４
６と電源としてのグランドＧＮＤとの間に接続されてい
る。ＮＭＯＳトランジスタ４３はゲート端子に信号Ｓ６
を入力している。トランジスタ４３はＨレベルの信号Ｓ
６に基づいてオンし、信号線４６をグランドＧＮＤに接
続することにより入力信号Ｓ０にグリッチノイズを発生
させる。
６と電源としてのグランドＧＮＤとの間に接続されてい
る。ＮＭＯＳトランジスタ４３はゲート端子に信号Ｓ６
を入力している。トランジスタ４３はＨレベルの信号Ｓ
６に基づいてオンし、信号線４６をグランドＧＮＤに接
続することにより入力信号Ｓ０にグリッチノイズを発生
させる。
【００３９】第２回路５１は、ゲート回路としてのＮＭ
ＯＳトランジスタ５２、遅延回路５３、パルス発生回路
５４、制御回路としてＮＡＮＤ回路６１及びスイッチと
してのＰＭＯＳトランジスタ５９を備える。
ＯＳトランジスタ５２、遅延回路５３、パルス発生回路
５４、制御回路としてＮＡＮＤ回路６１及びスイッチと
してのＰＭＯＳトランジスタ５９を備える。
【００４０】ＮＭＯＳトランジスタ５２はアドレスバッ
ファ１１からの入力信号バーＳ０を第２回路５１に通過
させるためのものであり、ゲート端子には前記エントリ
ー信号ＥＮＴが入力されている。エントリー信号ＥＮＴ
がＨレベルであると、トランジスタ５２はオンして入力
信号バーＳ０を通過させる。
ファ１１からの入力信号バーＳ０を第２回路５１に通過
させるためのものであり、ゲート端子には前記エントリ
ー信号ＥＮＴが入力されている。エントリー信号ＥＮＴ
がＨレベルであると、トランジスタ５２はオンして入力
信号バーＳ０を通過させる。
【００４１】遅延回路５３は２つのインバータよりな
り、トランジスタ５２を通過した入力信号バーＳ０を遅
延させ、信号Ｓ７としてパルス発生回路５４に供給す
る。パルス発生回路５４は信号Ｓ７の変化に基づいてワ
ンショットパルスを発生させる回路である。パルス発生
回路５４は奇数個（本実施例では３個）のインバータ５
５，５６，５７と、２入力ＮＯＲ回路５８とを備える。
ＮＯＲ回路５８の一方の入力端子には信号Ｓ７がインバ
ータ５５〜５７を介して入力され、他方の入力端子には
信号Ｓ７が入力されている。
り、トランジスタ５２を通過した入力信号バーＳ０を遅
延させ、信号Ｓ７としてパルス発生回路５４に供給す
る。パルス発生回路５４は信号Ｓ７の変化に基づいてワ
ンショットパルスを発生させる回路である。パルス発生
回路５４は奇数個（本実施例では３個）のインバータ５
５，５６，５７と、２入力ＮＯＲ回路５８とを備える。
ＮＯＲ回路５８の一方の入力端子には信号Ｓ７がインバ
ータ５５〜５７を介して入力され、他方の入力端子には
信号Ｓ７が入力されている。
【００４２】信号Ｓ７がＨレベルの状態では、各インバ
ータ５５，５６，５７の出力信号Ｓ８，Ｓ９，Ｓ１０は
Ｌ，Ｈ，Ｌレベルであるため、ＮＯＲ回路５８の出力信
号Ｓ１１はＬレベルである。信号Ｓ７がＨレベルからＬ
レベルに変化したとき、ＮＯＲ回路５８の出力信号Ｓ１
１はＨレベルとなる。信号Ｓ７がＬレベルに変化する
と、各インバータ５５，５６，５７の信号Ｓ８，Ｓ９，
Ｓ１０はその遅延時間だけ遅れてＨ，Ｌ，Ｈとなる。イ
ンバータ５７の信号Ｓ１０がＨレベルとなると、ＮＯＲ
回路５８の出力信号Ｓ１１はＬレベルとなる。すなわ
ち、信号Ｓ７がＨレベルからＬレベルに変化してから出
力信号Ｓ１０がＨレベルになるまでの期間、ＮＯＲ回路
５８からＨレベルのワンショットパルスが出力される。
ータ５５，５６，５７の出力信号Ｓ８，Ｓ９，Ｓ１０は
Ｌ，Ｈ，Ｌレベルであるため、ＮＯＲ回路５８の出力信
号Ｓ１１はＬレベルである。信号Ｓ７がＨレベルからＬ
レベルに変化したとき、ＮＯＲ回路５８の出力信号Ｓ１
１はＨレベルとなる。信号Ｓ７がＬレベルに変化する
と、各インバータ５５，５６，５７の信号Ｓ８，Ｓ９，
Ｓ１０はその遅延時間だけ遅れてＨ，Ｌ，Ｈとなる。イ
ンバータ５７の信号Ｓ１０がＨレベルとなると、ＮＯＲ
回路５８の出力信号Ｓ１１はＬレベルとなる。すなわ
ち、信号Ｓ７がＨレベルからＬレベルに変化してから出
力信号Ｓ１０がＨレベルになるまでの期間、ＮＯＲ回路
５８からＨレベルのワンショットパルスが出力される。
【００４３】ＮＡＮＤ回路６１はＮＯＲ回路５８の出力
信号Ｓ１１を入力するとともに、インバータ６０を介し
て入力信号バーＳ０を反転した信号を入力し、両信号に
基づく信号Ｓ１２を出力する。ＮＡＮＤ回路６１は入力
信号バーＳ０がＬレベルであり、出力信号Ｓ１１がＨレ
ベル（ワンショットパルス）であると、Ｌレベルの信号
Ｓ１２をＰＭＯＳトランジスタ５９のゲートに出力す
る。
信号Ｓ１１を入力するとともに、インバータ６０を介し
て入力信号バーＳ０を反転した信号を入力し、両信号に
基づく信号Ｓ１２を出力する。ＮＡＮＤ回路６１は入力
信号バーＳ０がＬレベルであり、出力信号Ｓ１１がＨレ
ベル（ワンショットパルス）であると、Ｌレベルの信号
Ｓ１２をＰＭＯＳトランジスタ５９のゲートに出力す
る。
【００４４】ＰＭＯＳトランジスタ５９は前記信号線４
７と電源ＶCCとの間に接続されている。ＰＭＯＳトラン
ジスタ５９はゲート端子に信号Ｓ１２を入力している。
トランジスタ５９はＬレベルの信号Ｓ１２に基づいてオ
ンし、信号線４７を電源ＶCCに接続することにより入力
信号バーＳ０にグリッチノイズを発生させる。
７と電源ＶCCとの間に接続されている。ＰＭＯＳトラン
ジスタ５９はゲート端子に信号Ｓ１２を入力している。
トランジスタ５９はＬレベルの信号Ｓ１２に基づいてオ
ンし、信号線４７を電源ＶCCに接続することにより入力
信号バーＳ０にグリッチノイズを発生させる。
【００４５】上記のように構成されたＤＲＡＭチップ１
０のノイズ試験の作用を図４に従って説明する。ノイズ
試験を行うには、図２に示すようにチップ１０を半導体
テスタ５に接続する。そして、メモリセルアレイ１４に
データを書き込んだ後、メモリセルアレイ１４からデー
タを読み出し、書き込みデータと読み出しデータとを比
較する。
０のノイズ試験の作用を図４に従って説明する。ノイズ
試験を行うには、図２に示すようにチップ１０を半導体
テスタ５に接続する。そして、メモリセルアレイ１４に
データを書き込んだ後、メモリセルアレイ１４からデー
タを読み出し、書き込みデータと読み出しデータとを比
較する。
【００４６】まず、半導体テスタ５からロウアドレスス
トローブ信号バーＲＡＳ，コラムアドレスストローブ信
号バーＣＡＳ及び書き込み信号バーＷＥを出力するとと
もに、アドレス信号ＡＤ１〜ＡＤｎを出力する。
トローブ信号バーＲＡＳ，コラムアドレスストローブ信
号バーＣＡＳ及び書き込み信号バーＷＥを出力するとと
もに、アドレス信号ＡＤ１〜ＡＤｎを出力する。
【００４７】図４に示すように、ロウアドレスストロー
ブ信号バーＲＡＳ及びコラムアドレスストローブ信号バ
ーＣＡＳがＬレベルであり、書き込み信号バーＷＥがＨ
レベルであると、ＡＮＤ回路３４の出力はＨレベルとな
り、それがラッチ回路３５にラッチされてＨレベルのエ
ントリー信号ＥＮＴが出力される。
ブ信号バーＲＡＳ及びコラムアドレスストローブ信号バ
ーＣＡＳがＬレベルであり、書き込み信号バーＷＥがＨ
レベルであると、ＡＮＤ回路３４の出力はＨレベルとな
り、それがラッチ回路３５にラッチされてＨレベルのエ
ントリー信号ＥＮＴが出力される。
【００４８】アドレス信号ＡＤ１〜ＡＤｎはアドレスバ
ッファ１１に入力され、アドレスバッファ１１によって
アドレス信号ＡＤ１〜ＡＤｎの相補信号がそれぞれ生成
される。生成された相補信号はロウデコーダ１２、コラ
ムデコーダ１３及びアドレス変化検出回路１７に出力さ
れる。相補のアドレス信号はロウデコーダ１２によって
デコードされ、メモリセルアレイ１４のいずれか１つの
ワード線が選択される。相補のアドレス信号はコラムデ
コーダ１３によってコラム選択信号にデコードされてコ
ラムゲート１６に出力され、いずれか１対のビット線対
が選択される。選択されたワード線及びビット線対に接
続されているメモリセル２５に対して図示しないライト
アンプによりデータを書き込む。
ッファ１１に入力され、アドレスバッファ１１によって
アドレス信号ＡＤ１〜ＡＤｎの相補信号がそれぞれ生成
される。生成された相補信号はロウデコーダ１２、コラ
ムデコーダ１３及びアドレス変化検出回路１７に出力さ
れる。相補のアドレス信号はロウデコーダ１２によって
デコードされ、メモリセルアレイ１４のいずれか１つの
ワード線が選択される。相補のアドレス信号はコラムデ
コーダ１３によってコラム選択信号にデコードされてコ
ラムゲート１６に出力され、いずれか１対のビット線対
が選択される。選択されたワード線及びビット線対に接
続されているメモリセル２５に対して図示しないライト
アンプによりデータを書き込む。
【００４９】アドレスバッファ１１に入力されたアドレ
ス信号ＡＤ１〜ＡＤｎのうち、アドレス信号ＡＤ１の相
補の信号Ｓ０，バーＳ０は信号線４６，４７を介してコ
ラムデコーダ１３及びアドレス変化検出回路１７に供給
される。アドレス信号ＡＤ１はＬレベルからＨレベルに
変化するものとする。従って、信号Ｓ０はアドレス信号
ＡＤ１と同様にＬレベルからＨレベルに変化し、信号バ
ーＳ０はアドレス信号ＡＤ１とは逆にＨレベルからＬレ
ベルに変化する。
ス信号ＡＤ１〜ＡＤｎのうち、アドレス信号ＡＤ１の相
補の信号Ｓ０，バーＳ０は信号線４６，４７を介してコ
ラムデコーダ１３及びアドレス変化検出回路１７に供給
される。アドレス信号ＡＤ１はＬレベルからＨレベルに
変化するものとする。従って、信号Ｓ０はアドレス信号
ＡＤ１と同様にＬレベルからＨレベルに変化し、信号バ
ーＳ０はアドレス信号ＡＤ１とは逆にＨレベルからＬレ
ベルに変化する。
【００５０】第１回路５０において、Ｈレベルのエント
リー信号ＥＮＴに基づいてＮＭＯＳトランジスタ３６が
オンし、入力信号Ｓ０が通過する。入力信号Ｓ０は遅延
回路３７によって遅延されて信号Ｓ１としてパルス発生
回路３８に出力される。すると、パルス発生回路３８の
出力信号Ｓ５には信号Ｓ１のＬレベルからＨレベルへの
変化に基づいてＬレベルとなるワンショットパルスが出
力される。
リー信号ＥＮＴに基づいてＮＭＯＳトランジスタ３６が
オンし、入力信号Ｓ０が通過する。入力信号Ｓ０は遅延
回路３７によって遅延されて信号Ｓ１としてパルス発生
回路３８に出力される。すると、パルス発生回路３８の
出力信号Ｓ５には信号Ｓ１のＬレベルからＨレベルへの
変化に基づいてＬレベルとなるワンショットパルスが出
力される。
【００５１】信号Ｓ５にＬレベルのワンショットパルス
が出力されると、このとき入力信号Ｓ０がＨレベルであ
るため、ＮＯＲ回路４５の出力信号Ｓ６は信号Ｓ５のＬ
レベルのパルスに応答してＨレベルとなり、そのＨレベ
ルの信号Ｓ６に基づいてＮＭＯＳトランジスタ４３がオ
ンして信号線４６がグランドＧＮＤに接続される。その
結果、入力信号Ｓ０のレベルを低下させる方向のグリッ
チノイズが入力信号Ｓ０に発生する。
が出力されると、このとき入力信号Ｓ０がＨレベルであ
るため、ＮＯＲ回路４５の出力信号Ｓ６は信号Ｓ５のＬ
レベルのパルスに応答してＨレベルとなり、そのＨレベ
ルの信号Ｓ６に基づいてＮＭＯＳトランジスタ４３がオ
ンして信号線４６がグランドＧＮＤに接続される。その
結果、入力信号Ｓ０のレベルを低下させる方向のグリッ
チノイズが入力信号Ｓ０に発生する。
【００５２】また、第２回路５１において、Ｈレベルの
エントリー信号ＥＮＴに基づいてＮＭＯＳトランジスタ
５２がオンし、入力信号バーＳ０が通過する。入力信号
バーＳ０は遅延回路５３によって遅延されて信号Ｓ７と
してパルス発生回路５４に出力される。すると、パルス
発生回路５４の出力信号Ｓ１１には信号Ｓ７のＨレベル
からＬレベルへの変化に基づいてＨレベルとなるワンシ
ョットパルスが出力される。
エントリー信号ＥＮＴに基づいてＮＭＯＳトランジスタ
５２がオンし、入力信号バーＳ０が通過する。入力信号
バーＳ０は遅延回路５３によって遅延されて信号Ｓ７と
してパルス発生回路５４に出力される。すると、パルス
発生回路５４の出力信号Ｓ１１には信号Ｓ７のＨレベル
からＬレベルへの変化に基づいてＨレベルとなるワンシ
ョットパルスが出力される。
【００５３】信号Ｓ１１にＨレベルのワンショットパル
スが出力されると、このとき入力信号バーＳ０がＬレベ
ルであるため、ＮＡＮＤ回路６１の出力信号Ｓ１２は信
号Ｓ１１のＨレベルのパルスに応答してＬレベルとな
り、そのＬレベルの信号Ｓ１２に基づいてＰＭＯＳトラ
ンジスタ５９がオンして信号線４７が電源ＶCCに接続さ
れる。その結果、入力信号バーＳ０のレベルを上昇させ
る方向のグリッチノイズが入力信号バーＳ０に発生す
る。
スが出力されると、このとき入力信号バーＳ０がＬレベ
ルであるため、ＮＡＮＤ回路６１の出力信号Ｓ１２は信
号Ｓ１１のＨレベルのパルスに応答してＬレベルとな
り、そのＬレベルの信号Ｓ１２に基づいてＰＭＯＳトラ
ンジスタ５９がオンして信号線４７が電源ＶCCに接続さ
れる。その結果、入力信号バーＳ０のレベルを上昇させ
る方向のグリッチノイズが入力信号バーＳ０に発生す
る。
【００５４】このとき、入力信号Ｓ０，バーＳ０に発生
したグリッチノイズによって、コラムデコーダ１３のデ
コード結果、すなわち、選択されるビット線対が変化し
てしまうようなことがあると、データを書き込むべきメ
モリセルに確実にデータを書き込むことができなくな
る。
したグリッチノイズによって、コラムデコーダ１３のデ
コード結果、すなわち、選択されるビット線対が変化し
てしまうようなことがあると、データを書き込むべきメ
モリセルに確実にデータを書き込むことができなくな
る。
【００５５】次に、半導体テスタ５のロウアドレススト
ローブ信号バーＲＡＳ及びコラムアドレスストローブ信
号バーＣＡＳ及び書き込み信号バーＷＥを変化させてエ
ントリー信号ＥＮＴをＬレベルにし、前記データの書き
込み時と同じアドレス信号ＡＤ１〜ＡＤｎをチップ１０
に供給する。
ローブ信号バーＲＡＳ及びコラムアドレスストローブ信
号バーＣＡＳ及び書き込み信号バーＷＥを変化させてエ
ントリー信号ＥＮＴをＬレベルにし、前記データの書き
込み時と同じアドレス信号ＡＤ１〜ＡＤｎをチップ１０
に供給する。
【００５６】エントリー信号ＥＮＴがＬレベルであるた
めＮＭＯＳトランジスタ３６，５２はオフし、入力信号
Ｓ０，バーＳ０は第１及び第２回路５０，５１に入力さ
れない。そのため、入力信号Ｓ０，バーＳ０にはグリッ
チノイズが発生しない。
めＮＭＯＳトランジスタ３６，５２はオフし、入力信号
Ｓ０，バーＳ０は第１及び第２回路５０，５１に入力さ
れない。そのため、入力信号Ｓ０，バーＳ０にはグリッ
チノイズが発生しない。
【００５７】アドレスバッファ１１によってアドレス信
号ＡＤ１〜ＡＤｎから生成された相補信号はロウデコー
ダ１２及びコラムデコーダ１３によってデコードされ、
メモリセルアレイ１４のメモリセル２５が選択され、そ
のセルのデータがビット線対ＢＬ，バーＢＬに読み出さ
れる。このとき、入力されたアドレス信号の変化に基づ
いてアドレス変化検出回路１７から活性化信号φ１が出
力され、センスアンプ１５が活性化される。センスアン
プ１５によってビット線対ＢＬ，バーＢＬのデータが増
幅され、コラムゲート１６を介してデータバス線ＤＢ，
バーＤＢに出力される。
号ＡＤ１〜ＡＤｎから生成された相補信号はロウデコー
ダ１２及びコラムデコーダ１３によってデコードされ、
メモリセルアレイ１４のメモリセル２５が選択され、そ
のセルのデータがビット線対ＢＬ，バーＢＬに読み出さ
れる。このとき、入力されたアドレス信号の変化に基づ
いてアドレス変化検出回路１７から活性化信号φ１が出
力され、センスアンプ１５が活性化される。センスアン
プ１５によってビット線対ＢＬ，バーＢＬのデータが増
幅され、コラムゲート１６を介してデータバス線ＤＢ，
バーＤＢに出力される。
【００５８】半導体テスタ５は書き込みデータと読み出
しデータとを比較することにより、アドレス信号に基づ
いてメモリセルを選択するロウデコーダ１２及びコラム
デコーダ１３のノイズ試験の結果を容易に得ることがで
きる。
しデータとを比較することにより、アドレス信号に基づ
いてメモリセルを選択するロウデコーダ１２及びコラム
デコーダ１３のノイズ試験の結果を容易に得ることがで
きる。
【００５９】また、センスアンプ１５を活性化させるた
めのアドレス変化検出回路１７のノイズ試験を行うに
は、まず、テストモードエントリー回路１８のエントリ
ー信号ＥＮＴがＬレベルとなるようなロウアドレススト
ローブ信号バーＲＡＳ及びコラムアドレスストローブ信
号バーＣＡＳ及び書き込み信号バーＷＥを半導体テスタ
５から出力するとともに、アドレス信号ＡＤ１〜ＡＤｎ
をチップ１０に供給する。
めのアドレス変化検出回路１７のノイズ試験を行うに
は、まず、テストモードエントリー回路１８のエントリ
ー信号ＥＮＴがＬレベルとなるようなロウアドレススト
ローブ信号バーＲＡＳ及びコラムアドレスストローブ信
号バーＣＡＳ及び書き込み信号バーＷＥを半導体テスタ
５から出力するとともに、アドレス信号ＡＤ１〜ＡＤｎ
をチップ１０に供給する。
【００６０】アドレスバッファ１１から出力される相補
信号はロウデコーダ１２によってデコードされ、メモリ
セルアレイ１４のいずれか１つのワード線が選択され
る。相補のアドレス信号はコラムデコーダ１３によって
コラム選択信号にデコードされてコラムゲート１６に出
力され、いずれか１対のビット線対が選択される。選択
されたワード線及びビット線対に接続されているメモリ
セル２５に対して図示しないライトアンプによりデータ
を書き込む。
信号はロウデコーダ１２によってデコードされ、メモリ
セルアレイ１４のいずれか１つのワード線が選択され
る。相補のアドレス信号はコラムデコーダ１３によって
コラム選択信号にデコードされてコラムゲート１６に出
力され、いずれか１対のビット線対が選択される。選択
されたワード線及びビット線対に接続されているメモリ
セル２５に対して図示しないライトアンプによりデータ
を書き込む。
【００６１】エントリー信号ＥＮＴがＬレベルであるた
めＮＭＯＳトランジスタ３６，５２はオフし、入力信号
Ｓ０，バーＳ０は第１及び第２回路５０，５１に入力さ
れない。そのため、入力信号Ｓ０，バーＳ０にはグリッ
チノイズが発生しない。
めＮＭＯＳトランジスタ３６，５２はオフし、入力信号
Ｓ０，バーＳ０は第１及び第２回路５０，５１に入力さ
れない。そのため、入力信号Ｓ０，バーＳ０にはグリッ
チノイズが発生しない。
【００６２】次に、半導体テスタ５のロウアドレススト
ローブ信号バーＲＡＳ及びコラムアドレスストローブ信
号バーＣＡＳ及び書き込み信号バーＷＥを変化させてエ
ントリー信号ＥＮＴをＨレベルにし、前記データの書き
込み時と同じアドレス信号ＡＤ１〜ＡＤｎをチップ１０
に供給する。
ローブ信号バーＲＡＳ及びコラムアドレスストローブ信
号バーＣＡＳ及び書き込み信号バーＷＥを変化させてエ
ントリー信号ＥＮＴをＨレベルにし、前記データの書き
込み時と同じアドレス信号ＡＤ１〜ＡＤｎをチップ１０
に供給する。
【００６３】アドレスバッファ１１によってアドレス信
号ＡＤ１〜ＡＤｎから生成された相補信号はロウデコー
ダ１２及びコラムデコーダ１３によってデコードされ、
メモリセルアレイ１４のメモリセル２５が選択され、そ
のセルのデータがビット線対ＢＬ，バーＢＬに読み出さ
れる。このとき、入力されたアドレス信号の変化に基づ
いてアドレス変化検出回路１７から活性化信号φ１が出
力され、センスアンプ１５が活性化される。センスアン
プ１５によってビット線対ＢＬ，バーＢＬのデータが増
幅され、コラムゲート１６を介してデータバス線ＤＢ，
バーＤＢに出力される。
号ＡＤ１〜ＡＤｎから生成された相補信号はロウデコー
ダ１２及びコラムデコーダ１３によってデコードされ、
メモリセルアレイ１４のメモリセル２５が選択され、そ
のセルのデータがビット線対ＢＬ，バーＢＬに読み出さ
れる。このとき、入力されたアドレス信号の変化に基づ
いてアドレス変化検出回路１７から活性化信号φ１が出
力され、センスアンプ１５が活性化される。センスアン
プ１５によってビット線対ＢＬ，バーＢＬのデータが増
幅され、コラムゲート１６を介してデータバス線ＤＢ，
バーＤＢに出力される。
【００６４】Ｈレベルのエントリー信号ＥＮＴに基づい
てＮＭＯＳトランジスタ３６がオンし、入力信号Ｓ０が
第１回路５０に入力され、信号Ｓ１のＬレベルからＨレ
ベルへの変化に基づいて信号Ｓ６にＨレベルのワンショ
ットパルスが出力される。そのＨレベルの信号Ｓ６に基
づいてＮＭＯＳトランジスタ４３がオンして信号線４６
がグランドＧＮＤに接続される。その結果、入力信号Ｓ
０のレベルを低下させる方向のグリッチノイズが入力信
号Ｓ０に発生する。
てＮＭＯＳトランジスタ３６がオンし、入力信号Ｓ０が
第１回路５０に入力され、信号Ｓ１のＬレベルからＨレ
ベルへの変化に基づいて信号Ｓ６にＨレベルのワンショ
ットパルスが出力される。そのＨレベルの信号Ｓ６に基
づいてＮＭＯＳトランジスタ４３がオンして信号線４６
がグランドＧＮＤに接続される。その結果、入力信号Ｓ
０のレベルを低下させる方向のグリッチノイズが入力信
号Ｓ０に発生する。
【００６５】Ｈレベルのエントリー信号ＥＮＴに基づい
てＮＭＯＳトランジスタ５２がオンし、入力信号バーＳ
０が第２回路に入力され、信号Ｓ７のＨレベルからＬレ
ベルへの変化に基づいて信号Ｓ１２にＬレベルのワンシ
ョットパルスが出力される。そのＬレベルの信号Ｓ１２
に基づいてＰＭＯＳトランジスタ５９がオンして信号線
４７が電源ＶCCに接続される。その結果、入力信号バー
Ｓ０のレベルを上昇させる方向のグリッチノイズが入力
信号バーＳ０に発生する。
てＮＭＯＳトランジスタ５２がオンし、入力信号バーＳ
０が第２回路に入力され、信号Ｓ７のＨレベルからＬレ
ベルへの変化に基づいて信号Ｓ１２にＬレベルのワンシ
ョットパルスが出力される。そのＬレベルの信号Ｓ１２
に基づいてＰＭＯＳトランジスタ５９がオンして信号線
４７が電源ＶCCに接続される。その結果、入力信号バー
Ｓ０のレベルを上昇させる方向のグリッチノイズが入力
信号バーＳ０に発生する。
【００６６】このとき、入力信号Ｓ０，バーＳ０に発生
したグリッチノイズによって、アドレス変化検出回路１
７から活性化信号φ１が出力されなくなると、センスア
ンプ１５が非活性となり、メモリセルのデータを確実に
読み出すことができなくなる。
したグリッチノイズによって、アドレス変化検出回路１
７から活性化信号φ１が出力されなくなると、センスア
ンプ１５が非活性となり、メモリセルのデータを確実に
読み出すことができなくなる。
【００６７】半導体テスタ５は書き込みデータと読み出
しデータとを比較することにより、アドレス信号に基づ
いてセンスアンプ１５を活性化するためのアドレス変化
検出回路１７のノイズ試験の結果を容易に得ることがで
きる。
しデータとを比較することにより、アドレス信号に基づ
いてセンスアンプ１５を活性化するためのアドレス変化
検出回路１７のノイズ試験の結果を容易に得ることがで
きる。
【００６８】このように、本実施例ではＤＲＡＭチップ
１０内に入力信号Ｓ０，バーＳ０にグリッチノイズを発
生させるためのノイズ発生回路１９を設けた。そのた
め、書き込みデータと読み出しデータとを比較すること
により、アドレス信号に基づいて動作するロウデコーダ
１２、コラムデコーダ１３及びアドレス変化検出回路１
７のノイズ試験を容易に行うことができる。
１０内に入力信号Ｓ０，バーＳ０にグリッチノイズを発
生させるためのノイズ発生回路１９を設けた。そのた
め、書き込みデータと読み出しデータとを比較すること
により、アドレス信号に基づいて動作するロウデコーダ
１２、コラムデコーダ１３及びアドレス変化検出回路１
７のノイズ試験を容易に行うことができる。
【００６９】また、ＤＲＡＭチップ１０内に入力信号Ｓ
０，バーＳ０にグリッチノイズを発生させるためのノイ
ズ発生回路１９を設けた。そのため、半導体テスタの機
種、性能に関係なく、半導体テスタからはグリッチノイ
ズを含まないアドレス信号を供給するだけで、ＤＲＡＭ
チップのノイズ試験を容易に行うことができる。
０，バーＳ０にグリッチノイズを発生させるためのノイ
ズ発生回路１９を設けた。そのため、半導体テスタの機
種、性能に関係なく、半導体テスタからはグリッチノイ
ズを含まないアドレス信号を供給するだけで、ＤＲＡＭ
チップのノイズ試験を容易に行うことができる。
【００７０】また、半導体テスタにおけるノイズ試験の
プログラム作成の手間を省くことができ、試験コストを
低下させることができる。なお、本発明は次のように任
意に変更して具体化することも可能である。
プログラム作成の手間を省くことができ、試験コストを
低下させることができる。なお、本発明は次のように任
意に変更して具体化することも可能である。
【００７１】（１）遅延回路３７をパルス発生回路３８
とＮＯＲ回路４５との間に設け、パルス発生回路３８の
ワンショットパルスを遅延させてＮＯＲ回路４５に供給
するようにしてもよい。この構成によっても、入力信号
Ｓ０の変化時点から遅延時間だけ遅れて入力信号Ｓ０に
グリッチノイズを発生させることができる。
とＮＯＲ回路４５との間に設け、パルス発生回路３８の
ワンショットパルスを遅延させてＮＯＲ回路４５に供給
するようにしてもよい。この構成によっても、入力信号
Ｓ０の変化時点から遅延時間だけ遅れて入力信号Ｓ０に
グリッチノイズを発生させることができる。
【００７２】（２）本実施例ではアドレス信号ＡＤ１〜
ＡＤｎのうち、１ビットのアドレス信号ＡＤ１にノイズ
を発生させるノイズ発生回路１９を設けたが、２ビット
以上のアドレス信号にノイズを発生させる複数のノイズ
発生回路１９を設けてもよい。
ＡＤｎのうち、１ビットのアドレス信号ＡＤ１にノイズ
を発生させるノイズ発生回路１９を設けたが、２ビット
以上のアドレス信号にノイズを発生させる複数のノイズ
発生回路１９を設けてもよい。
【００７３】上記の実施例から把握できる請求項以外の
技術的思想について、以下にその効果とともに記載す
る。 （イ）請求項４に記載の半導体装置において、前記ノイ
ズ発生回路は、前記パルス発生回路と前記スイッチとの
間に設けられ、かつ、前記ワンショットパルスを遅延さ
せて前記スイッチに供給するための遅延回路を備える。
技術的思想について、以下にその効果とともに記載す
る。 （イ）請求項４に記載の半導体装置において、前記ノイ
ズ発生回路は、前記パルス発生回路と前記スイッチとの
間に設けられ、かつ、前記ワンショットパルスを遅延さ
せて前記スイッチに供給するための遅延回路を備える。
【００７４】この構成によれば、入力信号の変化時点か
ら遅延時間だけ遅れて入力信号にグリッチノイズを発生
させることができる。 スイッチ・・・この明細書においてスイッチとは信号線
への電源の供給経路を生成したり遮断したりするものを
意味し、単体のＮＭＯＳトランジスタのみならず、ＰＭ
ＯＳトランジスタ及びＮＭＯＳトランジスタよりなるト
ランスミッションゲートや、バイポーラトランジスタよ
りなるスイッチを含むものとする。
ら遅延時間だけ遅れて入力信号にグリッチノイズを発生
させることができる。 スイッチ・・・この明細書においてスイッチとは信号線
への電源の供給経路を生成したり遮断したりするものを
意味し、単体のＮＭＯＳトランジスタのみならず、ＰＭ
ＯＳトランジスタ及びＮＭＯＳトランジスタよりなるト
ランスミッションゲートや、バイポーラトランジスタよ
りなるスイッチを含むものとする。
【００７５】ゲート回路・・・この明細書においてゲー
ト回路とは制御信号に基づいて前記入力信号を通過させ
る回路を意味し、制御信号に基づいてオンオフして前記
入力信号をソース・ドレイン間を通過させるＭＯＳトラ
ンジスタのみならず、制御信号及び前記入力信号を入力
とする論理回路を含むものとする。
ト回路とは制御信号に基づいて前記入力信号を通過させ
る回路を意味し、制御信号に基づいてオンオフして前記
入力信号をソース・ドレイン間を通過させるＭＯＳトラ
ンジスタのみならず、制御信号及び前記入力信号を入力
とする論理回路を含むものとする。
【００７６】
【発明の効果】以上詳述したように、本発明によれば、
半導体装置の内部で入力信号にグリッチノイズを発生さ
せてノイズ試験を容易に行うことができる。
半導体装置の内部で入力信号にグリッチノイズを発生さ
せてノイズ試験を容易に行うことができる。
【００７７】また、半導体テスタにおけるプログラム作
成の手間を省くことができ、試験コストを低下させるこ
とができる。
成の手間を省くことができ、試験コストを低下させるこ
とができる。
【図１】 本発明の原理説明図である。
【図２】 本発明を半導体記憶装置に具体化した一実施
例を示すブロック図である。
例を示すブロック図である。
【図３】 図２のノイズ発生回路の詳細を示す回路図で
ある。
ある。
【図４】 図３のノイズ発生回路の作用を示すタイムチ
ャートである。
ャートである。
【図５】 図２のテストモードエントリー回路を示す回
路図である。
路図である。
【図６】 半導体テスタによるグリッチの生成を示す説
明図である。
明図である。
１ 入力回路
２ 内部回路
３，１９ ノイズ発生回路
４，１８ テストモードエントリー回路
１１ 入力回路としてのアドレスバッファ
１２ アドレスデコーダとしてロウデコーダ
１３ アドレスデコーダとしてコラムデコーダ
１４ 内部回路としてのメモリセルアレイ
１５ センスアンプ
１７ アドレス変化検出回路（ＡＴＤ）
３６，５２ ゲート回路としてのＮＭＯＳトランジスタ
３７，５３ 遅延回路
３８，５４ パルス発生回路
４３ スイッチとしてのＮＭＯＳトランジスタ
４５ 制御回路としてのＮＯＲ回路
４６，４７ 信号線
５０ 第１回路
５１ 第２回路
５９ スイッチとしてのＰＭＯＳトランジスタ
６１ 制御回路としてのＮＡＮＤ回路
ＡＤ１ 入力信号としてのアドレス信号
ＢＬ，バーＢＬ ビット線対
ＧＮＤ 電源
ＷＬ ワード線
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G01R 31/28 - 31/3193
G11C 29/00 671
H01L 21/66
Claims (12)
- 【請求項１】 外部から供給される信号を入力するため
の入力回路と、前記入力回路が入力した信号に基づいて
動作する内部回路とを備えた半導体装置において、ノ イズ試験時において、前記入力回路から前記内部回路
へ入力信号を供給するための信号線にグリッチノイズを
発生させるためのノイズ発生回路を設けた半導体装置。 - 【請求項２】 前記半導体テスタからの制御信号に基づ
いて前記ノイズ発生回路を動作させるためのエントリー
信号を出力するテストモードエントリー回路を備える請
求項１に記載の半導体装置。 - 【請求項３】 前記ノイズ発生回路は、前記テストモー
ドエントリー回路のエントリー信号に基づいて前記入力
信号を通過させるためのゲート回路を備える請求項２に
記載の半導体装置。 - 【請求項４】 前記ノイズ発生回路は、 前記ゲート回路を通過した前記入力信号の変化に基づい
てワンショットパルスを発生するためのパルス発生回路
と、 前記入力回路から前記内部回路へ前記入力信号を供給す
るための信号線と電源との間に設けられ、かつ、前記ワ
ンショットパルスの出力時に前記信号線を電源に接続す
ることにより前記入力信号にグリッチノイズを発生させ
るためのスイッチとを備える請求項３に記載の半導体装
置。 - 【請求項５】 前記ノイズ発生回路は、前記ゲート回路
と前記パルス発生回路との間に設けられ、前記入力信号
を遅延させて前記パルス発生回路に供給するための遅延
回路を備える請求項４に記載の半導体装置。 - 【請求項６】 前記ノイズ発生回路は、前記入力信号と
前記ワンショットパルスとを入力し、前記入力信号が前
記ワンショットパルスを出力させるためのレベルに保持
されているとき、前記スイッチをオンさせるための制御
回路を備える請求項４又は５に記載の半導体装置。 - 【請求項７】 前記入力信号はアドレス信号であり、 前記入力回路は前記アドレス信号を入力するアドレスバ
ッファであり、 前記内部回路は、複数のワード線及び複数のビット線対
間に接続された複数のメモリセルを備えたメモリセルア
レイと、前記アドレスバッファから出力されるアドレス
信号を選択信号にデコードして前記メモリセルアレイの
所定のメモリセルを選択するためのアドレスデコーダ
と、前記アドレスデコーダによって選択されたメモリセ
ルのデータを増幅するためのセンスアンプと、前記アド
レス信号の変化に基づいて前記センスアンプを活性化す
るためのアドレス変化検出回路とを備える請求項１〜６
のいずれか一項に記載の半導体装置。 - 【請求項８】 前記ノイズ発生回路は、前記入力信号の
変化に基づいてワンショットパルスを発生するためのパ
ルス発生回路と、 前記信号線と電源との間に設けられ、かつ、前記ワンシ
ョットパルスの出力時に前記信号線を電源に接続するこ
とにより前記入力信号にグリッチノイズを発生させるた
めのスイッチとを備える請求項１に記載の半導体装置。 - 【請求項９】 外部から供給される信号を入力するため
の入力回路と、前記入力回路が入力した信号に基づいて
動作する内部回路とを備えた半導体装置において、 半導体テスタを用いたノイズ試験時において、半導体テ
スタから前記入力回路に供給された入力信号にグリッチ
ノイズを発生させるためのノイズ発生回路を設け、 前記半導体テスタからの制御信号に基づいて前記ノイズ
発生回路を動作させるためのエントリー信号を出力する
テストモードエントリー回路を備え、 前記ノイズ発生回路は、 前記テストモードエントリー回路のエントリー信号に基
づいて前記入力信号を通過させるためのゲート回路と、 前記ゲート回路を通過した前記入力信号の変化に基づい
てワンショットパルスを発生するためのパルス発生回路
と、 前記入力回路から前記内部回路へ前記入力信号を供給す
るための信号線と電源との間に設けられ、かつ、前記ワ
ンショットパルスの出力時に前記信号線を電源に接続す
ることにより前記入力信号にグリッチノイズを発生させ
るためのスイッチとを備える半導体装置。 - 【請求項１０】 前記ノイズ発生回路は、前記ゲート回
路と前記パルス発生回路との間に設けられ、前記入力信
号を遅延させて前記パルス発生回路に供給するための遅
延回路を備える請求項９に記載の半導体装置。 - 【請求項１１】 前記ノイズ発生回路は、前記入力信号
と前記ワンショットパルスとを入力し、前記入力信号が
前記ワンショットパルスを出力させるためのレベルに保
持されているとき、前記スイッチをオンさせるための制
御回路を備える請求項９又は１０に記載の半導体装置。 - 【請求項１２】 前記入力信号はアドレス信号であり、 前記入力回路は前記アドレス信号を入力するアドレスバ
ッファであり、 前記内部回路は、複数のワード線及び複数のビット線対
間に接続された複数のメモリセルを備えたメモリセルア
レイと、前記アドレスバッファから出力されるアドレス
信号を選択信号にデコードして前記メモリセルアレイの
所定のメモリセルを選択するためのアドレスデコーダ
と、前記アドレスデコーダによって選択されたメモリセ
ルのデータを増幅するためのセンスアンプと、前記アド
レス信号の変化に基づいて前記センスアンプを活性化す
るためのアドレス変化検出回路とを備える請求項９〜１
１のいずれか一項に記載の半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20253894A JP3406698B2 (ja) | 1994-08-26 | 1994-08-26 | 半導体装置 |
| TW084104946A TW273596B (ja) | 1994-08-26 | 1995-05-18 | |
| US08/516,410 US5883521A (en) | 1994-08-26 | 1995-08-17 | Glitch noise producing semiconductor device for testing semiconductor components |
| KR1019950025461A KR0180265B1 (ko) | 1994-08-26 | 1995-08-18 | 반도체 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20253894A JP3406698B2 (ja) | 1994-08-26 | 1994-08-26 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0862299A JPH0862299A (ja) | 1996-03-08 |
| JP3406698B2 true JP3406698B2 (ja) | 2003-05-12 |
Family
ID=16459166
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20253894A Expired - Lifetime JP3406698B2 (ja) | 1994-08-26 | 1994-08-26 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5883521A (ja) |
| JP (1) | JP3406698B2 (ja) |
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| KR100211609B1 (ko) * | 1997-06-30 | 1999-08-02 | 윤종용 | 이중에지 클록을 사용한 집적회로 소자 검사방법 |
| KR100486204B1 (ko) * | 1997-08-21 | 2005-06-16 | 삼성전자주식회사 | 테스트장치및방법 |
| KR20000043490A (ko) * | 1998-12-29 | 2000-07-15 | 윤종용 | 반도체 칩의 테스트 시스템 및 테스터 |
| US6377065B1 (en) * | 2000-04-13 | 2002-04-23 | Advantest Corp. | Glitch detection for semiconductor test system |
| US6535005B1 (en) * | 2000-04-26 | 2003-03-18 | Emc Corporation | Systems and methods for obtaining an electrical characteristics of a circuit board assembly process |
| US7233889B2 (en) * | 2001-10-25 | 2007-06-19 | Matsushita Electric Industrial Co., Ltd. | Method, apparatus, and computer program for evaluating noise immunity of a semiconductor device |
| DE10358849B4 (de) * | 2003-12-16 | 2011-08-11 | Qimonda AG, 81739 | Integrierte Schaltung und Verfahren zum Testen einer integrierten Schaltung |
| US20050218903A1 (en) * | 2004-03-31 | 2005-10-06 | Taxas Instruments Incorported | Voltage waveform generation circuit |
| JP5124904B2 (ja) * | 2005-03-14 | 2013-01-23 | 日本電気株式会社 | 半導体試験方法及び半導体装置 |
| WO2006118184A1 (ja) * | 2005-04-28 | 2006-11-09 | Nec Corporation | 半導体装置 |
| KR100780941B1 (ko) | 2005-08-24 | 2007-12-03 | 삼성전자주식회사 | 잡음주입이 가능한 고속 테스트데이터 발생기 및 이를사용하는 자동 테스트 시스템 |
| KR100718042B1 (ko) * | 2006-04-06 | 2007-05-14 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 및 그 테스트 방법 |
| KR20100123458A (ko) | 2009-05-15 | 2010-11-24 | 삼성전자주식회사 | 전원 테스터를 포함하는 전자 장치 |
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| US5442642A (en) * | 1992-12-11 | 1995-08-15 | Micron Semiconductor, Inc. | Test signal generator on substrate to test |
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-
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- 1994-08-26 JP JP20253894A patent/JP3406698B2/ja not_active Expired - Lifetime
-
1995
- 1995-05-18 TW TW084104946A patent/TW273596B/zh active
- 1995-08-17 US US08/516,410 patent/US5883521A/en not_active Expired - Lifetime
- 1995-08-18 KR KR1019950025461A patent/KR0180265B1/ko not_active IP Right Cessation
Also Published As
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| KR960009093A (ko) | 1996-03-22 |
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