JP3052407B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JP3052407B2 JP3052407B2 JP3064226A JP6422691A JP3052407B2 JP 3052407 B2 JP3052407 B2 JP 3052407B2 JP 3064226 A JP3064226 A JP 3064226A JP 6422691 A JP6422691 A JP 6422691A JP 3052407 B2 JP3052407 B2 JP 3052407B2
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- transistors
- memory cell
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- cell
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- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置に関
し、特に高抵抗の負荷素子をもつフリップフロップ型ス
タティックメモリセルを備えた半導体メモリ装置に関す
る。
し、特に高抵抗の負荷素子をもつフリップフロップ型ス
タティックメモリセルを備えた半導体メモリ装置に関す
る。
【０００２】
【従来の技術】従来、この種の半導体メモリ装置は、一
例として図４（Ａ），（Ｂ）に示すように、ゲート及び
ドレインを互いに交差して接続する駆動用の第１及び第
２のトランジスタＱ１，Ｑ２、これら第１及び第２のト
ランジスタＱ１，Ｑ２のドレインと電源供給端（電源電
圧Ｖｃｃ）との間にそれぞれ対応して接続された高抵抗
の第１及び第２の負荷抵抗Ｒ１，Ｒ２、並びに第１のト
ランジスタＱ１のドレインと対応する第１のビット線Ｂ
１ｊとの間及び第２のトランジスタＱ２のドレインと対
応する第２のビット線Ｂ２ｊとの間にそれぞれ接続しゲ
ートをそれぞれ対応するワード線ＷＬと接続するトラン
スファゲート用の第３及び第４のトランジスタＱ３，Ｑ
４をそれぞれ備えた複数のメモリセルＭＣをマトリクス
状に配列したメモリセルアレイ領域２ａ，２ｂと、メモ
リセルアレイ領域２ａ，２ｂの最外周の各メモリセルの
外側に隣接しかつこれらメモリセルの配列を延長したと
きのメモリセルが配置される位置に、それぞれメモリセ
ルＭＣとほぼ同一構造をもつ擬似メモリセルを配列した
擬似セル領域３ｃ，３ｄと、メモリセルアレイ領域２
ａ，２ｂの所定のメモリセルＭＣを選択するＸセレクト
回路，Ｙセレクト回路が形成されたＸセレクト回路領域
４及びＹセレクト回路領域５ａ，５ｂとを有する構成と
なっていた。
例として図４（Ａ），（Ｂ）に示すように、ゲート及び
ドレインを互いに交差して接続する駆動用の第１及び第
２のトランジスタＱ１，Ｑ２、これら第１及び第２のト
ランジスタＱ１，Ｑ２のドレインと電源供給端（電源電
圧Ｖｃｃ）との間にそれぞれ対応して接続された高抵抗
の第１及び第２の負荷抵抗Ｒ１，Ｒ２、並びに第１のト
ランジスタＱ１のドレインと対応する第１のビット線Ｂ
１ｊとの間及び第２のトランジスタＱ２のドレインと対
応する第２のビット線Ｂ２ｊとの間にそれぞれ接続しゲ
ートをそれぞれ対応するワード線ＷＬと接続するトラン
スファゲート用の第３及び第４のトランジスタＱ３，Ｑ
４をそれぞれ備えた複数のメモリセルＭＣをマトリクス
状に配列したメモリセルアレイ領域２ａ，２ｂと、メモ
リセルアレイ領域２ａ，２ｂの最外周の各メモリセルの
外側に隣接しかつこれらメモリセルの配列を延長したと
きのメモリセルが配置される位置に、それぞれメモリセ
ルＭＣとほぼ同一構造をもつ擬似メモリセルを配列した
擬似セル領域３ｃ，３ｄと、メモリセルアレイ領域２
ａ，２ｂの所定のメモリセルＭＣを選択するＸセレクト
回路，Ｙセレクト回路が形成されたＸセレクト回路領域
４及びＹセレクト回路領域５ａ，５ｂとを有する構成と
なっていた。
【０００３】擬似セル領域３ｃ，３ｄは、フォトリソグ
ラフィ技術により半導体基板上にメモリセルを配列形成
する際、単にメモリセルを配列したのでは、メモリセル
の配列の内側の部分と最外周部分とでは周囲のパターン
密度に差があるため、露光条件やエッチング速度が異な
り、従って出来上り寸法が最外周部分と内側の部分とで
は異なり、最外周部分のメモリセルが不良となり易くな
るので、この対策として設けられる。
ラフィ技術により半導体基板上にメモリセルを配列形成
する際、単にメモリセルを配列したのでは、メモリセル
の配列の内側の部分と最外周部分とでは周囲のパターン
密度に差があるため、露光条件やエッチング速度が異な
り、従って出来上り寸法が最外周部分と内側の部分とで
は異なり、最外周部分のメモリセルが不良となり易くな
るので、この対策として設けられる。
【０００４】従って、これら擬似メモリセルはメモリセ
ルアレイ領域２ａ，２ｂのメモリセルＭＣを均一に形成
するためのものであって、回路的機能はもっていない。
ルアレイ領域２ａ，２ｂのメモリセルＭＣを均一に形成
するためのものであって、回路的機能はもっていない。
【０００５】また、メモりセルアレイ領域２ａ、２ｂの
メモリセルＭＣが正常に形成されたかどうかを確認する
ために、メモリセルの記憶接点Ｎａ、Ｎｂの漏れ電流特
性を間接的に測定するため、半導体基板上の特定部分
に、メモリセルと同一構造の複数の測定用のメモリセル
を配置した専用のモニタ領域が形成されている。
メモリセルＭＣが正常に形成されたかどうかを確認する
ために、メモリセルの記憶接点Ｎａ、Ｎｂの漏れ電流特
性を間接的に測定するため、半導体基板上の特定部分
に、メモリセルと同一構造の複数の測定用のメモリセル
を配置した専用のモニタ領域が形成されている。
【０００６】１メモリセル当りの洩れ電流は比較的小さ
いため、モニタ領域のメモリセルの数は１０００以上に
なる。
いため、モニタ領域のメモリセルの数は１０００以上に
なる。
【０００７】
【発明が解決しようとする課題】上述した従来の半導体
メモリ装置は、メモリセルアレイ領域２ａ，２ｂの外周
に擬似セル領域３ｃ，３ｄが形成され、更にメモリセル
アレイ領域２ａ，２ｂのメモリセルＭＣの記憶節点の洩
れ電流を測定するためのモニタ領域が半導体基板上の特
定部分に形成される構成となっているので、チップ面積
が増大するという欠点があった。
メモリ装置は、メモリセルアレイ領域２ａ，２ｂの外周
に擬似セル領域３ｃ，３ｄが形成され、更にメモリセル
アレイ領域２ａ，２ｂのメモリセルＭＣの記憶節点の洩
れ電流を測定するためのモニタ領域が半導体基板上の特
定部分に形成される構成となっているので、チップ面積
が増大するという欠点があった。
【０００８】本発明の目的は、チップ面積を小さくする
ことができる半導体メモリ装置を提供することにある。
ことができる半導体メモリ装置を提供することにある。
【０００９】
【課題を解決するための手段】本発明の半導体メモリ装
置は、ゲート及びドレインを互いに交差して接続する駆
動用の第１及び第２のトランジスタ、これらの第１及び
第２のトランジスタのドレインと電源供給端との間にそ
れぞれ対応して接続された第１及び第２の負荷抵抗、並
びに前記第１のトランジスタのドレインと対応する第１
のビット線との間及び前記第２のトランジスタのドレイ
ンと対応する第２のビット線との間にそれぞれ接続しゲ
ートをそれぞれ対応するワード線と接続するトランスフ
ァゲート用の第３及び第４のトランジスタをそれぞれ備
えた複数のメモリセルをマトリクス状に配列したメモリ
セルアレイ領域と、前記メモリセルアレイ領域の最外周
の各メモリセルの外側に隣接しかつ前記メモリセルの配
列を延長したときのメモりセルが配置される位置に、位
置に疑似メモリセルを配置した疑似セル領域とを有する
半導体メモリ装置において、前記疑似セル領域の所定の
部分に含まれる複数の疑似メモリセルをそれぞれ、前記
メモリセルの第１及び第２のトランジスタと同一の構
造、寸法及び接続をもつ第５及び第６のトランジスタ
と、ゲートをそれぞれ所定の電位点と接続して常にオフ
状態となっている他は前記メモリセルの第３及び第４の
トランジスタと同一の構造、寸法及び接続をもつ第７及
び第８のトランジスタと、一端を前記第５及び第６のト
ランジスタのドレインの一方と接続する第３の負荷抵抗
とを備えた測定用セルとし、前記各第３の抵抗の他端と
共通接続する測定用のパッドを設けて構成される。
置は、ゲート及びドレインを互いに交差して接続する駆
動用の第１及び第２のトランジスタ、これらの第１及び
第２のトランジスタのドレインと電源供給端との間にそ
れぞれ対応して接続された第１及び第２の負荷抵抗、並
びに前記第１のトランジスタのドレインと対応する第１
のビット線との間及び前記第２のトランジスタのドレイ
ンと対応する第２のビット線との間にそれぞれ接続しゲ
ートをそれぞれ対応するワード線と接続するトランスフ
ァゲート用の第３及び第４のトランジスタをそれぞれ備
えた複数のメモリセルをマトリクス状に配列したメモリ
セルアレイ領域と、前記メモリセルアレイ領域の最外周
の各メモリセルの外側に隣接しかつ前記メモリセルの配
列を延長したときのメモりセルが配置される位置に、位
置に疑似メモリセルを配置した疑似セル領域とを有する
半導体メモリ装置において、前記疑似セル領域の所定の
部分に含まれる複数の疑似メモリセルをそれぞれ、前記
メモリセルの第１及び第２のトランジスタと同一の構
造、寸法及び接続をもつ第５及び第６のトランジスタ
と、ゲートをそれぞれ所定の電位点と接続して常にオフ
状態となっている他は前記メモリセルの第３及び第４の
トランジスタと同一の構造、寸法及び接続をもつ第７及
び第８のトランジスタと、一端を前記第５及び第６のト
ランジスタのドレインの一方と接続する第３の負荷抵抗
とを備えた測定用セルとし、前記各第３の抵抗の他端と
共通接続する測定用のパッドを設けて構成される。
【００１０】また、第３の負荷抵抗が第１及び第２の負
荷抵抗より小さい値となっている。
荷抵抗より小さい値となっている。
【００１１】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１２】図１（Ａ），（Ｂ）はそれぞれ本発明の第
１の実施例の半導体チップの平面図及び測定用セルを主
体とする回路図である。
１の実施例の半導体チップの平面図及び測定用セルを主
体とする回路図である。
【００１３】この実施例が図４（Ａ），（Ｂ）に示され
た従来の半導体メモリ装置と相違する点は、擬似セル領
域３ｃ，３ｄのＹセレクト回路領域５ａ，５ｂに近接し
た部分に含まれる複数の擬似メモリセルをそれぞれ、メ
モリセルアレイ領域内のメモリセルＭＣの第１及び第２
のトランジスタＱ１，Ｑ２と同一の構造，寸法及び接続
をもつ第５及び第６のトランジスタＱ５，Ｑ６と、ゲー
トをそれぞれ接地電位点と接続する他はメモリセルＭＣ
の第３及び第４のトランジスタＱ３，Ｑ４と同一の構
造，寸法及び接続をもつ第７及び第８のトランジスタＱ
７，Ｑ８と、一端を第５及び第６のトランジスタＱ５，
Ｑ６のドレインの一方と接続しメモリセルＭＣの第１及
び第２の負荷抵抗より小さい抵抗値をもつ第３の負荷抵
抗Ｒ３とを備えた測定用セル６１とし、各第３の抵抗Ｒ
３の他端と共通接続する測定用のパッド７を設けた点に
ある。測定用セル領域６ａ，６ｂがこれら測定用セル６
１が形成されている領域である。
た従来の半導体メモリ装置と相違する点は、擬似セル領
域３ｃ，３ｄのＹセレクト回路領域５ａ，５ｂに近接し
た部分に含まれる複数の擬似メモリセルをそれぞれ、メ
モリセルアレイ領域内のメモリセルＭＣの第１及び第２
のトランジスタＱ１，Ｑ２と同一の構造，寸法及び接続
をもつ第５及び第６のトランジスタＱ５，Ｑ６と、ゲー
トをそれぞれ接地電位点と接続する他はメモリセルＭＣ
の第３及び第４のトランジスタＱ３，Ｑ４と同一の構
造，寸法及び接続をもつ第７及び第８のトランジスタＱ
７，Ｑ８と、一端を第５及び第６のトランジスタＱ５，
Ｑ６のドレインの一方と接続しメモリセルＭＣの第１及
び第２の負荷抵抗より小さい抵抗値をもつ第３の負荷抵
抗Ｒ３とを備えた測定用セル６１とし、各第３の抵抗Ｒ
３の他端と共通接続する測定用のパッド７を設けた点に
ある。測定用セル領域６ａ，６ｂがこれら測定用セル６
１が形成されている領域である。
【００１４】測定用のパッド７に例えば電源電圧Ｖｃｃ
の５Ｖを印加すると、トランジスタＱ６がオン状態とな
り、トランジスタＱ５のゲート電位は低レベルとなって
トランジスタＱ５はオフ状態となる。またトランジスタ
Ｑ７，Ｑ８はオフ状態となっている。この状態でパッド
７と接地電位点との間に流れる電流、すなわち測定用セ
ル６１の記憶接点Ｎａの洩れ電流を測定することができ
る。
の５Ｖを印加すると、トランジスタＱ６がオン状態とな
り、トランジスタＱ５のゲート電位は低レベルとなって
トランジスタＱ５はオフ状態となる。またトランジスタ
Ｑ７，Ｑ８はオフ状態となっている。この状態でパッド
７と接地電位点との間に流れる電流、すなわち測定用セ
ル６１の記憶接点Ｎａの洩れ電流を測定することができ
る。
【００１５】負荷抵抗Ｒ３の抵抗値を小さくする理由
は、抵抗値がメモリセルＭＣの負荷抵抗Ｒ１，Ｒ２と同
程度であると、記憶接点Ｎａ（またはＮｂ）に洩れ電流
があったとしても負荷抵抗によりこの洩れ電流の値が制
限され、洩れ電流の検出が困難となるためである。
は、抵抗値がメモリセルＭＣの負荷抵抗Ｒ１，Ｒ２と同
程度であると、記憶接点Ｎａ（またはＮｂ）に洩れ電流
があったとしても負荷抵抗によりこの洩れ電流の値が制
限され、洩れ電流の検出が困難となるためである。
【００１６】このような構造の測定用セル６１を形成す
るには、マスクパタンとしては、通常のメモリセルＭＣ
に対し、一方の負荷抵抗と記憶接点とを接続するコンタ
クト孔をなくすると共に、他方の負荷抵抗の多結晶シリ
コン層への不純物注入をマスクする窒化膜パターンをな
くするだけで可能である。
るには、マスクパタンとしては、通常のメモリセルＭＣ
に対し、一方の負荷抵抗と記憶接点とを接続するコンタ
クト孔をなくすると共に、他方の負荷抵抗の多結晶シリ
コン層への不純物注入をマスクする窒化膜パターンをな
くするだけで可能である。
【００１７】メモリセルＭＣ，測定用セル６１のパター
ンは左右非対称であり、一般に左右の記憶接点Ｎａ，Ｎ
ｂの接合面積，及び周囲長はわずかであるが異なり、洩
れ電流も異なる。このため図２に示すように、左右の記
憶接点Ｎａ，Ｎｂの洩れ電流を交互に同数ずつ測定する
様に形成し、平均的な値を求められる様になっている。
ンは左右非対称であり、一般に左右の記憶接点Ｎａ，Ｎ
ｂの接合面積，及び周囲長はわずかであるが異なり、洩
れ電流も異なる。このため図２に示すように、左右の記
憶接点Ｎａ，Ｎｂの洩れ電流を交互に同数ずつ測定する
様に形成し、平均的な値を求められる様になっている。
【００１８】図３は本発明の第２の実施例の測定用セル
領域の等価回路図である。
領域の等価回路図である。
【００１９】この実施例の測定用セル領域は、測定用の
パッドを第１及び第２のパッド７ａ，７ｂの２つとし、
複数の測定用セル６１のうちの半数の第３の負荷抵抗Ｒ
３の一端をそれぞれ対応する第５のトランジスタＱ５の
ドレイン（記憶接点Ｎａ）と接続し他端を第１のパッド
７ａに共通接続し、残りの半数の第３の負荷抵抗Ｒ３の
一端をそれぞれ対応する第６のトランジスタＱ６のドレ
イン（記憶接点Ｎｂ）と接続し他端を第２のパッド７ｂ
に共通接続する構成としたものである。
パッドを第１及び第２のパッド７ａ，７ｂの２つとし、
複数の測定用セル６１のうちの半数の第３の負荷抵抗Ｒ
３の一端をそれぞれ対応する第５のトランジスタＱ５の
ドレイン（記憶接点Ｎａ）と接続し他端を第１のパッド
７ａに共通接続し、残りの半数の第３の負荷抵抗Ｒ３の
一端をそれぞれ対応する第６のトランジスタＱ６のドレ
イン（記憶接点Ｎｂ）と接続し他端を第２のパッド７ｂ
に共通接続する構成としたものである。
【００２０】このような構成とすることにより、メモリ
セルＭＣ，測定用セル６１のパターンの非対称により生
じる洩れ電流の値の差を測定することができ、その結果
から洩れ電流のアンバランスを減少させるようにメモリ
セルＭＣのパターンを最適化することができる。
セルＭＣ，測定用セル６１のパターンの非対称により生
じる洩れ電流の値の差を測定することができ、その結果
から洩れ電流のアンバランスを減少させるようにメモリ
セルＭＣのパターンを最適化することができる。
【００２１】
【発明の効果】以上説明したように本発明は、擬似セル
領域の所定の部分に含まれる各擬似メモリセルを、駆動
用のトランジスタの一方のドレインにのみに、メモリセ
ルアレイ領域のメモリセルの負荷抵抗より抵抗値が小さ
い負荷抵抗の一端を接続し、トランスファゲート用のト
ランジスタのゲートを所定の電位点に接続してこれらト
ランジスタをオフ状態として測定用セルとし、各負荷抵
抗の他端と共通接続するパッドを設けた構成とすること
により、擬似セル領域の一部を、メモリセルの記憶接点
の洩れ電流を測定する測定用セル領域として使用するこ
とができるので、従来、専用に設けられたモニタ領域が
不要となり、チップ面積を小さくすることができる効果
がある。
領域の所定の部分に含まれる各擬似メモリセルを、駆動
用のトランジスタの一方のドレインにのみに、メモリセ
ルアレイ領域のメモリセルの負荷抵抗より抵抗値が小さ
い負荷抵抗の一端を接続し、トランスファゲート用のト
ランジスタのゲートを所定の電位点に接続してこれらト
ランジスタをオフ状態として測定用セルとし、各負荷抵
抗の他端と共通接続するパッドを設けた構成とすること
により、擬似セル領域の一部を、メモリセルの記憶接点
の洩れ電流を測定する測定用セル領域として使用するこ
とができるので、従来、専用に設けられたモニタ領域が
不要となり、チップ面積を小さくすることができる効果
がある。
【図１】本発明の一実施例の半導体チップの平面図及び
この実施例の測定用セルを主体とした回路図である。
この実施例の測定用セルを主体とした回路図である。
【図２】図１に示された実施例の測定用セル領域の等価
回路図である。
回路図である。
【図３】本発明の第２の実施例の測定用セル領域の等価
回路図である。
回路図である。
【図４】従来の半導体メモリ装置の一例の半導体チップ
の平面図及びこの半導体メモリ装置のメモリセルを主体
とした回路図である。
の平面図及びこの半導体メモリ装置のメモリセルを主体
とした回路図である。
１，１ａ 半導体チップ ２ａ，２ｂ メモリセルアレイ領域 ３ａ〜３ｄ 擬似セル領域 ４ Ｘセレクト回路領域 ５ａ，５ｂ Ｙセレクト回路領域 ６ａ，６ｂ 測定用セル領域 ７，７ａ，７ｂ パッド ６１ 測定用セル Ｂ１ｊ，Ｂ２ｊ ビット線 Ｑ１〜Ｑ８ トランジスタ Ｒ１〜Ｒ３ 負荷抵抗 ＷＬ ワード線
Claims (3)
- 【請求項１】 ゲート及びドレインを互いに交差して接
続する駆動用の第１及び第２のトランジスタ、これらの
第１及び第２のトランジスタのドレインと電源供給端と
の間にそれぞれ対応して接続された第１及び第２の負荷
抵抗、並びに前記第１のトランジスタのドレインと対応
する第１のビット線との間及び前記第２のトランジスタ
のドレインと対応する第２のビット線との間にそれぞれ
接続しゲートをそれぞれ対応するワード線と接続するト
ランスファゲート用の第３及び第４のトランジスタをそ
れぞれ備えた複数のメモリセルをマトリクス状に配列し
たメモリセルアレイ領域と、前記メモリセルアレイ領域
の最外周の各メモリセルの外側に隣接しかつ前記メモリ
セルの配列を延長したときのメモりセルが配置される位
置に疑似メモリセルを配置した疑似セル領域とを有する
半導体メモリ装置において、前記疑似セル領域の所定の
部分に含まれる複数の疑似メモリセルをそれぞれ、前記
メモリセルの第１及び第２のトランジスタと同一の構
造、寸法及び接続をもつ第５及び第６のトランジスタ
と、ゲートをそれぞれ所定の電位点と接続して常にオフ
状態となっている他は前記メモリセルの第３及び第４の
トランジスタと同一の構造、寸法及び接続をもつ第７及
び第８のトランジスタと、一端を前記第５及び第６のト
ランジスタのドレインの一方と接続する第３の負荷抵抗
とを備えた測定用セルとし、前記各第３の抵抗の他端と
共通接続する測定用のパッドを設けたことを特徴とする
半導体メモリ装置。 - 【請求項２】 第３の負荷抵抗が第１及び第２の負荷抵
抗より小さい値である請求項１記載の半導体メモリ装
置。 - 【請求項３】 測定用のパッドを第１及び第２のパッド
の２つとし、複数の測定用セルのうちの半数の第３の負
荷抵抗の一端をそれぞれ対応する第５のトランジスタの
ドレインと接続し他端を前記第１のパッドに共通接続
し、残りの半数の第３の負荷抵抗の一端をそれぞれ対応
する第６のトランジスタのドレインと接続し他端を前記
第２のパッドに共通接続する構成した請求項１記載の半
導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3064226A JP3052407B2 (ja) | 1991-03-28 | 1991-03-28 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3064226A JP3052407B2 (ja) | 1991-03-28 | 1991-03-28 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04298899A JPH04298899A (ja) | 1992-10-22 |
| JP3052407B2 true JP3052407B2 (ja) | 2000-06-12 |
Family
ID=13251984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3064226A Expired - Lifetime JP3052407B2 (ja) | 1991-03-28 | 1991-03-28 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3052407B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5096778B2 (ja) * | 2007-04-12 | 2012-12-12 | パナソニック株式会社 | 半導体集積回路 |
| JP5319641B2 (ja) * | 2010-10-14 | 2013-10-16 | 株式会社東芝 | 診断回路および半導体集積回路 |
-
1991
- 1991-03-28 JP JP3064226A patent/JP3052407B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04298899A (ja) | 1992-10-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000307 |