JP5157259B2 - 固体撮像素子及び撮像装置 - Google Patents

Description

本発明は、光電変換領域で光電変換された信号電荷を電気信号に変換し、転送トランジスタによって転送する固体撮像素子及び撮像装置に関する。

従来の固体撮像素子に用いられる転送トランジスタの概略断面図を図８に示す。
図８に示すように、転送トランジスタは、第１導電型、例えばｐ型の半導体基体１００上に、絶縁膜１０１を介してゲート電極１０２が形成される。このゲート電極１０２には、側壁１０３が形成される。

光電変換領域１０８において、半導体基体１００中に埋め込み型フォトダイオードとして、例えばｎ型の第２導電型半導体領域１０４が形成される。そして、この第２導電型半導体領域１０４上に、例えばｐ型の第１導電型半導体領域１０５による表面シールド領域が形成される。光電変換領域１０８の第１導電型半導体領域１０５は、半導体基体１００の界面の影響による、暗電流の発生を防止するために設けられる。
電荷の読み出し領域となる読み出し領域１０９において半導体基体１００には、第２導電型半導体領域１０４に比べて不純物濃度が高い第２導電型半導体領域１０７が形成される。また、側壁の下方に第２導電型半導体領域１０４に比べて不純物濃度が低い第２導電型半導体領域１０６が形成されてＬＤＤ構造とされる。

このような転送トランジスタでは、光電変換領域１０８の第２導電型半導体領域１０４に光電変換された電子が蓄積される。そして、ゲート電極１０２に高い電圧が加わると、第２導電型半導体領域１０４に蓄積された電子が、光電変換領域１０８から読み出し領域１０９に転送される。

上記の構造の転送トランジスタでは、光電変換された電荷が光電変換領域１０８の第２導電型半導体領域１０４の比較的深い部分、すなわち深部に蓄積される。このため、電荷を完全に転送するためには、ゲート電極１０２に高い電圧を加える必要がある。
しかし、画素の微細化が進んだ場合、ゲート電極に高い電圧を加えることが難しくなる。

また、上記の構造の転送トランジスタでは、光電変換領域１０８から読み出し領域１０９への電子の転送の障壁となるため、側壁１０３の下部には、製造工程での熱拡散などによる場合を除いて、第１導電型半導体領域１０５が形成されない。
このため、側壁１０３下部の第２導電型半導体領域１０４に、半導体基体１００の界面が存在する。そして、この半導体基体１００の界面によって第２導電型半導体領域１０４に暗電流が発生し、白点等による欠陥画素の原因となる。
また、側壁１０３の下部に第１導電型半導体領域１０５を形成した場合は、転送の障壁となり、ゲート電極にさらに大きな電圧を加えなければならない。

上記の構造に対して、半導体基体上にエピタキシャル成長法を用いて、表面シールド領域、及び、エレベーテッド・ソース・ドレイン（ＥＳＤ）領域を構成することにより、転送電圧を低下させる技術が提案されている（例えば、特許文献１参照）。

特開２００６−４９９２１号公報

しかしながら、上記特許文献１に記載された構造では、ＰＤ側のゲート電極の側壁下部において、ｎ型半導体領域の界面にｐ型半導体領域による表面シールド領域が形成されない。
このため、転送電圧を低下することはできるが、ｎ型半導体領域の界面からの暗電流の発生を防ぐことができず、白点等による欠陥画素が発生してしまう。

上述した問題の解決のため、本発明においては、転送電圧を低減することができ、さらに、半導体領域の界面からの暗電流の発生を抑制できる固体撮像素子、固体撮像素子の製造方法及び撮像装置を提供するものである。

本発明の固体撮像素子は、第１導電型の半導体基体と、半導体基体の表面側に形成された光電変換領域と、光電変換領域に蓄積された電荷が転送される読み出し領域と、光電変換領域から読み出し領域に、第２導電型の多数電荷を転送する第２導電型のＭＯＳ型転送トランジスタと、を有する画素を備える。そして、画素は、光電変換領域及び読み出し領域が、第２導電型の部位を有する。また、転送トランジスタのゲート電極の側方、且つ、光電変換領域の上方に、第１の半導体エピタキシャル成長層を有し、ゲート電極の側方、且つ、第１の半導体エピタキシャル成長層の上方に、ゲート電極側壁を有し、ゲート電極側壁の側方、且つ、光電変換領域の上方に、第２の半導体エピタキシャル成長層を有する。第１の半導体エピタキシャル成長層は、転送トランジスタが転送する第２導電型多数電荷と反導電型となる第１導電型の不純物を有し、第２の半導体エピタキシャル成長層は、第１導電型の不純物を第１の半導体エピタキシャル成長層よりも高い濃度で有する。さらに、
光電変換領域の少なくとも一部の領域において、半導体基体表面近傍に、第１の半導体エピタキシャル成長層からの拡散によって混入した第１導電型の不純物を有する

また、本発明の撮像装置は、上記固体撮像素子と、撮像対象からの光を固体撮像素子に導く撮像光学部と、固体撮像素子によって撮像した画像を信号処理する信号処理部と、を具備する。

また、上記固体撮像素子は、半導体基体の第１導電型領域において、半導体基体上に絶縁膜を介してゲート電極を形成する工程と、ゲート電極の一端の半導体基体の表面に第２導電型領域を形成する工程と、第２導電型領域の上に選択エピタキシャル成長により半導体層を形成し、第１導電型領域を形成する工程と、エピタキシャル成長により形成した第１導電型領域の上に、ゲート電極の側壁を形成する工程とを有することを特徴とする。

本発明の固体撮像素子及び撮像装置は、光電変換領域における第１導電型領域を、半導体基体の表面側上方に、ゲート電極における側壁の下部まで延在させて構成される。このため、光電変換領域の全面を第１導電型領域で覆うことができ、光電変換領域に半導体基体の界面が存在することによる、暗電流の発生を防ぐことができる。
また、半導体基体の表面に光電変換領域を形成し、半導体基体上に第１導電型領域が形成される。そして、この構造により、電荷が蓄積される光電変換領域が、半導体基体の浅い位置に形成される。このため、光電変換領域に蓄積された電荷を読み出し領域に転送する際に、必要とされるゲート電極に加える電圧を低減することができる。

また、上記固体撮像装置においては、光電変換領域上に選択エピタキシャル成長によって形成した半導体層に、第１導電型領域を形成する。このため、光電変換領域に半導体基体の界面が存在することによる、暗電流の発生を防ぐことができる。
また、半導体基体の表面に光電変換領域を形成することにより、光電変換により蓄積される電荷を半導体基体の表面付近に蓄積することができる。このため、読み出し領域への電荷の転送を容易に行うことができる。

本発明によれば、転送電圧を低減することができると共に、半導体基体の界面から発生する暗電流を抑制することができる。

本発明の実施の形態について図面を用いて説明する。
図１は、本発明の一実施形態に係る固体撮像素子を示す概略構成図である。
図１に示す固体撮像素子は、画素部１、垂直駆動回路２、カラム部３、水平駆動回路４、制御回路５、水平バス６、出力回路７によって構成される。

画素部１は、画素が行列状に多数配列される。また、画素部１には、画素の行単位で画素駆動配線が配列され、列単位で垂直信号線が配列された構成となる。
画素は、図示しない行方向に延びた画素駆動配線によって駆動される。また、画素の信号は、アナログ信号であり、図示しない列方向に延びた垂直信号線に出力される。

垂直駆動回路２は、画素駆動配線を選択し、画素を駆動するためのパルスを選択された画素駆動配線に供給する。そして、各画素駆動配線を駆動することにより、これに付随する１行の画素が同時に駆動される。

制御回路５は、入力クロックと、動作モード等を指令するデータを受け取り、また、固体撮像素子の内部データなどを出力する。また、制御回路５は、垂直駆動回路２、水平駆動回路４、カラム部３、及び、出力回路７を、駆動させるために必要なクロックやパルスを供給する。

カラム部３は、画素の列に対応して並ぶカラム回路によって形成される。このカラム部３は、画素部１の垂直信号線から、画素部１における各列の画素信号を読み出す。そして、読み出された画素信号に対し、ＣＤＳ（Correlated double sampling：固定パターンノイズ除去処理）、信号増幅処理、ＡＤ変換処理などを行う。

水平駆動回路４は、カラム部３に保持されている信号を順番に選択し、この信号を水平バス６に導く。出力回路７は、水平バス６からの信号を処理して出力する。出力回路７による処理としては、例えば、バッファリングのみを行う場合や、この前に黒レベル調整、列ばらつき補正、各種のデジタル信号処理等の処理を行う場合もある。

次に、図１で示した本実施の形態の固体撮像素子において、各画素に形成される転送トランジスタの断面図を図２に示す。
図２では、本発明の一実施の形態に係る固体撮像素子に形成される画素領域及び周辺回路領域から、例として画素領域に形成される１つの転送トランジスタを用いて説明する。なお、固体撮像素子には、画素領域及び周辺回路領域において、転送トランジスタ以外に複数のトランジスタが形成され、それぞれ必要に応じて２個又は３個以上のトランジスタが形成される。

図２に示すように、この転送トランジスタには、第１導電型、例えばｐ型の半導体基体１０上に、絶縁膜１１を介して、ゲート電極１２が形成される。そして、ゲート電極１２の側面には、絶縁膜１１を介して、窒化シリコン等からなる側壁１３が形成される。また、半導体基体１０上には、層間絶縁膜１４が形成される。
なお、半導体基体１０において、部分的に第１導電型半導体領域が形成される場合には、この第１導電型半導体領域上に、これらの転送トランジスタ等を形成してもよい。

ゲート電極１２は、ポリシリコンや導電体によるメタルゲートにより形成することができる。メタルゲートを形成する導電体材料としては、ニッケルとシリコンの化合物であるＮｉシリサイドや、フルメタルゲートとしてタンタル系金属や、チタニウム系金属等を、ＮＭＯＳや、ＰＭＯＳ等の目的に応じて使用することができる。

ゲート電極１２をメタルゲート電極とすることにより、ゲート抵抗を下げることができる。
従来は、トランジスタの上層に金属配線を通し、そこからゲート電極とのコンタクト部を形成して接続しなければならなかった。しかし、ゲート抵抗を下げることにより、上層配線によるコンタクト部の形成を行わずに、ゲート電極で直接配線することができる。そして、上層配線をなくして画素のメタル配線同士の間隔を広く配置することにより、画素の開口を広くして感度を上昇させることができる。また、上層の配線層の数を減らすことにより、開口部から信号蓄積領域までの距離を短くすることができ、斜め入射する光のシェーディングや、混色を抑制することができる。

また、絶縁膜１１は、例えば、ＡＬＤ（Atomic Layer Deposition）により、高誘電率（Hi-k）膜を使用する。高誘電率膜としては、例えば、ハフニウム酸化膜（ＨｆＯ２）を使用することができる。図２において絶縁膜１１は、半導体基体１０とゲート電極１２との間、及び、側壁１３とゲート電極１２との間に介在し、さらに、層間絶縁層１４の上部を覆って形成される。

図２に示した転送トランジスタでは、上記ゲート電極１２の両側に、光電変換領域２０と、読み出し領域３０とが形成される。

光電変換領域２０は、半導体基体１０の表面に形成された、例えばｎ型の第２導電型半導体領域による信号蓄積領域２１と、半導体基体１０上に形成された、例えばｐ型の第１導電型半導体領域による表面シールド層２５とによって構成される。

第２導電型半導体領域の信号蓄積領域２１は、半導体基体１０の表面から基体内部にかけて形成される。また、信号蓄積領域２１は、不純物濃度を異ならせた複数層によって形成される。
信号蓄積領域２１には、最表面側に不純物として、例えば、ヒ素を用いた第２導電型半導体領域２２が形成される。そして、第２導電型半導体領域２２の下部に、不純物として、例えば、同じくヒ素を用いて第２導電型半導体領域２２に比べて低い濃度で形成された、第２導電型半導体領域２３が形成される。さらに、第２導電型半導体領域２３の下部に、不純物として、例えば、リンを用いて形成した第２導電型半導体領域２４が形成される。

このように、信号蓄積領域２１を半導体基体１０の表面１０Ｓから形成することにより、また、信号蓄積領域２１において半導体基体１０の表面１０Ｓ側の不純物濃度を高くし、半導体基体１０の深部の不純物濃度を低くして形成することにより、半導体基体１０の表面付近に電子を蓄積することができる。
このため、信号蓄積領域２１から電子を転送する際に必要となる、ゲート電極に加える電圧を低減することができる。
さらに、上述の構成では、第２導電型半導体領域２２の不純物であるヒ素が拡散し、ゲート電極１２の下部まで侵入する。このため、電荷の転送をさらに容易に行うことができる。

なお、上述の光電変換領域２０は、第２導電型、例えばｎ型の信号蓄積領域２１と、第１導電型、例えばｐ型の表面シールド層２５とを、第１導電型、例えばｐ型の半導体基体１０に形成したが、ｎ型とｐ型とを逆導電型としてもよい。
また、信号蓄積領域２１の構成は、上述の構成に限られず、例えば、ヒ素のみ若しくはリンのみを用いて形成することもできる。さらに、信号蓄積領域２１では、不純物濃度を異ならせて複数の層を形成したが、この層の数は特に限定されず、１層又は２層以上の任意の層数で形成することができる。

また、上述の構成では、信号蓄積領域２１を半導体基体の表面側に熱工程での拡散が小さいヒ素を使用し、半導体基体の深部では熱工程での拡散が大きいリンを用いている。このように、半導体基体の表面側にヒ素のように質量が大きく、拡散が少ない不純物を用いることにより、熱工程の際に信号蓄積領域２１が読み出し領域３０側へ、必要以上に拡散することを防止できる。

信号蓄積領域２１の上部には、例えば不純物としてボロンを使用し、半導体基体１０に比べて不純物濃度を高く形成した第１導電型半導体領域２６と、例えば不純物として同じくボロンを使用し、第１導電型半導体領域２６に比べて高い不純物濃度で形成された第１導電型半導体領域２７とによる表面シールド層２５が形成される。

この表面シールド層２５は、例えば半導体基体上に選択エピタキシャル成長させた領域に、ボロンを注入することによって形成される。このため、表面シールド層２５の下面は、ボロンの拡散によって、半導体基体１０とエピタキシャル成長層との界面よりも、わずかに半導体基体１０側に位置している。従って、半導体基体１０の表面１０Ｓに存在する欠陥は、信号蓄積領域２１ではなく、表面シールド層２５内に存在する。
そして、表面シールド層２５のうち、第１導電型半導体領域２６は、上述のゲート電極１２の側壁１３の下部まで延在して形成される。このため、半導体基体１０の表面１０Ｓに形成された信号蓄積領域２１の表面を、第１導電型半導体領域２６で覆う構成となる。
従って、信号蓄積領域２１において、半導体基体１０の表面１０Ｓに存在する欠陥により発生する暗電流を防ぐことができ、白点等による欠陥画素の発生を抑制することができる。

読み出し領域３０において半導体基体１０上には、光電変換領域に蓄積された電荷を読み出すための、第２導電型半導体領域によるドレイン領域３１が形成される。
ドレイン領域３１は、例えばヒ素を不純物として使用し、第２導電型半導体領域２２に比べて不純物濃度が高い第２導電型半導体領域３２と、例えばリンを不純物として使用し、第２導電型半導体領域３２に比べて不純物濃度が高い第２導電型半導体領域３３とから構成される。

このドレイン領域３１は、例えば半導体基体１０上に選択エピタキシャル成長させた領域に、ヒ素又はリンを注入することによって形成された、エレベーテッド・ソース・ドレイン（ＥＳＤ）構造とする。

一般に、半導体基体１０中にソース・ドレイン等の不純物領域を形成すると、熱拡散により不純物がゲート電極の下部まで侵入してしまう。このため、ゲート電極長を大きくする必要があった。
しかし、上述のＥＳＤ構造を採る場合は、半導体基体１０上にドレイン領域３１が形成されており、熱によるわずかな不純物の拡散を除いて、半導体基体１０内に第２導電型半導体領域が形成されない。このため、熱拡散によるゲート電極下部への第２導電型半導体領域の侵入を防ぐことができ、ショートチャネル効果を低減することができるので、ゲート電極長を短く設定することができる。
ゲート電極長を短くすることにより、信号蓄積領域の面積を大きくすることができ、また、画素サイズの微細化が可能である。

次に、本発明の実施の形態に係わる固体撮像素子の製造方法の一例について説明する。

まず、半導体基体１０上にシリコン酸化膜（ＳｉＯ２）４０、ポリシリコン（poly−Ｓｉ）層４１、窒化シリコン（ＳｉＮ）層４２をこの順に積層する。この後、シリコン酸化膜４０、ポリシリコン層４１、窒化シリコン層４２による積層体をパターニングして、図３（ａ）に示すダミー電極４３を形成する。

次に、ダミー電極４３及び半導体基体１０上に、減圧ＣＶＤ法により窒化シリコン（ＳｉＮ）膜４４を形成する。そして、光電変換領域２０側の半導体基体１０の浅い領域に、例えば、ヒ素を２回注入し、さらに、半導体基体１０の深い領域に、例えば、リンを１回注入する。これにより、図３（ｂ）に示すように、表面側からヒ素を用いた第２導電型半導体領域２２と、第２導電型半導体領域２２に比べて低濃度のヒ素を用いた第２導電型半導体領域２３と、第２導電型半導体領域２２に比べて低濃度のリンを用いた第２導電型半導体領域２４とによる、３層構造の信号蓄積領域２１を形成する。

このように、信号蓄積領域２１を半導体基体１０の表面１０Ｓから形成することにより、また、信号蓄積領域２１において、半導体基体１０の表面１０Ｓ側の不純物濃度を高くし、半導体基体１０の深部の不純物濃度を低くして形成することにより、半導体基体１０の表面付近に電子を蓄積することができる。
また、第２導電型半導体領域２２、第２導電型半導体領域２３、第２導電型半導体領域２４は、横方向に拡散することにより、図３（ｂ）に示す位置よりもダミー電極４３側に侵入する。このため、信号蓄積領域２１からの電子の転送を容易に行うことができ、転送の際に必要となるゲート電極に加える電圧を低減することができる。
また、半導体基体１０の表面側に形成する第２導電型半導体領域２２に、質量が比較的大きく、熱工程での拡散が小さいヒ素を使用することにより、信号蓄積領域２１が、必要以上に拡散することを防止する。

次に、上記の窒化シリコン膜４４に、例えば、ＲＩＥ（Reactive Ion Etching）等の異方性エッチングを行う。これにより、図３（ｃ）に示すように、半導体基体１０及び信号蓄積領域２１上の窒化シリコン膜を除去し、ダミー電極４３の側壁に薄い窒化シリコン膜４５を形成する。

次に、図４（ｄ）に示すように、半導体基体１０表面を希フッ酸で洗浄した後、光電変換領域２０及び読み出し領域３０に、選択エピタキシャル成長法を用いてシリコン等の半導体層を形成する。
このとき、光電変換領域２０側の半導体層は、上述の信号蓄積領域２１の表面１０Ｓを、全面に渡って覆うように選択成長を行う。
そして、光電変換領域２０側に形成した半導体層に、例えば、半導体基体１０に比べて高い濃度でボロンを注入し、第１導電型半導体領域２６を形成する。また、読み出し領域３０側に形成した半導体層に、例えば、第２導電型半導体領域２２に比べて高い濃度でヒ素を注入し、第２導電型半導体領域３２を形成する。

このように、ゲート電極の側壁を形成する前に、半導体基体１０上に選択エピタキシャル成長を行い、第１導電型半導体領域２６、及び、第２導電型半導体領域３２を形成する。
ゲート電極の側壁が形成されていないため、選択エピタキシャル成長によって形成される半導体層は、ダミー電極４３と窒化シリコン膜４５の両端から形成することができる。そして、ダミー電極４３の一方の端部から半導体基体１０の表面に形成した、信号蓄積領域２１の直上に、第１導電型半導体領域２６を形成することができる。
このとき、第１導電型半導体領域２６は、拡散のため、図に示した半導体基体１０とエピタキシャル成長層との界面よりも、よりわずかに半導体基体１０側に侵入する。このため、半導体基体１０の界面に存在する欠陥が、信号蓄積領域２１ではなく、第１導電型半導体領域２６内に存在することになる。
従って、第１導電型半導体領域２６により、信号蓄積領域２１界面の欠陥から発生する暗電流を防ぎ、白点等による欠陥画素の発生を抑制することができる。

次に、窒化シリコン膜４５をウェットエッチングにより除去する。そして、全面にＳｉＯ２膜を成膜した後、ＲＩＥ等による異方性エッチングを行う。これにより、図４（ｅ）に示すように、ダミー電極４３の側面に酸化シリコン（ＳｉＯ２）膜による側壁４６を形成する。

次に、全面にＳｉＮ膜を成膜した後、ＲＩＥ等による異方性エッチングを行う。これにより、図４（ｆ）に示すように、ＳｉＯ２膜による側壁４６の側面にＳｉＮ膜による側壁１３を形成する。このＳｉＮ膜による側壁１３は、上述のＳｉＯ２膜による側壁４６よりも厚く形成する。そして、ＳｉＮ膜による側壁１３は、光電変換領域２０及び読み出し領域３０において、上述の第１導電型半導体領域２６、及び、第２導電型半導体領域３２上に形成する。このため、ゲート電極の側壁の下部に、第１導電型半導体領域２６及び第２導電型半導体領域３２が形成される。

次に、光電変換領域２０及び読み出し領域３０に、再び選択エピタキシャル成長法を用いてシリコン等よりなる半導体層を形成する。
そして、光電変換領域２０側に形成した半導体層に、例えば、第１導電型半導体領域２６に比べて高い濃度でボロン等を注入し、第１導電型半導体領域２７を形成する。また、読み出し領域３０側に形成した半導体層に、例えば、第２導電型半導体領域３２に比べて高い濃度でリン等を注入し、第２導電型半導体領域３３を形成する。

これにより、図５（ｇ）に示すように、光電変換領域２０において、不純物濃度の異なる第１導電型半導体領域２６及び２７からなる表面シールド層２５を形成する。
また、読み出し領域３０側に、不純物濃度の異なる第２導電型半導体領域３２及び３３とからなり、信号蓄積領域２１において蓄積された電荷を読み出すための読み出し領域であるドレイン領域３１を形成する。

次に、図５（ｈ）に示すように、層間絶縁層１４として、例えば全面にＳｉＯ２等によるＨＤＰ（High Density Plasma）酸化膜を成膜した後、ＣＭＰ（Chemical Mechanical Polishing）等により、ダミー電極４３の高さにあわせてＨＤＰ酸化膜、すなわち層間絶縁層１４を平坦化する。

次に、図５（ｉ）に示すように、ダミー電極４３を形成したシリコン酸化膜４０、ポリシリコン層４１、窒化シリコン層４２を連続するエッチングによって除去する。これにより、ダミー電極４３を除去する。

次に、図６（ｊ）に示すように、例えばハフニウム酸化膜（ＨｆＯ２）を用いて、ＡＬＤ（Atomic Layer Deposition）等により高誘電率（Hi-k）膜からなる絶縁膜１１を、全面に形成する。そして、ダミー電極４３をエッチングした電極部に、導電体４７を埋め込む。

次に、ＣＭＰを用いて導電体４７をエッチバックし、絶縁膜１１の高さにあわせて導電体４７を平坦化して、ゲート電極１２を形成する。これにより、図６（ｋ）に示す転送トランジスタを製造することができる。

なお、図４（ｄ）で示した、第１導電型半導体領域２６及び２７、第２導電型半導体領域３２及び３３の形成方法は、上述の方法の他に、例えば、半導体基体上に第１導電型半導体領域２６（又は２７）と、第２導電型半導体領域３２（又は３３）とを、片方ずつ選択エピタキシャル成長させ、この選択エピタキシャル成長を予め第１導電型、又は、第２導電型の不純物を添加して成長させることにより形成することもできる。
この場合には、第１導電型半導体領域２６（又は２７）及び第２導電型半導体領域３２（又は３３）へのイオン注入を行う必要がない。そして、この第１導電型半導体領域２６及び２７、第２導電型半導体領域３２及び３３を形成する選択エピタキシャル成長は、図示していない固体撮像素子の他のＰＭＯＳトランジスタ、ＮＭＯＳトランジスタの選択エピタキシャル成長と共通の工程で行うことができる。

また、上述の転送トランジスタにおいて、メタルゲートによって形成したゲート電極１２を、ポリシリコンによって形成することもできる。この場合には、図５（ｈ）で示した工程までを行い、ポリシリコンによるダミーゲート電極をゲート電極１２として使用し、転送トランジスタを製造することができる。

また、上述の図４（ｄ）及び図５（ｇ）で示した不純物のイオン注入は、図示していない固体撮像素子の他のＰＭＯＳトランジスタ、ＮＭＯＳトランジスタのイオン注入と共通の工程で行うことができる。例えば、光電変換領域の表面シールド層である第１導電型半導体領域を形成するイオン注入は、ＰＭＯＳトランジスタの第１導電型半導体領域を形成するイオン注入と共通して行うことができる。また、読み出し領域の第２導電型ドレイン領域を形成するイオン注入は、ＮＭＯＳトランジスタの第２導電型半導体領域を形成するイオン注入と共通の工程で行うことができる。

また、図３（ｂ）で示した、信号蓄積領域２１を形成するためのイオン注入工程は、図４（ｄ）で示した選択エピタキシャル成長の後に行うこともできる。例えば、選択エピタキシャル成長により半導体層を形成した後、第２導電型半導体領域３２を形成するためのイオン注入と共通して行うことができる。

なお、上述の工程に加えて、熱処理工程や、表面処理工程等を適宜加えてもよい。
以上、説明した方法により、本実施の形態の固体撮像素子を製造することができる。

次に、上述の転送トランジスタを用いて形成した固体撮像素子を適用した撮像装置について、図７に示したブロック図を参照して説明する。

図７に示す撮像装置５０は、携帯電話、デジタルスチルカメラ、ビデオカメラ、その他の撮像機能を有する電子機器として構成される。撮像装置５０は、撮像光学部５１、固体撮像素子５２、信号処理部５３、またこの信号処理部５３と伝送ライン５９によって接続されるフレーム記憶部５４、表示部５５、記憶部５６、入力部５７、及び、電源部５８によって構成される。

撮像光学部５１は、各種レンズ、シャッター、絞り機構等からなり、被写体画像を固体撮像素子５２に導く。固体撮像素子５２は、上述の実施の形態の固体撮像素子であり、撮像光学部５1を通して結像された被写体光を光電変換することにより、信号として出力する。信号処理部５３は、デジタル信号を処理するＤＳＰ（Digital Signal Processors）等で構成され、固体撮像素子５２から出力された画像信号にフォーマット等の処理を施し、表示用や記録用のデータに変換する。

フレーム記憶部５４は、ＲＡＭ（Random Access Memory）等によって構成され、信号処理部５３によって処理された画像データを一時的に記録する。表示部５５は、液晶表示器等によって構成され、上記信号処理部５３で処理した画像データを表示する。記録部５６は、フラッシュメモリ、ＥＰＲＯＭ（Erasable Programmable ROM)、ＨＤ（ハードディスク）等により構成され、画像データを記録する。入力部５７は、固体撮像装置の動作を制御する制御信号を外部から入力するシャッタボタン、各種機能キー、カーソルキー等により構成される。電源部は、撮像装置５０の上記各部に動作電源を供給する。

撮像装置５０を上述の実施の形態の固体撮像素子を用いて構成することにより暗電流の発生を防ぐことができるため、白点等を抑制することができ、欠陥画素の少ない撮像装置を構成することができる。

なお、撮像装置５０は上述の構成に限られず、その他の様々な構成によって形成することができる。

本発明は、上述の構成に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。

本発明の一実施の形態による固体撮像素子の概略構成図である。 本発明の一実施の形態による固体撮像素子の要部の断面図である。 （ａ）〜（ｃ）は本発明の一実施の形態による固体撮像素子の製造工程図である。 （ｄ）〜（ｆ）は本発明の一実施の形態による固体撮像素子の製造工程図である。 （ｇ）〜（ｉ）は本発明の一実施の形態による固体撮像素子の製造工程図である。 （ｊ），（ｋ）は本発明の一実施の形態による固体撮像素子の製造工程図である。 本発明の一実施の形態による撮像装置のブロック図である。 従来の固体撮像素子の転送トランジスタの概略を示す断面図である。

符号の説明

１ 画素部、２ 垂直駆動回路、３ カラム部、４ 水平駆動回路、５ 制御回路、６ 水平バス、７ 出力回路、１０，１００ 半導体基体、１０Ｓ 表面、１１ 絶縁膜、１２ ゲート電極、１３，４６ 側壁、１４ 層間絶縁層、２０，１０８ 光電変換領域、２１ 信号蓄積領域、２２，２３，２４，３２，３３，１０４，１０６，１０７ 第２導電型半導体領域、２５ 表面シールド層、２６，２７，１０５ 第１導電型半導体領域、３０，１０９ 読み出し領域、３１ ドレイン領域、４０ シリコン酸化膜、４１ ポリシリコン層、４２ 窒化シリコン層、４３ ダミー電極、４４，４５ 窒化シリコン膜、４７ 導電体、５０ 撮像装置、５１ 撮像光学部、５２ 固体撮像素子、５３ 信号処理部、５４ フレーム記憶部、５５ 表示部、５６ 記録部、５７ 入力部、５８ 電源部、５９ 伝送ライン、１０１ 絶縁膜、１０２ ゲート電極、１０３ 側壁

Claims (4)

1. 第１導電型の半導体基体と、
   前記半導体基体の表面側に形成された光電変換領域と、
   前記光電変換領域に蓄積された電荷が転送される読み出し領域と、
   前記光電変換領域から前記読み出し領域に、第２導電型の多数電荷を転送する第２導電型のＭＯＳ型転送トランジスタと、を有する画素を備え、
   前記画素は、
   前記光電変換領域及び前記読み出し領域が、第２導電型の部位を有し、
   前記転送トランジスタのゲート電極の側方、且つ、前記光電変換領域の上方に、第１の半導体エピタキシャル成長層を有し、
   前記ゲート電極の側方、且つ、前記第１の半導体エピタキシャル成長層の上方に、ゲート電極側壁を有し、
   前記ゲート電極側壁の側方、且つ、前記光電変換領域の上方に、第２の半導体エピタキシャル成長層を有し、
   前記第１の半導体エピタキシャル成長層は、前記転送トランジスタが転送する第２導電型多数電荷と反導電型となる第１導電型の不純物を有し、
   前記第２の半導体エピタキシャル成長層は、前記第１導電型の不純物を第１の半導体エピタキシャル成長層よりも高い濃度で有し、
   前記光電変換領域の少なくとも一部の領域において、前記半導体基体表面近傍に、前記第１の半導体エピタキシャル成長層からの拡散によって混入した前記第１導電型の不純物を有する
   固体撮像素子。
2. 前記ゲート電極側壁の側方、且つ、前記第１の半導体エピタキシャル成長層の上方に、前記第２の半導体エピタキシャル成長層を有する請求項１に記載の固体撮像素子。
3. 前記読み出し領域が、前記転送トランジスタのゲート電極の側方、且つ、前記半導体基体の上方に形成された第３の半導体エピタキシャル成長層を有する請求項１に記載の固体撮像素子。
4. 固体撮像素子と、
   撮像対象からの光を前記固体撮像素子に導く撮像光学部と、
   固体撮像素子によって撮像した画像を信号処理する信号処理部と、を具備し、
   前記固体撮像素子は、
   第１導電型の半導体基体と、
   前記半導体基体の表面側に形成された光電変換領域と、
   前記光電変換領域に蓄積された電荷が転送される読み出し領域と、
   前記光電変換領域から前記読み出し領域に、第２導電型の多数電荷を転送する第２導電型のＭＯＳ型転送トランジスタと、を有する画素を備え、
   前記画素は、
   前記光電変換領域及び前記読み出し領域が、第２導電型の部位を有し、
   前記転送トランジスタのゲート電極の側方、且つ、前記光電変換領域の上方に、第１の半導体エピタキシャル成長層を有し、
   前記ゲート電極の側方、且つ、前記第１の半導体エピタキシャル成長層の上方に、ゲート電極側壁を有し、
   前記ゲート電極側壁の側方、且つ、前記光電変換領域の上方に、第２の半導体エピタキシャル成長層を有し、
   前記第１の半導体エピタキシャル成長層は、前記転送トランジスタが転送する第２導電型多数電荷と反導電型となる第１導電型の不純物を有し、
   前記第２の半導体エピタキシャル成長層は、前記第１導電型の不純物を第１の半導体エピタキシャル成長層よりも高い濃度で有し、
   前記光電変換領域の少なくとも一部の領域において、前記半導体基体表面近傍に、前記第１の半導体エピタキシャル成長層からの拡散によって混入した前記第１導電型の不純物を有する
   撮像装置。

Images