JP5096125B2

JP5096125B2 - スイッチングレギュレータの制御回路

Info

Publication number: JP5096125B2
Application number: JP2007322369A
Authority: JP
Inventors: 信昌大竹; 伸彰梅木
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2007-12-13
Filing date: 2007-12-13
Publication date: 2012-12-12
Anticipated expiration: 2027-12-13
Also published as: JP2009148066A

Description

本発明は、降圧型のスイッチングレギュレータに関する。

テレビ、パーソナルコンピュータなどの電子機器に、降圧型のスイッチングレギュレータが搭載される。スイッチングレギュレータは、入力された電源電圧を降圧し、電子機器に搭載されるその他の回路ブロックへと供給する。

特開２０００−３５４３６５号公報

降圧型のスイッチングレギュレータは、スイッチングトランジスタ、整流素子、インダクタおよび出力キャパシタ、およびスイッチングトランジスタのオンオフを制御する制御回路を備える。ひとつの制御回路を利用し、外付けするスイッチングトランジスタや整流素子の回路素子のトポロジーを変更することにより、回路動作が変更できれば便宜である。

本発明は係る状況においてなされたものであり、その目的は、単一チャンネル出力と複数チャンネル出力が切りかえ可能な汎用性の高い制御回路の提供にある。

本発明のある態様は、スイッチングレギュレータの制御回路に関する。制御回路は、第１チャンネルの出力電圧に応じた第１帰還電圧を帰還するための第１入力端子と、第２チャンネルの出力電圧に応じた第２帰還電圧を帰還するための第２入力端子と、第１帰還電圧と所定の第１基準電圧の誤差を増幅する第１誤差増幅器と、第２帰還電圧と所定の基準電圧の誤差を増幅する第２誤差増幅器と、第１誤差増幅器から出力される第１誤差電圧を所定の周期電圧と比較する第１パルス変調コンパレータと、第２誤差増幅器から出力される第２誤差電圧を周期電圧と比較する第２パルス変調コンパレータと、第１パルス変調コンパレータからの第１パルス信号を増幅する第１ドライバと、第２パルス変調コンパレータからの第２パルス信号を増幅する第２ドライバと、を備える。制御回路は、２チャンネルのダイオード整流方式の降圧型スイッチングレギュレータを制御対象とするとき第１モードに設定され、単一チャンネルの同期整流方式の降圧型スイッチングレギュレータを制御対象とするとき第２モードに設定される。第１モードにおいて、第１、第２ドライバの出力信号は、第１、第２チャンネルのダイオード整流方式の降圧型スイッチングレギュレータそれぞれのハイサイドトランジスタに供給され、第２モードにおいて、第１ドライバの出力信号は単一チャンネルの同期整流方式の降圧型スイッチングレギュレータのハイサイドトランジスタに供給され、第２ドライバの出力信号は、そのデューティ比が第１帰還電圧に応じた値に設定されて、単一チャンネルの同期整流方式の降圧型スイッチングレギュレータのローサイドトランジスタに供給される。

この態様によると、単一チャンネルと多チャンネル出力を単一の制御回路で切りかえて駆動することができる。

第２パルス変調コンパレータは、第１モードにおいて、第２誤差増幅器から出力される第２誤差電圧を所定の周期電圧と比較し、第２モードにおいて、第１誤差増幅器から出力される第１誤差電圧に応じた電圧を所定の周期電圧と比較してもよい。
この構成によれば、第２ドライバの出力信号のデューティ比を、第１帰還電圧に応じた値に設定することができる。

第２パルス変調コンパレータは、第２モードにおいて、第１誤差電圧をレベルシフトした電圧を周期電圧と比較してもよい。
第１誤差電圧に応じた電圧を、第１誤差電圧をレベルシフトして生成することにより、ハイサイドトランジスタとローサイドトランジスタにデッドタイムを設定することができる。

ある態様の制御回路は、第１誤差増幅器の出力端子と第２誤差増幅器の出力端子の間に直列に設けられたスイッチおよび抵抗をさらに備えてもよい。スイッチは、第１モードにおいてオフ、第２モードにおいてオンしてもよい。
この場合、スイッチがオンすることにより抵抗に電流が流れ、電圧降下が発生する。したがって、第１誤差増幅器から出力される第１誤差電圧を、この電圧降下分レベルシフトすることができ、抵抗の値に応じてデッドタイムの長さを調節できる。

第２ドライバは、第１モードにおいて、第２パルス変調コンパレータからの第２パルス信号を増幅し、第２モードにおいて、第１パルス変調コンパレータからの第１パルス信号に応じたデューティ比を有する信号を増幅してもよい。

ある態様の制御回路は、第３チャンネルの出力電圧に応じた第３帰還電圧を帰還するための第３入力端子と、第３帰還電圧と所定の第３基準電圧の誤差を増幅する第３誤差増幅器と、第３誤差増幅器から出力される第３誤差電圧を周期電圧と比較する第３パルス変調コンパレータと、第３パルス変調コンパレータからの第３パルス信号を増幅する第３ドライバと、をさらに備えてもよい。制御回路は、３チャンネルのダイオード整流方式の降圧型スイッチングレギュレータを制御対象とするとき第３モードに設定されてもよい。第３モードにおいて、第１から第３ドライバの出力信号は、第１から第３チャンネルのダイオード整流方式の降圧型スイッチングレギュレータそれぞれのハイサイドトランジスタに供給されてもよい。

制御回路は、並列接続された２つのハイサイドトランジスタを備える同期整流方式の降圧型スイッチングレギュレータを制御対象とし、かつ２つのハイサイドトランジスタを相補的にオンするとき第４モードに設定されてもよい。第４モードにおいて、第１パルス信号は分周されて第１、第３ドライバに分配され、第１、第３ドライバの出力信号は２つのハイサイドトランジスタに供給され、第２ドライバの出力信号は、そのデューティ比が第１帰還電圧に応じた値に設定されて、単一チャンネルの同期整流方式の降圧型スイッチングレギュレータのローサイドトランジスタに供給されてもよい。

制御回路は、並列接続された２つのハイサイドトランジスタを備える同期整流方式の降圧型スイッチングレギュレータを制御対象とし、かつ２つのハイサイドトランジスタを同時にオンするとき第５モードに設定されてもよい。第５モードにおいて、第１パルス信号は第１、第３ドライバに分配され、第１、第３ドライバの出力信号は２つのハイサイドトランジスタに供給され、第２ドライバの出力信号は、そのデューティ比が第１帰還電圧に応じた値に設定されて、単一チャンネルの同期整流方式の降圧型スイッチングレギュレータのローサイドトランジスタに供給されてもよい。

なお、以上の構成要素の任意の組合せや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明によれば、単一チャンネル出力と複数チャンネル出力を切りかえることができる。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが部材Ｂに接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。

（第１の実施の形態）
図１は、第１の実施の形態に係る降圧型のスイッチングレギュレータの制御回路１００の構成を示す回路図である。制御回路１００は、一つの半導体基板上に一体集積化された機能ＩＣであり、第１入力端子Ｐｉ１、第２入力端子Ｐｉ２、第１出力端子Ｐｏ１、第２出力端子Ｐｏ２を備える。
制御回路１００は、周辺回路素子の配置に応じて、２チャンネルのダイオード整流方式の降圧型スイッチングレギュレータを制御する第１モードと、単一チャンネルの同期整流方式の降圧型スイッチングレギュレータを制御する第２モードと、が切りかえ可能に構成される。

第１入力端子Ｐｉ１は、第１チャンネルの出力電圧Ｖｏｕｔ１に応じた第１帰還電圧Ｖｆｂ１を帰還するために設けられ、第２入力端子Ｐｉ２は、第２チャンネルの出力電圧Ｖｏｕｔ２に応じた第２帰還電圧Ｖｆｂ２を帰還するために設けられる。単一チャンネルの制御回路として使用する場合、第１入力端子Ｐｉ１にのみ出力電圧Ｖｏｕｔが帰還される。第１出力端子Ｐｏ１、第２出力端子Ｐｏ２からは、外部に接続されるスイッチングトランジスタのオン、オフを制御するための制御信号が出力される。

第１誤差増幅器ＥＡ１は、第１帰還電圧Ｖｆｂ１と所定の基準電圧Ｖｒｅｆの誤差を増幅し、第１誤差電圧Ｖｅｒｒ１を生成する。同様に第２誤差増幅器ＥＡ２は、第２帰還電圧Ｖｆｂ２と所定の基準電圧Ｖｒｅｆの誤差を増幅し、第２誤差電圧Ｖｅｒｒ２を生成する。

オシレータ１０は、所定の周波数の三角波（もしくはのこぎり波）の周期電圧Ｖｏｓｃを生成する。

第１パルス変調コンパレータ（以下、第１コンパレータという）ＣＭＰ１は、第１誤差増幅器ＥＡ１から出力される第１誤差電圧Ｖｅｒｒ１を周期電圧Ｖｏｓｃと比較する。第１コンパレータＣＭＰ１からは、２つの電圧の交点ごとにレベルが遷移する第１パルス信号Ｓｐｗｍ１が出力される。第１パルス信号Ｓｐｗｍ１は、パルス幅変調されており、そのデューティ比は、第１帰還電圧Ｖｆｂ１が基準電圧Ｖｒｅｆと一致するように帰還により調節される

同様に、第２パルス変調コンパレータ（以下、第２コンパレータという）ＣＭＰ２は、第２誤差増幅器ＥＡ２から出力される第２誤差電圧Ｖｅｒｒ２を周期電圧Ｖｏｓｃと比較し、第２パルス信号Ｓｐｗｍ２を生成する。

第１ドライバＤＲＶ１は、第１コンパレータＣＭＰ１からの第１パルス信号Ｓｐｗｍ１を増幅する。第２ドライバＤＲＶ２は、第２コンパレータＣＭＰ２からの第２パルス信号Ｓｐｗｍ２を増幅する。

制御回路１００は、２チャンネルのダイオード整流方式の降圧型スイッチングレギュレータを制御対象とするとき第１モードに設定され、単一チャンネルの同期整流方式の降圧型スイッチングレギュレータを制御対象とするとき第２モードに設定される。第１モード、第２モードは、図示しない制御端子に与えられる信号に応じて切りかえられる。

図２（ａ）、（ｂ）は、図１の制御回路１００を備えるスイッチングレギュレータ２００ａ、２００ｂの構成を示す回路図である。図２（ａ）は、２チャンネルのダイオード整流方式のスイッチングレギュレータ２００ａの構成を、図２（ｂ）は単一チャンネルの同期整流方式のスイッチングレギュレータ２００ｂの構成を示す。

図２（ａ）の構成を説明する。第１チャンネルＣＨ１は、第１ハイサイドトランジスタＭＨ１、第１整流用ダイオードＤ１、第１インダクタＬ１、第１出力キャパシタＣ１を含んで構成され、第２チャンネルＣＨ２は、第２ハイサイドトランジスタＭＨ２、第２整流用ダイオードＤ２、第２インダクタＬ２、第２出力キャパシタＣ２を含んで構成される。各チャンネルの回路トポロジーは一般的な同期整流方式のスイッチングレギュレータである。

制御回路１００は、図２（ａ）の場合第１モードに設定される。第１入力端子Ｐｉ１には第１帰還電圧Ｖｆｂ１として、第１チャンネルＣＨ１の出力電圧Ｖｏｕｔ１を抵抗Ｒ１１、Ｒ１２によって分圧した電圧が帰還される。第２入力端子Ｐｉ２には、第２帰還電圧Ｖｆｂ２として、第２チャンネルＣＨ２の出力電圧Ｖｏｕｔ２を抵抗Ｒ２１、Ｒ２２によって分圧した電圧が帰還される。

第１モードにおいて、第１ドライバＤＲＶ１、第２ドライバＤＲＶ２の出力信号Ｓｄ１、Ｓｄ２は第１出力端子Ｐｏ１、第２出力端子Ｐｏ２から出力され、第１チャンネルＣＨ１および第２チャンネルＣＨ２のスイッチングレギュレータそれぞれのハイサイドトランジスタＭＨ１、ＭＨ２の制御端子（ゲート）に供給される。

第１モードでは、第１チャンネルと第２チャンネルそれぞれにおいて、個別の帰還が機能し、２つの出力電圧Ｖｏｕｔ１、Ｖｏｕｔ２がそれぞれの目標値に安定化される。

図２（ｂ）の構成を説明する。スイッチングレギュレータ２００ｂは単一チャンネルの同期整流方式のスイッチングレギュレータであり、第１ハイサイドトランジスタＭＨ１、第１ローサイドトランジスタＭＬ１、第１インダクタＬ１、第１出力キャパシタＣ１を含んで構成される。回路トポロジーは一般的なものである。

制御回路１００の第１入力端子Ｐｉ１には帰還電圧Ｖｆｂとして、出力電圧Ｖｏｕｔを抵抗Ｒ１１、Ｒ１２によって分圧した電圧が入力される。

第２モードにおいて、第１ドライバＤＲＶ１の出力信号Ｓｄ１は、スイッチングレギュレータ２００ｂの第１ハイサイドトランジスタＭＨ１に供給される。
第２モードでは、第１誤差増幅器ＥＡ１を利用した帰還ループが無効化される。第２ドライバＤＲＶ２の出力信号Ｓｄ２は、そのデューティ比が第１帰還電圧Ｖｆｂ１に応じた値に設定されて、スイッチングレギュレータ２００ｂの第１ローサイドトランジスタＭＬ１に供給される。

図１に戻る。制御回路１００は第２モードにおいて、第１パルス信号Ｓｐｗｍ１、第２パルス信号Ｓｐｗｍ２のデューティ比を、第１入力端子Ｐｉ１に入力される帰還電圧Ｖｆｂにもとづいて設定する。その結果、図２（ｂ）の第１ハイサイドトランジスタＭＨ１、第２ハイサイドトランジスタＭＨ２は、相補的に交互にオン、オフを繰り返し、出力電圧Ｖｏｕｔを基準電圧Ｖｒｅｆ１に応じた目標値に安定化させる。

以上が制御回路１００の全体構成および機能である。

第２コンパレータＣＭＰ２は、第１モードと第２モードでその機能が切りかえられる。第１モードにおいて第２コンパレータＣＭＰ２は、第２誤差増幅器ＥＡ２から出力される第２誤差電圧Ｖｅｒｒ２を周期電圧Ｖｏｓｃと比較する。

一方、第２モードにおいて、第１誤差増幅器ＥＡ１から出力される第１誤差電圧Ｖｅｒｒ１に応じた電圧Ｖｅｒｒ１’を周期電圧Ｖｏｓｃと比較する。具体的には、第１誤差電圧Ｖｅｒｒ１をレベルシフトした電圧（Ｖｅｒｒ１＋ΔＶ）を周期電圧Ｖｏｓｃと比較する。この機能を実現するために、制御回路１００は第１誤差増幅器ＥＡ１の出力端子と第２誤差増幅器ＥＡ２の出力端子の間に設けられたレベルシフタ１２を含む。

レベルシフタ１２には、モードを切りかえるためのモード制御信号ＭＯＤＥ１が入力される。レベルシフタ１２は第１モードにおいて無効化される。この状態では、誤差増幅器ＥＡ１、ＥＡ２により生成される誤差電圧Ｖｅｒｒ１、Ｖｅｒｒ２がそれぞれ、後段のコンパレータＣＭＰ１、ＣＭＰ２へと出力される。

レベルシフタ１２は第２モードにおいて有効化される。この状態では、レベルシフタ１２は、第１誤差電圧Ｖｅｒｒ１をレベルシフトした電圧Ｖｅｒｒ１＋ΔＶを生成し、第２コンパレータＣＭＰ２へと出力する。

たとえばレベルシフタ１２は、第１誤差増幅器ＥＡ１の出力端子と第２誤差増幅器ＥＡ２の出力端子の間に直列に設けられた、第１抵抗Ｒ１、第２抵抗Ｒ２、スイッチ（トランスファゲート）ＳＷを含む。

スイッチＳＷには、モード制御信号ＭＯＤＥ１が入力され、第１モードにおいてオフ、第２モードにおいてオンする。第２モードにおいてスイッチＳＷがオンすることにより抵抗Ｒ１、Ｒ２に電流が流れ、電圧降下ΔＶが発生する。したがって、第１誤差増幅器ＥＡ１から出力される第１誤差電圧Ｖｅｒｒ１を、この電圧降下ΔＶ分レベルシフトすることができる。

図３は、図１の制御回路１００の第２モードにおける動作状態を示すタイムチャートである。第１パルス信号Ｓｐｗｍ１は、Ｖｏｓｃ＞Ｖｅｒｒ１のときハイレベル、Ｖｏｓｃ＜Ｖｅｒｒ１のときローレベルとなる。第２パルス信号Ｓｐｗｍ２は、Ｖｏｓｃ＞Ｖｅｒｒ２のときハイレベル、Ｖｏｓｃ＜Ｖｅｒｒ２のときローレベルとなる。図２（ｂ）のスイッチングレギュレータ２００ｂにおいて、第１ハイサイドトランジスタＭＨ１は第１パルス信号Ｓｐｗｍ１がローレベルのときオンし、第１ローサイドトランジスタＭＬ１は第２パルス信号Ｓｐｗｍ２がハイレベルのときオンする。

誤差電圧Ｖｅｒｒ’は、第１誤差電圧Ｖｅｒｒ１をレベルシフトした電圧であるから、第２パルス信号Ｓｐｗｍ２のハイレベルの期間は、第１パルス信号Ｓｐｗｍ１のそれに比べて短くなる。したがって、レベルシフタ１２によるレベルシフト量ΔＶに応じたデッドタイムＤＴを設定することができる。図１の構成では、抵抗Ｒ１、Ｒ２の値に応じてデッドタイムＤＴの長さを調節できる。

以上が制御回路１００の構成および動作である。制御回路１００によれば、単一チャンネル出力と複数チャンネル出力が切りかえることができ、制御回路１００の汎用性を高めることが可能となる。

（第２の実施の形態）
図４は、第２の実施の形態に係る降圧型のスイッチングレギュレータの制御回路１００ａの構成を示す回路図である。制御回路１００ａは、図１の制御回路１００に加えて、第３入力端子Ｐｉ３、第３出力端子Ｐｏ３を備える。以下、図１のとの相違点を中心に説明する。

制御回路１００ａは、周辺回路素子の配置に応じて、３チャンネルのダイオード整流方式の降圧型スイッチングレギュレータを制御する第３モードと、単一チャンネルの同期整流方式の降圧型スイッチングレギュレータを制御する第４、第５モードと、が切りかえ可能に構成される。

第３入力端子Ｐｉ３は、第３チャンネルの出力電圧Ｖｏｕｔ３に応じた第３帰還電圧Ｖｆｂ３を帰還するために設けられる。単一チャンネルの制御回路として使用する場合、第１入力端子Ｐｉ１にのみ出力電圧Ｖｏｕｔが帰還される。第１出力端子Ｐｏ１〜第３出力端子Ｐｏ３からは、外部に接続されるスイッチングトランジスタのオン、オフを制御するための制御信号が出力される。

第３誤差増幅器ＥＡ３は、第３帰還電圧Ｖｆｂ３と所定の基準電圧Ｖｒｅｆの誤差を増幅し、第３誤差電圧Ｖｅｒｒ３を生成する。

第３コンパレータＣＭＰ３は、第３誤差増幅器ＥＡ３から出力される第３誤差電圧Ｖｅｒｒ３を周期電圧Ｖｏｓｃと比較する。第３コンパレータＣＭＰ３からは、２つの電圧の交点ごとにレベルが遷移する第３パルス信号Ｓｐｗｍ３が出力される。

第３ドライバＤＲＶ３は、第３コンパレータＣＭＰ３からの第３パルス信号Ｓｐｗｍ３を増幅する。

制御回路１００ａは、２チャンネルのダイオード整流方式の降圧型スイッチングレギュレータを制御対象とするとき第３モードに設定され、単一チャンネルの同期整流方式の降圧型スイッチングレギュレータを制御対象とするとき第４または第５モードに設定される。第３〜第５モードは、図示しない制御端子に与えられる信号に応じて切りかえられる。

図５（ａ）、（ｂ）は、図４の制御回路１００ａを備えるスイッチングレギュレータ２００ｃ、２００ｄの構成を示す回路図である。図５（ａ）は、３チャンネルのダイオード整流方式のスイッチングレギュレータ２００ｃの構成を、図５（ｂ）は単一チャンネルの同期整流方式のスイッチングレギュレータ２００ｄの構成を示す。

図５（ａ）の構成を説明する。第３チャンネルＣＨ３は、第３ハイサイドトランジスタＭＨ３、第３整流用ダイオードＤ３、第３インダクタＬ３、第３出力キャパシタＣ３を含んで構成される。

制御回路１００ａは、図５（ａ）の場合第３モードに設定される。第３入力端子Ｐｉ３には第３帰還電圧Ｖｆｂ３として、第３チャンネルＣＨ３の出力電圧Ｖｏｕｔ３を抵抗Ｒ３１、Ｒ３２によって分圧した電圧が帰還される。

第３モードにおいて、第１ドライバＤＲＶ１〜第３ドライバＤＲＶ３の出力信号Ｓｄ１〜Ｓｄ３は、第１〜第３チャンネルＣＨ１〜ＣＨ３のスイッチングレギュレータそれぞれのハイサイドトランジスタＭＨ１〜ＭＨ３のゲートに供給される。

第３モードでは、第１チャンネルＣＨ１〜第３チャンネルＣＨ３それぞれにおいて、個別の帰還が機能し、３つの出力電圧Ｖｏｕｔ１〜Ｖｏｕｔ３がそれぞれの目標値に安定化される。

図５（ｂ）の構成を説明する。スイッチングレギュレータ２００ｄは単一チャンネルの同期整流方式のスイッチングレギュレータであり、並列に接続された２つのハイサイドトランジスタＭＨ１、ＭＨ２を備える。

制御回路１００ａの第１入力端子Ｐｉ１には帰還電圧Ｖｆｂとして、出力電圧Ｖｏｕｔを抵抗Ｒ１１、Ｒ１２によって分圧した電圧が入力される。第２入力端子Ｐｉ２、第３入力端子Ｐｉ３は接地される。

図５（ｂ）のスイッチングレギュレータを制御対象とするとき、制御回路１００ａは第４モードまたは第５モードのいずれかに設定される。

第４モードは、２つのハイサイドトランジスタＭＨ１、ＭＨ２を相補的にオンするモード（オルタナティブモード）である。
第４モードでは、第１誤差増幅器ＥＡ１を利用した帰還ループと、第３誤差増幅器ＥＡ３を利用した帰還ループが無効化される。第２ドライバＤＲＶ２の出力信号Ｓｄ２は、そのデューティ比が第１帰還電圧Ｖｆｂ１に応じた値に設定されて、スイッチングレギュレータ２００ｄの第１ローサイドトランジスタＭＬ１のゲートに供給される。この動作は、図１の制御回路１００の第２モードと同様である。

第４モードにおいて、第１パルス信号Ｓｐｗｍ１は分周されて、第１ドライバＤＲＶ１、第３ドライバＤＲＶ３に分配される。第１ドライバＤＲＶ１、第３ドライバＤＲＶ３の出力信号Ｓｄ１、Ｓｄ３は、２つのハイサイドトランジスタＭＨ１、ＭＨ２のゲートに供給される。

図４に戻る。第１コンパレータＣＭＰ１の後段には、分周器１４が設けられる。分周器１４は、ハイサイド用のパルス信号Ｓｐｗｍ１を分周する。分周されたパルス信号Ｓｐｗｍ１ａ、Ｓｐｗｍ１ｂは、セレクタＳＥＬ１、ＳＥＬ３に入力される。

セレクタＳＥＬ１は、分周されたパルス信号Ｓｐｗｍ１ａと分周する前のパルス信号Ｓｐｗｍ１のいずれかを選択し、第１ドライバＤＲＶ１に出力する。セレクタＳＥＬ３は、分周されたパルス信号Ｓｐｗｍ１ｂとパルス信号Ｓｐｗｍ３のいずれかを選択し、第３ドライバＤＲＶ３に出力する。

セレクタＳＥＬ１、ＳＥＬ３は、モード制御信号ＭＯＤＥ２に応じて切りかえられる。第３モードにおいて、セレクタＳＥＬ１は第１パルス信号Ｓｐｗｍ１を、セレクタＳＥＬ３は第３パルス信号Ｓｐｗｍ３を選択する。第４モードにおいて、セレクタＳＥＬ１はパルス信号Ｓｐｗｍ１ａを、セレクタＳＥＬ３はパルス信号Ｓｐｗｍ３ｂを選択する。

図６は、分周器１４の構成例を示す回路図である。インバータ３０はハイサイド用のパルス信号Ｓｐｗｍ１を反転する。Ｄフリップフロップ３２は、クロック端子にインバータ３０により反転されたパルス信号＃Ｓｐｗｍ１を受ける（＃は論理反転を示す）。Ｄフリップフロップ３２の反転端子＃Ｑは、入力端子Ｄに接続される。Ｄフリップフロップ３２によって、ハイサイド用のパルス信号Ｓｐｗｍ１が１／２分周される。

ＮＯＲゲート３６は、インバータ３０の出力とＤフリップフロップ３２の出力の否定論理和をパルス信号Ｓｐｗｍ１ａとして出力する。インバータ３４は、インバータ３０の出力を反転する。ＡＮＤゲート３８は、インバータ３４の出力とＤフリップフロップ３２の出力の論理積をパルス信号Ｓｐｗｍ１ｂとして出力する。なお、図６の分周器１４の構成は一例であり、これに限定されるものではない。

図７は、図４の制御回路１００ａの第４モードにおける動作状態を示すタイムチャートである。

第４モードでは、分周器１４によってパルス信号Ｓｐｗｍ１が１／２分周され、分周後のパルス信号Ｓｐｗｍ１ａ、Ｓｐｗｍ１ｂが、それぞれハイサイドトランジスタＭＨ１、ハイサイドトランジスタＭＨ２に供給される。ここでパルス信号Ｓｐｗｍ１ａ、Ｓｐｗｍ１ｂは駆動信号Ｓｄ１、Ｓｄ３に相当するため、２つのハイサイドトランジスタＭＨ１、ＭＨ２は交互にオンとなる。つまり、スイッチングレギュレータ２００は、第１ハイサイドトランジスタＭＨ１がオン、ローサイドトランジスタＭＬ１がオン、第２ハイサイドトランジスタＭＨ２がオン、ローサイドトランジスタＭＬ１がオンという動作を繰り返し実行する。

その結果、第１ハイサイドトランジスタＭＨ１、第２ハイサイドトランジスタＭＨ２にはそれぞれ、単一のハイサイドトランジスタが設けられた場合に比べて、パルス電流が連続して流れるのを抑制できる。

実験では、Ｖｉｎ＝７Ｖ、Ｖｏｕｔ＝３．３Ｖ、スイッチング周波数１ＭＨｚの条件下で、図５（ｂ）のスイッチングレギュレータ２００ｄを動作させて、ハイサイドトランジスタＭＨ１、ＭＨ２の周囲温度を測定したところ、６３℃を得た。比較のため、同条件で単一のハイサイドトランジスタを動作させて温度を測定したところ、７４℃を得た。すなわち、１０℃近く温度が低下したことが確認された。

このように、第４モードによれば、発熱を抑制することができる。また、発熱が抑制できることにより、従来に比べてスイッチング周波数を上昇させることも可能である。この場合、出力電圧Ｖｏｕｔの安定性を高めることが可能となる。

制御回路１００ａは、複数のスイッチングトランジスタＭＨ１、ＭＨ２を時分割的にオンさせる第４モード（オルタナティブモード）に加えて、複数のスイッチングトランジスタＭＨ１、ＭＨ２を同一のパルス信号で駆動する第５モード（通常モード）と、が切りかえ可能に構成される。

制御回路１００ａは、２つのハイサイドトランジスタＭＨ１、ＭＨ２を同時にオンするとき第５モードに設定される。第５モードにおいて、第１パルス信号Ｓｐｗｍ１は分周されずに第１ドライバＤＲＶ１、第３ドライバＤＲＶ３に分配される。言い換えれば、Ｓｄ１＝Ｓｄ３に設定可能に構成される。
第２ドライバＤＲＶ２の機能、動作は第４モードと同じである。

第５モードでは、ハイサイドトランジスタＭＨ１、ハイサイドトランジスタＭＨ２を同じタイミングでスイッチングさせることができ、単一のハイサイドトランジスタが設けられる従来のスイッチングレギュレータと同じ動作モードを実現できる。

あるいは通常モードを設けることにより、制御回路１００ａの外部に単一のスイッチングトランジスタ（ハイサイドトランジスタＭＨ１、ＭＨ２のいずれか一方）のみが設けられる場合にも、駆動することが可能となる。
つまり通常モード（第５モード）とオルタナティブモード（第４モード）を切りかえ可能とすることにより、制御回路１００ａの汎用性を高めることができる。

上記実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。

第２ドライバＤＲＶ２は、第２モードもしくは第４モード、第５モードにおいて、第１コンパレータＣＭＰ１からの第１パルス信号Ｓｐｗｍ１に応じたデューティ比を有する信号を増幅してもよい。
この場合、第２ドライバＤＲＶ２の前段に、第１パルス信号Ｓｐｗｍ１に応じた信号と、第２パルス信号Ｓｐｗｍ２とのいずれかを選択するセレクタを設ければよい。

図５（ｂ）では、同期整流方式のスイッチングレギュレータを駆動対象とする場合を説明したが、ローサイドトランジスタＭＬ１に替えて整流用のダイオードが設けられてもよい。

第４モードでは、２個のハイサイドトランジスタを設ける場合を説明したが、３個以上のハイサイドトランジスタを設けてもよい。この場合、熱分散の効果をさらに高めることができる。

さらに、第２の実施の形態の第４モードでは、パルス信号Ｓｐｗｍ１を１／２分周して、ハイサイドトランジスタＭＨ１、ＭＨ２を交互にオンする場合を説明したが、本発明はこれに限定されない。
一般化すると、ｎ（自然数）個の連続するパルスを１セットとして２つのパルスのセットを生成し、各セットをハイサイドトランジスタＭＨ１、ＭＨ２に分配してもよい。すなわち図７のタイムチャートはｎ＝１の場合を示すが、ｎは２以上であってもよい。

実施の形態では、ハイサイドトランジスタＭＨがＰチャンネルＭＯＳＦＥＴの場合を説明したが、ＮチャンネルＭＯＳＦＥＴであってもよい。

実施の形態に係るスイッチングレギュレータにおいて、スイッチングトランジスタは制御回路１００に内蔵されてもよい。

以上、実施の形態にもとづき、本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎないことはいうまでもなく、実施の形態には、請求の範囲に規定された本発明の思想を離脱しない範囲において、多くの変形例や配置の変更が可能であることはいうまでもない。

第１の実施の形態に係る降圧型のスイッチングレギュレータの制御回路の構成を示す回路図である。図２（ａ）、（ｂ）は、図１の制御回路を備えるスイッチングレギュレータ、の構成を示す回路図である。図１の制御回路の第２モードにおける動作状態を示すタイムチャートである。第２の実施の形態に係る降圧型のスイッチングレギュレータの制御回路の構成を示す回路図である。図５（ａ）、（ｂ）は、図４の制御回路を備えるスイッチングレギュレータ、の構成を示す回路図である。分周器の構成例を示す回路図である。図４の制御回路の第４モードにおける動作状態を示すタイムチャートである。

符号の説明

Ｐｉ１…第１入力端子、Ｐｉ２…第２入力端子、Ｐｉ３…第３入力端子、Ｐｏ１…第１出力端子、Ｐｏ２…第２出力端子、Ｐｏ３…第３出力端子、ＥＡ１…第１誤差増幅器、ＥＡ２…第２誤差増幅器、ＥＡ３…第３誤差増幅器、ＣＭＰ１…第１コンパレータ、ＣＭＰ２…第２コンパレータ、ＣＭＰ３…第３コンパレータ、ＤＲＶ１…第１ドライバ、ＤＲＶ２…第２ドライバ、ＤＲＶ３…第３ドライバ、ＭＨ１…第１ハイサイドトランジスタ、ＭＨ２…第２ハイサイドトランジスタ、ＭＨ３…第３ハイサイドトランジスタ、ＭＬ１…第１ローサイドトランジスタ、Ｄ１…第１整流用ダイオード、Ｄ２…第２整流用ダイオード、Ｄ３…第３整流用ダイオード、Ｌ１…第１インダクタ、Ｌ２…第２インダクタ、Ｌ３…第３インダクタ、Ｃ１…第１出力キャパシタ、Ｃ２…第２出力キャパシタ、Ｃ３…第３出力キャパシタ、１００…制御回路、１０…オシレータ、１２…レベルシフタ、１４…分周器、２００…スイッチングレギュレータ。

Claims

第１チャンネルの出力電圧に応じた第１帰還電圧を帰還するための第１入力端子と、
第２チャンネルの出力電圧に応じた第２帰還電圧を帰還するための第２入力端子と、
前記第１帰還電圧と所定の第１基準電圧の誤差を増幅する第１誤差増幅器と、
前記第２帰還電圧と所定の第２基準電圧の誤差を増幅する第２誤差増幅器と、
前記第１誤差増幅器から出力される第１誤差電圧を所定の周期電圧と比較する第１パルス変調コンパレータと、
前記第２誤差増幅器から出力される第２誤差電圧を前記周期電圧と比較する第２パルス変調コンパレータと、
前記第１パルス変調コンパレータからの第１パルス信号を増幅する第１ドライバと、
前記第２パルス変調コンパレータからの第２パルス信号を増幅する第２ドライバと、
を備え、
当該制御回路は、２チャンネルのダイオード整流方式の降圧型スイッチングレギュレータを制御対象とするとき第１モードに設定され、単一チャンネルの同期整流方式の降圧型スイッチングレギュレータを制御対象とするとき第２モードに設定され、
前記第１モードにおいて、前記第１、第２ドライバの出力信号は、前記第１、第２チャンネルのダイオード整流方式の降圧型スイッチングレギュレータそれぞれのハイサイドトランジスタに供給され、
前記第２モードにおいて、前記第１ドライバの出力信号は単一チャンネルの同期整流方式の降圧型スイッチングレギュレータのハイサイドトランジスタに供給され、前記第２ドライバの出力信号は、そのデューティ比が前記第１帰還電圧に応じた値に設定されて、単一チャンネルの同期整流方式の降圧型スイッチングレギュレータのローサイドトランジスタに供給されることを特徴とするスイッチングレギュレータの制御回路。
前記第２パルス変調コンパレータは、前記第１モードにおいて、前記第２誤差増幅器から出力される第２誤差電圧を前記周期電圧と比較し、前記第２モードにおいて、前記第１誤差増幅器から出力される第１誤差電圧に応じた電圧を前記周期電圧と比較することを特徴とする請求項１に記載の制御回路。
前記第２パルス変調コンパレータは、前記第２モードにおいて、前記第１誤差電圧をレベルシフトした電圧を前記周期電圧と比較することを特徴とする請求項２に記載の制御回路。
前記第１誤差増幅器の出力端子と前記第２誤差増幅器の出力端子の間に直列に設けられたスイッチおよび抵抗をさらに備え、
前記スイッチは、前記第１モードにおいてオフ、前記第２モードにおいてオンすることを特徴とする請求項３に記載の制御回路。
前記第２ドライバは、前記第１モードにおいて、前記第２パルス変調コンパレータからの第２パルス信号を増幅し、前記第２モードにおいて、前記第１パルス変調コンパレータからの前記第１パルス信号に応じたデューティ比を有する信号を増幅することを特徴とする請求項１に記載の制御回路。
第３チャンネルの出力電圧に応じた第３帰還電圧を帰還するための第３入力端子と、
前記第３帰還電圧と所定の第３基準電圧の誤差を増幅する第３誤差増幅器と、
前記第３誤差増幅器から出力される第３誤差電圧を前記周期電圧と比較する第３パルス変調コンパレータと、
前記第３パルス変調コンパレータからの第３パルス信号を増幅する第３ドライバと、
をさらに備え、
当該制御回路は、３チャンネルのダイオード整流方式の降圧型スイッチングレギュレータを制御対象とするとき第３モードに設定され、
前記第３モードにおいて、前記第１から前記第３ドライバの出力信号は、前記第１から第３チャンネルのダイオード整流方式の降圧型スイッチングレギュレータそれぞれのハイサイドトランジスタに供給されることを特徴とする請求項１から５のいずれかに記載の制御回路。
当該制御回路は、並列接続された２つのハイサイドトランジスタを備える同期整流方式の降圧型スイッチングレギュレータを制御対象とし、かつ前記２つのハイサイドトランジスタを相補的にオンするとき第４モードに設定され、
前記第４モードにおいて、前記第１パルス信号は分周されて前記第１、第３ドライバに分配され、前記第１、第３ドライバの出力信号は前記２つのハイサイドトランジスタに供給され、前記第２ドライバの出力信号は、そのデューティ比が前記第１帰還電圧に応じた値に設定されて、単一チャンネルの同期整流方式の降圧型スイッチングレギュレータのローサイドトランジスタに供給されることを特徴とする請求項６に記載の制御回路。
当該制御回路は、並列接続された２つのハイサイドトランジスタを備える同期整流方式の降圧型スイッチングレギュレータを制御対象とし、かつ前記２つのハイサイドトランジスタを同時にオンするとき第５モードに設定され、
前記第５モードにおいて、前記第１パルス信号は前記第１、第３ドライバに分配され、前記第１、第３ドライバの出力信号は前記２つのハイサイドトランジスタに供給され、前記第２ドライバの出力信号は、そのデューティ比が前記第１帰還電圧に応じた値に設定されて、単一チャンネルの同期整流方式の降圧型スイッチングレギュレータのローサイドトランジスタに供給されることを特徴とする請求項６に記載の制御回路。
第３ドライバをさらに備え、
当該制御回路は、並列接続された２つのハイサイドトランジスタを備える同期整流方式の降圧型スイッチングレギュレータを制御対象とし、かつ前記２つのハイサイドトランジスタを相補的にオンするとき第４モードに設定され、
前記第４モードにおいて、前記第１パルス信号は分周されて前記第１、第３ドライバに分配され、前記第１、第３ドライバの出力信号は前記２つのハイサイドトランジスタに供給され、前記第２ドライバの出力信号は、そのデューティ比が前記第１帰還電圧に応じた値に設定されて、単一チャンネルの同期整流方式の降圧型スイッチングレギュレータのローサイドトランジスタに供給されることを特徴とする請求項１から５のいずれかに記載の制御回路。
第３ドライバをさらに備え、
当該制御回路は、並列接続された２つのハイサイドトランジスタを備える同期整流方式の降圧型スイッチングレギュレータを制御対象とし、かつ前記２つのハイサイドトランジスタを同時にオンするとき第５モードに設定され、
前記第５モードにおいて、前記第１パルス信号は前記第１、第３ドライバに分配され、前記第１、第３ドライバの出力信号は前記２つのハイサイドトランジスタに供給され、前記第２ドライバの出力信号は、そのデューティ比が前記第１帰還電圧に応じた値に設定されて、単一チャンネルの同期整流方式の降圧型スイッチングレギュレータのローサイドトランジスタに供給されることを特徴とする請求項１から５のいずれかに記載の制御回路。