JP4911215B2 - 薄膜半導体装置、電気光学装置、および電子機器 - Google Patents

Description

本発明は、薄膜半導体装置、電気光学装置、および電子機器に関し、特に薄膜トランジスターの構造に関するものである。

近年、ハイビジョンなどの高精細な画像を表示することが多くなり、例えば、電子機器としてのプロジェクターにおいては、電気光学装置としての液晶パネルを光変調素子（ライトバルブ）として用い、高精細な画像を表示することが多くなっている。

ライトバルブに用いられる液晶パネルは、石英などを基板として使用し、画素毎に、液晶に所定の電圧を印加して液晶分子を駆動するための画素回路として、薄膜トランジスターを基板上に形成している。そして、高精細な画像を表示するために、液晶パネルの表示領域に形成する画素数を多くしたり、画像の表示階調数を多くしたりすることが行われる。従って、液晶パネルに形成された薄膜トランジスターは、一画素あたりの電圧印加時間が短くなる高速駆動状態になるため、表示する画像の階調に応じた電圧を短時間に液晶に印加できる高速駆動性能を有することが必要になる。

このような高速駆動に対応する画素回路に用いる薄膜トランジスターとして、例えば特許文献１には、チャネルがＮ型とＰ型の両方の薄膜トランジスターを並列に接続して相補型の回路（ＣＭＯＳ回路とも呼ぶ）を構成する技術が開示されている。このようにＣＭＯＳ回路にすることによって、高速駆動に対応する画素回路を形成することができることが開示されている。

特開平９−２４４０６８号公報

しかしながら、各画素にチャネルがＮ型とＰ型の２つの薄膜トランジスターを形成配置することによって、薄膜トランジスターの半導体層に接続されるコンタクトホールの形成数が２つから４つに増え、薄膜トランジスターの平面的な占有面積が大きくなってしまう。このため、信号線の間隔あるいは走査線の間隔を狭くすることが出来ず、信号線と走査線によって区画形成される画素の領域を小さくして画素数を多くして高精細な画像を表示することが困難になるという課題がある。

本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態または適用例として実現することが可能である。

基板と、前記基板上に形成され、第１のソース領域と、第１のドレイン領域と、Ｎ型のチャネルと、第１のゲート電極と、を有するＮ型薄膜トランジスターと、前記基板上に形成され、前記第１のソース領域と隣り合うように配置された第２のソース領域と、前記第１のドレイン領域と隣り合うように配置された第２のドレイン領域と、Ｐ型のチャネルと、第２のゲート電極と、を有するＰ型薄膜トランジスターと、前記第１のソース領域と前記第２のソース領域に１つのコンタクトホールを介して電気的に接続された第１の電極と、
前記第１のドレイン領域と前記第２のドレイン領域に１つのコンタクトホールを介して電気的に接続された第２の電極と、を含み、前記第１のゲート電極と、前記第２のゲート電極とは、前記Ｎ型薄膜トランジスターのゲート長方向および前記Ｐ型薄膜トランジスターのゲート長方向にオフセットされて形成されていることを特徴とする。

通常、薄膜トランジスターのそれぞれについて、ソース領域とソース電極、ドレイン領域とドレイン電極とを接続するコンタクトホールを形成する。従って、４つのコンタクトホールが必要である。しかしながら、このような構成にすると、２つの薄膜トランジスターにおいて、２つのソース領域とソース電極との間の電気的な接続、あるいは、２つのドレイン領域とドレイン電極との間の電気的な接続を、それぞれ１つのコンタクトホールで行うことができる。従って、コンタクトホールの増加が抑制されるので、接続部の面積を小さくすることができ、２つの薄膜トランジスターが占有する面積を小さくすることが可能となる。この結果、画素数を多くして高精細な画像を表示することができる。
さらに、この構成によれば、ゲート長の法線方向における領域長を小さくできる。従って、２つの薄膜トランジスターの占有領域を、小さくすることができる。

上記薄膜半導体装置であって、前記基板上に、所定の方向に延在する信号
線と、当該信号線と交差する方向に並行して延在する第１走査線および第２走査線とが、それぞれ複数形成され、前記第１の電極または前記第２の電極の一方は、前記信号線と前記第１走査線および前記第２走査線とによって区画された領域に形成された単位電極、もしくは当該単位電極と接続された電極であり、前記第１の電極または前記第２の電極の他方は、前記信号線であることを特徴とする。

この構成によれば、Ｎ型およびＰ型の相補型の回路を構成する薄膜トランジスターによって、表示する画像の階調に応じて信号線に印加された電圧を、短時間に単位電極に印加することができるので、高速駆動に対応する画素回路を形成することが可能となる。

画素毎に、電圧もしくは電流が印加される画素電極を有し、前記電圧もしくは電流を光学変化に変える電気光学変換によって画像を表示する電気光学装置であって、上記薄膜半導体装置を備え、前記薄膜半導体装置における前記単位電極を前記画素電極として形成したことを特徴とする。

この構成によれば、画素数が多い電気光学装置であっても、例えば、信号線に印加された電圧を短時間で画素電極に印加することができる。従って、高精細な画像を表示することが可能となる。

上記電気光学装置を備えた電子機器。

この構成によれば、高精細な画像を表示する電子機器を提供することができる。

本発明を適用実施した薄膜半導体装置を備えた電気光学装置としての一実施形態となる液晶パネルを示す図で、（ａ）は平面図、（ｂ）は断面図。 液晶パネルにおける画素の駆動に関する回路部分を示した模式図。 本実施形態における画素回路の動作を説明する図で、（ａ）は初期の電圧状態図、（ｂ）は途中の電圧状態図。 （ａ）は本実施形態の画素回路の形成状態を模式的に示す平面図、（ｂ）は画素回路の主要な断面を模式的に示す断面図。 従来のＣＭＯＳ回路を含む画素回路の形成状態を模式的に示す平面図。 薄膜トランジスターの製造方法および構成を説明する図。 薄膜トランジスターの製造方法および構成を説明する図。 薄膜トランジスターの製造方法および構成を説明する図。 液晶パネルを搭載したリア型プロジェクターの模式図。 第１変形例で、画素回路の形成状態を模式的に示す平面図。 第１変形例で、液晶パネルにおける画素の駆動に関する回路部分を示した模式図。 第２変形例で、画素回路の形成状態を模式的に示す平面図。 第３変形例で、画素回路の主要な断面を模式的に示す断面図。

以下本発明を、実施形態を用いて説明する。なお、以降の説明において用いる図面は、説明を容易にするため縮尺を異ならせて示している場合もあり、必ずしも実際の寸法を示すものでないことは勿論である。

＜第１実施形態＞
「電気光学装置」
図１は、本発明を適用実施した薄膜半導体装置を備えた電気光学装置としての一実施形態となる液晶パネルである。図１（ａ）は、本実施形態の液晶パネルを示す平面図、図１（ｂ）は、図１（ａ）のＡ−Ａ線に沿う断面図である。

図示するように、本実施形態の液晶パネル３０は、石英基板などを基材とする素子基板３１に、画素電極１９がマトリックス状に配置されて表示領域１が形成されている。表示領域１の周辺には、データ信号およびゲート信号をそれぞれ出力処理する信号線駆動回路２２、および第１走査線駆動回路ＧＤｎと第２走査線駆動回路ＧＤｐとが形成されている。また、素子基板３１にはパッド領域２６、入力回路２３、タイミング制御回路２４が設けられている。

タイミング制御回路２４は、パッド領域２６を介して外部から入力され、入力回路２３が取り込んだ画像データに応じた画像信号を、信号線駆動回路２２、および第１走査線駆動回路ＧＤｎと第２走査線駆動回路ＧＤｐとに出力して制御する。そして、第１走査線駆動回路ＧＤｎと第２走査線駆動回路ＧＤｐとからは、それぞれ走査線２５Ｎと走査線２５Ｐとに順次ゲート信号が出力され、信号線駆動回路２２からはデータ信号が信号線１２に所定の時間間隔で出力される。

液晶パネル３０は、図１（ｂ）に示すように、上述した画素電極１９や信号線駆動回路２２などの回路等が形成された素子基板３１と、透明な対向電極３３が設けられた透明な対向基板３２とが、一定間隔をおいて配置されている。そして、周辺をシール材３５で封止した隙間内にＶＡ（Vertical Alignment）型などの液晶３４が充填されている。なお、パッド領域２６は、外部からの画像データなどの信号を入力できるように、シール材３５の外側に配置されている。また、本実施形態においては、画素電極１９は光を反射する反射電極である。

さて、このように構成された液晶パネル３０は、信号線１２に供給されるデータ信号である電圧を、画素電極１９毎に形成された薄膜トランジスターのスイッチング動作によって画素電極１９に印加する。そして共通電位を有する対向電極３３との間で電界を生じさせ、液晶３４の透過率を変調して画像を表示する。従って、液晶パネル３０には、画素電極１９と対向電極３３とに対応して複数の画素が形成されることになる。

ここで、画素電極１９毎に形成される薄膜トランジスターについて、図２を用いて説明する。図２は、液晶パネル３０における画素の駆動に関する回路（「画素回路」とも称す）部分を示した模式図であり、図中吹き出し部は、一つの画素についての画素回路を等価回路で示した回路図である。

図示するように、画素は、信号線１２と走査線２５Ｎ，２５Ｐとに囲まれた領域に配置されている。また、各画素は、画素電極１９と、チャネル領域がＮ型の薄膜トランジスター（以降、単に「Ｎ型薄膜トランジスター」）ＮＴ、およびチャネル領域がＰ型の薄膜トランジスター（以降、単に「Ｐ型薄膜トランジスター」）ＰＴをそれぞれ有している。そして、前述するように、信号線１２には信号線駆動回路２２から出力されるデータ信号が印加され、走査線２５Ｎには第１走査線駆動回路ＧＤｎから出力されるゲート信号が印加され、走査線２５Ｐには第２走査線駆動回路ＧＤｐから出力されるゲート信号が印加される。このとき、走査線２５Ｎに印加されるゲート信号の電位（電圧）と、走査線２５Ｐに印加されるゲート信号の電位（電圧）とは、反対の関係であり、例えば走査線２５Ｎが「５Ｖ」であれば走査線２５Ｐが「０Ｖ」であり、走査線２５Ｎが「０Ｖ」であれば走査線２５Ｐが「５Ｖ」である。

また、吹き出し部に示したように、１つの画素には、Ｎ型薄膜トランジスターＮＴとＰ型薄膜トランジスターＰＴとが並列に接続されて組み合わされたＣＭＯＳ回路をスイッチング素子とする画素回路が形成されている。そして、走査線２５ＮはＮ型薄膜トランジスターＮＴのゲート電極２５ｎと、走査線２５ＰはＰ型薄膜トランジスターＰＴのゲート電極２５ｐと、それぞれ接続されている。一方、信号線１２は、Ｎ型薄膜トランジスターＮＴのドレイン領域ＮＤおよびＰ型薄膜トランジスターＰＴのドレイン領域ＰＤと接続されている。また、Ｎ型薄膜トランジスターＮＴのソース領域ＮＳおよびＰ型薄膜トランジスターＰＴのソース領域ＰＳは、画素に対応して形成された画素容量Ｃｓの一方の電極と画素電極１９とに接続されている。なお、画素容量Ｃｓの他方の電極は、素子基板３１において共通電位ＬＣＣＯＭと接続される。また、画素電極１９に印加された電圧は、共通電位ＬＣＣＯＭを有する対向電極３３との間で所定の電界を発生して液晶３４に印加する。従って、本実施形態の素子基板３１は、チャネル領域がＰ型の薄膜トランジスターＰＴと、チャネル領域がＮ型の薄膜トランジスターＮＴと、を備えた請求項に記載の薄膜半導体装置となっている。

ここで、本実施形態では、上記のようにＮ型薄膜トランジスターＮＴおよびＰ型薄膜トランジスターＰＴにおいて、ソース領域とドレイン領域を定めている。これは説明の都合上であって、周知のように、Ｎ型薄膜トランジスターＮＴおよびＰ型薄膜トランジスターＰＴにおいて、ソース領域とドレイン領域は、これらの領域が有する電位によって定まるものであることは言うまでもない。

さて、本実施形態では、液晶パネル３０は、画素電極１９が反射電極である反射型パネルであることから、画素電極１９が画素回路を覆う構成となる。したがって、画素電極１９の形成領域の全体面積を利用することによって、従来の１Ｔ１Ｃ（１トランジスター１コンデンサー）の画素回路ではなく、ＣＭＯＳ回路を用いた２Ｔ１Ｃ（２トランジスター１コンデンサー）の画素回路を、形成することが可能となる。この結果、Ｎ型薄膜トランジスターＮＴとＰ型薄膜トランジスターＰＴのオン状態を利用して、画素容量Ｃｓへのデータ信号の書き込みが可能となるため、移動度やオン電流の比較的低い多結晶シリコンを半導体層に用いた薄膜トランジスターを使用しても、十分高速な駆動に対応することが可能となる。

具体的に、図３を用いて、高速駆動に対応する本実施形態の画素回路の動作を説明する。ここでは、例えば、画素容量Ｃｓおよび液晶３４の電位が「０Ｖ」の状態に、信号線１２からデータ信号「５Ｖ」を書き込む場合を想定する。なお、ここで使用しているＮ型薄膜トランジスターＮＴの閾値を「１Ｖ」、Ｐ型薄膜トランジスターＰＴの閾値を「−１Ｖ」とする。

まず、図３（ａ）に示すように、走査線２５Ｎを「５Ｖ」、走査線２５Ｐを「０Ｖ」とすることによって、Ｎ型薄膜トランジスターＮＴは、ソース領域ＮＳ（＝０Ｖ）に対してゲート電極２５ｎの電位が、走査線２５Ｎの電位「５Ｖ」となる。これは、閾値以上の高い電位であることからオン状態となる。これによって信号線１２から画素容量Ｃｓへの信号の書き込みが行われ、画素容量Ｃｓの電位は「０Ｖ」から「５Ｖ」に向かって上昇する。

すると、この画素容量Ｃｓの電位が上昇するにつれて、ソース領域ＮＳとゲート電極２５ｎとの間の電位差が小さくなり、例えば、図３（ｂ）に示したように、画素容量Ｃｓの電位が「３Ｖ」まで上昇した場合には、ソース領域ＮＳの電位「３Ｖ」に対するゲート電極２５ｎの電位「５Ｖ」との電位差は「２Ｖ」となる。これは、閾値電位「１Ｖ」に近い電圧であるため、これに伴ってＮ型薄膜トランジスターＮＴを流れる電流は減少する。すなわち、Ｎ型薄膜トランジスターＮＴでは、画素容量Ｃｓの電位が上昇するにつれて、画素容量Ｃｓへのデータ信号の書き込み速度は著しく低下する。

一方、並列に接続しているＰ型薄膜トランジスターＰＴでは、ソース領域ＰＳの電位は、画素容量Ｃｓの電位と同じであり、前述のように画素容量Ｃｓの電位が「３Ｖ」まで上昇すると、ソース領域ＰＳの電位「３Ｖ」を基準としたときのゲート電極２５ｐの電位は「−３Ｖ」となる。すなわち画素容量Ｃｓの電位が上昇することによって、Ｐ型薄膜トランジスターＰＴのゲート電極２５ｐの電位が閾値以上となり、Ｎ型薄膜トランジスターＮＴに代わって、Ｐ型薄膜トランジスターＰＴがオン状態となって、信号線１２つまりドレイン領域ＰＤから画素容量Ｃｓへのデータ信号の書き込みが可能となる。

最も単純な画素回路構成である「１Ｔ１Ｃ」では、素子数が少ないため面積の小さな画素回路が可能であるが、１個の薄膜トランジスターのオン状態からオフ状態までを利用して画素容量Ｃｓにデータ信号の書き込みを行う必要があり、非常に高い性能を有した薄膜トランジスターでなければ、高速駆動に対応することができない。これに対して、本実施形態のように、Ｎ型薄膜トランジスターＮＴとＰ型薄膜トランジスターＰＴを並列に接続した「２Ｔ１Ｃ」の画素回路では、各々の薄膜トランジスターのオン状態を使用するため、多結晶シリコン膜などの結晶欠陥を含む比較的特性の低い薄膜トランジスターを用いても、高速駆動が可能である。

さて、本実施形態では、Ｎ型の薄膜トランジスターＮＴとＰ型の薄膜トランジスターＰＴを並列に接続したＣＭＯＳ回路の占有面積が大きくならないように工夫している。こうすることによって、例えば、液晶パネル３０が高精細な画像を表示するため画素電極１９の面積が少なくなる場合であっても、画素電極１９の形成領域内にＣＭＯＳ回路を形成することが可能となる。

本実施形態において形成されたＣＭＯＳ回路の形成状態を、図４を用いて説明する。図４（ａ）は、本実施形態のＣＭＯＳ回路を含む画素回路の形成状態を模式的に示す平面図である。図４（ｂ）は、図４（ａ）におけるＥ−Ｅ線に沿った断面図で、ＣＭＯＳ回路の構成部分を含む画素回路の主要な断面を模式的に示す図である。

本実施形態では、図４（ａ）に示すように、Ｎ型薄膜トランジスターＮＴとＰ型薄膜トランジスターＰＴとが対向するように配置されている。詳しくは、Ｎ型薄膜トランジスターＮＴのドレイン領域ＮＤとＰ型薄膜トランジスターＰＴのドレイン領域ＰＤとが部分的に隣接するように配置され、Ｎ型薄膜トランジスターＮＴのソース領域ＮＳとＰ型薄膜トランジスターＰＴのソース領域ＰＳとが部分的に隣接するように配置されている。

そして、ドレイン領域ＮＤとドレイン領域ＰＤとの隣接部分に１つのコンタクトホール１２１が形成されて、ドレイン領域ＮＤとドレイン領域ＰＤとが、同時に信号線１２と電気的に接続されている。また、ソース領域ＮＳとソース領域ＰＳとの隣接部分には、１つのコンタクトホール２９１が形成されて、ソース領域ＮＳとソース領域ＰＳとが、同時に画素容量Ｃｓを構成する一方の容量電極２９と電気的に接続されている。なお、容量電極２９は、コンタクトホール１９１を介して、画素電極１９と電気的に接続されている。

断面的には、図４（ｂ）に示すように、Ｎ型薄膜トランジスターＮＴとＰ型薄膜トランジスターＰＴとは、素子基板３１において、基材１０ｓ上に形成された絶縁膜１５の上に形成され、ゲート絶縁膜１１によって覆われている。ゲート絶縁膜１１上には、それぞれのゲート電極２５ｎ，２５ｐが形成され、ゲート電極２５ｎ，２５ｐ上には、これらを覆うように層間絶縁膜２７が形成されている。そして、ゲート絶縁膜１１と層間絶縁膜２７とを貫通して設けられたコンタクトホール２９１を介して、層間絶縁膜２７上に設けられた容量電極２９と、ソース領域ＮＳおよびソース領域ＰＳとが電気的に接続されている。従って、本実施形態では、画素電極１９は、請求項記載の第１の電極または第２の電極の一方に相当する。

容量電極２９は、その上に形成された絶縁層を挟んで形成された共通電位（ＬＣＣＯＭ）を有する共通電極２８との間で画素容量Ｃｓを形成する。共通電極２８上には、第２層間絶縁膜１０が形成され、さらにこの第２層間絶縁膜１０上に信号線１２が形成されている。信号線１２は、ゲート絶縁膜１１と層間絶縁膜２７と第２層間絶縁膜１０とを貫通して設けられたコンタクトホール１２１を介して、ドレイン領域ＮＤおよびドレイン領域ＰＤとに同時に電気的に接続されている。従って、本実施形態では、信号線１２が、請求項記載の第１の電極または第２の電極の他方に相当する。

信号線１２および第２層間絶縁膜１０上には第３層間絶縁膜１３が形成され、第３層間絶縁膜１３上に画素電極１９が形成されている。画素電極１９は、共通電極２８と平面的に重ならない位置であって、絶縁層と第２層間絶縁膜１０および第３層間絶縁膜１３を貫通して設けられたコンタクトホール１９１を介して、層間絶縁膜２７上に設けられた容量電極２９と電気的に接続されている。

このように構成することによって、２つの薄膜トランジスターＮＴ，ＰＴを並列配置したＣＭＯＳ回路構成において、ドレイン領域ＮＤおよびドレイン領域ＰＤと、信号線１２との間の電気的な接続、そして、ソース領域ＮＳおよびソース領域ＰＳと画素電極１９との間の電気的な接続を、それぞれ１つのコンタクトホールで行うことができる。

ここで、比較例として、２つの薄膜トランジスターＮＴ，ＰＴを有する場合について、従来の構成を図５を用いて説明する。図５は、比較例となる従来のＣＭＯＳ回路を含む画素回路の形成状態を模式的に示す平面図である。図示するように、２つの薄膜トランジスターＮＴ，ＰＴは並列配置され、２つの薄膜トランジスターＮＴ，ＰＴのソース領域およびドレイン領域のそれぞれについて、コンタクトホールを形成して接続する。すなわち、ドレイン領域ＮＤと信号線１２とを接続するコンタクトホール１２１ｎ、ドレイン領域ＰＤと信号線１２とを接続するコンタクトホール１２１ｐ、ソース領域ＮＳと容量電極２９とを接続するコンタクトホール２９１ｎ、ソース領域ＰＳと容量電極２９とを接続するコンタクトホール２９１ｐ、をそれぞれ形成する。従って、従来は計４つのコンタクトホールを形成する必要があった。このため、コンタクトホールを形成するための占有領域が大きくなってしまい、各電極間の接続部の占有面積を小さくすることができなかった。この結果、ＣＭＯＳ回路を有する画素回路が占有する面積を小さくすることができず、走査線２５Ｎと走査線２５Ｐとの間隔ＳＰが広くなってしまうため、画素の高精細化が困難であった。

これに対して、本実施形態は、上述するように２つのドレイン領域ＮＤ，ＰＤおよび２つのソース領域ＮＳ，ＰＳにおいて、それぞれ１つのコンタクトホールによって信号線１２および容量電極２９（画素電極１９）との接続ができる。つまり、２つの薄膜トランジスターＮＴ，ＰＴについて必要なコンタクトホールは２つで済むため、コンタクトホールを形成するための占有領域を小さくすることができる。従って、ＣＭＯＳ回路を有する画素回路が占有する面積を小さくすることができることから、例えば、走査線２５Ｎと走査線２５Ｐとの間隔ＳＰを狭く形成することによって、画素の高精細化が可能となる。

「素子基板（薄膜半導体装置）」
次に、薄膜半導体装置として機能する本実施形態の素子基板３１について、形成される薄膜トランジスターの製造方法について説明するとともに、その構成についても図６〜図８を用いて説明する。

まず図６（ａ）に示すように、基材１０ｓ（例えば、厚さ１．１ｍｍ程度の石英基板）を準備し、その上に下地となる絶縁膜（例えば酸化シリコン膜）１５をプラズマＣＶＤ（気相化学成長）法で堆積形成する。

次いで、図６（ｂ）に示すように、絶縁膜１５上の全面に、半導体層としてのシリコン膜２０を堆積形成する。具体的には、堆積方法として、減圧気相化学成長法（ＬＰＣＶＤ法）や、プラズマＣＶＤ法で、膜厚は５０ｎｍ〜７０ｎｍ程度である。

次いで、シリコン膜２０を結晶化したり、結晶化したシリコン膜２０に対して酸素プラズマ照射を行ったり、酸素プラズマの照射によって形成された酸化シリコン膜を除去するなどの所定の前処理を行う。この前処理によって、パターニング時にシリコン膜２０のエッチングを安定して実施できるとともに、後述のゲート絶縁膜形成時に、シリコン膜２０との間に良好な界面を形成することができる。その後、図６（ｃ）に示すように、フォトリソグラフィ法を用いて所定の形状（図４（ａ）参照）のシリコン膜２０Ｐにパターニングする。もとより、所定の形状は、Ｎ型薄膜トランジスターＮＴとＰ型薄膜トランジスターＰＴとがつながっている（連続している）形状である。

次いで、図６（ｄ）に示すように、パターニングされたシリコン膜２０Ｐ上に、ゲート絶縁膜として熱酸化膜１１０を形成する。形成方法は、８００℃から１０００℃の温度にてシリコン膜２０Ｐの表面を酸化させ、熱酸化膜を形成することで行う。この方法により、前述の前処理における酸化シリコン膜除去後のシリコン膜２０Ｐの表面部分が酸化され、良好なシリコン膜とゲート絶縁膜との界面を形成することが可能となる。

さらに、本実施形態では、熱酸化膜１１０の形成に加えて、図６（ｅ）に示すように、さらにプラズマＣＶＤ法などにより、酸化シリコン膜１１１を堆積してゲート絶縁膜１１を形成する。多結晶のシリコン膜を長時間熱酸化した場合、シリコン膜表面に多数の凸部が形成され、ゲート絶縁膜の耐圧が低下する場合がある。そこで、比較的短時間の熱酸化工程にて良好な界面を形成し、その後に酸化シリコン膜を堆積し、所望の厚さのゲート絶縁膜１１を形成することが望ましい。ここでは、９３０℃で１０分間程度の熱酸化により膜厚約１０ｎｍの熱酸化膜１１０を形成した後、膜厚１５ｎｍの酸化シリコン膜１１１をＣＶＤ法により堆積することで、膜厚２５ｎｍのゲート絶縁膜１１を形成する。

次いで、図７（ａ）に示すように、ゲート絶縁膜１１上に、導電性膜を堆積、パターニングすることによりゲート電極２５ｎ，２５ｐを形成する。導電性膜の材料としては、例えば、不純物をドープした多結晶シリコンやタンタル（Ｔａ）などの金属を用いることができ、これらの材料は、例えばＣＶＤ法やスパッタリング法により成膜することができる。なお、ゲート電極２５ｎ，２５ｐのパターニング時に、このゲート電極２５ｎとゲート電極２５ｐと接続される走査線２５Ｎと走査線２５Ｐも同時にパターニングしてもよい。

次いで、図７（ｂ）および図７（ｃ）に示すように、フォトレジストＰＲおよびゲート電極２５ｎ，２５ｐをマスクとして、Ｎ型薄膜トランジスターＮＴとＰ型薄膜トランジスターＰＴのそれぞれのゲート電極２５ｎ，２５ｐの両側のシリコン膜２０Ｐ中に不純物を注入し、Ｎ型薄膜トランジスターＮＴの低濃度不純物領域２０Ｎａ、およびＰ型薄膜トランジスターＰＴの低濃度不純物領域２０Ｐａを形成する。ちなみに、ここでは、Ｎ型薄膜トランジスターＮＴではリン（Ｐ）を、Ｐ型薄膜トランジスターＰＴではボロン（Ｂ）などの不純物を１×１０＾１２〜１×１０＾１３／ｃｍ²程度の濃度で注入する。

次いで、図７（ｄ）に示すように、例えば、ゲート電極２５ｎ，２５ｐの側壁に形成したサイドウォール膜（図示せず）をマスクとして、Ｎ型薄膜トランジスターＮＴではリン（Ｐ）を、Ｐ型薄膜トランジスターＰＴではボロン（Ｂ）などの不純物を１×１０＾１５／ｃｍ²程度の濃度で注入し、Ｎ型薄膜トランジスターＮＴの高濃度不純物領域（ソース、ドレイン領域）２０Ｎｂ、およびＰ型薄膜トランジスターＰＴの高濃度不純物領域（ソース、ドレイン領域）２０Ｐｂを形成する。なお、上記不純物は、所望の形状のフォトレジスト膜などをマスクとして注入してもよい。また、ゲート電極２５ｎ，２５ｐをマスクに斜めインプラ法などを用いて、高濃度不純物領域２０Ｎｂ，２０Ｐｂおよび低濃度不純物領域２０Ｎａ，２０Ｐａを形成してもよい。

以上の工程によって、ＬＤＤ（Lightly Doped Drain）構造を有するＮ型およびＰ型の薄膜トランジスターＮＴ，ＰＴが形成される。そして、形成されたＮ型およびＰ型の薄膜トランジスターＮＴ，ＰＴは、一部の領域においてそれぞれの高濃度不純物領域２０Ｎｂ，２０Ｐｂが隣り合って形成される。すなわち、Ｎ型およびＰ型の薄膜トランジスターＮＴ，ＰＴは、ソース領域とドレイン領域が互いに一部の領域において隣接して形成される。なお、低濃度不純物領域２０Ｎａ間、および低濃度不純物領域２０Ｐａ間の領域が、それぞれ、Ｎ型薄膜トランジスターＮＴのチャネル領域２０Ｎｃ、およびＰ型薄膜トランジスターＰＴのチャネル領域２０Ｐｃとなる。

次いで、図８（ａ）に示すように、ゲート電極２５ｎ，２５ｐ上に、層間絶縁膜２７を堆積形成する。層間絶縁膜２７としては、例えば、酸化シリコン膜をＰＥＣＶＤ（Plasma Enhanced ＣＶＤ）法で３００ｎｍ程度堆積する。この後、例えば、８５０°程度の熱処理を施し、不純物領域（２０Ｎａ，２０Ｐａ，２０Ｎｂ，２０Ｐｂ）中の不純物を活性化させる。

次いで、図８（ｂ）に示すように、層間絶縁膜２７上に、画素容量Ｃｓを形成する容量電極２９と共通電極２８とを形成する。具体的には、まず層間絶縁膜２７とゲート絶縁膜１１とをエッチングし、隣り合う高濃度不純物領域２０Ｎｂ，２０Ｐｂに跨るように共通のコンタクトホール２９１を形成する。このとき、隣り合う高濃度不純物領域２０Ｎｂと高濃度不純物領域２０Ｐｂとの間において、不純物が重なって注入されたり、不純物が注入されない領域が形成されたりする場合がある。このような場合を考慮して、コンタクトホール２９１は、確実に高濃度不純物領域２０Ｎｂと高濃度不純物領域２０Ｐｂとに跨るように形成するようにする。すなわち、コンタクトホール２９１は、図４（ａ）において略正方形で図示しているが、信号線１２に沿う方向に、細長く形成することが好ましい。

そして、コンタクトホール２９１内を含む層間絶縁膜２７上に導電性膜を堆積し、パターニングすることによって容量電極２９を形成する。この結果、容量電極２９と電気的に接続された高濃度不純物領域２０ＮｂがＮ型薄膜トランジスターＮＴのソース領域ＮＳとなり、高濃度不純物領域２０ＰｂがＰ型薄膜トランジスターＰＴのソース領域ＰＳとなる。なお、導電性膜としては、例えば、アルミニウム（ＡＬ）やタングステン（Ｗ）などの金属を用い、スパッタリング法などを用いて成膜することができる。その後、さらに画素容量Ｃｓを形成するために、容量電極２９上の一部に、酸化シリコン膜や窒化シリコン膜などの絶縁膜をＣＶＤ法により、さらにこの上に、アルミニウム（ＡＬ）やタングステン（Ｗ）などの金属を用い、スパッタリング法などを用いて共通電極２８を、それぞれ成膜して形成する。

次いで、図８（ｃ）に示すように、信号線１２を形成する。具体的には、まず共通電極２８および層間絶縁膜２７上に第２層間絶縁膜１０を、例えばＰＥＣＶＤ法で酸化シリコン膜を５００ｎｍ程度堆積して形成する。その後、第２層間絶縁膜１０、層間絶縁膜２７およびゲート絶縁膜１１をエッチングし、隣り合う高濃度不純物領域２０Ｎｂ，２０Ｐｂに跨るように共通のコンタクトホール１２１を形成する。このとき、隣り合う高濃度不純物領域２０Ｎｂと高濃度不純物領域２０Ｐｂとの間において、不純物が重なって注入されたり、不純物が注入されない領域が形成されたりする場合がある。このような場合を考慮して、コンタクトホール１２１は、確実に高濃度不純物領域２０Ｎｂと高濃度不純物領域２０Ｐｂとに跨るように形成するようにする。すなわち、コンタクトホール１２１は、図４（ａ）において略正方形で図示しているが、信号線１２に沿う方向に、細長く形成することが好ましい。

そして、コンタクトホール１２１内を含む第２層間絶縁膜１０上に導電性膜を堆積し、パターニングすることによって信号線１２を形成する。この結果、信号線１２と電気的に接続された高濃度不純物領域２０ＮｂがＮ型薄膜トランジスターＮＴのドレイン領域ＮＤとなり、高濃度不純物領域２０ＰｂがＰ型薄膜トランジスターＰＴのドレイン領域ＰＤとなる。従って、画素容量Ｃｓに書き込むデータ信号（電圧）は、この信号線１２から各々の薄膜トランジスターに印加される。

次いで、図８（ｄ）に示すように、画素電極１９を形成する。具体的には、信号線１２および第２層間絶縁膜１０上に第３層間絶縁膜１３を、例えばＰＥＣＶＤ法で酸化シリコン膜を６００ｎｍ程度堆積して形成する。その後、第３層間絶縁膜１３、層間絶縁膜２７および絶縁膜をエッチングし、コンタクトホール１９１を形成する。そして、コンタクトホール１９１内を含む第３層間絶縁膜１３上に導電性膜を堆積し、パターニングすることによって画素電極１９を形成する。

画素電極１９は、例えば、本実施形態のように液晶パネル３０が反射型パネルの場合には、アルミニウム（ＡＬ）などの高い反射率を有する金属を使用し、スパッタリング法などを用いて成膜することができる。なお、この画素電極１９上には、ポリイミドや無機材料からなる配向膜（不図示）が形成されるが、画素電極１９の腐食を防ぐために酸化シリコン膜や窒化シリコン膜等（不図示）が画素電極１９上に形成される場合もある。もとより、この画素電極１９の電位と対向電極３３（図１参照）の共通電位との間の電位差が、液晶３４に印加され、画像が表示される。

上述するように、本実施形態の半導体装置としての素子基板３１は、ＣＭＯＳ回路を構成する２つの薄膜トランジスターＮＴ，ＰＴにおいて、一部が対向して隣接する位置に配置されたドレイン領域とソース領域を跨るように、共通のコンタクトホール１２１，２９１を形成することで、形成するコンタクトホールは２つで済む。この結果、２つの薄膜トランジスターＮＴ，ＰＴが占有する領域の面積は小さく抑制されるのである。

「電子機器」
次に、本実施形態の電気光学装置としての液晶パネル３０を備えた電子機器の一実施例を、図９を用いて説明する。図９は、液晶パネル３０を搭載したリア型プロジェクターの模式図である。

本実施形態のリア型プロジェクター２３０は、液晶パネル３０を反射型のライトバルブ（ＬＶ）として用いている。具体的には、光源２３１より供給される光を反射時に画素電極１９に印加される電位に応じて変調し、画像情報を与える。そして、液晶パネル３０を反射した光は、光学系２３２によってその光束が制御され、反射鏡２３３と反射鏡２３４とによって反射されたのちスクリーン２３５上に結像して画像を表示する。

リア型プロジェクター２３０では、テレビ等と同様に動画を表示するために高速応答性が要求される。また、高精細な画像を表示するために１つの画素の占有面積を小さくする必要がある。従って、ＣＭＯＳ回路構成でありながら占有面積を小さく抑制した本実施形態の液晶パネル３０を用いることによって、優れた高速応答性を維持しつつ高精細な画像表示を行えるリア型プロジェクター２３０を提供することができる。

＜第２実施形態＞
以上、第１実施形態を説明してきたが、第１実施形態と同一の図に基づいて別の観点からＣＭＯＳ回路を含む画素回路の形成状態を説明する。
本実施形態でも、図４（ａ）に示すように、Ｎ型薄膜トランジスターＮＴとＰ型薄膜トランジスターＰＴとを構成する半導体層が環状に一体に形成されている。詳しくは、Ｎ型薄膜トランジスターＮＴとＰ型薄膜トランジスターＰＴとの一方の境界側をドレイン領域（ドレイン領域ＮＤとドレイン領域ＰＤ）、他方の境界側をソース領域（ソース領域ＮＳとソース領域ＰＳ）としている。
そして、ドレイン領域ＮＤとドレイン領域ＰＤとの境界部分に１つのコンタクトホール１２１が形成されて、ドレイン領域ＮＤとドレイン領域ＰＤとが、同時に信号線１２と電気的に接続されている。また、ソース領域ＮＳとソース領域ＰＳとの境界部分には、１つのコンタクトホール２９１が形成されて、ソース領域ＮＳとソース領域ＰＳとが、同時に画素容量Ｃｓを構成する一方の容量電極２９と電気的に接続されている。なお、容量電極２９は、コンタクトホール１９１を介して、画素電極１９と電気的に接続されている。
その他の構成は、第１実施形態と同様であるため説明を省く。

以上、本発明の実施の形態について実施例により説明したが、本発明はこうした実施例に何ら限定されるものではなく、本発明の趣旨を逸脱しない範囲内において様々な形態で実施し得ることは勿論である。以下、変形例をあげて説明する。

（第１変形例）
上記実施形態では、素子基板３１において形成された２つの薄膜トランジスターＮＴ，ＰＴの配置位置は、図４（ａ）に示したように、ゲート電極２５ｎとゲート電極２５ｐとが対向する位置であった。このため、製造上のバラツキを考慮してゲート電極２５ｎとゲート電極２５ｐとが接触しないようにゲート電極間の間隔を確保する必要がある。さらに、ゲート電極２５ｎ，２５ｐとシリコン膜２０Ｐとのズレを考慮するため、シリコン膜２０Ｐにおける２つの薄膜トランジスターＮＴ，ＰＴに相当する領域間の距離Ｋは大きい値になってしまう。この結果、走査線２５Ｎと走査線２５Ｐとの間隔を狭めることが困難であった。

そこで、第１変形例として、ゲート電極２５ｎとゲート電極２５ｐとが対向しないように配置することによって、走査線２５Ｎと走査線２５Ｐとの間隔を狭くできるようにしてもよい。本変形例を図１０を用いて説明する。図１０は、上記実施形態における図４（ａ）に対応する図であり、ＣＭＯＳ回路を含む画素回路の形成状態を模式的に示す平面図である。従って、同じ構成要素については同じ符号を付している。

図示するように、本変形例では、ゲート電極２５ｎとゲート電極２５ｐとを、走査線２５が延在する方向にオフセットすることによって、互いに対向しないズレた位置に形成する。こうすることによって、ゲート電極の形成位置は、製造上のバラツキにおいて対向するゲート電極との接触を考慮する必要がなく、シリコン膜２０Ｐとの製造上のバラツキにおいて接触しない位置まで近接配置することが出来る。この結果、図示するように、２つの薄膜トランジスターの形成領域間の隙間Ｋは狭くすることができるので、走査線間における画素回路の占有面積、つまり画素電極１９の走査線間の距離ＳＰを小さくすることができる。

このような配置を有する本変形例によれば、図１１に示したような画素構成が可能である。ここで、図１１は、上記実施形態における図２に対応した図で、液晶パネル３０における画素の駆動に関する回路部分を示した模式図である。従って、同じ構成要素については同じ符号を付している。

図示するように、本変形例では、信号線１２に沿う方向に並ぶ３つの画素を、それぞれ赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）のサブ画素とし、この３つのサブ画素によって、１つの画素を構成する場合を示す図である。具体的には、本変形例では、対向基板３２（図１参照）に、画素電極１９と平面的に重なる位置であって、信号線１２の延在方向に、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）が所定の順序で繰返し並置された色フィルターが形成されている。従って、本変形例の配置によれば、走査線２５Ｎと走査線２５Ｐとの間隔を狭くすることができることから、信号線１２に沿って並ぶ３つのサブ画素によって構成された１画素の形状を、画像を表示するのに好ましい正方形としつつ、その信号線１２に沿う間隔が広くならないように抑制することができる。この結果、小型であっても高精細なカラー画像の表示を行える液晶パネル３０を製造することが可能となる。

（第２変形例）
上記実施形態では、液晶パネル３０は反射型のパネルであることとしたが、必ずしもこれに限らず、画素領域が光を透過する透過型や、画素領域が光を反射する反射領域と透過する透過領域との双方を有する半透過反射型のパネルであることとしてもよい。本変形例の一例として、液晶パネル３０が透過型のパネルである場合について、図１２を用いて説明する。図１２は、上記実施形態における図４（ａ）に対応する図であり、ＣＭＯＳ回路を含む画素回路の形成状態を模式的に示す平面図である。従って、同じ構成要素については同じ符号を付している。

図示するように、走査線２５Ｎと走査線２５Ｐは隣接して並行形成され、ＣＭＯＳ回路を含む画素回路が形成された領域において、上記実施形態と同様に画素回路を挟むように配線されている。本変形例では、コンタクトホール１９１を介して容量電極２９と電気的に接続される画素電極１９は、透明電極（例えば酸化インジウムスズ（ＩＴＯ））である。もとより、本変形例においては、素子基板３１の基材１０ｓは透明基板で形成され、画素電極１９の領域に、光が透過する透過領域としての画素領域が形成される。そして、この画素領域以外の領域は、通常ブラックマトリックスなどの遮光膜によって覆われた遮光領域となっている。

本変形例では、画素回路におけるＣＭＯＳ回路の占有領域を小さく抑制することができるので、画素領域以外の遮光領域を小さくすることができる。この結果、透過領域の対する遮光領域の面積割合を小さくして画素の開口率を向上させることができるので、高精細で明るい表示を行う液晶パネルを提供することが可能となる。

（第３変形例）
上記実施形態では、２つの薄膜トランジスターＮＴ，ＰＴの構造が、ゲート電極２５ｎ，２５ｐがシリコン膜２０Ｐに対して、基材１０ｓと反対側に位置する所謂トップゲート型の薄膜トランジスターであるものとして説明したが、これに限るものでないことは勿論である。例えば、ゲート電極２５ｎ，２５ｐがシリコン膜２０Ｐに対して、基材１０ｓ側に位置する所謂ボトムゲート型の薄膜トランジスターであるものとしてもよい。本変形例を図１３に示した。図１３は、上記実施形態における図４（ｂ）に対応する図であり、ＣＭＯＳ回路の構成部分を含む画素回路の主要な断面を模式的に示す断面図である。従って、同じ構成要素については同じ符号を付している。

図示するように、本変形例の素子基板３１ａは、基材１０ｓ上にゲート電極２５ｎ，２５ｐを形成する。その後、ゲート電極２５ｎ，２５ｐおよび基材１０ｓ上にゲート絶縁膜１１を形成し、その上にシリコン膜２０Ｐを形成するのである。以降、２つの薄膜トランジスターＮＴ，ＰＴについての形成処理は、上述した実施形態と同様である。このように形成することによって、上記実施形態と同様、接続部として２つのコンタクトホール２９１，１２１のみを有するＣＭＯＳ回路は、その占有面積が小さくて済むので、高速での動作が可能で、高精細な画像表示が行える透過型の液晶パネルを実現することができる。なお、本変形例において、ゲート電極２５ｎ，２５ｐをマスクとして半導体膜に不純物を注入することができないことから、ゲート電極２５ｎ，２５ｐに替わるマスクを用意して注入するようにすればよい。

（その他の変形例）
上記実施形態では、電子機器として、リア型のプロジェクター２３０に電気光学装置としての液晶パネル３０を搭載することとして説明したが、これに限るものでないことは勿論である。例えば、電子機器としてフロント型のプロジェクターであってもよい。あるいは、携帯電話、ビデオカメラ、表示機能付ファックス装置、デジタルカメラのファインダー、携帯型ＴＶ、ＤＳＰ装置、ＰＤＡ、電子手帳、電光掲示板、宣伝広告用ディスプレイ、ＩＣカードなどの電子機器にも適用することができる。もとより、これらの電子機器には、上記変形例にように透過型の液晶パネルを採用することも可能である。

また、上記実施形態において、薄膜半導体装置として素子基板３１を例示して説明したが、上記説明から明らかなように、薄膜半導体装置は、ＣＭＯＳ回路を構成する２つ（若しくは２つ以上）の薄膜トランジスターが形成された基板であれば、これに含まれる。例えば、薄膜半導体装置は、有機ＥＬ表示装置の素子基板とすることもできる。なお、特に有機ＥＬ表示装置の場合は、表示する画像に応じた電流を画素電極に対して流す電流駆動が行われる場合があるが、この場合についても、上記実施形態の薄膜半導体装置を適用できることは勿論である。

１…表示領域、１０…第２層間絶縁膜、１０ｓ…基材、１１…ゲート絶縁膜、１２…信号線、１５…絶縁膜、１９…画素電極、２０…シリコン膜、２０Ｎａ…低濃度不純物領域、２０Ｎｂ…高濃度不純物領域、２０Ｎｃ…チャネル領域、２０Ｐ…シリコン膜、２０Ｐａ…低濃度不純物領域、２０Ｐｂ…高濃度不純物領域、２０Ｐｃ…チャネル領域、２２…信号線駆動回路、２３…入力回路、２４…タイミング制御回路、２５…走査線、２５Ｎ…走査線、２５Ｐ…走査線、２６…パッド領域、２７…層間絶縁膜、２８…共通電極、２９…容量電極、３０…液晶パネル、３１…素子基板、３１ａ…素子基板、３２…対向基板、３３…対向電極、３４…液晶、３５…シール材、１１０…熱酸化膜、１１１…酸化シリコン膜、１２１…コンタクトホール、１９１…コンタクトホール、２３０…リア型プロジェクター、２３１…光源、２３２…光学系、２３３…反射鏡、２３４…反射鏡、２３５…スクリーン、２９１…コンタクトホール、ＮＴ…Ｎ型薄膜トランジスター、ＰＴ…Ｐ型薄膜トランジスター。

Claims (5)

1. 基板と、
   前記基板上に形成され、第１のソース領域と、第１のドレイン領域と、Ｎ型のチャネルと、第１のゲート電極と、を有するＮ型薄膜トランジスターと、
   前記基板上に形成され、前記第１のソース領域と隣り合うように配置された第２のソース領域と、前記第１のドレイン領域と隣り合うように配置された第２のドレイン領域と、Ｐ型のチャネルと、第２のゲート電極と、を有するＰ型薄膜トランジスターと、
   前記第１のソース領域と前記第２のソース領域に１つのコンタクトホールを介して電気的に接続された第１の電極と、
   前記第１のドレイン領域と前記第２のドレイン領域に１つのコンタクトホールを介して電気的に接続された第２の電極と、を含み、
   前記第１のゲート電極と、前記第２のゲート電極とは、前記Ｎ型薄膜トランジスターのゲート長方向および前記Ｐ型薄膜トランジスターのゲート長方向にオフセットされて形成
   されている
   ことを特徴とする薄膜半導体装置。
2. 請求項１に記載の薄膜半導体装置であって、
   前記Ｎ型薄膜トランジスターと前記Ｐ型薄膜トランジスターとを構成する半導体層は環状に一体に形成されていることを特徴とする薄膜半導体装置。
3. 請求項１に記載の薄膜半導体装置であって、
   前記基板上に、所定の方向に延在する信号線と、当該信号線と交差する方向に並行して
   延在する第１走査線および第２走査線とが、それぞれ複数形成され、
   前記第２の電極は、前記信号線と前記第１走査線および前記第２走査線とによって区画された領域に形成された単位電極、もしくは当該単位電極と接続された電極であり、
   前記第１の電極は、前記信号線であり、
   前記第１のゲート電極は前記第１走査線と電気的に接続され、
   前記第２のゲート電極は前記第２走査線と電気的に接続されている
   ことを特徴とする薄膜半導体装置。
4. 画素毎に、電圧もしくは電流が印加される画素電極を有し、前記電圧もしくは電流を光学変化に変える電気光学変換によって画像を表示する電気光学装置であって、
   請求項３に記載の薄膜半導体装置を備え、
   前記薄膜半導体装置における前記単位電極を前記画素電極として形成したことを特徴とする電気光学装置。
5. 請求項４に記載の電気光学装置を備えた電子機器。

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