JP4896317B2 - Ｅｌ表示装置 - Google Patents
Ｅｌ表示装置 Download PDFInfo
- Publication number
- JP4896317B2 JP4896317B2 JP2001249858A JP2001249858A JP4896317B2 JP 4896317 B2 JP4896317 B2 JP 4896317B2 JP 2001249858 A JP2001249858 A JP 2001249858A JP 2001249858 A JP2001249858 A JP 2001249858A JP 4896317 B2 JP4896317 B2 JP 4896317B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal line
- display device
- memory
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Control Of El Displays (AREA)
- Electroluminescent Light Sources (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、携帯情報装置に関する。特に、有機ＥＬ素子などを用いた表示装置を組み込んだ、携帯電話、ＰＤＡ、携帯パーソナルコンピュータ、携帯ナビゲーションシステム、電子書籍などの携帯情報装置に関する。
【０００２】
なお、本明細書中では、ＥＬ素子とは、一重項励起子からの発光（蛍光）を利用するものと、三重項励起子からの発光（燐光）を利用するものの両方を示すものとする。
【０００３】
【従来の技術】
近年、通信技術の発展によって、携帯電話が普及している。今後はさらに動画の電送や、より多量の情報伝達が予想される。一方パーソナルコンピュータもその軽量化によって、モバイル対応の製品が生産されている。電子手帳にはじまったパーソナルデジタルアシスタント（ＰＤＡ）と呼ばれる情報機器も多数生産され、普及しつつある。また、ＥＬ表示装置などの発展により、それらの携帯情報機器には、ほとんどのものにフラットディスプレイが装備されている。
【０００４】
さらに最近の技術では、それらに使用されるＥＬ表示装置としてアクティブマトリクス型表示装置を使用する方向にある。
【０００５】
アクティブマトリクス型表示装置は、画素１つずつに対して、薄膜トランジスタ（以下、ＴＦＴと表記する）を１つずつ配置し、画像を制御している。この様なアクティブマトリクス型表示装置はパッシブマトリクス型表示装置と比較して、高精細化、画質の向上が可能である、動画対応が可能であるなどの長所を持っている。それ故に今後は携帯情報機器のＥＬ表示装置はパッシブマトリクス型からアクティブマトリクス型に変化していくと思われる。
【０００６】
また、アクティブマトリクス型表示装置のなかでも、近年、低温ポリシリコンを用いた、表示装置の製品化が行われている。低温ポリシリコン技術では、画素を構成する画素ＴＦＴの他に、画素部の周辺部に、ＴＦＴを用いて駆動回路を同時形成することができ、装置の小型化、低消費電力化に大いに貢献する。それに伴って、近年その応用分野の拡大が著しいモバイル機器の表示部等に、ＥＬ表示装置は不可欠なデバイスとなってきている。
【０００７】
図１５に、ＥＬ表示装置を組み込んだ、従来の携帯情報端末のブロック図を示す。
【０００８】
携帯情報端末ではユーザーが必要に応じて、求める情報を引き出すことが要求される。その情報は、まず、その携帯情報端末内の記憶装置（ＤＲＡＭ１５０９、フラッシュメモリ１５１０など）に記憶されているもの、または携帯情報端末に差し込まれるメモリーカード１５０３に記憶されているもの、外部インターフェイスポート１５０５を介して外部機器と接続して情報を得る物などがある。これらの情報はペン入力タブレット１５０１より入力されるユーザーの指示に基づいて、ＣＰＵ１５０６により処理され、ＥＬ表示装置１５１３は表示を行う。
【０００９】
具体的には、ペン入力ダブレット１５０１より入力された信号は、検出回路１５０２により検出され、ダブレットインターフェイス１５１８に入力される。この入力信号は、ダブレットインターフェイス１５１８により処理され、映像信号処理回路１５０７等に入力される。必要なデータをＣＰＵ１５０６が処理し、それをＶＲＡＭ１５１１に格納してある画像フォーマットに基づき、画像データに変換し、ＥＬコントローラ１５１２に送る。ここでＥＬコントローラ１５１２はＥＬ表示装置１５１３を駆動する信号を生成し、表示装置１５１３に入力する。
こうして表示装置１５１３は、駆動し、表示を行う。
【００１０】
図１６に、ＥＬ表示装置を組み込んだ、従来の携帯電話のブロック図を示す。携帯電話は電波を送受信する送受信回路１６１５と、受信した信号を音声処理する音声処理回路１６０２、スピーカ１６１４、マイク１６０８、またデータを入力するキーボード１６０１、キーボード１６０１より入力された信号を処理する、キーボードインターフェイス１６１８などを有している。
【００１１】
キーボードより入力されるユーザーの指示に基づいて、記憶装置（ＤＲＡＭ１６０９、フラッシュメモリ１６１０など）に記憶されているもの、または携帯情報端末に差し込まれるメモリーカード１６０３に記憶されているもの、外部インターフェイスポート１６０５を介して外部機器と接続して得る情報等がＣＰＵ１６０６により処理され、ＥＬ表示装置１６１３は表示を行う。
【００１２】
具体的には、キーボード１６０１より入力された信号は、キーボードインターフェイス１６１８により処理され、映像信号処理回路１６０７等に入力される。必要なデータをＣＰＵ１６０６が処理し、それをＶＲＡＭ１６１１に格納してある画像フォーマットに基づき、画像データに変換し、ＥＬコントローラ１６１２に送付する。ここでＥＬコントローラ１６１２はＥＬ表示装置１６１３を駆動する信号を生成し、表示装置に入力する。こうして、表示装置は駆動し、表示を行う。
【００１３】
なお、送受信回路１６１５の構造の例として、図２６を示す。
【００１４】
送受信回路１６１５は、アンテナ２６０２、フィルタ２６０３、２６０７、２６０８、２６１２、２６１６、スイッチ２６０４、アンプ２６０５、２６０６、２６１７、第１周波数変換回路２６０９、第２周波数変換回路２６１３、周波数変換回路２６１１、発振回路２６１０、２６１４、直交変換器２６１５、データ復調回路２６１８、データ変調回路２６１９を含む。
【００１５】
ここで、上記の携帯情報端末や携帯電話に組み込まれた表示装置として、従来のデジタル方式のＥＬ表示装置について説明する。その概略図を、図１３に示す。中央に画素部１３０８が配置されている。画素部の上側には、ソース信号線を制御するための、ソース信号線駆動回路１３０１が配置されている。ソース信号線駆動回路１３０１は、シフトレジスタ回路１３０３、第１のラッチ回路１３０４、第２のラッチ回路１３０５、Ｄ／Ａコンバータ（Ｄ／Ａ変換回路）１３０６、アナログスイッチ１３０７等を有する。画素部の左右には、ゲート信号線を制御するための、ゲート信号線駆動回路１３０２が配置されている。なお、図１３においては、ゲート信号線駆動回路１３０２は、画素部の左右両側に配置されているが、片側配置でも構わない。ただし、両側配置とした方が、駆動効率、駆動信頼性の面から見て望ましい。
【００１６】
ソース信号線駆動回路１３０１に関しては、図１４に示すような構成を有している。図１４に例として示す駆動回路は、水平方向解像度１０２４画素、３ビットデジタル階調信号の表示に対応したソース信号線駆動回路であり、シフトレジスタ回路（ＳＲ）１４０１、第１のラッチ回路（ＬＡＴ１）１４０２、第２のラッチ回路（ＬＡＴ２）１４０３、Ｄ／Ａコンバータ（Ｄ／Ａ）１４０４等を有する。なお、図１４では図示していないが、必要に応じてバッファ回路、レベルシフタ回路等を配置しても良い。
【００１７】
図１３および図１４を用いて、表示装置の動作について簡単に説明する。まず、シフトレジスタ回路１３０３（図１４中、ＳＲと表記）にクロック信号（Ｓ−ＣＬＫ、Ｓ−ＣＬＫｂ）およびスタートパルス（Ｓ−ＳＰ）が入力され、順次パルス（サンプリングパルス）が出力される。続いて、それらのパルスは第１のラッチ回路１３０４（図１４中、ＬＡＴ１と表記）に入力され、同じく第１のラッチ回路１３０４に入力されたデジタル信号（Ｄｉｇｉｔａｌ Ｄａｔａ）をそれぞれ保持していく。ここで、Ｄ１が最上位ビット（ＭＳＢ：Most Significant Bit）、Ｄ３が最下位ビット（ＬＳＢ：Least Significant Bit）である。第１のラッチ回路１３０４において、１水平周期分のデジタル信号の保持が完了すると、帰線期間中に、第１のラッチ回路１３０４で保持されているデジタル信号は、ラッチ信号（Ｌａｔｃｈ Ｐｕｌｓｅ）の入力に従い、一斉に第２のラッチ回路１３０５（図１４中、ＬＡＴ２と表記）へと転送される。
【００１８】
その後、再びシフトレジスタ回路１３０３が動作し、次の水平周期分のデジタル信号の保持が開始される。同時に、第２のラッチ回路１３０５で保持されているデジタル信号は、Ｄ／Ａコンバータ１３０６（図１４中、Ｄ／Ａと表記）にてアナログ信号へと変換される。このアナログ信号は、ソース信号線を経由して画素に入力される。この動作を繰り返すことによって、画像の表示が行われる。
【００１９】
続いて、画素部１３０８の駆動について説明する。図２９に、図１３の画素部１３０８の一部を示す。図２９（Ａ）は、３×３画素のマトリクスを示している。点線枠１９００にて囲まれた部分が１画素であり、図２９（Ｂ）にその拡大図を示す。図２９（Ｂ）において、１９０１は、画素に信号を書き込む時のスイッチング素子として機能するＴＦＴ（以下、スイッチング用ＴＦＴという）である。このスイッチング用ＴＦＴ１９０１にはｎチャネル型もしくはｐチャネル型のいずれの極性を用いても良い。１９０２はＥＬ素子１９０３に供給する電流を制御するための素子（電流制御素子）として機能するＴＦＴ（以下、ＥＬ駆動用ＴＦＴという）である。ＥＬ駆動用ＴＦＴ１９０２にｐチャネル型を用いる場合には、ＥＬ素子１９０３の陽極１９０９と電源供給線１９０７との間に配置する。別の構成方法として、ＥＬ駆動用ＴＦＴ１９０２にｎチャネル型を用いて、ＥＬ素子１９０３の陰極１９１０と陰極電極１９０８との間に配置したりすることも可能である。しかし、ＴＦＴの動作としてソース接地が良いこと、ＥＬ素子１９０３の製造上の制約などから、ＥＬ駆動用ＴＦＴ１９０２にはｐチャネル型ＴＦＴを用い、図２９（Ｂ）に図示したように、ＥＬ素子１９０３の陽極１９０９と電源供給線１９０７との間にＥＬ駆動用ＴＦＴ１９０２を配置する方式が一般的であり、多く採用されている。１９０４は、ソース信号線１９０６から入力される信号（電圧）を保持するための保持容量である。図２９（Ｂ）での保持容量１９０４の一方の端子は、電源供給線１９０７に接続されているが、専用の配線を用いることもある。スイッチング用ＴＦＴ１９０１のゲート電極は、ゲート信号線１９０５に、ソース領域もしくはドレイン領域の一方は、ソース信号線１９０６に接続され、もう一方はＥＬ駆動用ＴＦＴのゲート電極に接続されている。
【００２０】
次に、同図２９を参照して、アクティブマトリクス型ＥＬ表示装置の回路の動作について説明する。まず、ゲート信号線１９０５が選択されると、スイッチング用ＴＦＴ１９０１のゲート電極に電圧が印加され、スイッチング用ＴＦＴ１９０１が導通状態になる。すると、ソース信号線１９０６の信号（電圧）が保持容量１９０４に入力される。保持容量１９０４の電圧は、ＥＬ駆動用ＴＦＴ１９０２のゲート・ソース間電圧ＶGSとなるため、保持容量１９０４の電圧に応じた電流がＥＬ駆動用ＴＦＴ１９０２とＥＬ素子１９０３に流れる。その結果、ＥＬ素子１９０３が点灯する。
【００２１】
ＥＬ素子１９０３の輝度、つまりＥＬ素子１９０３を流れる電流量は、ＥＬ駆動用ＴＦＴ１９０２のＶGSによって制御される。ＶGSは、保持容量１９０４の電圧であり、それはソース信号線１９０６に入力される信号（電圧）である。つまり、ソース信号線１９０６に入力される信号（電圧）を制御することによって、ＥＬ素子１９０３の輝度を制御する。最後に、ゲート信号線１９０５を非選択状態にして、スイッチング用ＴＦＴ１９０１のゲートを閉じ、スイッチング用ＴＦＴ１９０１を非導通状態にする。その時、保持容量１９０４に蓄積された電荷は保持される。よって、ＥＬ駆動用ＴＦＴ１９０２のＶGSは、そのまま保持され、ＶGSに応じた電流が、ＥＬ駆動用ＴＦＴ１９０２を介してＥＬ素子１９０３に流れ続ける。
【００２２】
ＥＬ素子の駆動等に関しては、SID99 Digest : P372 :“Current Status and future of Light-Emitting Polymer Display Driven by Poly-Si TFT”、ASIA DISPLAY98 : P217 :“High Resolution Light Emitting Polymer Display Driven by Low Temperature Polysilicon Thin Film Transistor with Integrated Driver”、Euro Display99 Late News : P27 :“3.8 Green OLED with Low Temperature Poly-Si TFT”などに報告されている。
【００２３】
【発明が解決しようとする課題】
以上に述べたような従来の携帯情報装置では、組み込まれた表示装置が画像を表示する場合、たとえその画像が静止画像であっても、同一の映像のデータを１秒間に６０回づつ、表示装置に送り続けていた。即ち、図１５中、破線で囲った部分（ＣＰＵ１５０６にある映像信号処理回路１５０７、ＶＲＡＭ１５１１、ＥＬコントローラ１５１２、ＥＬ表示装置１５１３のソース信号線駆動回路及びゲート信号線駆動回路、ペン入力ダブレット１５０１、検出回路１５０２、ダブレットインターフェイス１５１８）は画像の表示を行っている限り、動作を行い続けていた。また、図１６中、破線で囲った部分（ＣＰＵ１６０６にある映像信号処理回路１６０７、ＶＲＡＭ１６１１、ＥＬコントローラ１６１２、ＥＬ表示装置１６１３のソース信号線駆動回路及びゲート信号線駆動回路、キーボード１６０１、キーボードインターフェイス１６１８）は画像の表示を行っている限り、動作を行い続けていた。
【００２４】
ここで、画素数の少ないパッシブマトリクス型表示装置においては、記憶回路を表示装置のドライバＩＣもしくはコントローラの中に内蔵し、ＶＲＡＭを停止するものも存在するが、アクティブマトリクス型表示装置のような多数の画素を用いる表示装置では、ドライバ内もしくはコントローラ内に記憶回路を有するのはチップサイズの観点から、非現実的である。よって、従来の携帯情報装置では、静止画を表示する場合においても、多くの回路は動作を続けねばならず、消費電力の低減に対して、妨げと成っていた。
【００２５】
また、モバイル機器においては、低消費電力化が大きく望まれている。さらに、モバイル機器は、静止画モードで使用される（静止画を表示し続ける）ことが大部分を占めているにもかかわらず、前述のように駆動回路は静止画表示の際にも動作し続けているため、低消費電力化への足かせとなっている。
【００２６】
そこで本発明は、携帯情報端末や携帯電話等の低消費電力化が望まれる機器において、静止画の表示時における駆動回路の消費電力を低減することを課題とする。
【００２７】
【課題を解決するための手段】
前述の課題を解決するために、本発明では次のような手段を用いた。
【００２８】
携帯情報装置に組み込まれた表示装置の画素内に複数の記憶回路を配置し、画素毎にデジタル信号を記憶させる。静止画の場合、一度書き込みを行えば、それ以降、画素に書き込まれる情報は同様であるので、フレーム毎に信号の入力を行わなくとも、記憶回路に記憶されている信号を読み出すことによって静止画を継続的に表示することができる。
【００２９】
すなわち、静止画を表示する際は、最低１フレーム分の信号の処理動作を行って以降は、ソース信号線駆動回路や画像信号処理回路等を停止させておくことが可能となり、それに伴って電力消費を大きく低減することが可能となる。
【００３０】
以下に、本発明の携帯情報装置の構成について記載する。
【００３１】
本発明によって、
ＥＬ表示装置を有する携帯情報装置において、
前記ＥＬ表示装置は、複数の画素を有し、
前記複数の画素はそれぞれ、複数の記憶回路と、Ｄ／Ａコンバータとを有することを特徴とする携帯情報装置が提供される。
【００３２】
本発明によって、
ＥＬ表示装置を有する携帯情報装置において、
前記ＥＬ表示装置は、複数の画素を有し、
前記複数の画素はそれぞれ、ｎ（ｎは、２以上の自然数）個の記憶回路と、前記ｎ個の記憶回路に記憶されたデジタル信号をアナログ信号に変換するＤ／Ａコンバータとを有することを特徴とする携帯情報装置が提供される。
【００３３】
本発明によって、
ＥＬ表示装置を有し、
前記ＥＬ表示装置は、複数の画素と、電源供給線とを有し、
前記複数の画素はそれぞれ、ゲート電極にアナログ信号が入力されるＴＦＴと、ＥＬ素子とを有し、
前記ＴＦＴのソース領域とドレイン領域とは、一方は、前記電源供給線に接続され、もう一方は、前記ＥＬ素子に接続された携帯情報装置において、
前記複数の画素はそれぞれ、ｎ（ｎは、２以上の自然数）個の記憶回路と、前記ｎ個の記憶回路に記憶されたデジタル信号を前記アナログ信号に変換するＤ／Ａコンバータとを有することを特徴とする携帯情報装置が提供される。
【００３４】
本発明によって、
ＥＬ表示装置を有し、
前記ＥＬ表示装置は、複数の画素と、電源供給線とを有し、
前記複数の画素はそれぞれ、ゲート電極にアナログ信号が入力されるＴＦＴと、ＥＬ素子とを有し、
前記ＴＦＴのソース領域とドレイン領域とは、一方は、前記電源供給線に接続され、もう一方は、前記ＥＬ素子に接続された携帯情報装置において、
前記複数の画素はそれぞれ、ｎ×ｍ（ｎ及びは、２以上の自然数）個の記憶回路と、前記ｎ×ｍ個の記憶回路に記憶されたｎビット分のデジタル信号を前記アナログ信号に変換するＤ／Ａコンバータとを有することを特徴とする携帯情報装置が提供される。
【００３５】
本発明によって、
ＥＬ表示装置を有し、
前記ＥＬ表示装置は、複数の画素を有し、
前記複数の画素はそれぞれ、ゲート電極にアナログ信号が入力されるＴＦＴと、電源供給線と、ＥＬ素子とを有し、
前記ＴＦＴのソース領域とドレイン領域とは、一方は、前記電源供給線に接続され、もう一方は、前記ＥＬ素子に接続された携帯情報装置において、
前記複数の画素はそれぞれ、ｎ×ｍ（ｎ及びは、２以上の自然数）個の記憶回路と、前記ｎ×ｍ個の記憶回路に記憶されたｎビット分のデジタル信号を前記アナログ信号に変換するＤ／Ａコンバータとを有し、
前記複数の画素はそれぞれ、ｍフレーム分のデジタル信号を記憶することを特徴とする携帯情報装置が提供される。
【００３６】
前記ＥＬ表示装置は、ソース信号線を有し、
前記記憶回路及び前記Ｄ／Ａコンバータは、前記ソース信号線と重なって配置されていることを特徴とする携帯情報装置であってもよい。
【００３７】
前記ＥＬ表示装置は、ゲート信号線を有し、
前記記憶回路及び前記Ｄ／Ａコンバータは、前記ゲート信号線と重なって配置されていることを特徴とする携帯情報装置であってもよい。
【００３８】
本発明によって、
ＥＬ表示装置を有し、
前記ＥＬ表示装置は、複数の画素とを有し、
前記複数の画素はそれぞれ、ＥＬ素子を有する携帯情報装置において、
前記複数の画素は、ソース信号線と、ｎ（ｎは、２以上の自然数）本のゲート信号線と、電源供給線と、ｎ個の第１のＴＦＴと、ｎ個の記憶回路と、第２のＴＦＴと、Ｄ／Ａコンバータとを有し、
前記ｎ個の第１のＴＦＴのゲート電極はそれぞれ、前記ｎ本のゲート信号線のうちのいずれか異なる１本に接続され、ソース領域とドレイン領域の一方はそれぞれ、前記ソース信号線に接続され、もう一方はそれぞれ、前記ｎ個の記憶回路のうちのいずれか異なる１つの入力端子に接続され、
前記ｎ個の記憶回路の出力端子はそれぞれ、前記Ｄ／Ａコンバータの入力端子に接続され、
前記Ｄ／Ａコンバータの出力端子は、前記第２のＴＦＴのゲート電極に接続され、
前記第２のＴＦＴのソース領域とドレイン領域の一方は、前記電源供給線と接続され、もう一方は、前記ＥＬ素子と接続されていることを特徴とする携帯情報装置が提供される。
【００３９】
本発明によって、
ＥＬ表示装置を有し、
前記ＥＬ表示装置は、複数の画素とを有し、
前記複数の画素はそれぞれ、ＥＬ素子を有する携帯情報装置において、
前記複数の画素は、ｎ（ｎは、２以上の自然数）本のソース信号線と、ゲート信号線と、電源供給線と、ｎ個の第１のＴＦＴと、ｎ個の記憶回路と、第２のＴＦＴと、Ｄ／Ａコンバータとを有し、
前記ｎ個の第１のＴＦＴのゲート電極はそれぞれ、前記ゲート信号線に接続され、ソース領域とドレイン領域の一方はそれぞれ、前記ｎ本のソース信号線のうちのいずれか異なる１本に接続され、もう一方はそれぞれ、前記ｎ個の記憶回路のうちのいずれか異なる１つの入力端子に接続され、
前記ｎ個の記憶回路の出力端子はそれぞれ、前記Ｄ／Ａコンバータの入力端子に接続され、
前記Ｄ／Ａコンバータの出力端子は、前記第２のＴＦＴのゲート電極に接続され、
前記第２のＴＦＴのソース領域とドレイン領域の一方は、前記電源供給線と接続され、もう一方は、前記ＥＬ素子と接続されていることを特徴とする携帯情報装置が提供される。
【００４０】
前記ＥＬ表示装置は、ソース信号線駆動回路を有し、
前記ソース信号線駆動回路は、シフトレジスタと、前記シフトレジスタからのサンプリングパルスによってｎビットのデジタル信号を保持する第１のラッチ回路と、前記第１のラッチ回路に保持された前記ｎビットのデジタル信号が転送される第２のラッチ回路と、前記第２のラッチ回路に転送された前記ｎビットのデジタル信号を１ビットずつ順に選択し前記ソース信号線に入力するスイッチとを有することを特徴とする携帯情報装置であってもよい。
【００４１】
前記ＥＬ表示装置は、ソース信号線駆動回路を有し、
前記ソース信号線駆動回路は、シフトレジスタと、前記シフトレジスタからのサンプリングパルスによって１ビットのデジタル信号を保持する第１のラッチ回路と、前記第１のラッチ回路に保持された前記１ビットのデジタル信号が転送される第２のラッチ回路とを有することを特徴とする携帯情報装置であってもよい。
【００４２】
前記ＥＬ表示装置は、ソース信号線駆動回路を有し、
前記ソース信号線駆動回路は、シフトレジスタと、前記シフトレジスタからのサンプリングパルスによってｎビットのデジタル信号を保持するラッチ回路とを有することを特徴とする携帯情報装置であってもよい。
【００４３】
前記ＥＬ表示装置は、ソース信号線駆動回路を有し、
前記ソース信号線駆動回路は、シフトレジスタと、前記シフトレジスタからのサンプリングパルスによってｎビットのデジタル信号を保持するラッチ回路と、前記ラッチ回路に保持されたｎビットのデジタル信号を前記ｎ本のソース信号線に入力するｎ個のスイッチとを有することを特徴とする携帯情報装置であってもよい。
【００４４】
前記記憶回路はスタティック型メモリ（ＳＲＡＭ）、強誘電体メモリ（ＦＲＡＭ）またはダイナミック型メモリ（ＤＲＡＭ）であることを特徴とする携帯情報装置であってもよい。
【００４５】
前記記憶回路は、ガラス基板上、プラスチック基板上、ステンレス基板上または単結晶ウェハ上に形成されていることを特徴とする携帯情報装置であってもよい。
【００４６】
前記携帯情報装置は、携帯電話、パーソナルコンピュータ、ナビゲーションシステム、ＰＤＡまたは電子書籍であることを特徴とした携帯情報装置であってもよい。
【００４７】
本発明によって、
複数の画素を有するＥＬ表示装置が組み込まれた携帯情報装置の駆動方法において、
前記複数の画素がそれぞれ有する複数の記憶回路にデジタル信号を記憶させ、前記記憶されたデジタル信号を繰り返し読み出し、前記繰り返し読み出したデジタル信号を対応するアナログ信号にそれぞれ変換し、ＥＬ素子に入力することを特徴とする携帯情報装置の駆動方法が提供される。
【００４８】
前記複数の画素は、マトリクス状に配置され、
前記複数の画素のうち、特定の行の画素または特定の列の画素が有する前記複数の記憶回路の前記記憶されたデジタル信号のみを書き換えることを特徴とする携帯情報装置の駆動方法であってもよい。
【００４９】
本発明によって、
複数の画素と、前記複数の画素に映像信号を入力するソース信号線駆動回路とを有するＥＬ表示装置が組み込まれた携帯情報装置の駆動方法において、
前記複数の画素がそれぞれ有する複数の記憶回路にデジタル信号を記憶させ、前記記憶されたデジタル信号を繰り返し読み出し、前記繰り返し読み出したデジタル信号を対応するアナログ信号にそれぞれ変換し、ＥＬ素子に入力することによって、前記ソース信号線駆動回路の動作を停止することを特徴とする携帯情報装置の駆動方法が提供される。
【００５０】
本発明によって、
ＥＬ表示装置と、ＣＰＵとを有する携帯情報装置の駆動方法において、
前記ＥＬ表示装置は、複数の画素と、前記複数の画素に信号を出力する第１の回路とを有し、
前記ＣＰＵは、前記第１の回路を制御する第２の回路を有し、
前記複数の画素がそれぞれ有する複数の記憶回路にデジタル信号を記憶させ、前記記憶されたデジタル信号を繰り返し読み出し、前記繰り返し読み出したデジタル信号を対応するアナログ信号にそれぞれ変換し、ＥＬ素子に入力することによって、前記第２の回路の動作を停止することを特徴とする携帯情報装置の駆動方法が提供される。
【００５１】
本発明によって、
複数の画素を有するＥＬ表示装置と、ＶＲＡＭとが組み込まれた携帯情報装置の駆動方法において、
前記複数の画素がそれぞれ有する複数の記憶回路にデジタル信号を記憶させ、前記記憶されたデジタル信号を繰り返し読み出し、前記繰り返し読み出したデジタル信号を対応するアナログ信号にそれぞれ変換し、ＥＬ素子に入力することによって、前記ＶＲＡＭのデータ読み出し操作を停止することを特徴とする携帯情報装置の駆動方法が提供される。
【００５２】
前記複数の記憶回路は、１フレーム期間に１度読み出し操作が行われることを特徴とする携帯情報装置の駆動方法であってもよい。
【００５３】
前記記憶回路はスタティック型メモリ（ＳＲＡＭ）、強誘電体メモリ（ＦＲＡＭ）またはダイナミック型メモリ（ＤＲＡＭ）であることを特徴とする携帯情報装置の駆動方法であってもよい。
【００５４】
前記記憶回路は、ガラス基板上、プラスチック基板上、ステンレス基板上または単結晶ウェハ上に形成されていることを特徴とする携帯情報装置の駆動方法であってもよい。
【００５５】
前記携帯情報装置は、携帯電話、パーソナルコンピュータ、ナビゲーションシステム、ＰＤＡまたは電子書籍であることを特徴とする携帯情報装置の駆動方法であってもよい。
【００５６】
【発明の実施の形態】
まず、本発明の携帯情報装置が有する表示装置について説明する。
【００５７】
図１は本発明の構成を示したものである。本発明では、静止画を表示する場合、表示装置２４１３の画素の内部にある、記憶回路に映像信号を記憶させ、記憶した映像信号を呼び出すことによって、表示をおこなう。よって、従来、動作させていたＣＰＵ２４０６の内部回路のうち映像信号処理回路２４０７、ＶＲＡＭ２４１１、表示装置２４１３の中のソース信号線駆動回路を停止することが可能となる。
【００５８】
以下その内容について、具体的に説明をおこなう。ペン入力タブレット２４０１からの入力が一定時間の間行われない、もしくは外部インターフェイスポート２４０５から、映像表示を変えなければならないような信号入力が一定時間されない場合、ＣＰＵ２４０６は静止画モードであると判断をおこなう。ＣＰＵ２４０６がそのような判断を行った場合、ＣＰＵ２４０６は以下のような動作をおこなう。ＥＬコントローラ２４１２を介して、表示装置２４１３のソース信号線駆動回路を停止させる。具体的には，ソース信号線駆動回路にスタートパルス、クロック信号、映像データ信号の供給を停止することによって、ソース信号線駆動回路の動作を停止させることができる。このときゲート信号線駆動回路は停止はせずに、信号の供給をうけ、記憶回路のデータをＥＬ駆動用ＴＦＴに送る動作をおこなう。
【００５９】
この様に、記憶回路に保持された信号の読み出しを、ゲート信号線駆動回路を用いて行う場合、ＥＬコントローラ２４１２は、ゲート信号線駆動回路に、クロック信号、スタートパルス等を供給し続け、ゲート信号線駆動回路は動作し続ける。
【００６０】
ゲート信号線駆動回路はソース信号線駆動回路に比べて、一般的には、１／１００以下の周波数で駆動されるため、動作を停止しなくとも、消費電力上は問題にならない。もちろん、ゲート信号線駆動回路を停止してもよい。このような動作によって、表示装置２４１３はゲート信号線駆動回路のみ、または、ソース信号線駆動回路とゲート信号線駆動回路の両方の信号線駆動回路を停止させて、表示をおこなう。
【００６１】
次に、ＣＰＵ２４０６は、ＣＰＵ２４０６内部の映像信号処理回路２４０７および、ＶＲＡＭ２４１１を停止する。前述したように、表示装置２４１３は、その内部の記憶回路に蓄えられた映像データを用いて表示を行っているので、新たに映像データを表示装置に送り込む必要性がない、よって、映像データを発生、加工する映像信号処理回路２４０７、ＶＲＡＭ２４１１などは動作していなくともかまわない。
【００６２】
つまり、映像信号処理回路２４０７、ＶＲＡＭ２４１１などは動作を停止することができる。
【００６３】
以上により、ＣＰＵ２４０６内部の電力削減、ＶＲＡＭ２４１１の電力削減、ソース信号線駆動回路の電力削減が達成されるのである。
【００６４】
また、ＥＬ表示装置が静止画を表示している時に、ペン入力タブレット２４０１に入力がされ、この入力に対応した映像信号によりＥＬ表示装置が表示する画像を変化させる場合は、ペン入力タブレットの検出回路２４０２からダブレットインターフェイス２４１８を介して、ＣＰＵ２４０６に表示内容を変えるような指示がだされ、ＣＰＵ２４０６は停止していたＶＲＡＭ２４１１、映像信号処理回路２４０７を動作させる。そして、ＥＬコントローラ２４１２により、表示装置２４１３のソース信号線駆動回路にスタートパルス、クロック信号、映像データを供給し、停止していたソース信号線駆動回路を動作させ、新たな映像信号を画素に書き込むことができる。
【００６５】
この様に、図１中、破線で囲った部分（ゲート信号線駆動回路、ＥＬコントローラ２４１２、ペン入力ダブレット２４０１、検出回路２４０２、ダブレットインターフェイス２４１８）が動作していれば、この携帯情報端末は、静止画を表示し続けることができる。
【００６６】
図２は本発明を使用した携帯電話の例である。動作概要は図１の携帯情報端末とだいたい同じである。携帯情報端末と異なるのは、携帯電話では、入力は、キーボード２５０１によって行われ、この入力された情報が、キーボードインターフェイス２５１８を介してＣＰＵ２５０６に入力されることと、電話会社の通信系を介して、アンテナに入力された情報が、送受信回路２５１５で増幅等されたのち、ＣＰＵ２５０６に入力されることである。
【００６７】
静止画を表示する場合は、前述した携帯情報端末と同様に、映像信号処理回路２５０７、ＶＲＡＭ２５１１、ソース信号線駆動回路などは停止させることができる。
【００６８】
この様に、図２中、破線で囲った部分（ゲート信号線駆動回路、ＥＬコントローラ２５１２、キーボード２５０１、キーボードインターフェイス２５１８）が動作していれば、この携帯電話は静止画を表示し続けることができる。
【００６９】
次に、本発明の携帯情報装置が有する表示装置について説明する。
【００７０】
図２５は、記憶回路を有する画素を有する表示装置における、ソース信号線駆動回路および一部の画素の構成を示したものである。この回路は、３ビットデジタル階調信号に対応したものであり、シフトレジスタ回路２０１、第１のラッチ回路２０２、第２のラッチ回路２０３、ビット信号選択スイッチ２０４、画素２０５を有する。２１０は、ゲート信号線駆動回路あるいは外部から直接供給される信号であり、画素の説明とともに後述する。
【００７１】
図２４は、図２５における画素２０５における回路構成を詳細に示したものである。この画素は、３ビットデジタル階調に対応したものであり、ＥＬ素子（１１４）、保持容量（Ｃｓ）、記憶回路（１０５〜１０７）及びＤ／Ａコンバータ（Ｄ／Ａ：１１１）、ＥＬ駆動用ＴＦＴ（１１５）、電源供給線（１１２）等を有している。１０１はソース信号線、１０２〜１０４は書き込み用ゲート信号線、１０８〜１１０は書き込み用ＴＦＴである。
【００７２】
図３は、図２４に示した表示装置におけるタイミングチャートである。表示装置は３ビットデジタル階調信号に対応し、ＶＧＡのものを対象としている。図３、図２４及び図２５を用いて、駆動方法について説明する。なお、各符号は、図３、図２４及び図２５のものをそのまま用いる（図番は省略する）。
【００７３】
図２５および図３（Ａ）、（Ｂ）を参照する。図３（Ａ）において、各フレーム期間をα、β、γと表記して説明する。まず、区間αにおける回路動作について説明する。
【００７４】
従来のデジタル方式の駆動回路の場合と同様に、シフトレジスタ回路２０１にクロック信号（Ｓ−ＣＬＫ、Ｓ−ＣＬＫｂ）およびスタートパルス（Ｓ−ＳＰ）が入力され、順次サンプリングパルスが出力される。続いて、サンプリングパルスは第１のラッチ回路２０２（ＬＡＴ１）に入力され、同じく第１のラッチ回路２０２に入力されたデジタル信号（Ｄｉｇｉｔａｌ Ｄａｔａ）をそれぞれ保持していく。この期間を、本明細書においてはドットデータサンプリング期間と表記する。１水平期間分のドットデータサンプリング期間は、図３（Ａ）において１〜４８０で示す各期間である。デジタル信号は３ビットであり、Ｄ１がＭＳＢ（Most Significant Bit）、Ｄ３がＬＳＢ（Least Significant Bit）である。第１のラッチ回路２０２において、１水平周期分のデジタル信号の保持が完了すると、帰線期間中に、第１のラッチ回路２０２で保持されているデジタル信号は、ラッチ信号（Ｌａｔｃｈ Ｐｕｌｓｅ）の入力に従い、一斉に第２のラッチ回路２０３（ＬＡＴ２）へと転送される。
【００７５】
続いて、再びシフトレジスタ回路２０１から出力されるサンプリングパルスに従い、次の水平周期分のデジタル信号の保持動作が行われる。
【００７６】
一方、第２のラッチ回路２０３に転送されたデジタル信号は、画素内に配置された記憶回路に書き込まれる。図３（Ｂ）に示すように、次列のドットデータサンプリング期間をI、IIおよびIIIと３分割し、第２のラッチ回路に保持されているデジタル信号をソース信号線に出力する。このとき、ビット信号選択スイッチ２０４によって、各ビットの信号が順番にソース信号線に出力されるように選択的に接続される。
【００７７】
期間Iでは、書き込み用ゲート信号線１０２にパルスが入力されてＴＦＴ１０８が導通し、記憶回路１０５にデジタル信号が書き込まれる。続いて、期間IIでは、書き込み用ゲート信号線１０３にパルスが入力されてＴＦＴ１０９が導通し、記憶回路１０６にデジタル信号が書き込まれる。最後に、期間IIIでは、書き込み用ゲート信号線１０４にパルスが入力されてＴＦＴ１１０が導通し、記憶回路１０７にデジタル信号が書き込まれる。
【００７８】
以上で、１水平期間分のデジタル信号の処理が終了する。図３（Ｂ）の期間は、図３（Ａ）において※印で示された期間である。以上の動作を最終段まで行うことにより、１フレーム分のデジタル信号が記憶回路１０５〜１０７に書き込まれる。
【００７９】
書き込まれたデジタル信号は、Ｄ／Ａコンバータ１１１によってアナログ信号に変換され、ＥＬ駆動用ＴＦＴ１１５のゲート電極に入力される。このアナログ信号に応じた電流が、電源供給線１１２よりＥＬ駆動用ＴＦＴ１１５を介してＥＬ素子１１４に入力される。こうして、ＥＬ素子１１４の輝度が変化し階調を表現する。ここでは、３ビットであるから、輝度は０〜７までの８段階が得られる。
【００８０】
以上の動作を繰り返して、映像の表示が継続的に行われる。ここで、静止画を表示する場合には、最初の動作で、記憶回路１０５〜１０７に一旦デジタル信号が記憶されてからは、各フレーム期間において、記憶回路１０５〜１０７に記憶されたデジタル信号を反復して読み出せば良い。
【００８１】
フレーム期間毎に、記憶回路にそれぞれ記憶されたデジタル信号を反復して読み出し、Ｄ／Ａ１１１においてアナログ信号に変換する操作は、ＤＡＣコントローラを用いて制御すればよい。
【００８２】
もしくは、記憶回路の出力をそれぞれ、読み出し用ＴＦＴ（図示せず）を介してＤ／Ａ１１１に入力するようにする。この読み出し用ＴＦＴのオン・オフを操作することによって、各フレーム期間毎に、記憶回路に記憶されたデジタル信号を反復して読み出してもよい。
【００８３】
このとき、読み出し用ＴＦＴのゲート電極が接続された読み出し用ゲート信号線（図示せず）に信号を入力する動作は、読み出し用のゲート信号線駆動回路（図示せず）を用いて行う。
【００８４】
したがって、この静止画が表示されている期間中は、ＥＬ表示装置において、ソース信号線駆動回路の駆動を停止させることが出来る。
【００８５】
さらに、記憶回路へのデジタル信号の書き込み、あるいは記憶回路からのデジタル信号の読み出しは、ゲート信号線１本単位で行うことが可能である。すなわち、ソース信号線駆動回路を短期間のみ動作させ、画面の一部のみを書き換えるなどといった表示方法をとることも出来る。
【００８６】
また、本実施形態においては、１画素内に３つの記憶回路を有し、３ビットのデジタル信号を１フレーム分だけ記憶する機能を有しているが、本発明はこの数に限定しない。つまり、ｎ（ｎは、２以上の自然数）ビットのデジタル信号をｍ（ｍは、２以上の自然数）フレーム分だけ記憶するには、１画素内にｎ×ｍ個の記憶回路を有していれば良い。
【００８７】
以上のように、画素内に実装された記憶回路を用いてデジタル信号の記憶を行い、静止画を表示する際には各フレーム期間で記憶回路に記憶されたデジタル信号を反復して用いる。こうして、ソース信号線駆動回路を駆動することなく、継続的に静止画表示が可能となる。よって、ＥＬ表示装置の低消費電力化に大きく貢献することが出来る。
【００８８】
また、ソース信号線駆動回路に関しては、ビット数に応じて増加するラッチ回路等の配置の問題から、必ずしも絶縁体上に一体形成する必要はなく、その一部あるいは全部を外付けで構成しても良い。
【００８９】
さらに、本実施形態にて示したソース信号線駆動回路においては、ビット数に応じたラッチ回路を配置しているが、１ビット分のみ配置して動作させることも可能である。この場合、上位ビットから下位ビットのデジタル信号を直列にラッチ回路に入力すれば良い。
【００９０】
本発明では、前述した様に、ゲート信号線１本単位での信号の書き換えも可能である。この場合は、ゲート信号線駆動回路としてデコーダを使うのが望ましい。ゲート信号線駆動回路としてデコーダを使用した例を図２３に示す。
【００９１】
デコーダを使用する場合には、特開平８−１０１６６９に開示された回路を用いればよい。
【００９２】
また、ソース信号線駆動回路にもこれを用いて、部分書き換えを行うことができる。
【００９３】
この様な構成により、本発明の携帯情報装置は静止画表示中に動作し続ける部分を少なくし、消費電力を低減することができる。
【００９４】
【実施例】
以下に、本発明の実施例について記述する。
【００９５】
[実施例１]
本実施例においては、実施形態において示した、本発明の携帯情報装置が有するＥＬ表示装置の画素部の回路における記憶回路及びＤ／Ａコンバータを、具体的にトランジスタ等を用いて構成した例を示し、その動作について説明する。
【００９６】
図８は、図２４に示した画素と同様のもので、Ｄ／Ａコンバータ１１１を実際に回路で構成した例である。Ｄ／Ａコンバータ１１１として、複数の階調電圧線を選択する方式のものを用いた。なお、図２４と同じ部分は同じ符号で示す。
【００９７】
３ビットのデジタル信号を処理する場合、８本の階調電圧線があり、それぞれにスイッチＴＦＴが接続されている。記憶回路１０５〜１０７からの出力は、デコーダを介してスイッチＴＦＴを選択的に駆動する。これにより記憶回路より入力されたデジタル信号に応じた階調電圧がＥＬ駆動用ＴＦＴ１１５のゲート電極に入力される。
【００９８】
図中、各部に付した符号において、図２４と同じ部位については、図２４と同じ番号を付している。記憶回路１０５〜１０７のそれぞれに、書き込み選択用ＴＦＴ１０８〜１１０を設け、記憶回路選択信号線（書き込み用ゲート信号線）１０２〜１０４をもって制御する。
【００９９】
なお、図８において、記憶回路１０５〜１０７それぞれからの出力は、記憶回路に記憶された信号及びその信号の反転信号によって構成される。
【０１００】
図４は、記憶回路の一例を示したものである。点線枠４５０で示される部分が記憶回路（図８中、１０５〜１０７で示すそれぞれの部分）であり、４５１は書き込み用ＴＦＴ（図８中、１０８〜１１０で示すそれぞれの部分）である。ここで示した記憶回路４５０には、フリップフロップを利用したスタティック型メモリ（Static RAM : SRAM）を用いているが、記憶回路に関してはこの構成に限定しない。
【０１０１】
本実施例にて図８で示した回路は、実施形態にて図３を用いて示したタイミングチャートに従って駆動することが出来る。図３、図８を用いて、記憶回路選択部（書き込み用ＴＦＴ１０８〜１１０）の実際の駆動方法を加えて、回路動作について説明する。なお、各符号は、図３、図８のものをそのまま用いる（図番は省略する）。
【０１０２】
図３（Ａ）（Ｂ）を参照する。図３（Ａ）において、各フレーム期間をα、β、γと表記して説明する。まず、区間αにおける回路動作について説明する。
【０１０３】
シフトレジスタ回路から第２のラッチ回路までの駆動方法に関しては実施形態にて示したものと同様であるのでそれに従う。
【０１０４】
期間Iでは、書き込み用ゲート信号線１０２にパルスが入力されてＴＦＴ１０８が導通し、記憶回路１０５にデジタル信号が書き込まれる。続いて、期間IIでは、書き込み用ゲート信号線１０３にパルスが入力されてＴＦＴ１０９が導通し、記憶回路１０６にデジタル信号が書き込まれる。最後に、期間IIIでは、書き込み用ゲート信号線１０４にパルスが入力されてＴＦＴ１１０が導通し、記憶回路１０７にデジタル信号が書き込まれる。
【０１０５】
以上で、１水平期間分のデジタル信号の処理が終了する。図３（Ｂ）の期間は、図３（Ａ）において※印で示された期間である。以上の動作を最終段まで行うことにより、１フレーム分のデジタル信号が記憶回路１０５〜１０７に書き込まれる。
【０１０６】
書き込まれたデジタル信号は、Ｄ／Ａコンバータ１１１によってアナログ信号に変換され、ＥＬ駆動用ＴＦＴ１１５のゲート電極に入力される。このアナログ信号に応じた電流が、電源供給線１１２よりＥＬ駆動用ＴＦＴ１１５を介してＥＬ素子１１４に入力される。こうして、ＥＬ素子１１４の輝度が変化し階調を表現する。ここでは、３ビットのデジタル信号を入力しているので、輝度は０〜７までの８段階が得られる。
【０１０７】
以上のようにして、１フレーム期間分の表示が行われる。一方、駆動回路側では、同時に次のフレーム期間のデジタル信号の処理が行われている。
【０１０８】
以上の手順を繰り返すことにより、映像の表示を行う。なお、静止画の表示を行う場合には、あるフレームのデジタル信号の、記憶回路への書き込みが終了したら、ソース信号線駆動回路を停止させ、同じ記憶回路に書き込まれている信号を毎フレームで読み込んで表示を行う。
【０１０９】
この際、図８において図示していないが、各画素の各記憶回路の出力が、読み出し用ＴＦＴを介してＤ／Ａに入力されるようにし、この読み出し用ＴＦＴを、操作することによって、フレーム期間毎に記憶回路の信号を反復して読み出すことができる。この読み出し用ＴＦＴを操作する回路は、公知の構成の回路を自由に用いることができる。
【０１１０】
また、記憶回路に入力された信号を、常にＤ／Ａ回路に入力し、対応するアナログ信号を液晶素子に出力して、静止画の表示を行うこともできる。この場合は、書き込み用ＴＦＴが選択され、新たに記憶回路に情報が書き込まれるまで、画素は、同じ輝度の表示を続ける。この駆動方法では、前述の読み出し用ＴＦＴ等は必要ない。
【０１１１】
このような方法により、静止画の表示中における消費電力を大きく低減することが出来る。
【０１１２】
[実施例２]
本実施例においては、画素部の記憶回路への書き込みを点順次で行うことにより、ソース信号線駆動回路の第２のラッチ回路を省略した例について記す。
【０１１３】
図５は、記憶回路を有する画素を用いたＥＬ表示装置における、ソース信号線駆動回路および一部の画素の構成を示したものである。この回路は、３ビットデジタル階調信号に対応したものであり、シフトレジスタ回路５０１、ラッチ回路５０２、画素５０３を有する。５１０は、ゲート信号線駆動回路あるいは外部から直接供給される信号であり、画素の説明とともに後述する。
【０１１４】
図６は、図５に示した画素５０３の回路構成の詳細図である。実施例１と同様、３ビットデジタル階調信号に対応したものであり、ＥＬ素子６１４、記憶回路（６０５〜６０７）及びＤ／Ａコンバータ（Ｄ／Ａ：６１１）等を有している。６０１は第１ビット（ＭＳＢ）信号用ソース信号線、６０２は第２ビット信号用ソース信号線、６０３は第３ビット（ＬＳＢ）信号用ソース信号線、６０４は書き込み用ゲート信号線、６０８〜６１０は書き込み用ＴＦＴである。
【０１１５】
図７は、本実施例にて示した回路の駆動に関するタイミングチャートである。
図６および図７を用いて説明する。
【０１１６】
シフトレジスタ回路５０１からラッチ回路（ＬＡＴ１）５０２までの動作は実施形態および実施例１と同様に行われる。図７（Ｂ）に示すように、第１段目でのラッチ動作が終了すると、直ちに画素の記憶回路への書き込みを開始する。書き込み用ゲート信号線６０４にパルスが入力され、書き込み用ＴＦＴ６０８〜６１０が導通し、記憶回路への書き込みが可能な状態となる。ラッチ回路５０２に保持されたビット毎のデジタル信号は、３本のソース信号線６０１〜６０３を経由して、同時に書き込まれる。
【０１１７】
第１段目でラッチ回路に保持されたデジタル信号が、記憶回路へ書き込まれているとき、次段では続くサンプリングパルスに従って、ラッチ回路においてデジタル信号の保持が行われている。このようにして、順次記憶回路への書き込みが行われていく。
【０１１８】
最終段まで、上記動作を繰り返し、１水平期間が終了する。
【０１１９】
これを全ての水平期間１〜４８０について繰り返す。
【０１２０】
以上で、１フレーム目の表示期間が完了する。区間βでは、次のフレームにおけるデジタル信号の処理が行われる。
【０１２１】
図７（Ｂ）で示す期間は、図７（Ａ）において、※※印で示す期間に相当する。
【０１２２】
以上の手順を繰り返すことにより、映像の表示を行う。なお、静止画の表示を行う場合には、あるフレームのデジタル信号の、記憶回路への書き込みが終了したら、ソース信号線駆動回路を停止させ、同じ記憶回路に書き込まれている信号を毎フレームで読み込んで表示を行う。このような方法により、静止画の表示中における消費電力を大きく低減することが出来る。さらに、実施形態にて示した回路と比較すると、ラッチ回路の数を１／２とすることが出来、回路配置の省スペース化による装置全体の小型化に貢献出来る。
【０１２３】
[実施例３]
本実施例においては、実施例２にて示した、第２のラッチ回路を省略したＥＬ表示装置の回路構成を応用し、線順次駆動により画素内の記憶回路への書き込みを行う方法を用いたＥＬ表示装置の例について記す。
【０１２４】
図１７は、本実施例にて示すＥＬ表示装置のソース信号線駆動回路の回路構成例を示している。この回路は、３ビットデジタル階調信号に対応したものであり、シフトレジスタ回路（ＳＲ）１７０１、ラッチ回路（ＬＡＴ１）１７０２、スイッチ回路（ＳＷ）１７０３、画素１７０４を有する。１７１０は、ゲート信号線駆動回路あるいは外部から直接供給される信号である。画素の回路構成に関しては、実施例２のものと同様で良いので、図６をそのまま参照する。
【０１２５】
図１８は、本実施例にて示した回路の駆動に関するタイミングチャートである。図６、図１７および図１８を用いて説明する。
【０１２６】
シフトレジスタ回路１７０１からサンプリングパルスが出力され、ラッチ回路１７０２で、サンプリングパルスに従ってデジタル信号を保持するまでの動作は、実施例１および実施例２と同様である。本実施例では、ラッチ回路１７０２と画素１７０４内の記憶回路との間に、スイッチ回路１７０３を有しているため、ラッチ回路でのデジタル信号の保持が完了しても、直ちに記憶回路への書き込みが開始されない。ドットデータサンプリング期間が終了するまでの間は、スイッチ回路１７０３は閉じたままであり、その間、ラッチ回路ではデジタル信号が保持され続ける。
【０１２７】
図１８（Ｂ）に示すように、１水平期間分のデジタル信号の保持が完了すると、その後の帰線期間中にラッチ信号（Ｌａｔｃｈ Ｐｕｌｓｅ）が入力されてスイッチ回路１７０３が一斉に開き、ラッチ回路１７０２で保持されていたデジタル信号は一斉に画素１７０４内の記憶回路に書き込まれる。このときの書き込み動作に関わる、画素１７０４内の動作、さらに次のフレーム期間における表示の際の読み出し動作に関わる、画素１７０４内の動作については、実施例２と同様で良いので、ここでは説明を省略する。
【０１２８】
図１８（Ｂ）で示す期間は、図１８（Ａ）において、※※※印で示す期間に相当する。
【０１２９】
以上の方法によって、第２のラッチ回路を省略したソース信号線駆動回路においても、線順次の書き込み駆動を容易に行うことが出来る。
【０１３０】
[実施例４]
本実施例では、図８で示したＤ／Ａコンバータとは異なる構造のものを用いた画素の例を示す。図９に、その回路図を示す。なお、図８と同じ部分は同じ符号で示す。
【０１３１】
図８で示したものと同様に階調電圧線を選択する方式であるが、図８では、素子の数が多く、画素内で素子の占める面積が大きくなる。そのため、図９では、スイッチを直列接続し、デコーダとスイッチを兼ねて素子数を減らしている。
【０１３２】
なお、図９において、記憶回路１０５〜１０７のそれぞれからの出力は、記憶回路に記憶された信号及びその信号の反転信号によって構成される。
【０１３３】
本実施例は、実施例１〜実施例３と自由に組み合わせて実施することが可能である。
【０１３４】
[実施例５]
本実施例では、図８や図９で示したＤ／Ａコンバータとは異なる構造のものを用いた画素の例を示す。図２０に、その回路図を示す。なお、図８及び図９と同じ部分は同じ符号で示す。
【０１３５】
図８や図９で示したＤ／Ａコンバータでは、階調電圧線を用いるため、階調数の分だけ配線が必要となり、多階調化には適さない。そのため、図２０では、容量Ｃ１〜Ｃ３の組み合わせによって、基準電圧を分圧し、階調電圧を作っている。この様な容量分割方式では、容量Ｃ１〜Ｃ３の比で階調が作られるため、多様な階調が表現可能である。
【０１３６】
この様な容量分割方式のＤ／Ａコンバータは、AMLCD99 Digest of Technical Papers p29〜32に記載してある。
【０１３７】
本実施例は、実施例１〜実施例３と自由に組み合わせて実施することが可能である。
【０１３８】
[実施例６]
本実施例では、図８や図９及び図２０で示したＤ／Ａコンバータとは異なる構造のものを用いた画素の例を示す。図２１に、その回路図を示す。なお、図８や図９及び図２０と同じ部分は同じ符号で示す。
【０１３９】
図２１に示したものは、図２０のＤ／Ａコンバータをさらに簡略化したものである。容量Ｃ１〜Ｃ３それぞれの２つの電極のうちＥＬ素子と接続されていない方の電極は、リセット時にはＶLに接続され、非リセット時には、ＶHまたはＶLのいずれかに接続されるが、その接続をスイッチのみで構成できる。
【０１４０】
なお、図２１において、記憶回路１０５〜１０７のそれぞれからの出力は、記憶回路に記憶された信号及びその信号の反転信号によって構成される。
【０１４１】
本実施例は、実施例１〜実施例３と自由に組み合わせて実施することが可能である。
【０１４２】
[実施例７]
本実施例では、実施形態で示した図２５とは異なった構造のソース信号線駆動回路の例を示す。
【０１４３】
図２２に示す様に、ソース信号線駆動回路のラッチ回路を１ビット分のみ有し、代わりにソース信号線駆動回路を３倍の速度で動作させ、１ライン期間中に、第１ビットデータ、第２ビットデータ、第３ビットデータの順にデータをソース信号線駆動回路に入力し、実施形態で示した図２５のソース信号線駆動回路と同様の効果を得られる。
【０１４４】
この方式では、外部にデータを順に入れ替えるための回路が必要であるが、ソース信号線駆動回路は小さくすることが可能である。
【０１４５】
[実施例８]
本実施例では、本発明の携帯情報装置のＥＬ表示装置の画素部とその周辺に設けられる駆動回路部（ソース信号線駆動回路、ゲート信号線駆動回路）のＴＦＴを同時に作製する方法について説明する。但し、説明を簡単にするために、駆動回路部に関しては基本単位であるＣＭＯＳ回路を図示することとする。
【０１４６】
まず、図１０（Ａ）に示すように、コーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスから成る基板５００１上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜５００２を形成する。例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜５００２ａを１０〜２００[nm]（好ましくは５０〜１００[nm]）形成し、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化水素化シリコン膜５００２ｂを５０〜２００[nm]（好ましくは１００〜１５０[nm]）の厚さに積層形成する。本実施例では下地膜５００２を２層構造として示したが、前記絶縁膜の単層膜または２層以上積層させた構造として形成しても良い。
【０１４７】
島状半導体層５００３〜５００６は、非晶質構造を有する半導体膜をレーザー結晶化法や公知の熱結晶化法を用いて作製した結晶質半導体膜で形成する。この島状半導体層５００３〜５００６の厚さは２５〜８０[nm]（好ましくは３０〜６０[nm]）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。
【０１４８】
レーザー結晶化法で結晶質半導体膜を作製するには、パルス発振型または連続発光型のエキシマレーザーやＹＡＧレーザー、ＹＶＯ4レーザーを用いる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数３０[Hz]とし、レーザーエネルギー密度を１００〜４００[mJ/cm2](代表的には２００〜３００[mJ/cm2])とする。また、ＹＡＧレーザーを用いる場合にはその第２高調波を用いパルス発振周波数１〜１０[kHz]とし、レーザーエネルギー密度を３００〜６００[mJ/cm2](代表的には３５０〜５００[mJ/cm2])とすると良い。そして幅１００〜１０００[μm]、例えば４００[μm]で線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率（オーバーラップ率）を８０〜９８[％]として行う。
【０１４９】
次いで、島状半導体層５００３〜５００６を覆うゲート絶縁膜５００７を形成する。ゲート絶縁膜５００７はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０[nm]としてシリコンを含む絶縁膜で形成する。本実施例では、１２０[nm]の厚さで酸化窒化シリコン膜で形成する。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。例えば、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosilicate）とＯ2とを混合し、反応圧力４０[Pa]、基板温度３００〜４００[℃]とし、高周波（１３．５６[MHz]）、電力密度０．５〜０．８[W/cm2]で放電させて形成することが出来る。このようにして作製される酸化シリコン膜は、その後４００〜５００[℃]の熱アニールによりゲート絶縁膜として良好な特性を得ることが出来る。
【０１５０】
そして、ゲート絶縁膜５００７上にゲート電極を形成するための第１の導電膜５００８と第２の導電膜５００９とを形成する。本実施例では、第１の導電膜５００８をＴａで５０〜１００[nm]の厚さに形成し、第２の導電膜５００９をＷで１００〜３００[nm]の厚さに形成する。
【０１５１】
Ｔａ膜はスパッタ法で、ＴａのターゲットをＡｒでスパッタすることにより形成する。この場合、Ａｒに適量のＸｅやＫｒを加えると、Ｔａ膜の内部応力を緩和して膜の剥離を防止することが出来る。また、α相のＴａ膜の抵抗率は２０[μΩcm]程度でありゲート電極に使用することが出来るが、β相のＴａ膜の抵抗率は１８０[μΩcm]程度でありゲート電極とするには不向きである。α相のＴａ膜を形成するために、Ｔａのα相に近い結晶構造をもつ窒化タンタルを１０〜５０[nm]程度の厚さでＴａの下地に形成しておくとα相のＴａ膜を容易に得ることが出来る。
【０１５２】
Ｗ膜を形成する場合には、Ｗをターゲットとしたスパッタ法で形成する。その他に６フッ化タングステン（ＷＦ6）を用いる熱ＣＶＤ法で形成することも出来る。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０[μΩcm]以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることが出来るが、Ｗ中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。このことより、スパッタ法による場合、純度９９．９９９９[％]のＷターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０[μΩcm]を実現することが出来る。
【０１５３】
なお、本実施例では、第１の導電膜５００８をＴａ、第２の導電膜５００９をＷとしたが、特に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕなどから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。本実施例以外の他の組み合わせの一例で望ましいものとしては、第１の導電膜５００８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜５００９をＷとする組み合わせ、第１の導電膜５００８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜５００９をＡｌとする組み合わせ、第１の導電膜５００８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜５００９をＣｕとする組み合わせが挙げられる。
【０１５４】
次に、レジストによるマスク５０１０を形成し、電極及び配線を形成するための第１のエッチング処理を行う。本実施例ではＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2を混合し、１[Pa]の圧力でコイル型の電極に５００[W]のＲＦ（１３．５６[MHz]）電力を投入してプラズマを生成して行う。基板側（試料ステージ）にも１００[W]のＲＦ（１３．５６[MHz]）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合した場合にはＷ膜及びＴａ膜とも同程度にエッチングされる。
【０１５５】
上記エッチング条件では、レジストによるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテーパー形状となる。テーパー部の角度は１５〜４５°となる。ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０[％]程度の割合でエッチング時間を増加させると良い。Ｗ膜に対する酸化窒化シリコン膜の選択比は２〜４（代表的には３）であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は２０〜５０[nm]程度エッチングされることになる。こうして、第１のエッチング処理により第１の導電層と第２の導電層から成る第１の形状の導電層５０１１〜５０１６（第１の導電層５０１１ａ〜５０１６ａと第２の導電層５０１１ｂ〜５０１６ｂ）を形成する。このとき、ゲート絶縁膜５００７においては、第１の形状の導電層５０１１〜５０１６で覆われない領域は２０〜５０[nm]程度エッチングされ薄くなった領域が形成される。
（図１０（Ｂ））
【０１５６】
そして、第１のドーピング処理を行いｎ型を付与する不純物元素を添加する。
ドーピングの方法はイオンドープ法もしくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１×１０13〜５×１０14[atoms/cm2]とし、加速電圧を６０〜１００[keV]として行う。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いる。この場合、導電層５０１１〜５０１５がｎ型を付与する不純物元素に対するマスクとなり、自己整合的に第１の不純物領域５０１７〜５０２５が形成される。第１の不純物領域５０１７〜５０２５には１×１０20〜１×１０21[atoms/cm3]の濃度範囲でｎ型を付与する不純物元素を添加する。（図１０（Ｂ））
【０１５７】
次に、図１０（Ｃ）に示すように、レジストマスクは除去しないまま、第２のエッチング処理を行う。エッチングガスにＣＦ4とＣｌ2とＯ2とを用い、Ｗ膜を選択的にエッチングする。この時、第２のエッチング処理により第２の形状の導電層５０２６〜５０３１（第１の導電層５０２６ａ〜５０３１ａと第２の導電層５０２６ｂ〜５０３１ｂ）を形成する。このとき、ゲート絶縁膜５００７においては、第２の形状の導電層５０２６〜５０３１で覆われない領域はさらに２０〜５０[nm]程度エッチングされ薄くなった領域が形成される。
【０１５８】
Ｗ膜やＴａ膜のＣＦ4とＣｌ2の混合ガスによるエッチング反応は、生成されるラジカルまたはイオン種と反応生成物の蒸気圧から推測することが出来る。ＷとＴａのフッ化物と塩化物の蒸気圧を比較すると、Ｗのフッ化物であるＷＦ6が極端に高く、その他のＷＣｌ5、ＴａＦ5、ＴａＣｌ5は同程度である。従って、ＣＦ4とＣｌ2の混合ガスではＷ膜及びＴａ膜共にエッチングされる。しかし、この混合ガスに適量のＯ2を添加するとＣＦ4とＯ2が反応してＣＯとＦになり、ＦラジカルまたはＦイオンが多量に発生する。その結果、フッ化物の蒸気圧が高いＷ膜のエッチング速度が増大する。一方、ＴａはＦが増大しても相対的にエッチング速度の増加は少ない。また、ＴａはＷに比較して酸化されやすいので、Ｏ2を添加することでＴａの表面が酸化される。Ｔａの酸化物はフッ素や塩素と反応しないためさらにＴａ膜のエッチング速度は低下する。従って、Ｗ膜とＴａ膜とのエッチング速度に差を作ることが可能となりＷ膜のエッチング速度をＴａ膜よりも大きくすることが可能となる。
【０１５９】
そして、図１１（Ａ）に示すように第２のドーピング処理を行う。この場合、第１のドーピング処理よりもドーズ量を下げて高い加速電圧の条件としてｎ型を付与する不純物元素をドーピングする。例えば、加速電圧を７０〜１２０[keV]とし、１×１０13[atoms/cm2]のドーズ量で行い、図１０（Ｂ）で島状半導体層に形成された第１の不純物領域の内側に新たな不純物領域を形成する。ドーピングは、第２の形状の導電層５０２６〜５０３０を不純物元素に対するマスクとして用い、第１の導電層５０２６ａ〜５０３０ａの下側の領域にも不純物元素が添加されるようにドーピングする。こうして、第３の不純物領域５０３２〜５０３６が形成される。この第３の不純物領域５０３２〜５０３６に添加されたリン（Ｐ）の濃度は、第１の導電層５０２６ａ〜５０３０ａのテーパー部の膜厚に従って緩やかな濃度勾配を有している。なお、第１の導電層５０２６ａ〜５０３０ａのテーパー部と重なる半導体層において、第１の導電層５０２６ａ〜５０３０ａのテーパー部の端部から内側に向かって若干、不純物濃度が低くなっているものの、ほぼ同程度の濃度である。
【０１６０】
図１１（Ｂ）に示すように第３のエッチング処理を行う。エッチングガスにＣＨＦ6を用い、反応性イオンエッチング法（ＲＩＥ法）を用いて行う。第３のエッチング処理により、第１の導電層５０２６ａ〜５０３１ａのテーパー部を部分的にエッチングして、第１の導電層が半導体層と重なる領域が縮小される。第３のエッチング処理によって、第３の形状の導電層５０３７〜５０４２（第１の導電層５０３７ａ〜５０４２ａと第２の導電層５０３７ｂ〜５０４２ｂ）を形成する。このとき、ゲート絶縁膜５００７においては、第３の形状の導電層５０３７〜５０４２で覆われない領域はさらに２０〜５０[nm]程度エッチングされ薄くなった領域が形成される。
【０１６１】
第３のエッチング処理によって、第３の不純物領域５０３２〜５０３６においては、第１の導電層５０３７ａ〜５０４１ａと重なる第３の不純物領域５０３２ａ〜５０３６ａと、第１の不純物領域と第３の不純物領域との間の第２の不純物領域５０３２ｂ〜５０３６ｂとが形成される。
【０１６２】
そして、図１１（Ｃ）に示すように、ｐチャネル型ＴＦＴを形成する島状半導体層５００４に第1の導電型とは逆の導電型の第４の不純物領域５０４３〜５０４８を形成する。第３の形状の導電層５０３８ｂを不純物元素に対するマスクとして用い、自己整合的に不純物領域を形成する。このとき、ｎチャネル型ＴＦＴを形成する島状半導体層５００３、５００５、５００６および配線部５０４２はレジストマスク５２００で全面を被覆しておく。不純物領域５０４３〜５０４８にはそれぞれ異なる濃度でリンが添加されているが、ジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成し、そのいずれの領域においても不純物濃度が２×１０20〜２×１０21[atoms/cm3]となるようにする。
【０１６３】
以上までの工程でそれぞれの島状半導体層に不純物領域が形成される。島状半導体層と重なる第３の形状の導電層５０３７〜５０４１がゲート電極として機能する。また、５０４２は島状のソース信号線として機能する。
【０１６４】
レジストマスク５２００を除去した後、導電型の制御を目的として、それぞれの島状半導体層に添加された不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することが出来る。熱アニール法では酸素濃度が１[ppm]以下、好ましくは０．１[ppm]以下の窒素雰囲気中で４００〜７００[℃]、代表的には５００〜６００[℃]で行うものであり、本実施例では５００[℃]で４時間の熱処理を行う。ただし、第３の形状の導電層５０３７〜５０４２に用いた配線材料が熱に弱い場合には、配線等を保護するため層間絶縁膜（シリコンを主成分とする）を形成した後で活性化を行うことが好ましい。
【０１６５】
さらに、３〜１００[％]の水素を含む雰囲気中で、３００〜４５０[℃]で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行う。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【０１６６】
次いで、図１２（Ａ）に示すように、第１の層間絶縁膜５０５５を酸化窒化シリコン膜から１００〜２００[nm]の厚さで形成する。その上に有機絶縁物材料から成る第２の層間絶縁膜５０５６を形成した後、第１の層間絶縁膜５０５５、第２の層間絶縁膜５０５６、およびゲート絶縁膜５００７に対してコンタクトホールを形成し、各配線（接続配線、信号線を含む）５０５７〜５０６２、５０６４をパターニング形成した後、接続配線５０６２に接する画素電極５０６３をパターニング形成する。
【０１６７】
第２の層間絶縁膜５０５６としては、有機樹脂を材料とする膜を用い、その有機樹脂としてはポリイミド、ポリアミド、アクリル、ＢＣＢ（ベンゾシクロブテン）等を使用することが出来る。特に、第２の層間絶縁膜５０５６は平坦化の意味合いが強いので、平坦性に優れたアクリルが好ましい。本実施例ではＴＦＴによって形成される段差を十分に平坦化しうる膜厚でアクリル膜を形成する。好ましくは１〜５[μm]（さらに好ましくは２〜４[μm]）とすれば良い。
【０１６８】
コンタクトホールの形成は、ドライエッチングまたはウエットエッチングを用い、ｎ型の不純物領域５０１７、５０１８、５０２１、５０２３〜５０２５またはｐ型の不純物領域５０４３〜５０４８に達するコンタクトホール、配線５０４２に達するコンタクトホール、電源供給線に達するコンタクトホール（図示せず）、およびゲート電極に達するコンタクトホール（図示せず）をそれぞれ形成する。
【０１６９】
また、配線（接続配線、信号線を含む）５０５７〜５０６２、５０６４として、Ｔｉ膜を１００[nm]、Ｔｉを含むアルミニウム膜を３００[nm]、Ｔｉ膜１５０[nm]をスパッタ法で連続形成した３層構造の積層膜を所望の形状にパターニングしたものを用いる。勿論、他の導電膜を用いても良い。
【０１７０】
また、本実施例では、画素電極５０６３としてＭｇＡｇ膜を１１０[nm]の厚さに形成し、パターニングを行った。画素電極５０６３を接続配線５０６２と接して重なるように配置することでコンタクトを取っている。この画素電極５０６３がＥＬ素子の陰極となる。（図１２（Ａ））
【０１７１】
次に、図１２（Ｂ）に示すように、珪素を含む絶縁膜（本実施例では酸化珪素膜）を５００[nm]の厚さに形成し、画素電極５０６３に対応する位置に開口部を形成して、バンクとして機能する第３の層間絶縁膜５０６５を形成する。開口部を形成する際、ウエットエッチング法を用いることで容易にテーパー形状の側壁とすることが出来る。開口部の側壁が十分になだらかでないと段差に起因するＥＬ層の劣化が顕著な問題となってしまうため、注意が必要である。
【０１７２】
次に、ＥＬ層５０６６および陽極（対向電極）５０６７を、真空蒸着法を用いて大気解放しないで連続形成する。なお、ＥＬ層５０６６の膜厚は８０〜２００[nm]（典型的には１００〜１２０[nm]）、陽極５０６７は、ＩＴＯ膜にて形成した。
【０１７３】
この工程では、赤色に対応する画素、緑色に対応する画素および青色に対応する画素に対して順次、ＥＬ層および陽極を形成する。但し、ＥＬ層は溶液に対する耐性に乏しいためフォトリソグラフィ技術を用いずに各色個別に形成しなくてはならない。そこでメタルマスクを用いて所望の画素以外を隠し、必要箇所だけ選択的にＥＬ層および陽極を形成するのが好ましい。
【０１７４】
即ち、まず赤色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて赤色発光のＥＬ層を選択的に形成する。次いで、緑色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて緑色発光のＥＬ層を選択的に形成する。次いで、同様に青色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて青色発光のＥＬ層を選択的に形成する。なお、ここでは全て異なるマスクを用いるように記載しているが、同じマスクを使いまわしても構わない。
【０１７５】
ここではＲＧＢに対応した３種類のＥＬ素子を形成する方式を用いたが、白色発光のＥＬ素子とカラーフィルタとを組み合わせた方式、青色または青緑発光のＥＬ素子と蛍光体（蛍光性の色変換層：ＣＣＭ）とを組み合わせた方式、陰極（画素電極）に透明電極を利用してＲＧＢに対応したＥＬ素子を重ねる方式などを用いても良い。
【０１７６】
なお、ＥＬ層５０６６としては公知の材料を用いることが出来る。公知の材料としては、駆動電圧を考慮すると有機材料を用いるのが好ましい。例えば正孔注入層、正孔輸送層、発光層および電子注入層でなる４層構造をＥＬ層とすれば良い。
【０１７７】
次に、同じゲート信号線にゲート電極が接続されたスイッチング用ＴＦＴを有する画素（同じラインの画素）上に、メタルマスクを用いて陽極５０６７を形成する。
【０１７８】
なお本実施例では、陽極５０６７としてＩＴＯを用い、陰極５０６３としてＭｇＡｇを用いたが、本発明はこれに限定されない。陽極５０６７及び陰極５０６３として他の公知の材料を用いても良い。
【０１７９】
最後に、窒化珪素膜でなるパッシベーション膜５０６８を３００[nm]の厚さに形成する。パッシベーション膜５０６８を形成しておくことで、ＥＬ層５０６６を水分等から保護することができ、ＥＬ素子の信頼性をさらに高めることが出来る。
【０１８０】
こうして図１２（Ｂ）に示すような構造のＥＬディスプレイパネルが完成する。なお、本実施例におけるＥＬディスプレイパネルの作製工程においては、回路の構成および工程の関係上、ゲート電極を形成している材料であるＴａ、Ｗによってソース信号線を形成し、ソース、ドレイン電極を形成している配線材料であるＡｌによってゲート信号線を形成しているが、異なる材料を用いても良い。
【０１８１】
なお、上記の行程により作製されるアクティブマトリクス型ＥＬ表示装置におけるＴＦＴはトップゲート構造をとっているが、ボトムゲート構造のＴＦＴやその他の構造のＴＦＴに対しても本実施例は容易に適用され得る。
【０１８２】
また、本実施例においては、ガラス基板を使用しているが、ガラス基板に限らず、プラスチック基板、ステンレス基板、単結晶ウェハ等、ガラス基板以外のものを使用することによっても実施が可能である。
【０１８３】
ところで、本実施例のＥＬディスプレイパネルは、画素部だけでなく駆動回路部にも最適な構造のＴＦＴを配置することにより、非常に高い信頼性を示し、動作特性も向上しうる。また結晶化工程においてＮｉ等の金属触媒を添加し、結晶性を高めることも可能である。それによって、ソース信号線駆動回路の駆動周波数を１０[MHz]以上にすることが可能である。
【０１８４】
まず、極力動作速度を落とさないようにホットキャリア注入を低減させる構造を有するＴＦＴを、駆動回路部を形成するＣＭＯＳ回路のｎチャネル型ＴＦＴとして用いる。なお、ここでいう駆動回路としては、シフトレジスタ、バッファ、レベルシフタ、線順次駆動におけるラッチ、点順次駆動におけるトランスミッションゲートなどが含まれる。
【０１８５】
本実施例の場合、ｎチャネル型ＴＦＴの活性層は、ソース領域、ドレイン領域、ゲート絶縁膜を間に挟んでゲート電極と重なるオーバーラップＬＤＤ領域（ＬOV領域）、ゲート絶縁膜を間に挟んでゲート電極と重ならないオフセットＬＤＤ領域（ＬOFF領域）およびチャネル形成領域を含む。
【０１８６】
また、ＣＭＯＳ回路のｐチャネル型ＴＦＴは、ホットキャリア注入による劣化が殆ど気にならないので、特にＬＤＤ領域を設けなくても良い。勿論、ｎチャネル型ＴＦＴと同様にＬＤＤ領域を設け、ホットキャリア対策を講じることも可能である。
【０１８７】
その他、駆動回路において、チャネル形成領域を双方向に電流が流れるようなＣＭＯＳ回路、即ち、ソース領域とドレイン領域の役割が入れ替わるようなＣＭＯＳ回路が用いられる場合、ＣＭＯＳ回路を形成するｎチャネル型ＴＦＴは、チャネル形成領域の両サイドにチャネル形成領域を挟む形でＬＤＤ領域を形成することが好ましい。このような例としては、点順次駆動に用いられるトランスミッションゲートなどが挙げられる。また駆動回路において、オフ電流を極力低く抑える必要のあるＣＭＯＳ回路が用いられる場合、ＣＭＯＳ回路を形成するｎチャネル型ＴＦＴは、ＬOV領域を有していることが好ましい。このような例としては、やはり、点順次駆動に用いられるトランスミッションゲートなどが挙げられる。
【０１８８】
なお、実際には図１２（Ｂ）の状態まで完成したら、さらに外気に曝されないように、気密性が高く、脱ガスの少ない保護フィルム（ラミネートフィルム、紫外線硬化樹脂フィルム等）や透光性のシーリング材でパッケージング（封入）することが好ましい。その際、シーリング材の内部を不活性雰囲気にしたり、内部に吸湿性材料（例えば酸化バリウム）を配置したりするとＥＬ素子の信頼性が向上する。
【０１８９】
また、パッケージング等の処理により気密性を高めたら、基板上に形成された素子又は回路から引き回された端子と外部信号端子とを接続するためのコネクタ（フレキシブルプリントサーキット：ＦＰＣ）を取り付けて製品として完成する。このような出荷出来る状態にまでした状態を本明細書中ではＥＬ表示装置という。
【０１９０】
また、本実施例で示す工程に従えば、ＥＬ表示装置の作製に必要なフォトマスクの数を抑えることが出来る。その結果、工程を短縮し、製造コストの低減及び歩留まりの向上に寄与することが出来る。
【０１９１】
[実施例９]
本実施例では、本発明の携帯情報装置のＥＬ表示装置を作製した例について、図１９を用いて説明する。
【０１９２】
図１９（Ａ）は、ＥＬ表示装置の上面図であり、図１９（Ｂ）は、図１９（Ａ）のＡ−Ａ’における断面図、図１９（Ｃ）は図１９（Ａ）のＢ−Ｂ’における断面図である。
【０１９３】
基板４００１上に設けられた画素部４００２と、ソース信号線駆動回路４００３と、第１及び第２のゲート信号線駆動回路４００４ａ、ｂとを囲むようにして、シール材４００９が設けられている。また画素部４００２と、ソース信号線駆動回路４００３と、第１及び第２のゲート信号線駆動回路４００４ａ、ｂとの上にシーリング材４００８が設けられている。よって画素部４００２と、ソース信号線駆動回路４００３と、第１及び第２のゲート信号線駆動回路４００４ａ、ｂとは、基板４００１とシール材４００９とシーリング材４００８とによって、充填材４２１０で密封されている。
【０１９４】
また基板４００１上に設けられた画素部４００２と、ソース信号線駆動回路４００３と、第１及び第２のゲート信号線駆動回路４００４ａ、ｂとは、複数のＴＦＴを有している。図１９（Ｂ）では代表的に、下地膜４０１０上に形成された、ソース信号線駆動回路４００３に含まれる駆動ＴＦＴ（但し、ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを図示する）４２０１及び画素部４００２に含まれる画素ＴＦＴ（ＥＬ素子への電流を制御するＴＦＴ：ＥＬ駆動用ＴＦＴ）４２０２を図示した。
【０１９５】
本実施例では、駆動ＴＦＴ４２０１には公知の方法で作製されたｐチャネル型ＴＦＴ及びｎチャネル型ＴＦＴが用いられ、ＥＬ駆動用ＴＦＴ４２０２には公知の方法で作製されたｐチャネル型ＴＦＴが用いられる。
【０１９６】
駆動ＴＦＴ４２０１及びＥＬ駆動用ＴＦＴ４２０２上には層間絶縁膜（平坦化膜）４３０１が形成され、その上にＥＬ駆動用ＴＦＴ４２０２のドレイン領域と電気的に接続する画素電極（陽極）４２０３が形成される。画素電極４２０３としては仕事関数の大きい透明導電膜が用いられる。透明導電膜としては、酸化インジウムと酸化スズとの化合物、酸化インジウムと酸化亜鉛との化合物、酸化亜鉛、酸化スズまたは酸化インジウムを用いることができる。また、前記透明導電膜にガリウムを添加したものを用いても良い。
【０１９７】
そして、画素電極４２０３の上には絶縁膜４３０２が形成され、絶縁膜４３０２は画素電極４２０３の上に開口部が形成されている。この開口部において、画素電極４２０３の上にはＥＬ（エレクトロルミネッセンス）層４２０４が形成される。ＥＬ層４２０４は公知の有機ＥＬ材料または無機ＥＬ材料を用いることができる。また、有機ＥＬ材料には低分子系（モノマー系）材料と高分子系（ポリマー系）材料があるがどちらを用いても良い。
【０１９８】
ＥＬ層４２０４の形成方法は公知の蒸着技術もしくは塗布法技術を用いれば良い。また、ＥＬ層の構造は正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層を自由に組み合わせて積層構造または単層構造とすれば良い。
【０１９９】
ＥＬ層４２０４の上には遮光性を有する導電膜（代表的にはアルミニウム、銅もしくは銀を主成分とする導電膜またはそれらと他の導電膜との積層膜）からなる陰極４２０５が形成される。また、陰極４２０５とＥＬ層４２０４の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、ＥＬ層４２０４を窒素または希ガス雰囲気で形成し、酸素や水分に触れさせないまま陰極４２０５を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述のような成膜を可能とする。そして陰極４２０５には所定の電圧が与えられている。
【０２００】
以上のようにして、画素電極（陽極）４２０３、ＥＬ層４２０４及び陰極４２０５からなるＥＬ素子４３０３が形成される。そしてＥＬ素子４３０３を覆うように、絶縁膜４３０２上に保護膜４２０９が形成されている。保護膜４２０９は、ＥＬ素子４３０３に酸素や水分等が入り込むのを防ぐのに効果的である。
【０２０１】
４００５ａは電源供給線に接続された引き回し配線であり、ＥＬ駆動用ＴＦＴ４２０２のソース領域に電気的に接続されている。引き回し配線４００５ａはシール材４００９と基板４００１との間を通り、異方導電性フィルム４３００を介してＦＰＣ４００６が有するＦＰＣ用配線４３３３に電気的に接続される。
【０２０２】
シーリング材４００８としては、ガラス材、金属材（代表的にはステンレス材）、セラミックス材、プラスチック材（プラスチックフィルムも含む）を用いることができる。プラスチック材としては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることもできる。
【０２０３】
但し、ＥＬ素子からの光の放射方向がカバー材側に向かう場合にはカバー材は透明でなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透明物質を用いる。
【０２０４】
また、充填材４２１０としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。本実施例では充填材として窒素を用いた。
【０２０５】
また充填材４２１０を吸湿性物質（好ましくは酸化バリウム）もしくは酸素を吸着しうる物質にさらしておくために、シーリング材４００８の基板４００１側の面に凹部４００７を設けて吸湿性物質または酸素を吸着しうる物質４２０７を配置する。そして、吸湿性物質または酸素を吸着しうる物質４２０７が飛び散らないように、凹部カバー材４２０８によって吸湿性物質または酸素を吸着しうる物質４２０７は凹部４００７に保持されている。なお凹部カバー材４２０８は目の細かいメッシュ状になっており、空気や水分は通し、吸湿性物質または酸素を吸着しうる物質４２０７は通さない構成になっている。吸湿性物質または酸素を吸着しうる物質４２０７を設けることで、ＥＬ素子４３０３の劣化を抑制できる。
【０２０６】
図１９（Ｃ）に示すように、画素電極４２０３が形成されると同時に、引き回し配線４００５ａ上に接するように導電性膜４２０３ａが形成される。
【０２０７】
また、異方導電性フィルム４３００は導電性フィラー４３００ａを有している。基板４００１とＦＰＣ４００６とを熱圧着することで、基板４００１上の導電性膜４２０３ａとＦＰＣ４００６上のＦＰＣ用配線４３３３とが、導電性フィラー４３００ａによって電気的に接続される。
【０２０８】
[実施例１０]
本実施例では、本発明の携帯情報装置のＥＬ表示装置として、ＥＬ素子より発光した光を画素基板側に放射する下方出光のＥＬ表示装置を使用した場合の例を示す。
【０２０９】
デサインルールを１μｍルール、画素ピッチを１００ｐｐｉ程度とすれば、画素内部の記憶回路及びＤ／Ａコンバータ等は、ソース信号線の下に配置することが可能となり、開口率の低下の問題を解決することができる。これにより、本発明を、ＥＬ素子より発光した光を画素基板側とは逆の方向に放射する上方出光のＥＬ表示装置だけでなく、下方出光のＥＬ表示装置にも適用できる。
【０２１０】
図３０に、上記構成の下方出光のＥＬ表示装置の画素の上面図を模式的に示す。
【０２１１】
３３０１は画素、３３０２〜３３０４は記憶回路、３３０５はＤ／Ａコンバータ（図中Ｄ／Ａと記載）、３３０６は画素電極、３３０７はソース信号線である。画素電極３３０６としては透明電極を用いる。なお、電源供給線や対向電極、カラーフィルタ及び保持容量等は図示していない。ここで、記憶回路３３０２〜３３０４及びＤ／Ａコンバータ３３０５は、ソース信号線３３０７の下に形成されている。
【０２１２】
なお図示していないが、ソース信号線３３０７の下ではなくゲート信号線の下に、これらの記憶回路３３０２〜３３０４及びＤ／Ａコンバータ３３０５等を配置することも可能である。
【０２１３】
[実施例１１]
本発明の情報端末機器のＥＬ表示装置の画素においては、記憶回路としてスタティック型メモリ（Static RAM : SRAM）を用いて構成していたが、記憶回路はＳＲＡＭのみに限定されない。本発明の情報端末機器のＥＬ表示装置の画素に適用可能な記憶回路には、他にダイナミック型メモリ（Dynamic RAM : DRAM）等があげられる。
【０２１４】
さらに、特に図示しないが、他の形式の記憶回路として、強誘電体メモリ（Ferroelectric RAM : FRAM）を利用して本発明の情報端末機器のＥＬ表示装置の画素を構成することも可能である。ＦＲＡＭは、ＳＲＡＭやＤＲＡＭと同等の書き込み速度を有する不揮発性メモリであり、その書き込み電圧が低い等の特徴を利用して、本発明の情報端末機器のＥＬ表示装置のさらなる低消費電力化が可能である。またその他、フラッシュメモリ等によっても、構成は可能である。
【０２１５】
[実施例１２]
本発明の携帯情報装置が有するＥＬ表示装置において、三重項励起子からの燐光を発光に利用できるＥＬ材料を用いることで、外部発光量子効率を飛躍的に向上させることができる。これにより、ＥＬ素子の低消費電力化、長寿命化、および軽量化が可能になる。
【０２１６】
ここで、三重項励起子を利用し、外部発光量子効率を向上させた報告を示す。
(T.Tsutsui, C.Adachi, S.Saito, Photochemical Processes in Organized Molecular Systems, ed.K.Honda, (Elsevier Sci.Pub., Tokyo,1991) p.437.)
【０２１７】
上記の論文により報告されたＥＬ材料（クマリン色素）の分子式を以下に示す。
【０２１８】
【化１】
【０２１９】
(M.A.Baldo, D.F.O'Brien, Y.You, A.Shoustikov, S.Sibley, M.E.Thompson, S.R.Forrest, Nature 395 (1998) p.151.)
【０２２０】
上記の論文により報告されたＥＬ材料（Ｐｔ錯体）の分子式を以下に示す。
【０２２１】
【化２】
【０２２２】
(M.A.Baldo, S.Lamansky, P.E.Burrrows, M.E.Thompson, S.R.Forrest, Appl.Phys.Lett.,75 (1999) p.4.) (T.Tsutsui, M.-J.Yang, M.Yahiro, K.Nakamura, T.Watanabe, T.tsuji, Y.Fukuda, T.Wakimoto, S.Mayaguchi, Jpn.Appl.Phys., 38 (12B) (1999) L1502.)
【０２２３】
上記の論文により報告されたＥＬ材料（Ｉｒ錯体）の分子式を以下に示す。
【０２２４】
【化３】
【０２２５】
次に、三重項励起子からの燐光を発光に利用できるＥＬ材料の特性について述べる。
【０２２６】
本発明の携帯情報装置の有するＥＬ表示装置において、任意波形発生器により電源供給線にＤＣ印加、ON-OFFをスイッチングし、応答時間を測定した。ON期間（選択期間）、OFF期間（非選択期間、電圧０Ｖ）はそれぞれ２５０μsとした。
【０２２７】
ＥＬ素子の発光輝度を測定する光学系として、顕微鏡、顕微鏡鏡筒にフォトマルチプライヤー設置し、フォトマルチプライヤーの出力をオシロスコープで測定した。なお本明細書において応答時間とは、非選択状態から選択状態へのスイッチの立ち上がり、選択状態から非選択状態へのスイッチの立ち下がりと定義する。具体的には、駆動波形のスイッチの瞬間からそれに追従する光学応答の変化がフル応答に対し９０％まで変化するのに要する時間を応答時間とした。
【０２２８】
図３４に、測定時における、電源供給線に入力される信号の駆動波形と、ＥＬ素子の発光輝度を意味する光学応答波形を示す。上が駆動波形、下が光学応答波形である。フォトマルチプライヤーはマイナス出力のタイプを使用しており、電圧０Ｖから６Ｖまでを印加した。この時応答時間は３３μｓであった。
【０２２９】
以上のように三重項励起子からの燐光発光を利用できれば原理的には一重項励起子からの蛍光発光を用いる場合より３〜４倍の高い外部発光量子効率の実現が可能となる。
【０２３０】
[実施例１３]
本実施例では、本発明の携帯情報端末の外観図について述べる。図３１に示すのは本発明の構成を有する携帯情報端末であり、２７０１は表示用パネル、２７０２は操作用パネルである。表示用パネル２７０１と操作用パネル２７０２とは接続部２７０３において接続されている。そして接続部２７０３における、表示用パネル２７０１の表示部２７０４が設けられている面と操作用パネル２７０２の操作キー２７０６が設けられている面との角度θは、任意に変えることができる。
【０２３１】
表示用パネル２７０１は表示部２７０４を有している。また図３１に示した携帯情報端末は電話としての機能を有しており、表示用パネル２７０１は音声出力部２７０５を有しており、音声が音声出力部２７０５から出力される。表示部２７０４にはＥＬ表示装置が用いられている。
【０２３２】
表示部２７０４のアスペクト比は１６：９、４：３など任意に選択することができる。表示部２７０４のサイズは対角１インチ〜４．５インチ程度が望ましい。
【０２３３】
操作用パネル２７０２は操作キー２７０６、電源スイッチ２７０７、音声入力部２７０８を有している。なお図３１では操作キー２７０６と電源スイッチ２７０７とを別個に設けたが、操作キー２７０６の中に電源スイッチ２７０７が含まれる構成にしても良い。音声入力部２７０８において、音声が入力される。
【０２３４】
なお図３１では表示用パネル２７０１が音声出力部２７０５を有し、操作用パネル２７０２が音声入力部２７０８を有しているが、本実施例はこの構成に限定されない。表示用パネル２７０１が音声入力部２７０８を有し、操作用パネル２７０２が音声出力部２７０５を有していても良い。また音声出力部２７０５と音声入力部２７０８とが共に表示用パネル２７０１に設けられていても良いし、音声出力部２７０５と音声入力部２７０８とが共に操作用パネル２７０２に設けられていても良い。
【０２３５】
なお図３２では図３１で示した携帯情報端末の操作キー２７０６を人差し指で操作している例について示した。また図３３では図３１で示した携帯情報端末の操作キー２７０６を親指で操作している例について示した。なお操作キー２７０６は操作用パネル２７０２の側面に設けても良い。操作は片手（きき手）の人差し指のみ、または親指のみでも可能である。
【０２３６】
[実施例１４]
本実施例では、本発明の携帯情報装置を応用した電子機器について、図２８及び図２７を用いて説明する。
【０２３７】
本発明の携帯情報装置としてパーソナルコンピュータがある。図２８（Ａ）はパーソナルコンピュータであり、本体２８０１、画像入力部２８０２、表示部２８０３、キーボード２８０４等を含む。表示部２８０３として、画素毎に記憶回路を有するＥＬ表示装置を用いることで、パーソナルコンピュータの低消費電力化を実現できる。
【０２３８】
本発明の携帯情報装置としてナビゲーション装置がある。図２８（Ｂ）はナビゲーション装置であり、本体２８１１、表示部２８１２、スピーカ部２８１３、記憶媒体２８１４、操作スイッチ２８１５等を含む。表示部２８１２として、画素毎に記憶回路を有するＥＬ表示装置を用いることで、ナビゲーション装置の低消費電力化を実現できる。
【０２３９】
本発明の携帯情報装置として電子書籍がある。図２８（Ｃ）は電子書籍であり、本体２８５１、表示部２８５２、記憶媒体２８５３、操作スイッチ２８５４、アンテナ２８５５等を含み、ミニディスク（ＭＤ）やＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）に記憶されたデータや、アンテナで受信したデータを表示するものである。表示部２６５２として、画素毎に記憶回路を有するＥＬ表示装置を用いることで、電子書籍の低消費電力化を実現できる。
【０２４０】
本発明の携帯情報装置として携帯電話がある。図２７（Ａ）は携帯電話であり、表示用パネル２９０１、操作用パネル２９０２、接続部２９０３、表示部２９０４、音声出力部２９０５、操作キー２９０６、電源スイッチ２９０７、音声入力部２９０８、アンテナ２９０９、ＣＣＤ受光部２９１０、外部入力ポート２０１１等を含む。表示部２９０４として、画素毎に記憶回路を有するＥＬ表示装置を用いることで、携帯電話の低消費電力化を実現できる。
【０２４１】
本発明の携帯情報装置としてＰＤＡがある。図２７（Ｂ）はＰＤＡであり、表示部及びペン入力ダブレット３００４、操作キー３００６、電源スイッチ３００７、外部入力ポート３０１１、入力用ペン３０１２等を含む。表示部３００４として、画素毎に記憶回路を有するＥＬ表示装置を用いることで、ＰＤＡの低消費電力化を実現できる。
[実施例１５]
本実施例では、図２０に示した構成と同様構成の画素を有するＥＬ表示装置において、各画素の有する記憶回路に保持されＤ／Ａコンバータに入力されている信号を、対応するアナログ信号に変換する操作を、ＤＡＣコントローラを用いて制御する場合について図３６を用いて説明する。
【０２４２】
なお、本実施例において、各画素の有する記憶回路に保持されＤ／Ａコンバータに入力されている信号を、対応するアナログ信号に変換し、Ｄ／Ａコンバータから出力する操作を、記憶回路の読み出し操作と呼ぶことにする。
【０２４３】
ＤＡＣコントローラの構成としては、公知の構成の回路を自由に用いることができる。
【０２４４】
図３６において、画素は、書き込み用ＴＦＴ１０８〜１１０と、記憶回路１０５〜１０７と、ソース信号線１０１と、電源供給線１１２と、書き込み用ゲート信号線１０２〜１０４と、Ｄ／Ａコンバータ４００と、ＥＬ駆動用ＴＦＴ１１５と、ＥＬ素子１１４と、保持容量ＣＳとを有する。
【０２４５】
書き込み用ＴＦＴ１０８〜１１０のソース領域もしくはドレイン領域の一方は、ソース信号線１０１に接続され、もう一方はそれぞれ、記憶回路１０５〜１０７の入力それぞれに接続されている。書き込み用ＴＦＴ１０８〜１１０のゲート電極はそれぞれ、書き込み用ゲート信号線１０２〜１０４それぞれに接続されている。記憶回路１０５〜１０７の出力は、Ｄ／Ａコンバータ４００の入力ｉｎ１〜ｉｎ３それぞれに接続されている。Ｄ／Ａコンバータ４００の出力ｏｕｔは、ＥＬ駆動用ＴＦＴ１１５のゲート電極及び保持容量Ｃｓの一方の電極に接続されている。ＥＬ駆動用ＴＦＴ１１５のソース領域とドレイン領域とは、一方は電源供給線１１２に接続され、もう一方は、ＥＬ素子１１４の一方の電極に接続されている。保持容量Ｃｓの、ＥＬ駆動用ＴＦＴ１１５のゲート電極と接続されていない側は、電源供給線１１２と接続されている。
【０２４６】
Ｄ／Ａコンバータ４００は、ＮＡＮＤ回路４４１〜４４３、インバータ４４４〜４４６及び４６１、スイッチ４４７ａ〜４４９ａ、スイッチ４４７ｂ〜４４９ｂ、スイッチ４６０、コンデンサＣ１〜Ｃ３、リセット用信号線４５２、低圧側階調電源線４５３、高圧側階調電源線４５４、中間圧側階調電源線４５５によって構成されている。
【０２４７】
記憶回路１０５〜１０７にデジタル信号を記憶するまでの動作については、実施の形態や実施例１で示した動作と同様であるので、説明は省略する。
【０２４８】
以下、Ｄ／Ａコンバータ４００の動作について説明する。
【０２４９】
リセット用信号線４５２に入力された信号ｒｅｓによって、スイッチ４６０が導通状態になり、容量Ｃ１〜Ｃ３の、ｏｕｔ端子に接続された側の電位は、中間圧側階調電源線４５５の電位ＶMに固定されている。また、高圧側階調電源線４５４の電位は、低圧側階調電源線４５３の電位ＶLと等しく設定されている。このとき、ｉｎ１〜ｉｎ３にデジタル信号が入力されても、容量Ｃ１〜Ｃ３には、信号は書き込まれない。
【０２５０】
この後、リセット用信号線４５２の信号ｒｅｓが変化し、スイッチ４６０がオフとなって、容量Ｃ１〜Ｃ３のｏｕｔ端子側の電位の固定が解除される。次に、高圧側階調電源線４５４の電位が、低圧側階調電源線４５３の電位ＶLと異なる値ＶHに変化する。この時端子ｉｎ１〜ｉｎ３に入力された信号に応じて、ＮＡＮＤ回路４４１〜４４３の出力が変化し、スイッチ４４７〜４４９のそれぞれにおいて、２つのスイッチのどちらかがオンの状態となって、高圧側階調電源線の電位ＶHもしくは低圧側階調電源線ＶLの電位が、容量Ｃ１〜Ｃ３の電極に印加される。
【０２５１】
ここで、この容量Ｃ１〜Ｃ３の値は、各ビットに対応して設定されている。例えば、Ｃ１：Ｃ２：Ｃ３が１：２：４となるように設定されている。
【０２５２】
この容量Ｃ１〜Ｃ３に印加された電圧によって容量Ｃ１〜Ｃ３のｏｕｔ端子側の電位が変化し、出力の電位が変化する。つまり、入力されたｉｎ１〜ｉｎ３のデジタル信号に応じたアナログの信号がｏｕｔ端子より出力される。
【０２５３】
リセット用信号線４５２に入力された信号ｒｅｓ及び、高圧側階調電源線４５４の電位等を、ＤＡＣコントローラによって制御することによって、入力されたデジタル信号に対するアナログ信号の、Ｄ／Ａコンバータ４００からの出力を制御することができる。
【０２５４】
一旦画素の有する記憶回路にデジタル信号を書き込んだ後は、ＤＡＣコントローラを用いて上記動作を繰り返し、記憶回路に保持されたデジタル信号の読み出し操作を反復することによって、静止画を表示することができる。
【０２５５】
このとき、ソース信号線駆動回路及びゲート信号線駆動回路の動作を停止することができる。
【０２５６】
なお、図３６では、３個の記憶回路を配置した構成の画素を例に説明したが、これに限定されない。一般に、各画素にｎ（ｎは、２以上の自然数）個の記憶回路を配置した構成の画素を有するＥＬ表示装置に応用することができる。
【０２５７】
ＤＡＣコントローラは、公知の構成の回路を自由に用いることができる。
【０２５８】
[実施例１６]
本実施例では、本発明の画素の構成の例について図３５を用いて説明する。
【０２５９】
図３５において、図２４と同じ部分は同じ符号を用いて示し、説明は省略する。
【０２６０】
図３５において、記憶回路１０５〜１０７の出力はそれぞれ、読み出し用ＴＦＴ１２１〜１２３を介して、Ｄ／Ａ１１１に入力されている。ここで、読み出し用ＴＦＴ１２１〜１２３のゲート電極は、読み出し用ゲート信号線１２４に接続されている。
【０２６１】
図３５の構成の画素において、各記憶回路１０５〜１０７に信号を書き込む動作は、実施形態及び実施例と同じであるので、ここでは説明は省略する。
【０２６２】
静止画を表示する際、一旦記憶回路１０５〜１０７にデジタル信号を記憶した後は、読み出し用ゲート信号線１２４に信号を入力することによって、読み出し用ＴＦＴ１２１〜１２３をオンにし、記憶回路１０５〜１０７に保持されたデジタル信号をＤ／Ａ１１１に入力する。ここで本実施例のように各画素が読み出し用ＴＦＴを有する場合、記憶回路１０５〜１０７に保持されたデジタル信号をＤ／Ａ１１１に入力することを、記憶回路の信号の読み出し操作と呼ぶことにする。
【０２６３】
読み出し用ＴＦＴ１２１〜１２３をオン・オフを切り換え、読み出し操作を、反復ことによって、静止画を表示することができる。
【０２６４】
ここで、読み出し操作は、読み出し用ゲート信号線を選択して行われるが、この読み出し用ゲート信号線１２４は、読み出し用ゲート信号線駆動回路を用いて駆動することができる。
【０２６５】
この読み出し用ゲート信号線駆動回路の構成は、公知のゲート信号線駆動回路等を自由に用いることができる。
【０２６６】
なお、図３５では、３個の記憶回路を配置した構成の画素を例に説明したが、これに限定されない。一般に、各画素にｎ（ｎは、２以上の自然数）個の記憶回路を配置した構成の画素を有するＥＬ表示装置に応用することができる。
【０２６７】
[実施例１７]
本実施例では、本発明のＥＬ表示装置の画素の構成を図３７に示す。
【０２６８】
図３７において、図２４と同じ部分は同じ符号を用いて示し、説明は省略する。
【０２６９】
記憶回路１４１ａ〜１４３ａと、記憶回路１４１ｂ〜１４３ｂが各画素に配置されている。
【０２７０】
選択スイッチ１５１は、書き込み用ＴＦＴ１０８と記憶回路１４１ａまたは記憶回路１４１ｂとの接続を選択する。選択スイッチ１５２は、書き込み用ＴＦＴ１０９と記憶回路１４２ａまたは記憶回路１４２ｂとの接続を選択する。選択スイッチ１５３は、書き込み用ＴＦＴ１１０と記憶回路１４３ａまたは記憶回路１４３ｂとの接続を選択する。
【０２７１】
選択スイッチ１５４は、Ｄ／Ａ１１１と記憶回路１４１ａまたは記憶回路１４１ｂとの接続を選択する。選択スイッチ１５５は、Ｄ／Ａ１１１と記憶回路１４２ａまたは記憶回路１４２ｂとの接続を選択する。選択スイッチ１５６は、Ｄ／Ａ１１１と記憶回路１４３ａまたは記憶回路１４３ｂとの接続を選択する。
【０２７２】
選択スイッチ１５１〜１５３及び選択スイッチ１５４〜１５６によって、記憶回路１４１ａ〜１４３ａにデジタル信号を記憶する場合と、記憶回路１４１ｂ〜１４３ｂにデジタル信号を記憶する場合とを選択することができる。また、記憶回路１４１ａ〜１４３ａからデジタル信号をＤ／Ａ１１１に入力する場合と、記憶回路１４１ｂ〜１４３ｂからデジタル信号をＤ／Ａ１１１に入力する場合とを選択することができる。
【０２７３】
各画素において、選択された各記憶回路にデジタル信号を入力する動作、及び選択された各記憶回路に保持されたデジタル信号を読み出す動作については、実施の形態や実施例１と同様であるので説明は省略する。
【０２７４】
画素は、記憶回路１４１ａ〜１４３ａを用いて、１フレーム期間分の３ビットのデジタル信号を記憶し、記憶回路１４１ｂ〜１４３ｂを用いて、前記フレーム期間とは別のフレーム期間の３ビット分の信号を記憶することができる。
【０２７５】
図３７においては、３ビット分のデジタル信号を２フレーム分記憶する回路を示すが、本実施例はこれに限定されない。一般に、ｎ（ｎは、２以上の自然数）ビット分のデジタル信号をｍ（ｍは、２以上の自然数）フレーム分記憶可能な画素を有するＥＬ表示装置に応用することができる。
【０２７６】
【発明の効果】
ＥＬ表示装置を組み込んだ携帯情報装置において、各画素の内部に配置された複数の記憶回路を用いてデジタル信号の記憶を行う。静止画を表示する際に各フレーム期間で記憶回路に記憶されたデジタル信号を反復して用いる。こうして、継続的に静止画表示を行う際に、ソース信号線駆動回路等を停止させておくことが可能となる。また、ＥＬ表示装置に入力する信号を処理する、映像信号処理回路等の回路も、継続的に静止画表示を行う際は、停止させておくことが可能になるため、携帯情報装置の低消費電力化に大きく貢献する。
【図面の簡単な説明】
【図１】 複数の記憶回路を内部に有する本発明の携帯情報端末のブロック図。
【図２】 複数の記憶回路を内部に有する本発明の携帯電話のブロック図。
【図３】 本発明の携帯情報装置のＥＬ表示装置の画素を用いて表示を行うためのタイミングチャートを示す図。
【図４】 本発明の携帯情報装置が有するＥＬ表示装置の画素が有する記憶回路の回路図。
【図５】 第２のラッチ回路を持たないソース信号線駆動回路の回路構成例を示す図。
【図６】 図５のソース信号線駆動回路によって駆動される、本発明の携帯情報装置のＥＬ表示装置の画素の詳細な回路図。
【図７】 図５および図６に記載の回路を用いて表示を行うためのタイミングチャートを示す図。
【図８】 本発明の携帯情報装置のＥＬ表示装置のＤ／Ａコンバータの構成を示す図。
【図９】 本発明の携帯情報装置のＥＬ表示装置のＤ／Ａコンバータの構成を示す図。
【図１０】 本発明の携帯情報装置のＥＬ表示装置の作製工程例を示す図。
【図１１】 本発明の携帯情報装置のＥＬ表示装置の作製工程例を示す図。
【図１２】 本発明の携帯情報装置のＥＬ表示装置の作製工程例を示す図。
【図１３】 従来の携帯情報装置のＥＬ表示装置の全体の回路構成を簡略に示す図。
【図１４】 従来の携帯情報装置のＥＬ表示装置のソース信号線駆動回路の回路構成例を示す図。
【図１５】 従来の携帯情報端末のブロック図。
【図１６】 従来の携帯電話のブロック図。
【図１７】 第２のラッチ回路を持たないソース信号線駆動回路の回路構成例を示す図。
【図１８】 図１７に記載の回路を用いて表示を行うためのタイミングチャートを示す図。
【図１９】 本発明の携帯情報装置のＥＬ表示装置の上面図及び断面図。
【図２０】 本発明の携帯情報装置のＥＬ表示装置のＤ／Ａコンバータの構成を示す図。
【図２１】 本発明の携帯情報装置のＥＬ表示装置のＤ／Ａコンバータの構成を示す図。
【図２２】 １ビット処理分のラッチ回路を有するソース信号線駆動回路の回路構成例を示す図。
【図２３】 デコーダを用いたゲート信号線駆動回路の例を示す図。
【図２４】 本発明の携帯情報装置のＥＬ表示装置の画素の構成を示す図。
【図２５】 ソース信号線駆動回路の回路構成例を示す図。
【図２６】 携帯電話の送受信部のブロック図。
【図２７】 本発明の携帯情報装置の応用例を示す図。
【図２８】 本発明の携帯情報装置の応用例を示す図。
【図２９】 従来のアクティブマトリクス型ＥＬ表示装置の画素部の構成例を示す図。
【図３０】 本発明の携帯情報装置のＥＬ表示装置の画素の上面図。
【図３１】 本発明の携帯情報端末の例を示す図。
【図３２】 本発明の携帯情報端末の例を示す図。
【図３３】 本発明の携帯情報端末の例を示す図。
【図３４】 三重項励起子からの燐光を利用したＥＬ材料の特性を示す図。
【図３５】 本発明の携帯情報装置のＥＬ表示装置の画素の構成を示す図。
【図３６】 本発明の携帯情報装置のＥＬ表示装置の画素の構成を示す図。
【図３７】 本発明の携帯情報装置のＥＬ表示装置の画素の構成を示す図。
【発明の属する技術分野】
本発明は、携帯情報装置に関する。特に、有機ＥＬ素子などを用いた表示装置を組み込んだ、携帯電話、ＰＤＡ、携帯パーソナルコンピュータ、携帯ナビゲーションシステム、電子書籍などの携帯情報装置に関する。
【０００２】
なお、本明細書中では、ＥＬ素子とは、一重項励起子からの発光（蛍光）を利用するものと、三重項励起子からの発光（燐光）を利用するものの両方を示すものとする。
【０００３】
【従来の技術】
近年、通信技術の発展によって、携帯電話が普及している。今後はさらに動画の電送や、より多量の情報伝達が予想される。一方パーソナルコンピュータもその軽量化によって、モバイル対応の製品が生産されている。電子手帳にはじまったパーソナルデジタルアシスタント（ＰＤＡ）と呼ばれる情報機器も多数生産され、普及しつつある。また、ＥＬ表示装置などの発展により、それらの携帯情報機器には、ほとんどのものにフラットディスプレイが装備されている。
【０００４】
さらに最近の技術では、それらに使用されるＥＬ表示装置としてアクティブマトリクス型表示装置を使用する方向にある。
【０００５】
アクティブマトリクス型表示装置は、画素１つずつに対して、薄膜トランジスタ（以下、ＴＦＴと表記する）を１つずつ配置し、画像を制御している。この様なアクティブマトリクス型表示装置はパッシブマトリクス型表示装置と比較して、高精細化、画質の向上が可能である、動画対応が可能であるなどの長所を持っている。それ故に今後は携帯情報機器のＥＬ表示装置はパッシブマトリクス型からアクティブマトリクス型に変化していくと思われる。
【０００６】
また、アクティブマトリクス型表示装置のなかでも、近年、低温ポリシリコンを用いた、表示装置の製品化が行われている。低温ポリシリコン技術では、画素を構成する画素ＴＦＴの他に、画素部の周辺部に、ＴＦＴを用いて駆動回路を同時形成することができ、装置の小型化、低消費電力化に大いに貢献する。それに伴って、近年その応用分野の拡大が著しいモバイル機器の表示部等に、ＥＬ表示装置は不可欠なデバイスとなってきている。
【０００７】
図１５に、ＥＬ表示装置を組み込んだ、従来の携帯情報端末のブロック図を示す。
【０００８】
携帯情報端末ではユーザーが必要に応じて、求める情報を引き出すことが要求される。その情報は、まず、その携帯情報端末内の記憶装置（ＤＲＡＭ１５０９、フラッシュメモリ１５１０など）に記憶されているもの、または携帯情報端末に差し込まれるメモリーカード１５０３に記憶されているもの、外部インターフェイスポート１５０５を介して外部機器と接続して情報を得る物などがある。これらの情報はペン入力タブレット１５０１より入力されるユーザーの指示に基づいて、ＣＰＵ１５０６により処理され、ＥＬ表示装置１５１３は表示を行う。
【０００９】
具体的には、ペン入力ダブレット１５０１より入力された信号は、検出回路１５０２により検出され、ダブレットインターフェイス１５１８に入力される。この入力信号は、ダブレットインターフェイス１５１８により処理され、映像信号処理回路１５０７等に入力される。必要なデータをＣＰＵ１５０６が処理し、それをＶＲＡＭ１５１１に格納してある画像フォーマットに基づき、画像データに変換し、ＥＬコントローラ１５１２に送る。ここでＥＬコントローラ１５１２はＥＬ表示装置１５１３を駆動する信号を生成し、表示装置１５１３に入力する。
こうして表示装置１５１３は、駆動し、表示を行う。
【００１０】
図１６に、ＥＬ表示装置を組み込んだ、従来の携帯電話のブロック図を示す。携帯電話は電波を送受信する送受信回路１６１５と、受信した信号を音声処理する音声処理回路１６０２、スピーカ１６１４、マイク１６０８、またデータを入力するキーボード１６０１、キーボード１６０１より入力された信号を処理する、キーボードインターフェイス１６１８などを有している。
【００１１】
キーボードより入力されるユーザーの指示に基づいて、記憶装置（ＤＲＡＭ１６０９、フラッシュメモリ１６１０など）に記憶されているもの、または携帯情報端末に差し込まれるメモリーカード１６０３に記憶されているもの、外部インターフェイスポート１６０５を介して外部機器と接続して得る情報等がＣＰＵ１６０６により処理され、ＥＬ表示装置１６１３は表示を行う。
【００１２】
具体的には、キーボード１６０１より入力された信号は、キーボードインターフェイス１６１８により処理され、映像信号処理回路１６０７等に入力される。必要なデータをＣＰＵ１６０６が処理し、それをＶＲＡＭ１６１１に格納してある画像フォーマットに基づき、画像データに変換し、ＥＬコントローラ１６１２に送付する。ここでＥＬコントローラ１６１２はＥＬ表示装置１６１３を駆動する信号を生成し、表示装置に入力する。こうして、表示装置は駆動し、表示を行う。
【００１３】
なお、送受信回路１６１５の構造の例として、図２６を示す。
【００１４】
送受信回路１６１５は、アンテナ２６０２、フィルタ２６０３、２６０７、２６０８、２６１２、２６１６、スイッチ２６０４、アンプ２６０５、２６０６、２６１７、第１周波数変換回路２６０９、第２周波数変換回路２６１３、周波数変換回路２６１１、発振回路２６１０、２６１４、直交変換器２６１５、データ復調回路２６１８、データ変調回路２６１９を含む。
【００１５】
ここで、上記の携帯情報端末や携帯電話に組み込まれた表示装置として、従来のデジタル方式のＥＬ表示装置について説明する。その概略図を、図１３に示す。中央に画素部１３０８が配置されている。画素部の上側には、ソース信号線を制御するための、ソース信号線駆動回路１３０１が配置されている。ソース信号線駆動回路１３０１は、シフトレジスタ回路１３０３、第１のラッチ回路１３０４、第２のラッチ回路１３０５、Ｄ／Ａコンバータ（Ｄ／Ａ変換回路）１３０６、アナログスイッチ１３０７等を有する。画素部の左右には、ゲート信号線を制御するための、ゲート信号線駆動回路１３０２が配置されている。なお、図１３においては、ゲート信号線駆動回路１３０２は、画素部の左右両側に配置されているが、片側配置でも構わない。ただし、両側配置とした方が、駆動効率、駆動信頼性の面から見て望ましい。
【００１６】
ソース信号線駆動回路１３０１に関しては、図１４に示すような構成を有している。図１４に例として示す駆動回路は、水平方向解像度１０２４画素、３ビットデジタル階調信号の表示に対応したソース信号線駆動回路であり、シフトレジスタ回路（ＳＲ）１４０１、第１のラッチ回路（ＬＡＴ１）１４０２、第２のラッチ回路（ＬＡＴ２）１４０３、Ｄ／Ａコンバータ（Ｄ／Ａ）１４０４等を有する。なお、図１４では図示していないが、必要に応じてバッファ回路、レベルシフタ回路等を配置しても良い。
【００１７】
図１３および図１４を用いて、表示装置の動作について簡単に説明する。まず、シフトレジスタ回路１３０３（図１４中、ＳＲと表記）にクロック信号（Ｓ−ＣＬＫ、Ｓ−ＣＬＫｂ）およびスタートパルス（Ｓ−ＳＰ）が入力され、順次パルス（サンプリングパルス）が出力される。続いて、それらのパルスは第１のラッチ回路１３０４（図１４中、ＬＡＴ１と表記）に入力され、同じく第１のラッチ回路１３０４に入力されたデジタル信号（Ｄｉｇｉｔａｌ Ｄａｔａ）をそれぞれ保持していく。ここで、Ｄ１が最上位ビット（ＭＳＢ：Most Significant Bit）、Ｄ３が最下位ビット（ＬＳＢ：Least Significant Bit）である。第１のラッチ回路１３０４において、１水平周期分のデジタル信号の保持が完了すると、帰線期間中に、第１のラッチ回路１３０４で保持されているデジタル信号は、ラッチ信号（Ｌａｔｃｈ Ｐｕｌｓｅ）の入力に従い、一斉に第２のラッチ回路１３０５（図１４中、ＬＡＴ２と表記）へと転送される。
【００１８】
その後、再びシフトレジスタ回路１３０３が動作し、次の水平周期分のデジタル信号の保持が開始される。同時に、第２のラッチ回路１３０５で保持されているデジタル信号は、Ｄ／Ａコンバータ１３０６（図１４中、Ｄ／Ａと表記）にてアナログ信号へと変換される。このアナログ信号は、ソース信号線を経由して画素に入力される。この動作を繰り返すことによって、画像の表示が行われる。
【００１９】
続いて、画素部１３０８の駆動について説明する。図２９に、図１３の画素部１３０８の一部を示す。図２９（Ａ）は、３×３画素のマトリクスを示している。点線枠１９００にて囲まれた部分が１画素であり、図２９（Ｂ）にその拡大図を示す。図２９（Ｂ）において、１９０１は、画素に信号を書き込む時のスイッチング素子として機能するＴＦＴ（以下、スイッチング用ＴＦＴという）である。このスイッチング用ＴＦＴ１９０１にはｎチャネル型もしくはｐチャネル型のいずれの極性を用いても良い。１９０２はＥＬ素子１９０３に供給する電流を制御するための素子（電流制御素子）として機能するＴＦＴ（以下、ＥＬ駆動用ＴＦＴという）である。ＥＬ駆動用ＴＦＴ１９０２にｐチャネル型を用いる場合には、ＥＬ素子１９０３の陽極１９０９と電源供給線１９０７との間に配置する。別の構成方法として、ＥＬ駆動用ＴＦＴ１９０２にｎチャネル型を用いて、ＥＬ素子１９０３の陰極１９１０と陰極電極１９０８との間に配置したりすることも可能である。しかし、ＴＦＴの動作としてソース接地が良いこと、ＥＬ素子１９０３の製造上の制約などから、ＥＬ駆動用ＴＦＴ１９０２にはｐチャネル型ＴＦＴを用い、図２９（Ｂ）に図示したように、ＥＬ素子１９０３の陽極１９０９と電源供給線１９０７との間にＥＬ駆動用ＴＦＴ１９０２を配置する方式が一般的であり、多く採用されている。１９０４は、ソース信号線１９０６から入力される信号（電圧）を保持するための保持容量である。図２９（Ｂ）での保持容量１９０４の一方の端子は、電源供給線１９０７に接続されているが、専用の配線を用いることもある。スイッチング用ＴＦＴ１９０１のゲート電極は、ゲート信号線１９０５に、ソース領域もしくはドレイン領域の一方は、ソース信号線１９０６に接続され、もう一方はＥＬ駆動用ＴＦＴのゲート電極に接続されている。
【００２０】
次に、同図２９を参照して、アクティブマトリクス型ＥＬ表示装置の回路の動作について説明する。まず、ゲート信号線１９０５が選択されると、スイッチング用ＴＦＴ１９０１のゲート電極に電圧が印加され、スイッチング用ＴＦＴ１９０１が導通状態になる。すると、ソース信号線１９０６の信号（電圧）が保持容量１９０４に入力される。保持容量１９０４の電圧は、ＥＬ駆動用ＴＦＴ１９０２のゲート・ソース間電圧ＶGSとなるため、保持容量１９０４の電圧に応じた電流がＥＬ駆動用ＴＦＴ１９０２とＥＬ素子１９０３に流れる。その結果、ＥＬ素子１９０３が点灯する。
【００２１】
ＥＬ素子１９０３の輝度、つまりＥＬ素子１９０３を流れる電流量は、ＥＬ駆動用ＴＦＴ１９０２のＶGSによって制御される。ＶGSは、保持容量１９０４の電圧であり、それはソース信号線１９０６に入力される信号（電圧）である。つまり、ソース信号線１９０６に入力される信号（電圧）を制御することによって、ＥＬ素子１９０３の輝度を制御する。最後に、ゲート信号線１９０５を非選択状態にして、スイッチング用ＴＦＴ１９０１のゲートを閉じ、スイッチング用ＴＦＴ１９０１を非導通状態にする。その時、保持容量１９０４に蓄積された電荷は保持される。よって、ＥＬ駆動用ＴＦＴ１９０２のＶGSは、そのまま保持され、ＶGSに応じた電流が、ＥＬ駆動用ＴＦＴ１９０２を介してＥＬ素子１９０３に流れ続ける。
【００２２】
ＥＬ素子の駆動等に関しては、SID99 Digest : P372 :“Current Status and future of Light-Emitting Polymer Display Driven by Poly-Si TFT”、ASIA DISPLAY98 : P217 :“High Resolution Light Emitting Polymer Display Driven by Low Temperature Polysilicon Thin Film Transistor with Integrated Driver”、Euro Display99 Late News : P27 :“3.8 Green OLED with Low Temperature Poly-Si TFT”などに報告されている。
【００２３】
【発明が解決しようとする課題】
以上に述べたような従来の携帯情報装置では、組み込まれた表示装置が画像を表示する場合、たとえその画像が静止画像であっても、同一の映像のデータを１秒間に６０回づつ、表示装置に送り続けていた。即ち、図１５中、破線で囲った部分（ＣＰＵ１５０６にある映像信号処理回路１５０７、ＶＲＡＭ１５１１、ＥＬコントローラ１５１２、ＥＬ表示装置１５１３のソース信号線駆動回路及びゲート信号線駆動回路、ペン入力ダブレット１５０１、検出回路１５０２、ダブレットインターフェイス１５１８）は画像の表示を行っている限り、動作を行い続けていた。また、図１６中、破線で囲った部分（ＣＰＵ１６０６にある映像信号処理回路１６０７、ＶＲＡＭ１６１１、ＥＬコントローラ１６１２、ＥＬ表示装置１６１３のソース信号線駆動回路及びゲート信号線駆動回路、キーボード１６０１、キーボードインターフェイス１６１８）は画像の表示を行っている限り、動作を行い続けていた。
【００２４】
ここで、画素数の少ないパッシブマトリクス型表示装置においては、記憶回路を表示装置のドライバＩＣもしくはコントローラの中に内蔵し、ＶＲＡＭを停止するものも存在するが、アクティブマトリクス型表示装置のような多数の画素を用いる表示装置では、ドライバ内もしくはコントローラ内に記憶回路を有するのはチップサイズの観点から、非現実的である。よって、従来の携帯情報装置では、静止画を表示する場合においても、多くの回路は動作を続けねばならず、消費電力の低減に対して、妨げと成っていた。
【００２５】
また、モバイル機器においては、低消費電力化が大きく望まれている。さらに、モバイル機器は、静止画モードで使用される（静止画を表示し続ける）ことが大部分を占めているにもかかわらず、前述のように駆動回路は静止画表示の際にも動作し続けているため、低消費電力化への足かせとなっている。
【００２６】
そこで本発明は、携帯情報端末や携帯電話等の低消費電力化が望まれる機器において、静止画の表示時における駆動回路の消費電力を低減することを課題とする。
【００２７】
【課題を解決するための手段】
前述の課題を解決するために、本発明では次のような手段を用いた。
【００２８】
携帯情報装置に組み込まれた表示装置の画素内に複数の記憶回路を配置し、画素毎にデジタル信号を記憶させる。静止画の場合、一度書き込みを行えば、それ以降、画素に書き込まれる情報は同様であるので、フレーム毎に信号の入力を行わなくとも、記憶回路に記憶されている信号を読み出すことによって静止画を継続的に表示することができる。
【００２９】
すなわち、静止画を表示する際は、最低１フレーム分の信号の処理動作を行って以降は、ソース信号線駆動回路や画像信号処理回路等を停止させておくことが可能となり、それに伴って電力消費を大きく低減することが可能となる。
【００３０】
以下に、本発明の携帯情報装置の構成について記載する。
【００３１】
本発明によって、
ＥＬ表示装置を有する携帯情報装置において、
前記ＥＬ表示装置は、複数の画素を有し、
前記複数の画素はそれぞれ、複数の記憶回路と、Ｄ／Ａコンバータとを有することを特徴とする携帯情報装置が提供される。
【００３２】
本発明によって、
ＥＬ表示装置を有する携帯情報装置において、
前記ＥＬ表示装置は、複数の画素を有し、
前記複数の画素はそれぞれ、ｎ（ｎは、２以上の自然数）個の記憶回路と、前記ｎ個の記憶回路に記憶されたデジタル信号をアナログ信号に変換するＤ／Ａコンバータとを有することを特徴とする携帯情報装置が提供される。
【００３３】
本発明によって、
ＥＬ表示装置を有し、
前記ＥＬ表示装置は、複数の画素と、電源供給線とを有し、
前記複数の画素はそれぞれ、ゲート電極にアナログ信号が入力されるＴＦＴと、ＥＬ素子とを有し、
前記ＴＦＴのソース領域とドレイン領域とは、一方は、前記電源供給線に接続され、もう一方は、前記ＥＬ素子に接続された携帯情報装置において、
前記複数の画素はそれぞれ、ｎ（ｎは、２以上の自然数）個の記憶回路と、前記ｎ個の記憶回路に記憶されたデジタル信号を前記アナログ信号に変換するＤ／Ａコンバータとを有することを特徴とする携帯情報装置が提供される。
【００３４】
本発明によって、
ＥＬ表示装置を有し、
前記ＥＬ表示装置は、複数の画素と、電源供給線とを有し、
前記複数の画素はそれぞれ、ゲート電極にアナログ信号が入力されるＴＦＴと、ＥＬ素子とを有し、
前記ＴＦＴのソース領域とドレイン領域とは、一方は、前記電源供給線に接続され、もう一方は、前記ＥＬ素子に接続された携帯情報装置において、
前記複数の画素はそれぞれ、ｎ×ｍ（ｎ及びは、２以上の自然数）個の記憶回路と、前記ｎ×ｍ個の記憶回路に記憶されたｎビット分のデジタル信号を前記アナログ信号に変換するＤ／Ａコンバータとを有することを特徴とする携帯情報装置が提供される。
【００３５】
本発明によって、
ＥＬ表示装置を有し、
前記ＥＬ表示装置は、複数の画素を有し、
前記複数の画素はそれぞれ、ゲート電極にアナログ信号が入力されるＴＦＴと、電源供給線と、ＥＬ素子とを有し、
前記ＴＦＴのソース領域とドレイン領域とは、一方は、前記電源供給線に接続され、もう一方は、前記ＥＬ素子に接続された携帯情報装置において、
前記複数の画素はそれぞれ、ｎ×ｍ（ｎ及びは、２以上の自然数）個の記憶回路と、前記ｎ×ｍ個の記憶回路に記憶されたｎビット分のデジタル信号を前記アナログ信号に変換するＤ／Ａコンバータとを有し、
前記複数の画素はそれぞれ、ｍフレーム分のデジタル信号を記憶することを特徴とする携帯情報装置が提供される。
【００３６】
前記ＥＬ表示装置は、ソース信号線を有し、
前記記憶回路及び前記Ｄ／Ａコンバータは、前記ソース信号線と重なって配置されていることを特徴とする携帯情報装置であってもよい。
【００３７】
前記ＥＬ表示装置は、ゲート信号線を有し、
前記記憶回路及び前記Ｄ／Ａコンバータは、前記ゲート信号線と重なって配置されていることを特徴とする携帯情報装置であってもよい。
【００３８】
本発明によって、
ＥＬ表示装置を有し、
前記ＥＬ表示装置は、複数の画素とを有し、
前記複数の画素はそれぞれ、ＥＬ素子を有する携帯情報装置において、
前記複数の画素は、ソース信号線と、ｎ（ｎは、２以上の自然数）本のゲート信号線と、電源供給線と、ｎ個の第１のＴＦＴと、ｎ個の記憶回路と、第２のＴＦＴと、Ｄ／Ａコンバータとを有し、
前記ｎ個の第１のＴＦＴのゲート電極はそれぞれ、前記ｎ本のゲート信号線のうちのいずれか異なる１本に接続され、ソース領域とドレイン領域の一方はそれぞれ、前記ソース信号線に接続され、もう一方はそれぞれ、前記ｎ個の記憶回路のうちのいずれか異なる１つの入力端子に接続され、
前記ｎ個の記憶回路の出力端子はそれぞれ、前記Ｄ／Ａコンバータの入力端子に接続され、
前記Ｄ／Ａコンバータの出力端子は、前記第２のＴＦＴのゲート電極に接続され、
前記第２のＴＦＴのソース領域とドレイン領域の一方は、前記電源供給線と接続され、もう一方は、前記ＥＬ素子と接続されていることを特徴とする携帯情報装置が提供される。
【００３９】
本発明によって、
ＥＬ表示装置を有し、
前記ＥＬ表示装置は、複数の画素とを有し、
前記複数の画素はそれぞれ、ＥＬ素子を有する携帯情報装置において、
前記複数の画素は、ｎ（ｎは、２以上の自然数）本のソース信号線と、ゲート信号線と、電源供給線と、ｎ個の第１のＴＦＴと、ｎ個の記憶回路と、第２のＴＦＴと、Ｄ／Ａコンバータとを有し、
前記ｎ個の第１のＴＦＴのゲート電極はそれぞれ、前記ゲート信号線に接続され、ソース領域とドレイン領域の一方はそれぞれ、前記ｎ本のソース信号線のうちのいずれか異なる１本に接続され、もう一方はそれぞれ、前記ｎ個の記憶回路のうちのいずれか異なる１つの入力端子に接続され、
前記ｎ個の記憶回路の出力端子はそれぞれ、前記Ｄ／Ａコンバータの入力端子に接続され、
前記Ｄ／Ａコンバータの出力端子は、前記第２のＴＦＴのゲート電極に接続され、
前記第２のＴＦＴのソース領域とドレイン領域の一方は、前記電源供給線と接続され、もう一方は、前記ＥＬ素子と接続されていることを特徴とする携帯情報装置が提供される。
【００４０】
前記ＥＬ表示装置は、ソース信号線駆動回路を有し、
前記ソース信号線駆動回路は、シフトレジスタと、前記シフトレジスタからのサンプリングパルスによってｎビットのデジタル信号を保持する第１のラッチ回路と、前記第１のラッチ回路に保持された前記ｎビットのデジタル信号が転送される第２のラッチ回路と、前記第２のラッチ回路に転送された前記ｎビットのデジタル信号を１ビットずつ順に選択し前記ソース信号線に入力するスイッチとを有することを特徴とする携帯情報装置であってもよい。
【００４１】
前記ＥＬ表示装置は、ソース信号線駆動回路を有し、
前記ソース信号線駆動回路は、シフトレジスタと、前記シフトレジスタからのサンプリングパルスによって１ビットのデジタル信号を保持する第１のラッチ回路と、前記第１のラッチ回路に保持された前記１ビットのデジタル信号が転送される第２のラッチ回路とを有することを特徴とする携帯情報装置であってもよい。
【００４２】
前記ＥＬ表示装置は、ソース信号線駆動回路を有し、
前記ソース信号線駆動回路は、シフトレジスタと、前記シフトレジスタからのサンプリングパルスによってｎビットのデジタル信号を保持するラッチ回路とを有することを特徴とする携帯情報装置であってもよい。
【００４３】
前記ＥＬ表示装置は、ソース信号線駆動回路を有し、
前記ソース信号線駆動回路は、シフトレジスタと、前記シフトレジスタからのサンプリングパルスによってｎビットのデジタル信号を保持するラッチ回路と、前記ラッチ回路に保持されたｎビットのデジタル信号を前記ｎ本のソース信号線に入力するｎ個のスイッチとを有することを特徴とする携帯情報装置であってもよい。
【００４４】
前記記憶回路はスタティック型メモリ（ＳＲＡＭ）、強誘電体メモリ（ＦＲＡＭ）またはダイナミック型メモリ（ＤＲＡＭ）であることを特徴とする携帯情報装置であってもよい。
【００４５】
前記記憶回路は、ガラス基板上、プラスチック基板上、ステンレス基板上または単結晶ウェハ上に形成されていることを特徴とする携帯情報装置であってもよい。
【００４６】
前記携帯情報装置は、携帯電話、パーソナルコンピュータ、ナビゲーションシステム、ＰＤＡまたは電子書籍であることを特徴とした携帯情報装置であってもよい。
【００４７】
本発明によって、
複数の画素を有するＥＬ表示装置が組み込まれた携帯情報装置の駆動方法において、
前記複数の画素がそれぞれ有する複数の記憶回路にデジタル信号を記憶させ、前記記憶されたデジタル信号を繰り返し読み出し、前記繰り返し読み出したデジタル信号を対応するアナログ信号にそれぞれ変換し、ＥＬ素子に入力することを特徴とする携帯情報装置の駆動方法が提供される。
【００４８】
前記複数の画素は、マトリクス状に配置され、
前記複数の画素のうち、特定の行の画素または特定の列の画素が有する前記複数の記憶回路の前記記憶されたデジタル信号のみを書き換えることを特徴とする携帯情報装置の駆動方法であってもよい。
【００４９】
本発明によって、
複数の画素と、前記複数の画素に映像信号を入力するソース信号線駆動回路とを有するＥＬ表示装置が組み込まれた携帯情報装置の駆動方法において、
前記複数の画素がそれぞれ有する複数の記憶回路にデジタル信号を記憶させ、前記記憶されたデジタル信号を繰り返し読み出し、前記繰り返し読み出したデジタル信号を対応するアナログ信号にそれぞれ変換し、ＥＬ素子に入力することによって、前記ソース信号線駆動回路の動作を停止することを特徴とする携帯情報装置の駆動方法が提供される。
【００５０】
本発明によって、
ＥＬ表示装置と、ＣＰＵとを有する携帯情報装置の駆動方法において、
前記ＥＬ表示装置は、複数の画素と、前記複数の画素に信号を出力する第１の回路とを有し、
前記ＣＰＵは、前記第１の回路を制御する第２の回路を有し、
前記複数の画素がそれぞれ有する複数の記憶回路にデジタル信号を記憶させ、前記記憶されたデジタル信号を繰り返し読み出し、前記繰り返し読み出したデジタル信号を対応するアナログ信号にそれぞれ変換し、ＥＬ素子に入力することによって、前記第２の回路の動作を停止することを特徴とする携帯情報装置の駆動方法が提供される。
【００５１】
本発明によって、
複数の画素を有するＥＬ表示装置と、ＶＲＡＭとが組み込まれた携帯情報装置の駆動方法において、
前記複数の画素がそれぞれ有する複数の記憶回路にデジタル信号を記憶させ、前記記憶されたデジタル信号を繰り返し読み出し、前記繰り返し読み出したデジタル信号を対応するアナログ信号にそれぞれ変換し、ＥＬ素子に入力することによって、前記ＶＲＡＭのデータ読み出し操作を停止することを特徴とする携帯情報装置の駆動方法が提供される。
【００５２】
前記複数の記憶回路は、１フレーム期間に１度読み出し操作が行われることを特徴とする携帯情報装置の駆動方法であってもよい。
【００５３】
前記記憶回路はスタティック型メモリ（ＳＲＡＭ）、強誘電体メモリ（ＦＲＡＭ）またはダイナミック型メモリ（ＤＲＡＭ）であることを特徴とする携帯情報装置の駆動方法であってもよい。
【００５４】
前記記憶回路は、ガラス基板上、プラスチック基板上、ステンレス基板上または単結晶ウェハ上に形成されていることを特徴とする携帯情報装置の駆動方法であってもよい。
【００５５】
前記携帯情報装置は、携帯電話、パーソナルコンピュータ、ナビゲーションシステム、ＰＤＡまたは電子書籍であることを特徴とする携帯情報装置の駆動方法であってもよい。
【００５６】
【発明の実施の形態】
まず、本発明の携帯情報装置が有する表示装置について説明する。
【００５７】
図１は本発明の構成を示したものである。本発明では、静止画を表示する場合、表示装置２４１３の画素の内部にある、記憶回路に映像信号を記憶させ、記憶した映像信号を呼び出すことによって、表示をおこなう。よって、従来、動作させていたＣＰＵ２４０６の内部回路のうち映像信号処理回路２４０７、ＶＲＡＭ２４１１、表示装置２４１３の中のソース信号線駆動回路を停止することが可能となる。
【００５８】
以下その内容について、具体的に説明をおこなう。ペン入力タブレット２４０１からの入力が一定時間の間行われない、もしくは外部インターフェイスポート２４０５から、映像表示を変えなければならないような信号入力が一定時間されない場合、ＣＰＵ２４０６は静止画モードであると判断をおこなう。ＣＰＵ２４０６がそのような判断を行った場合、ＣＰＵ２４０６は以下のような動作をおこなう。ＥＬコントローラ２４１２を介して、表示装置２４１３のソース信号線駆動回路を停止させる。具体的には，ソース信号線駆動回路にスタートパルス、クロック信号、映像データ信号の供給を停止することによって、ソース信号線駆動回路の動作を停止させることができる。このときゲート信号線駆動回路は停止はせずに、信号の供給をうけ、記憶回路のデータをＥＬ駆動用ＴＦＴに送る動作をおこなう。
【００５９】
この様に、記憶回路に保持された信号の読み出しを、ゲート信号線駆動回路を用いて行う場合、ＥＬコントローラ２４１２は、ゲート信号線駆動回路に、クロック信号、スタートパルス等を供給し続け、ゲート信号線駆動回路は動作し続ける。
【００６０】
ゲート信号線駆動回路はソース信号線駆動回路に比べて、一般的には、１／１００以下の周波数で駆動されるため、動作を停止しなくとも、消費電力上は問題にならない。もちろん、ゲート信号線駆動回路を停止してもよい。このような動作によって、表示装置２４１３はゲート信号線駆動回路のみ、または、ソース信号線駆動回路とゲート信号線駆動回路の両方の信号線駆動回路を停止させて、表示をおこなう。
【００６１】
次に、ＣＰＵ２４０６は、ＣＰＵ２４０６内部の映像信号処理回路２４０７および、ＶＲＡＭ２４１１を停止する。前述したように、表示装置２４１３は、その内部の記憶回路に蓄えられた映像データを用いて表示を行っているので、新たに映像データを表示装置に送り込む必要性がない、よって、映像データを発生、加工する映像信号処理回路２４０７、ＶＲＡＭ２４１１などは動作していなくともかまわない。
【００６２】
つまり、映像信号処理回路２４０７、ＶＲＡＭ２４１１などは動作を停止することができる。
【００６３】
以上により、ＣＰＵ２４０６内部の電力削減、ＶＲＡＭ２４１１の電力削減、ソース信号線駆動回路の電力削減が達成されるのである。
【００６４】
また、ＥＬ表示装置が静止画を表示している時に、ペン入力タブレット２４０１に入力がされ、この入力に対応した映像信号によりＥＬ表示装置が表示する画像を変化させる場合は、ペン入力タブレットの検出回路２４０２からダブレットインターフェイス２４１８を介して、ＣＰＵ２４０６に表示内容を変えるような指示がだされ、ＣＰＵ２４０６は停止していたＶＲＡＭ２４１１、映像信号処理回路２４０７を動作させる。そして、ＥＬコントローラ２４１２により、表示装置２４１３のソース信号線駆動回路にスタートパルス、クロック信号、映像データを供給し、停止していたソース信号線駆動回路を動作させ、新たな映像信号を画素に書き込むことができる。
【００６５】
この様に、図１中、破線で囲った部分（ゲート信号線駆動回路、ＥＬコントローラ２４１２、ペン入力ダブレット２４０１、検出回路２４０２、ダブレットインターフェイス２４１８）が動作していれば、この携帯情報端末は、静止画を表示し続けることができる。
【００６６】
図２は本発明を使用した携帯電話の例である。動作概要は図１の携帯情報端末とだいたい同じである。携帯情報端末と異なるのは、携帯電話では、入力は、キーボード２５０１によって行われ、この入力された情報が、キーボードインターフェイス２５１８を介してＣＰＵ２５０６に入力されることと、電話会社の通信系を介して、アンテナに入力された情報が、送受信回路２５１５で増幅等されたのち、ＣＰＵ２５０６に入力されることである。
【００６７】
静止画を表示する場合は、前述した携帯情報端末と同様に、映像信号処理回路２５０７、ＶＲＡＭ２５１１、ソース信号線駆動回路などは停止させることができる。
【００６８】
この様に、図２中、破線で囲った部分（ゲート信号線駆動回路、ＥＬコントローラ２５１２、キーボード２５０１、キーボードインターフェイス２５１８）が動作していれば、この携帯電話は静止画を表示し続けることができる。
【００６９】
次に、本発明の携帯情報装置が有する表示装置について説明する。
【００７０】
図２５は、記憶回路を有する画素を有する表示装置における、ソース信号線駆動回路および一部の画素の構成を示したものである。この回路は、３ビットデジタル階調信号に対応したものであり、シフトレジスタ回路２０１、第１のラッチ回路２０２、第２のラッチ回路２０３、ビット信号選択スイッチ２０４、画素２０５を有する。２１０は、ゲート信号線駆動回路あるいは外部から直接供給される信号であり、画素の説明とともに後述する。
【００７１】
図２４は、図２５における画素２０５における回路構成を詳細に示したものである。この画素は、３ビットデジタル階調に対応したものであり、ＥＬ素子（１１４）、保持容量（Ｃｓ）、記憶回路（１０５〜１０７）及びＤ／Ａコンバータ（Ｄ／Ａ：１１１）、ＥＬ駆動用ＴＦＴ（１１５）、電源供給線（１１２）等を有している。１０１はソース信号線、１０２〜１０４は書き込み用ゲート信号線、１０８〜１１０は書き込み用ＴＦＴである。
【００７２】
図３は、図２４に示した表示装置におけるタイミングチャートである。表示装置は３ビットデジタル階調信号に対応し、ＶＧＡのものを対象としている。図３、図２４及び図２５を用いて、駆動方法について説明する。なお、各符号は、図３、図２４及び図２５のものをそのまま用いる（図番は省略する）。
【００７３】
図２５および図３（Ａ）、（Ｂ）を参照する。図３（Ａ）において、各フレーム期間をα、β、γと表記して説明する。まず、区間αにおける回路動作について説明する。
【００７４】
従来のデジタル方式の駆動回路の場合と同様に、シフトレジスタ回路２０１にクロック信号（Ｓ−ＣＬＫ、Ｓ−ＣＬＫｂ）およびスタートパルス（Ｓ−ＳＰ）が入力され、順次サンプリングパルスが出力される。続いて、サンプリングパルスは第１のラッチ回路２０２（ＬＡＴ１）に入力され、同じく第１のラッチ回路２０２に入力されたデジタル信号（Ｄｉｇｉｔａｌ Ｄａｔａ）をそれぞれ保持していく。この期間を、本明細書においてはドットデータサンプリング期間と表記する。１水平期間分のドットデータサンプリング期間は、図３（Ａ）において１〜４８０で示す各期間である。デジタル信号は３ビットであり、Ｄ１がＭＳＢ（Most Significant Bit）、Ｄ３がＬＳＢ（Least Significant Bit）である。第１のラッチ回路２０２において、１水平周期分のデジタル信号の保持が完了すると、帰線期間中に、第１のラッチ回路２０２で保持されているデジタル信号は、ラッチ信号（Ｌａｔｃｈ Ｐｕｌｓｅ）の入力に従い、一斉に第２のラッチ回路２０３（ＬＡＴ２）へと転送される。
【００７５】
続いて、再びシフトレジスタ回路２０１から出力されるサンプリングパルスに従い、次の水平周期分のデジタル信号の保持動作が行われる。
【００７６】
一方、第２のラッチ回路２０３に転送されたデジタル信号は、画素内に配置された記憶回路に書き込まれる。図３（Ｂ）に示すように、次列のドットデータサンプリング期間をI、IIおよびIIIと３分割し、第２のラッチ回路に保持されているデジタル信号をソース信号線に出力する。このとき、ビット信号選択スイッチ２０４によって、各ビットの信号が順番にソース信号線に出力されるように選択的に接続される。
【００７７】
期間Iでは、書き込み用ゲート信号線１０２にパルスが入力されてＴＦＴ１０８が導通し、記憶回路１０５にデジタル信号が書き込まれる。続いて、期間IIでは、書き込み用ゲート信号線１０３にパルスが入力されてＴＦＴ１０９が導通し、記憶回路１０６にデジタル信号が書き込まれる。最後に、期間IIIでは、書き込み用ゲート信号線１０４にパルスが入力されてＴＦＴ１１０が導通し、記憶回路１０７にデジタル信号が書き込まれる。
【００７８】
以上で、１水平期間分のデジタル信号の処理が終了する。図３（Ｂ）の期間は、図３（Ａ）において※印で示された期間である。以上の動作を最終段まで行うことにより、１フレーム分のデジタル信号が記憶回路１０５〜１０７に書き込まれる。
【００７９】
書き込まれたデジタル信号は、Ｄ／Ａコンバータ１１１によってアナログ信号に変換され、ＥＬ駆動用ＴＦＴ１１５のゲート電極に入力される。このアナログ信号に応じた電流が、電源供給線１１２よりＥＬ駆動用ＴＦＴ１１５を介してＥＬ素子１１４に入力される。こうして、ＥＬ素子１１４の輝度が変化し階調を表現する。ここでは、３ビットであるから、輝度は０〜７までの８段階が得られる。
【００８０】
以上の動作を繰り返して、映像の表示が継続的に行われる。ここで、静止画を表示する場合には、最初の動作で、記憶回路１０５〜１０７に一旦デジタル信号が記憶されてからは、各フレーム期間において、記憶回路１０５〜１０７に記憶されたデジタル信号を反復して読み出せば良い。
【００８１】
フレーム期間毎に、記憶回路にそれぞれ記憶されたデジタル信号を反復して読み出し、Ｄ／Ａ１１１においてアナログ信号に変換する操作は、ＤＡＣコントローラを用いて制御すればよい。
【００８２】
もしくは、記憶回路の出力をそれぞれ、読み出し用ＴＦＴ（図示せず）を介してＤ／Ａ１１１に入力するようにする。この読み出し用ＴＦＴのオン・オフを操作することによって、各フレーム期間毎に、記憶回路に記憶されたデジタル信号を反復して読み出してもよい。
【００８３】
このとき、読み出し用ＴＦＴのゲート電極が接続された読み出し用ゲート信号線（図示せず）に信号を入力する動作は、読み出し用のゲート信号線駆動回路（図示せず）を用いて行う。
【００８４】
したがって、この静止画が表示されている期間中は、ＥＬ表示装置において、ソース信号線駆動回路の駆動を停止させることが出来る。
【００８５】
さらに、記憶回路へのデジタル信号の書き込み、あるいは記憶回路からのデジタル信号の読み出しは、ゲート信号線１本単位で行うことが可能である。すなわち、ソース信号線駆動回路を短期間のみ動作させ、画面の一部のみを書き換えるなどといった表示方法をとることも出来る。
【００８６】
また、本実施形態においては、１画素内に３つの記憶回路を有し、３ビットのデジタル信号を１フレーム分だけ記憶する機能を有しているが、本発明はこの数に限定しない。つまり、ｎ（ｎは、２以上の自然数）ビットのデジタル信号をｍ（ｍは、２以上の自然数）フレーム分だけ記憶するには、１画素内にｎ×ｍ個の記憶回路を有していれば良い。
【００８７】
以上のように、画素内に実装された記憶回路を用いてデジタル信号の記憶を行い、静止画を表示する際には各フレーム期間で記憶回路に記憶されたデジタル信号を反復して用いる。こうして、ソース信号線駆動回路を駆動することなく、継続的に静止画表示が可能となる。よって、ＥＬ表示装置の低消費電力化に大きく貢献することが出来る。
【００８８】
また、ソース信号線駆動回路に関しては、ビット数に応じて増加するラッチ回路等の配置の問題から、必ずしも絶縁体上に一体形成する必要はなく、その一部あるいは全部を外付けで構成しても良い。
【００８９】
さらに、本実施形態にて示したソース信号線駆動回路においては、ビット数に応じたラッチ回路を配置しているが、１ビット分のみ配置して動作させることも可能である。この場合、上位ビットから下位ビットのデジタル信号を直列にラッチ回路に入力すれば良い。
【００９０】
本発明では、前述した様に、ゲート信号線１本単位での信号の書き換えも可能である。この場合は、ゲート信号線駆動回路としてデコーダを使うのが望ましい。ゲート信号線駆動回路としてデコーダを使用した例を図２３に示す。
【００９１】
デコーダを使用する場合には、特開平８−１０１６６９に開示された回路を用いればよい。
【００９２】
また、ソース信号線駆動回路にもこれを用いて、部分書き換えを行うことができる。
【００９３】
この様な構成により、本発明の携帯情報装置は静止画表示中に動作し続ける部分を少なくし、消費電力を低減することができる。
【００９４】
【実施例】
以下に、本発明の実施例について記述する。
【００９５】
[実施例１]
本実施例においては、実施形態において示した、本発明の携帯情報装置が有するＥＬ表示装置の画素部の回路における記憶回路及びＤ／Ａコンバータを、具体的にトランジスタ等を用いて構成した例を示し、その動作について説明する。
【００９６】
図８は、図２４に示した画素と同様のもので、Ｄ／Ａコンバータ１１１を実際に回路で構成した例である。Ｄ／Ａコンバータ１１１として、複数の階調電圧線を選択する方式のものを用いた。なお、図２４と同じ部分は同じ符号で示す。
【００９７】
３ビットのデジタル信号を処理する場合、８本の階調電圧線があり、それぞれにスイッチＴＦＴが接続されている。記憶回路１０５〜１０７からの出力は、デコーダを介してスイッチＴＦＴを選択的に駆動する。これにより記憶回路より入力されたデジタル信号に応じた階調電圧がＥＬ駆動用ＴＦＴ１１５のゲート電極に入力される。
【００９８】
図中、各部に付した符号において、図２４と同じ部位については、図２４と同じ番号を付している。記憶回路１０５〜１０７のそれぞれに、書き込み選択用ＴＦＴ１０８〜１１０を設け、記憶回路選択信号線（書き込み用ゲート信号線）１０２〜１０４をもって制御する。
【００９９】
なお、図８において、記憶回路１０５〜１０７それぞれからの出力は、記憶回路に記憶された信号及びその信号の反転信号によって構成される。
【０１００】
図４は、記憶回路の一例を示したものである。点線枠４５０で示される部分が記憶回路（図８中、１０５〜１０７で示すそれぞれの部分）であり、４５１は書き込み用ＴＦＴ（図８中、１０８〜１１０で示すそれぞれの部分）である。ここで示した記憶回路４５０には、フリップフロップを利用したスタティック型メモリ（Static RAM : SRAM）を用いているが、記憶回路に関してはこの構成に限定しない。
【０１０１】
本実施例にて図８で示した回路は、実施形態にて図３を用いて示したタイミングチャートに従って駆動することが出来る。図３、図８を用いて、記憶回路選択部（書き込み用ＴＦＴ１０８〜１１０）の実際の駆動方法を加えて、回路動作について説明する。なお、各符号は、図３、図８のものをそのまま用いる（図番は省略する）。
【０１０２】
図３（Ａ）（Ｂ）を参照する。図３（Ａ）において、各フレーム期間をα、β、γと表記して説明する。まず、区間αにおける回路動作について説明する。
【０１０３】
シフトレジスタ回路から第２のラッチ回路までの駆動方法に関しては実施形態にて示したものと同様であるのでそれに従う。
【０１０４】
期間Iでは、書き込み用ゲート信号線１０２にパルスが入力されてＴＦＴ１０８が導通し、記憶回路１０５にデジタル信号が書き込まれる。続いて、期間IIでは、書き込み用ゲート信号線１０３にパルスが入力されてＴＦＴ１０９が導通し、記憶回路１０６にデジタル信号が書き込まれる。最後に、期間IIIでは、書き込み用ゲート信号線１０４にパルスが入力されてＴＦＴ１１０が導通し、記憶回路１０７にデジタル信号が書き込まれる。
【０１０５】
以上で、１水平期間分のデジタル信号の処理が終了する。図３（Ｂ）の期間は、図３（Ａ）において※印で示された期間である。以上の動作を最終段まで行うことにより、１フレーム分のデジタル信号が記憶回路１０５〜１０７に書き込まれる。
【０１０６】
書き込まれたデジタル信号は、Ｄ／Ａコンバータ１１１によってアナログ信号に変換され、ＥＬ駆動用ＴＦＴ１１５のゲート電極に入力される。このアナログ信号に応じた電流が、電源供給線１１２よりＥＬ駆動用ＴＦＴ１１５を介してＥＬ素子１１４に入力される。こうして、ＥＬ素子１１４の輝度が変化し階調を表現する。ここでは、３ビットのデジタル信号を入力しているので、輝度は０〜７までの８段階が得られる。
【０１０７】
以上のようにして、１フレーム期間分の表示が行われる。一方、駆動回路側では、同時に次のフレーム期間のデジタル信号の処理が行われている。
【０１０８】
以上の手順を繰り返すことにより、映像の表示を行う。なお、静止画の表示を行う場合には、あるフレームのデジタル信号の、記憶回路への書き込みが終了したら、ソース信号線駆動回路を停止させ、同じ記憶回路に書き込まれている信号を毎フレームで読み込んで表示を行う。
【０１０９】
この際、図８において図示していないが、各画素の各記憶回路の出力が、読み出し用ＴＦＴを介してＤ／Ａに入力されるようにし、この読み出し用ＴＦＴを、操作することによって、フレーム期間毎に記憶回路の信号を反復して読み出すことができる。この読み出し用ＴＦＴを操作する回路は、公知の構成の回路を自由に用いることができる。
【０１１０】
また、記憶回路に入力された信号を、常にＤ／Ａ回路に入力し、対応するアナログ信号を液晶素子に出力して、静止画の表示を行うこともできる。この場合は、書き込み用ＴＦＴが選択され、新たに記憶回路に情報が書き込まれるまで、画素は、同じ輝度の表示を続ける。この駆動方法では、前述の読み出し用ＴＦＴ等は必要ない。
【０１１１】
このような方法により、静止画の表示中における消費電力を大きく低減することが出来る。
【０１１２】
[実施例２]
本実施例においては、画素部の記憶回路への書き込みを点順次で行うことにより、ソース信号線駆動回路の第２のラッチ回路を省略した例について記す。
【０１１３】
図５は、記憶回路を有する画素を用いたＥＬ表示装置における、ソース信号線駆動回路および一部の画素の構成を示したものである。この回路は、３ビットデジタル階調信号に対応したものであり、シフトレジスタ回路５０１、ラッチ回路５０２、画素５０３を有する。５１０は、ゲート信号線駆動回路あるいは外部から直接供給される信号であり、画素の説明とともに後述する。
【０１１４】
図６は、図５に示した画素５０３の回路構成の詳細図である。実施例１と同様、３ビットデジタル階調信号に対応したものであり、ＥＬ素子６１４、記憶回路（６０５〜６０７）及びＤ／Ａコンバータ（Ｄ／Ａ：６１１）等を有している。６０１は第１ビット（ＭＳＢ）信号用ソース信号線、６０２は第２ビット信号用ソース信号線、６０３は第３ビット（ＬＳＢ）信号用ソース信号線、６０４は書き込み用ゲート信号線、６０８〜６１０は書き込み用ＴＦＴである。
【０１１５】
図７は、本実施例にて示した回路の駆動に関するタイミングチャートである。
図６および図７を用いて説明する。
【０１１６】
シフトレジスタ回路５０１からラッチ回路（ＬＡＴ１）５０２までの動作は実施形態および実施例１と同様に行われる。図７（Ｂ）に示すように、第１段目でのラッチ動作が終了すると、直ちに画素の記憶回路への書き込みを開始する。書き込み用ゲート信号線６０４にパルスが入力され、書き込み用ＴＦＴ６０８〜６１０が導通し、記憶回路への書き込みが可能な状態となる。ラッチ回路５０２に保持されたビット毎のデジタル信号は、３本のソース信号線６０１〜６０３を経由して、同時に書き込まれる。
【０１１７】
第１段目でラッチ回路に保持されたデジタル信号が、記憶回路へ書き込まれているとき、次段では続くサンプリングパルスに従って、ラッチ回路においてデジタル信号の保持が行われている。このようにして、順次記憶回路への書き込みが行われていく。
【０１１８】
最終段まで、上記動作を繰り返し、１水平期間が終了する。
【０１１９】
これを全ての水平期間１〜４８０について繰り返す。
【０１２０】
以上で、１フレーム目の表示期間が完了する。区間βでは、次のフレームにおけるデジタル信号の処理が行われる。
【０１２１】
図７（Ｂ）で示す期間は、図７（Ａ）において、※※印で示す期間に相当する。
【０１２２】
以上の手順を繰り返すことにより、映像の表示を行う。なお、静止画の表示を行う場合には、あるフレームのデジタル信号の、記憶回路への書き込みが終了したら、ソース信号線駆動回路を停止させ、同じ記憶回路に書き込まれている信号を毎フレームで読み込んで表示を行う。このような方法により、静止画の表示中における消費電力を大きく低減することが出来る。さらに、実施形態にて示した回路と比較すると、ラッチ回路の数を１／２とすることが出来、回路配置の省スペース化による装置全体の小型化に貢献出来る。
【０１２３】
[実施例３]
本実施例においては、実施例２にて示した、第２のラッチ回路を省略したＥＬ表示装置の回路構成を応用し、線順次駆動により画素内の記憶回路への書き込みを行う方法を用いたＥＬ表示装置の例について記す。
【０１２４】
図１７は、本実施例にて示すＥＬ表示装置のソース信号線駆動回路の回路構成例を示している。この回路は、３ビットデジタル階調信号に対応したものであり、シフトレジスタ回路（ＳＲ）１７０１、ラッチ回路（ＬＡＴ１）１７０２、スイッチ回路（ＳＷ）１７０３、画素１７０４を有する。１７１０は、ゲート信号線駆動回路あるいは外部から直接供給される信号である。画素の回路構成に関しては、実施例２のものと同様で良いので、図６をそのまま参照する。
【０１２５】
図１８は、本実施例にて示した回路の駆動に関するタイミングチャートである。図６、図１７および図１８を用いて説明する。
【０１２６】
シフトレジスタ回路１７０１からサンプリングパルスが出力され、ラッチ回路１７０２で、サンプリングパルスに従ってデジタル信号を保持するまでの動作は、実施例１および実施例２と同様である。本実施例では、ラッチ回路１７０２と画素１７０４内の記憶回路との間に、スイッチ回路１７０３を有しているため、ラッチ回路でのデジタル信号の保持が完了しても、直ちに記憶回路への書き込みが開始されない。ドットデータサンプリング期間が終了するまでの間は、スイッチ回路１７０３は閉じたままであり、その間、ラッチ回路ではデジタル信号が保持され続ける。
【０１２７】
図１８（Ｂ）に示すように、１水平期間分のデジタル信号の保持が完了すると、その後の帰線期間中にラッチ信号（Ｌａｔｃｈ Ｐｕｌｓｅ）が入力されてスイッチ回路１７０３が一斉に開き、ラッチ回路１７０２で保持されていたデジタル信号は一斉に画素１７０４内の記憶回路に書き込まれる。このときの書き込み動作に関わる、画素１７０４内の動作、さらに次のフレーム期間における表示の際の読み出し動作に関わる、画素１７０４内の動作については、実施例２と同様で良いので、ここでは説明を省略する。
【０１２８】
図１８（Ｂ）で示す期間は、図１８（Ａ）において、※※※印で示す期間に相当する。
【０１２９】
以上の方法によって、第２のラッチ回路を省略したソース信号線駆動回路においても、線順次の書き込み駆動を容易に行うことが出来る。
【０１３０】
[実施例４]
本実施例では、図８で示したＤ／Ａコンバータとは異なる構造のものを用いた画素の例を示す。図９に、その回路図を示す。なお、図８と同じ部分は同じ符号で示す。
【０１３１】
図８で示したものと同様に階調電圧線を選択する方式であるが、図８では、素子の数が多く、画素内で素子の占める面積が大きくなる。そのため、図９では、スイッチを直列接続し、デコーダとスイッチを兼ねて素子数を減らしている。
【０１３２】
なお、図９において、記憶回路１０５〜１０７のそれぞれからの出力は、記憶回路に記憶された信号及びその信号の反転信号によって構成される。
【０１３３】
本実施例は、実施例１〜実施例３と自由に組み合わせて実施することが可能である。
【０１３４】
[実施例５]
本実施例では、図８や図９で示したＤ／Ａコンバータとは異なる構造のものを用いた画素の例を示す。図２０に、その回路図を示す。なお、図８及び図９と同じ部分は同じ符号で示す。
【０１３５】
図８や図９で示したＤ／Ａコンバータでは、階調電圧線を用いるため、階調数の分だけ配線が必要となり、多階調化には適さない。そのため、図２０では、容量Ｃ１〜Ｃ３の組み合わせによって、基準電圧を分圧し、階調電圧を作っている。この様な容量分割方式では、容量Ｃ１〜Ｃ３の比で階調が作られるため、多様な階調が表現可能である。
【０１３６】
この様な容量分割方式のＤ／Ａコンバータは、AMLCD99 Digest of Technical Papers p29〜32に記載してある。
【０１３７】
本実施例は、実施例１〜実施例３と自由に組み合わせて実施することが可能である。
【０１３８】
[実施例６]
本実施例では、図８や図９及び図２０で示したＤ／Ａコンバータとは異なる構造のものを用いた画素の例を示す。図２１に、その回路図を示す。なお、図８や図９及び図２０と同じ部分は同じ符号で示す。
【０１３９】
図２１に示したものは、図２０のＤ／Ａコンバータをさらに簡略化したものである。容量Ｃ１〜Ｃ３それぞれの２つの電極のうちＥＬ素子と接続されていない方の電極は、リセット時にはＶLに接続され、非リセット時には、ＶHまたはＶLのいずれかに接続されるが、その接続をスイッチのみで構成できる。
【０１４０】
なお、図２１において、記憶回路１０５〜１０７のそれぞれからの出力は、記憶回路に記憶された信号及びその信号の反転信号によって構成される。
【０１４１】
本実施例は、実施例１〜実施例３と自由に組み合わせて実施することが可能である。
【０１４２】
[実施例７]
本実施例では、実施形態で示した図２５とは異なった構造のソース信号線駆動回路の例を示す。
【０１４３】
図２２に示す様に、ソース信号線駆動回路のラッチ回路を１ビット分のみ有し、代わりにソース信号線駆動回路を３倍の速度で動作させ、１ライン期間中に、第１ビットデータ、第２ビットデータ、第３ビットデータの順にデータをソース信号線駆動回路に入力し、実施形態で示した図２５のソース信号線駆動回路と同様の効果を得られる。
【０１４４】
この方式では、外部にデータを順に入れ替えるための回路が必要であるが、ソース信号線駆動回路は小さくすることが可能である。
【０１４５】
[実施例８]
本実施例では、本発明の携帯情報装置のＥＬ表示装置の画素部とその周辺に設けられる駆動回路部（ソース信号線駆動回路、ゲート信号線駆動回路）のＴＦＴを同時に作製する方法について説明する。但し、説明を簡単にするために、駆動回路部に関しては基本単位であるＣＭＯＳ回路を図示することとする。
【０１４６】
まず、図１０（Ａ）に示すように、コーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスから成る基板５００１上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜５００２を形成する。例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜５００２ａを１０〜２００[nm]（好ましくは５０〜１００[nm]）形成し、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化水素化シリコン膜５００２ｂを５０〜２００[nm]（好ましくは１００〜１５０[nm]）の厚さに積層形成する。本実施例では下地膜５００２を２層構造として示したが、前記絶縁膜の単層膜または２層以上積層させた構造として形成しても良い。
【０１４７】
島状半導体層５００３〜５００６は、非晶質構造を有する半導体膜をレーザー結晶化法や公知の熱結晶化法を用いて作製した結晶質半導体膜で形成する。この島状半導体層５００３〜５００６の厚さは２５〜８０[nm]（好ましくは３０〜６０[nm]）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。
【０１４８】
レーザー結晶化法で結晶質半導体膜を作製するには、パルス発振型または連続発光型のエキシマレーザーやＹＡＧレーザー、ＹＶＯ4レーザーを用いる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数３０[Hz]とし、レーザーエネルギー密度を１００〜４００[mJ/cm2](代表的には２００〜３００[mJ/cm2])とする。また、ＹＡＧレーザーを用いる場合にはその第２高調波を用いパルス発振周波数１〜１０[kHz]とし、レーザーエネルギー密度を３００〜６００[mJ/cm2](代表的には３５０〜５００[mJ/cm2])とすると良い。そして幅１００〜１０００[μm]、例えば４００[μm]で線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率（オーバーラップ率）を８０〜９８[％]として行う。
【０１４９】
次いで、島状半導体層５００３〜５００６を覆うゲート絶縁膜５００７を形成する。ゲート絶縁膜５００７はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０[nm]としてシリコンを含む絶縁膜で形成する。本実施例では、１２０[nm]の厚さで酸化窒化シリコン膜で形成する。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。例えば、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosilicate）とＯ2とを混合し、反応圧力４０[Pa]、基板温度３００〜４００[℃]とし、高周波（１３．５６[MHz]）、電力密度０．５〜０．８[W/cm2]で放電させて形成することが出来る。このようにして作製される酸化シリコン膜は、その後４００〜５００[℃]の熱アニールによりゲート絶縁膜として良好な特性を得ることが出来る。
【０１５０】
そして、ゲート絶縁膜５００７上にゲート電極を形成するための第１の導電膜５００８と第２の導電膜５００９とを形成する。本実施例では、第１の導電膜５００８をＴａで５０〜１００[nm]の厚さに形成し、第２の導電膜５００９をＷで１００〜３００[nm]の厚さに形成する。
【０１５１】
Ｔａ膜はスパッタ法で、ＴａのターゲットをＡｒでスパッタすることにより形成する。この場合、Ａｒに適量のＸｅやＫｒを加えると、Ｔａ膜の内部応力を緩和して膜の剥離を防止することが出来る。また、α相のＴａ膜の抵抗率は２０[μΩcm]程度でありゲート電極に使用することが出来るが、β相のＴａ膜の抵抗率は１８０[μΩcm]程度でありゲート電極とするには不向きである。α相のＴａ膜を形成するために、Ｔａのα相に近い結晶構造をもつ窒化タンタルを１０〜５０[nm]程度の厚さでＴａの下地に形成しておくとα相のＴａ膜を容易に得ることが出来る。
【０１５２】
Ｗ膜を形成する場合には、Ｗをターゲットとしたスパッタ法で形成する。その他に６フッ化タングステン（ＷＦ6）を用いる熱ＣＶＤ法で形成することも出来る。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０[μΩcm]以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることが出来るが、Ｗ中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。このことより、スパッタ法による場合、純度９９．９９９９[％]のＷターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０[μΩcm]を実現することが出来る。
【０１５３】
なお、本実施例では、第１の導電膜５００８をＴａ、第２の導電膜５００９をＷとしたが、特に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕなどから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。本実施例以外の他の組み合わせの一例で望ましいものとしては、第１の導電膜５００８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜５００９をＷとする組み合わせ、第１の導電膜５００８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜５００９をＡｌとする組み合わせ、第１の導電膜５００８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜５００９をＣｕとする組み合わせが挙げられる。
【０１５４】
次に、レジストによるマスク５０１０を形成し、電極及び配線を形成するための第１のエッチング処理を行う。本実施例ではＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2を混合し、１[Pa]の圧力でコイル型の電極に５００[W]のＲＦ（１３．５６[MHz]）電力を投入してプラズマを生成して行う。基板側（試料ステージ）にも１００[W]のＲＦ（１３．５６[MHz]）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合した場合にはＷ膜及びＴａ膜とも同程度にエッチングされる。
【０１５５】
上記エッチング条件では、レジストによるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテーパー形状となる。テーパー部の角度は１５〜４５°となる。ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０[％]程度の割合でエッチング時間を増加させると良い。Ｗ膜に対する酸化窒化シリコン膜の選択比は２〜４（代表的には３）であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は２０〜５０[nm]程度エッチングされることになる。こうして、第１のエッチング処理により第１の導電層と第２の導電層から成る第１の形状の導電層５０１１〜５０１６（第１の導電層５０１１ａ〜５０１６ａと第２の導電層５０１１ｂ〜５０１６ｂ）を形成する。このとき、ゲート絶縁膜５００７においては、第１の形状の導電層５０１１〜５０１６で覆われない領域は２０〜５０[nm]程度エッチングされ薄くなった領域が形成される。
（図１０（Ｂ））
【０１５６】
そして、第１のドーピング処理を行いｎ型を付与する不純物元素を添加する。
ドーピングの方法はイオンドープ法もしくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１×１０13〜５×１０14[atoms/cm2]とし、加速電圧を６０〜１００[keV]として行う。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いる。この場合、導電層５０１１〜５０１５がｎ型を付与する不純物元素に対するマスクとなり、自己整合的に第１の不純物領域５０１７〜５０２５が形成される。第１の不純物領域５０１７〜５０２５には１×１０20〜１×１０21[atoms/cm3]の濃度範囲でｎ型を付与する不純物元素を添加する。（図１０（Ｂ））
【０１５７】
次に、図１０（Ｃ）に示すように、レジストマスクは除去しないまま、第２のエッチング処理を行う。エッチングガスにＣＦ4とＣｌ2とＯ2とを用い、Ｗ膜を選択的にエッチングする。この時、第２のエッチング処理により第２の形状の導電層５０２６〜５０３１（第１の導電層５０２６ａ〜５０３１ａと第２の導電層５０２６ｂ〜５０３１ｂ）を形成する。このとき、ゲート絶縁膜５００７においては、第２の形状の導電層５０２６〜５０３１で覆われない領域はさらに２０〜５０[nm]程度エッチングされ薄くなった領域が形成される。
【０１５８】
Ｗ膜やＴａ膜のＣＦ4とＣｌ2の混合ガスによるエッチング反応は、生成されるラジカルまたはイオン種と反応生成物の蒸気圧から推測することが出来る。ＷとＴａのフッ化物と塩化物の蒸気圧を比較すると、Ｗのフッ化物であるＷＦ6が極端に高く、その他のＷＣｌ5、ＴａＦ5、ＴａＣｌ5は同程度である。従って、ＣＦ4とＣｌ2の混合ガスではＷ膜及びＴａ膜共にエッチングされる。しかし、この混合ガスに適量のＯ2を添加するとＣＦ4とＯ2が反応してＣＯとＦになり、ＦラジカルまたはＦイオンが多量に発生する。その結果、フッ化物の蒸気圧が高いＷ膜のエッチング速度が増大する。一方、ＴａはＦが増大しても相対的にエッチング速度の増加は少ない。また、ＴａはＷに比較して酸化されやすいので、Ｏ2を添加することでＴａの表面が酸化される。Ｔａの酸化物はフッ素や塩素と反応しないためさらにＴａ膜のエッチング速度は低下する。従って、Ｗ膜とＴａ膜とのエッチング速度に差を作ることが可能となりＷ膜のエッチング速度をＴａ膜よりも大きくすることが可能となる。
【０１５９】
そして、図１１（Ａ）に示すように第２のドーピング処理を行う。この場合、第１のドーピング処理よりもドーズ量を下げて高い加速電圧の条件としてｎ型を付与する不純物元素をドーピングする。例えば、加速電圧を７０〜１２０[keV]とし、１×１０13[atoms/cm2]のドーズ量で行い、図１０（Ｂ）で島状半導体層に形成された第１の不純物領域の内側に新たな不純物領域を形成する。ドーピングは、第２の形状の導電層５０２６〜５０３０を不純物元素に対するマスクとして用い、第１の導電層５０２６ａ〜５０３０ａの下側の領域にも不純物元素が添加されるようにドーピングする。こうして、第３の不純物領域５０３２〜５０３６が形成される。この第３の不純物領域５０３２〜５０３６に添加されたリン（Ｐ）の濃度は、第１の導電層５０２６ａ〜５０３０ａのテーパー部の膜厚に従って緩やかな濃度勾配を有している。なお、第１の導電層５０２６ａ〜５０３０ａのテーパー部と重なる半導体層において、第１の導電層５０２６ａ〜５０３０ａのテーパー部の端部から内側に向かって若干、不純物濃度が低くなっているものの、ほぼ同程度の濃度である。
【０１６０】
図１１（Ｂ）に示すように第３のエッチング処理を行う。エッチングガスにＣＨＦ6を用い、反応性イオンエッチング法（ＲＩＥ法）を用いて行う。第３のエッチング処理により、第１の導電層５０２６ａ〜５０３１ａのテーパー部を部分的にエッチングして、第１の導電層が半導体層と重なる領域が縮小される。第３のエッチング処理によって、第３の形状の導電層５０３７〜５０４２（第１の導電層５０３７ａ〜５０４２ａと第２の導電層５０３７ｂ〜５０４２ｂ）を形成する。このとき、ゲート絶縁膜５００７においては、第３の形状の導電層５０３７〜５０４２で覆われない領域はさらに２０〜５０[nm]程度エッチングされ薄くなった領域が形成される。
【０１６１】
第３のエッチング処理によって、第３の不純物領域５０３２〜５０３６においては、第１の導電層５０３７ａ〜５０４１ａと重なる第３の不純物領域５０３２ａ〜５０３６ａと、第１の不純物領域と第３の不純物領域との間の第２の不純物領域５０３２ｂ〜５０３６ｂとが形成される。
【０１６２】
そして、図１１（Ｃ）に示すように、ｐチャネル型ＴＦＴを形成する島状半導体層５００４に第1の導電型とは逆の導電型の第４の不純物領域５０４３〜５０４８を形成する。第３の形状の導電層５０３８ｂを不純物元素に対するマスクとして用い、自己整合的に不純物領域を形成する。このとき、ｎチャネル型ＴＦＴを形成する島状半導体層５００３、５００５、５００６および配線部５０４２はレジストマスク５２００で全面を被覆しておく。不純物領域５０４３〜５０４８にはそれぞれ異なる濃度でリンが添加されているが、ジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成し、そのいずれの領域においても不純物濃度が２×１０20〜２×１０21[atoms/cm3]となるようにする。
【０１６３】
以上までの工程でそれぞれの島状半導体層に不純物領域が形成される。島状半導体層と重なる第３の形状の導電層５０３７〜５０４１がゲート電極として機能する。また、５０４２は島状のソース信号線として機能する。
【０１６４】
レジストマスク５２００を除去した後、導電型の制御を目的として、それぞれの島状半導体層に添加された不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することが出来る。熱アニール法では酸素濃度が１[ppm]以下、好ましくは０．１[ppm]以下の窒素雰囲気中で４００〜７００[℃]、代表的には５００〜６００[℃]で行うものであり、本実施例では５００[℃]で４時間の熱処理を行う。ただし、第３の形状の導電層５０３７〜５０４２に用いた配線材料が熱に弱い場合には、配線等を保護するため層間絶縁膜（シリコンを主成分とする）を形成した後で活性化を行うことが好ましい。
【０１６５】
さらに、３〜１００[％]の水素を含む雰囲気中で、３００〜４５０[℃]で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行う。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【０１６６】
次いで、図１２（Ａ）に示すように、第１の層間絶縁膜５０５５を酸化窒化シリコン膜から１００〜２００[nm]の厚さで形成する。その上に有機絶縁物材料から成る第２の層間絶縁膜５０５６を形成した後、第１の層間絶縁膜５０５５、第２の層間絶縁膜５０５６、およびゲート絶縁膜５００７に対してコンタクトホールを形成し、各配線（接続配線、信号線を含む）５０５７〜５０６２、５０６４をパターニング形成した後、接続配線５０６２に接する画素電極５０６３をパターニング形成する。
【０１６７】
第２の層間絶縁膜５０５６としては、有機樹脂を材料とする膜を用い、その有機樹脂としてはポリイミド、ポリアミド、アクリル、ＢＣＢ（ベンゾシクロブテン）等を使用することが出来る。特に、第２の層間絶縁膜５０５６は平坦化の意味合いが強いので、平坦性に優れたアクリルが好ましい。本実施例ではＴＦＴによって形成される段差を十分に平坦化しうる膜厚でアクリル膜を形成する。好ましくは１〜５[μm]（さらに好ましくは２〜４[μm]）とすれば良い。
【０１６８】
コンタクトホールの形成は、ドライエッチングまたはウエットエッチングを用い、ｎ型の不純物領域５０１７、５０１８、５０２１、５０２３〜５０２５またはｐ型の不純物領域５０４３〜５０４８に達するコンタクトホール、配線５０４２に達するコンタクトホール、電源供給線に達するコンタクトホール（図示せず）、およびゲート電極に達するコンタクトホール（図示せず）をそれぞれ形成する。
【０１６９】
また、配線（接続配線、信号線を含む）５０５７〜５０６２、５０６４として、Ｔｉ膜を１００[nm]、Ｔｉを含むアルミニウム膜を３００[nm]、Ｔｉ膜１５０[nm]をスパッタ法で連続形成した３層構造の積層膜を所望の形状にパターニングしたものを用いる。勿論、他の導電膜を用いても良い。
【０１７０】
また、本実施例では、画素電極５０６３としてＭｇＡｇ膜を１１０[nm]の厚さに形成し、パターニングを行った。画素電極５０６３を接続配線５０６２と接して重なるように配置することでコンタクトを取っている。この画素電極５０６３がＥＬ素子の陰極となる。（図１２（Ａ））
【０１７１】
次に、図１２（Ｂ）に示すように、珪素を含む絶縁膜（本実施例では酸化珪素膜）を５００[nm]の厚さに形成し、画素電極５０６３に対応する位置に開口部を形成して、バンクとして機能する第３の層間絶縁膜５０６５を形成する。開口部を形成する際、ウエットエッチング法を用いることで容易にテーパー形状の側壁とすることが出来る。開口部の側壁が十分になだらかでないと段差に起因するＥＬ層の劣化が顕著な問題となってしまうため、注意が必要である。
【０１７２】
次に、ＥＬ層５０６６および陽極（対向電極）５０６７を、真空蒸着法を用いて大気解放しないで連続形成する。なお、ＥＬ層５０６６の膜厚は８０〜２００[nm]（典型的には１００〜１２０[nm]）、陽極５０６７は、ＩＴＯ膜にて形成した。
【０１７３】
この工程では、赤色に対応する画素、緑色に対応する画素および青色に対応する画素に対して順次、ＥＬ層および陽極を形成する。但し、ＥＬ層は溶液に対する耐性に乏しいためフォトリソグラフィ技術を用いずに各色個別に形成しなくてはならない。そこでメタルマスクを用いて所望の画素以外を隠し、必要箇所だけ選択的にＥＬ層および陽極を形成するのが好ましい。
【０１７４】
即ち、まず赤色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて赤色発光のＥＬ層を選択的に形成する。次いで、緑色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて緑色発光のＥＬ層を選択的に形成する。次いで、同様に青色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて青色発光のＥＬ層を選択的に形成する。なお、ここでは全て異なるマスクを用いるように記載しているが、同じマスクを使いまわしても構わない。
【０１７５】
ここではＲＧＢに対応した３種類のＥＬ素子を形成する方式を用いたが、白色発光のＥＬ素子とカラーフィルタとを組み合わせた方式、青色または青緑発光のＥＬ素子と蛍光体（蛍光性の色変換層：ＣＣＭ）とを組み合わせた方式、陰極（画素電極）に透明電極を利用してＲＧＢに対応したＥＬ素子を重ねる方式などを用いても良い。
【０１７６】
なお、ＥＬ層５０６６としては公知の材料を用いることが出来る。公知の材料としては、駆動電圧を考慮すると有機材料を用いるのが好ましい。例えば正孔注入層、正孔輸送層、発光層および電子注入層でなる４層構造をＥＬ層とすれば良い。
【０１７７】
次に、同じゲート信号線にゲート電極が接続されたスイッチング用ＴＦＴを有する画素（同じラインの画素）上に、メタルマスクを用いて陽極５０６７を形成する。
【０１７８】
なお本実施例では、陽極５０６７としてＩＴＯを用い、陰極５０６３としてＭｇＡｇを用いたが、本発明はこれに限定されない。陽極５０６７及び陰極５０６３として他の公知の材料を用いても良い。
【０１７９】
最後に、窒化珪素膜でなるパッシベーション膜５０６８を３００[nm]の厚さに形成する。パッシベーション膜５０６８を形成しておくことで、ＥＬ層５０６６を水分等から保護することができ、ＥＬ素子の信頼性をさらに高めることが出来る。
【０１８０】
こうして図１２（Ｂ）に示すような構造のＥＬディスプレイパネルが完成する。なお、本実施例におけるＥＬディスプレイパネルの作製工程においては、回路の構成および工程の関係上、ゲート電極を形成している材料であるＴａ、Ｗによってソース信号線を形成し、ソース、ドレイン電極を形成している配線材料であるＡｌによってゲート信号線を形成しているが、異なる材料を用いても良い。
【０１８１】
なお、上記の行程により作製されるアクティブマトリクス型ＥＬ表示装置におけるＴＦＴはトップゲート構造をとっているが、ボトムゲート構造のＴＦＴやその他の構造のＴＦＴに対しても本実施例は容易に適用され得る。
【０１８２】
また、本実施例においては、ガラス基板を使用しているが、ガラス基板に限らず、プラスチック基板、ステンレス基板、単結晶ウェハ等、ガラス基板以外のものを使用することによっても実施が可能である。
【０１８３】
ところで、本実施例のＥＬディスプレイパネルは、画素部だけでなく駆動回路部にも最適な構造のＴＦＴを配置することにより、非常に高い信頼性を示し、動作特性も向上しうる。また結晶化工程においてＮｉ等の金属触媒を添加し、結晶性を高めることも可能である。それによって、ソース信号線駆動回路の駆動周波数を１０[MHz]以上にすることが可能である。
【０１８４】
まず、極力動作速度を落とさないようにホットキャリア注入を低減させる構造を有するＴＦＴを、駆動回路部を形成するＣＭＯＳ回路のｎチャネル型ＴＦＴとして用いる。なお、ここでいう駆動回路としては、シフトレジスタ、バッファ、レベルシフタ、線順次駆動におけるラッチ、点順次駆動におけるトランスミッションゲートなどが含まれる。
【０１８５】
本実施例の場合、ｎチャネル型ＴＦＴの活性層は、ソース領域、ドレイン領域、ゲート絶縁膜を間に挟んでゲート電極と重なるオーバーラップＬＤＤ領域（ＬOV領域）、ゲート絶縁膜を間に挟んでゲート電極と重ならないオフセットＬＤＤ領域（ＬOFF領域）およびチャネル形成領域を含む。
【０１８６】
また、ＣＭＯＳ回路のｐチャネル型ＴＦＴは、ホットキャリア注入による劣化が殆ど気にならないので、特にＬＤＤ領域を設けなくても良い。勿論、ｎチャネル型ＴＦＴと同様にＬＤＤ領域を設け、ホットキャリア対策を講じることも可能である。
【０１８７】
その他、駆動回路において、チャネル形成領域を双方向に電流が流れるようなＣＭＯＳ回路、即ち、ソース領域とドレイン領域の役割が入れ替わるようなＣＭＯＳ回路が用いられる場合、ＣＭＯＳ回路を形成するｎチャネル型ＴＦＴは、チャネル形成領域の両サイドにチャネル形成領域を挟む形でＬＤＤ領域を形成することが好ましい。このような例としては、点順次駆動に用いられるトランスミッションゲートなどが挙げられる。また駆動回路において、オフ電流を極力低く抑える必要のあるＣＭＯＳ回路が用いられる場合、ＣＭＯＳ回路を形成するｎチャネル型ＴＦＴは、ＬOV領域を有していることが好ましい。このような例としては、やはり、点順次駆動に用いられるトランスミッションゲートなどが挙げられる。
【０１８８】
なお、実際には図１２（Ｂ）の状態まで完成したら、さらに外気に曝されないように、気密性が高く、脱ガスの少ない保護フィルム（ラミネートフィルム、紫外線硬化樹脂フィルム等）や透光性のシーリング材でパッケージング（封入）することが好ましい。その際、シーリング材の内部を不活性雰囲気にしたり、内部に吸湿性材料（例えば酸化バリウム）を配置したりするとＥＬ素子の信頼性が向上する。
【０１８９】
また、パッケージング等の処理により気密性を高めたら、基板上に形成された素子又は回路から引き回された端子と外部信号端子とを接続するためのコネクタ（フレキシブルプリントサーキット：ＦＰＣ）を取り付けて製品として完成する。このような出荷出来る状態にまでした状態を本明細書中ではＥＬ表示装置という。
【０１９０】
また、本実施例で示す工程に従えば、ＥＬ表示装置の作製に必要なフォトマスクの数を抑えることが出来る。その結果、工程を短縮し、製造コストの低減及び歩留まりの向上に寄与することが出来る。
【０１９１】
[実施例９]
本実施例では、本発明の携帯情報装置のＥＬ表示装置を作製した例について、図１９を用いて説明する。
【０１９２】
図１９（Ａ）は、ＥＬ表示装置の上面図であり、図１９（Ｂ）は、図１９（Ａ）のＡ−Ａ’における断面図、図１９（Ｃ）は図１９（Ａ）のＢ−Ｂ’における断面図である。
【０１９３】
基板４００１上に設けられた画素部４００２と、ソース信号線駆動回路４００３と、第１及び第２のゲート信号線駆動回路４００４ａ、ｂとを囲むようにして、シール材４００９が設けられている。また画素部４００２と、ソース信号線駆動回路４００３と、第１及び第２のゲート信号線駆動回路４００４ａ、ｂとの上にシーリング材４００８が設けられている。よって画素部４００２と、ソース信号線駆動回路４００３と、第１及び第２のゲート信号線駆動回路４００４ａ、ｂとは、基板４００１とシール材４００９とシーリング材４００８とによって、充填材４２１０で密封されている。
【０１９４】
また基板４００１上に設けられた画素部４００２と、ソース信号線駆動回路４００３と、第１及び第２のゲート信号線駆動回路４００４ａ、ｂとは、複数のＴＦＴを有している。図１９（Ｂ）では代表的に、下地膜４０１０上に形成された、ソース信号線駆動回路４００３に含まれる駆動ＴＦＴ（但し、ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを図示する）４２０１及び画素部４００２に含まれる画素ＴＦＴ（ＥＬ素子への電流を制御するＴＦＴ：ＥＬ駆動用ＴＦＴ）４２０２を図示した。
【０１９５】
本実施例では、駆動ＴＦＴ４２０１には公知の方法で作製されたｐチャネル型ＴＦＴ及びｎチャネル型ＴＦＴが用いられ、ＥＬ駆動用ＴＦＴ４２０２には公知の方法で作製されたｐチャネル型ＴＦＴが用いられる。
【０１９６】
駆動ＴＦＴ４２０１及びＥＬ駆動用ＴＦＴ４２０２上には層間絶縁膜（平坦化膜）４３０１が形成され、その上にＥＬ駆動用ＴＦＴ４２０２のドレイン領域と電気的に接続する画素電極（陽極）４２０３が形成される。画素電極４２０３としては仕事関数の大きい透明導電膜が用いられる。透明導電膜としては、酸化インジウムと酸化スズとの化合物、酸化インジウムと酸化亜鉛との化合物、酸化亜鉛、酸化スズまたは酸化インジウムを用いることができる。また、前記透明導電膜にガリウムを添加したものを用いても良い。
【０１９７】
そして、画素電極４２０３の上には絶縁膜４３０２が形成され、絶縁膜４３０２は画素電極４２０３の上に開口部が形成されている。この開口部において、画素電極４２０３の上にはＥＬ（エレクトロルミネッセンス）層４２０４が形成される。ＥＬ層４２０４は公知の有機ＥＬ材料または無機ＥＬ材料を用いることができる。また、有機ＥＬ材料には低分子系（モノマー系）材料と高分子系（ポリマー系）材料があるがどちらを用いても良い。
【０１９８】
ＥＬ層４２０４の形成方法は公知の蒸着技術もしくは塗布法技術を用いれば良い。また、ＥＬ層の構造は正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層を自由に組み合わせて積層構造または単層構造とすれば良い。
【０１９９】
ＥＬ層４２０４の上には遮光性を有する導電膜（代表的にはアルミニウム、銅もしくは銀を主成分とする導電膜またはそれらと他の導電膜との積層膜）からなる陰極４２０５が形成される。また、陰極４２０５とＥＬ層４２０４の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、ＥＬ層４２０４を窒素または希ガス雰囲気で形成し、酸素や水分に触れさせないまま陰極４２０５を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述のような成膜を可能とする。そして陰極４２０５には所定の電圧が与えられている。
【０２００】
以上のようにして、画素電極（陽極）４２０３、ＥＬ層４２０４及び陰極４２０５からなるＥＬ素子４３０３が形成される。そしてＥＬ素子４３０３を覆うように、絶縁膜４３０２上に保護膜４２０９が形成されている。保護膜４２０９は、ＥＬ素子４３０３に酸素や水分等が入り込むのを防ぐのに効果的である。
【０２０１】
４００５ａは電源供給線に接続された引き回し配線であり、ＥＬ駆動用ＴＦＴ４２０２のソース領域に電気的に接続されている。引き回し配線４００５ａはシール材４００９と基板４００１との間を通り、異方導電性フィルム４３００を介してＦＰＣ４００６が有するＦＰＣ用配線４３３３に電気的に接続される。
【０２０２】
シーリング材４００８としては、ガラス材、金属材（代表的にはステンレス材）、セラミックス材、プラスチック材（プラスチックフィルムも含む）を用いることができる。プラスチック材としては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることもできる。
【０２０３】
但し、ＥＬ素子からの光の放射方向がカバー材側に向かう場合にはカバー材は透明でなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透明物質を用いる。
【０２０４】
また、充填材４２１０としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。本実施例では充填材として窒素を用いた。
【０２０５】
また充填材４２１０を吸湿性物質（好ましくは酸化バリウム）もしくは酸素を吸着しうる物質にさらしておくために、シーリング材４００８の基板４００１側の面に凹部４００７を設けて吸湿性物質または酸素を吸着しうる物質４２０７を配置する。そして、吸湿性物質または酸素を吸着しうる物質４２０７が飛び散らないように、凹部カバー材４２０８によって吸湿性物質または酸素を吸着しうる物質４２０７は凹部４００７に保持されている。なお凹部カバー材４２０８は目の細かいメッシュ状になっており、空気や水分は通し、吸湿性物質または酸素を吸着しうる物質４２０７は通さない構成になっている。吸湿性物質または酸素を吸着しうる物質４２０７を設けることで、ＥＬ素子４３０３の劣化を抑制できる。
【０２０６】
図１９（Ｃ）に示すように、画素電極４２０３が形成されると同時に、引き回し配線４００５ａ上に接するように導電性膜４２０３ａが形成される。
【０２０７】
また、異方導電性フィルム４３００は導電性フィラー４３００ａを有している。基板４００１とＦＰＣ４００６とを熱圧着することで、基板４００１上の導電性膜４２０３ａとＦＰＣ４００６上のＦＰＣ用配線４３３３とが、導電性フィラー４３００ａによって電気的に接続される。
【０２０８】
[実施例１０]
本実施例では、本発明の携帯情報装置のＥＬ表示装置として、ＥＬ素子より発光した光を画素基板側に放射する下方出光のＥＬ表示装置を使用した場合の例を示す。
【０２０９】
デサインルールを１μｍルール、画素ピッチを１００ｐｐｉ程度とすれば、画素内部の記憶回路及びＤ／Ａコンバータ等は、ソース信号線の下に配置することが可能となり、開口率の低下の問題を解決することができる。これにより、本発明を、ＥＬ素子より発光した光を画素基板側とは逆の方向に放射する上方出光のＥＬ表示装置だけでなく、下方出光のＥＬ表示装置にも適用できる。
【０２１０】
図３０に、上記構成の下方出光のＥＬ表示装置の画素の上面図を模式的に示す。
【０２１１】
３３０１は画素、３３０２〜３３０４は記憶回路、３３０５はＤ／Ａコンバータ（図中Ｄ／Ａと記載）、３３０６は画素電極、３３０７はソース信号線である。画素電極３３０６としては透明電極を用いる。なお、電源供給線や対向電極、カラーフィルタ及び保持容量等は図示していない。ここで、記憶回路３３０２〜３３０４及びＤ／Ａコンバータ３３０５は、ソース信号線３３０７の下に形成されている。
【０２１２】
なお図示していないが、ソース信号線３３０７の下ではなくゲート信号線の下に、これらの記憶回路３３０２〜３３０４及びＤ／Ａコンバータ３３０５等を配置することも可能である。
【０２１３】
[実施例１１]
本発明の情報端末機器のＥＬ表示装置の画素においては、記憶回路としてスタティック型メモリ（Static RAM : SRAM）を用いて構成していたが、記憶回路はＳＲＡＭのみに限定されない。本発明の情報端末機器のＥＬ表示装置の画素に適用可能な記憶回路には、他にダイナミック型メモリ（Dynamic RAM : DRAM）等があげられる。
【０２１４】
さらに、特に図示しないが、他の形式の記憶回路として、強誘電体メモリ（Ferroelectric RAM : FRAM）を利用して本発明の情報端末機器のＥＬ表示装置の画素を構成することも可能である。ＦＲＡＭは、ＳＲＡＭやＤＲＡＭと同等の書き込み速度を有する不揮発性メモリであり、その書き込み電圧が低い等の特徴を利用して、本発明の情報端末機器のＥＬ表示装置のさらなる低消費電力化が可能である。またその他、フラッシュメモリ等によっても、構成は可能である。
【０２１５】
[実施例１２]
本発明の携帯情報装置が有するＥＬ表示装置において、三重項励起子からの燐光を発光に利用できるＥＬ材料を用いることで、外部発光量子効率を飛躍的に向上させることができる。これにより、ＥＬ素子の低消費電力化、長寿命化、および軽量化が可能になる。
【０２１６】
ここで、三重項励起子を利用し、外部発光量子効率を向上させた報告を示す。
(T.Tsutsui, C.Adachi, S.Saito, Photochemical Processes in Organized Molecular Systems, ed.K.Honda, (Elsevier Sci.Pub., Tokyo,1991) p.437.)
【０２１７】
上記の論文により報告されたＥＬ材料（クマリン色素）の分子式を以下に示す。
【０２１８】
【化１】
(M.A.Baldo, D.F.O'Brien, Y.You, A.Shoustikov, S.Sibley, M.E.Thompson, S.R.Forrest, Nature 395 (1998) p.151.)
【０２２０】
上記の論文により報告されたＥＬ材料（Ｐｔ錯体）の分子式を以下に示す。
【０２２１】
【化２】
(M.A.Baldo, S.Lamansky, P.E.Burrrows, M.E.Thompson, S.R.Forrest, Appl.Phys.Lett.,75 (1999) p.4.) (T.Tsutsui, M.-J.Yang, M.Yahiro, K.Nakamura, T.Watanabe, T.tsuji, Y.Fukuda, T.Wakimoto, S.Mayaguchi, Jpn.Appl.Phys., 38 (12B) (1999) L1502.)
【０２２３】
上記の論文により報告されたＥＬ材料（Ｉｒ錯体）の分子式を以下に示す。
【０２２４】
【化３】
次に、三重項励起子からの燐光を発光に利用できるＥＬ材料の特性について述べる。
【０２２６】
本発明の携帯情報装置の有するＥＬ表示装置において、任意波形発生器により電源供給線にＤＣ印加、ON-OFFをスイッチングし、応答時間を測定した。ON期間（選択期間）、OFF期間（非選択期間、電圧０Ｖ）はそれぞれ２５０μsとした。
【０２２７】
ＥＬ素子の発光輝度を測定する光学系として、顕微鏡、顕微鏡鏡筒にフォトマルチプライヤー設置し、フォトマルチプライヤーの出力をオシロスコープで測定した。なお本明細書において応答時間とは、非選択状態から選択状態へのスイッチの立ち上がり、選択状態から非選択状態へのスイッチの立ち下がりと定義する。具体的には、駆動波形のスイッチの瞬間からそれに追従する光学応答の変化がフル応答に対し９０％まで変化するのに要する時間を応答時間とした。
【０２２８】
図３４に、測定時における、電源供給線に入力される信号の駆動波形と、ＥＬ素子の発光輝度を意味する光学応答波形を示す。上が駆動波形、下が光学応答波形である。フォトマルチプライヤーはマイナス出力のタイプを使用しており、電圧０Ｖから６Ｖまでを印加した。この時応答時間は３３μｓであった。
【０２２９】
以上のように三重項励起子からの燐光発光を利用できれば原理的には一重項励起子からの蛍光発光を用いる場合より３〜４倍の高い外部発光量子効率の実現が可能となる。
【０２３０】
[実施例１３]
本実施例では、本発明の携帯情報端末の外観図について述べる。図３１に示すのは本発明の構成を有する携帯情報端末であり、２７０１は表示用パネル、２７０２は操作用パネルである。表示用パネル２７０１と操作用パネル２７０２とは接続部２７０３において接続されている。そして接続部２７０３における、表示用パネル２７０１の表示部２７０４が設けられている面と操作用パネル２７０２の操作キー２７０６が設けられている面との角度θは、任意に変えることができる。
【０２３１】
表示用パネル２７０１は表示部２７０４を有している。また図３１に示した携帯情報端末は電話としての機能を有しており、表示用パネル２７０１は音声出力部２７０５を有しており、音声が音声出力部２７０５から出力される。表示部２７０４にはＥＬ表示装置が用いられている。
【０２３２】
表示部２７０４のアスペクト比は１６：９、４：３など任意に選択することができる。表示部２７０４のサイズは対角１インチ〜４．５インチ程度が望ましい。
【０２３３】
操作用パネル２７０２は操作キー２７０６、電源スイッチ２７０７、音声入力部２７０８を有している。なお図３１では操作キー２７０６と電源スイッチ２７０７とを別個に設けたが、操作キー２７０６の中に電源スイッチ２７０７が含まれる構成にしても良い。音声入力部２７０８において、音声が入力される。
【０２３４】
なお図３１では表示用パネル２７０１が音声出力部２７０５を有し、操作用パネル２７０２が音声入力部２７０８を有しているが、本実施例はこの構成に限定されない。表示用パネル２７０１が音声入力部２７０８を有し、操作用パネル２７０２が音声出力部２７０５を有していても良い。また音声出力部２７０５と音声入力部２７０８とが共に表示用パネル２７０１に設けられていても良いし、音声出力部２７０５と音声入力部２７０８とが共に操作用パネル２７０２に設けられていても良い。
【０２３５】
なお図３２では図３１で示した携帯情報端末の操作キー２７０６を人差し指で操作している例について示した。また図３３では図３１で示した携帯情報端末の操作キー２７０６を親指で操作している例について示した。なお操作キー２７０６は操作用パネル２７０２の側面に設けても良い。操作は片手（きき手）の人差し指のみ、または親指のみでも可能である。
【０２３６】
[実施例１４]
本実施例では、本発明の携帯情報装置を応用した電子機器について、図２８及び図２７を用いて説明する。
【０２３７】
本発明の携帯情報装置としてパーソナルコンピュータがある。図２８（Ａ）はパーソナルコンピュータであり、本体２８０１、画像入力部２８０２、表示部２８０３、キーボード２８０４等を含む。表示部２８０３として、画素毎に記憶回路を有するＥＬ表示装置を用いることで、パーソナルコンピュータの低消費電力化を実現できる。
【０２３８】
本発明の携帯情報装置としてナビゲーション装置がある。図２８（Ｂ）はナビゲーション装置であり、本体２８１１、表示部２８１２、スピーカ部２８１３、記憶媒体２８１４、操作スイッチ２８１５等を含む。表示部２８１２として、画素毎に記憶回路を有するＥＬ表示装置を用いることで、ナビゲーション装置の低消費電力化を実現できる。
【０２３９】
本発明の携帯情報装置として電子書籍がある。図２８（Ｃ）は電子書籍であり、本体２８５１、表示部２８５２、記憶媒体２８５３、操作スイッチ２８５４、アンテナ２８５５等を含み、ミニディスク（ＭＤ）やＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）に記憶されたデータや、アンテナで受信したデータを表示するものである。表示部２６５２として、画素毎に記憶回路を有するＥＬ表示装置を用いることで、電子書籍の低消費電力化を実現できる。
【０２４０】
本発明の携帯情報装置として携帯電話がある。図２７（Ａ）は携帯電話であり、表示用パネル２９０１、操作用パネル２９０２、接続部２９０３、表示部２９０４、音声出力部２９０５、操作キー２９０６、電源スイッチ２９０７、音声入力部２９０８、アンテナ２９０９、ＣＣＤ受光部２９１０、外部入力ポート２０１１等を含む。表示部２９０４として、画素毎に記憶回路を有するＥＬ表示装置を用いることで、携帯電話の低消費電力化を実現できる。
【０２４１】
本発明の携帯情報装置としてＰＤＡがある。図２７（Ｂ）はＰＤＡであり、表示部及びペン入力ダブレット３００４、操作キー３００６、電源スイッチ３００７、外部入力ポート３０１１、入力用ペン３０１２等を含む。表示部３００４として、画素毎に記憶回路を有するＥＬ表示装置を用いることで、ＰＤＡの低消費電力化を実現できる。
[実施例１５]
本実施例では、図２０に示した構成と同様構成の画素を有するＥＬ表示装置において、各画素の有する記憶回路に保持されＤ／Ａコンバータに入力されている信号を、対応するアナログ信号に変換する操作を、ＤＡＣコントローラを用いて制御する場合について図３６を用いて説明する。
【０２４２】
なお、本実施例において、各画素の有する記憶回路に保持されＤ／Ａコンバータに入力されている信号を、対応するアナログ信号に変換し、Ｄ／Ａコンバータから出力する操作を、記憶回路の読み出し操作と呼ぶことにする。
【０２４３】
ＤＡＣコントローラの構成としては、公知の構成の回路を自由に用いることができる。
【０２４４】
図３６において、画素は、書き込み用ＴＦＴ１０８〜１１０と、記憶回路１０５〜１０７と、ソース信号線１０１と、電源供給線１１２と、書き込み用ゲート信号線１０２〜１０４と、Ｄ／Ａコンバータ４００と、ＥＬ駆動用ＴＦＴ１１５と、ＥＬ素子１１４と、保持容量ＣＳとを有する。
【０２４５】
書き込み用ＴＦＴ１０８〜１１０のソース領域もしくはドレイン領域の一方は、ソース信号線１０１に接続され、もう一方はそれぞれ、記憶回路１０５〜１０７の入力それぞれに接続されている。書き込み用ＴＦＴ１０８〜１１０のゲート電極はそれぞれ、書き込み用ゲート信号線１０２〜１０４それぞれに接続されている。記憶回路１０５〜１０７の出力は、Ｄ／Ａコンバータ４００の入力ｉｎ１〜ｉｎ３それぞれに接続されている。Ｄ／Ａコンバータ４００の出力ｏｕｔは、ＥＬ駆動用ＴＦＴ１１５のゲート電極及び保持容量Ｃｓの一方の電極に接続されている。ＥＬ駆動用ＴＦＴ１１５のソース領域とドレイン領域とは、一方は電源供給線１１２に接続され、もう一方は、ＥＬ素子１１４の一方の電極に接続されている。保持容量Ｃｓの、ＥＬ駆動用ＴＦＴ１１５のゲート電極と接続されていない側は、電源供給線１１２と接続されている。
【０２４６】
Ｄ／Ａコンバータ４００は、ＮＡＮＤ回路４４１〜４４３、インバータ４４４〜４４６及び４６１、スイッチ４４７ａ〜４４９ａ、スイッチ４４７ｂ〜４４９ｂ、スイッチ４６０、コンデンサＣ１〜Ｃ３、リセット用信号線４５２、低圧側階調電源線４５３、高圧側階調電源線４５４、中間圧側階調電源線４５５によって構成されている。
【０２４７】
記憶回路１０５〜１０７にデジタル信号を記憶するまでの動作については、実施の形態や実施例１で示した動作と同様であるので、説明は省略する。
【０２４８】
以下、Ｄ／Ａコンバータ４００の動作について説明する。
【０２４９】
リセット用信号線４５２に入力された信号ｒｅｓによって、スイッチ４６０が導通状態になり、容量Ｃ１〜Ｃ３の、ｏｕｔ端子に接続された側の電位は、中間圧側階調電源線４５５の電位ＶMに固定されている。また、高圧側階調電源線４５４の電位は、低圧側階調電源線４５３の電位ＶLと等しく設定されている。このとき、ｉｎ１〜ｉｎ３にデジタル信号が入力されても、容量Ｃ１〜Ｃ３には、信号は書き込まれない。
【０２５０】
この後、リセット用信号線４５２の信号ｒｅｓが変化し、スイッチ４６０がオフとなって、容量Ｃ１〜Ｃ３のｏｕｔ端子側の電位の固定が解除される。次に、高圧側階調電源線４５４の電位が、低圧側階調電源線４５３の電位ＶLと異なる値ＶHに変化する。この時端子ｉｎ１〜ｉｎ３に入力された信号に応じて、ＮＡＮＤ回路４４１〜４４３の出力が変化し、スイッチ４４７〜４４９のそれぞれにおいて、２つのスイッチのどちらかがオンの状態となって、高圧側階調電源線の電位ＶHもしくは低圧側階調電源線ＶLの電位が、容量Ｃ１〜Ｃ３の電極に印加される。
【０２５１】
ここで、この容量Ｃ１〜Ｃ３の値は、各ビットに対応して設定されている。例えば、Ｃ１：Ｃ２：Ｃ３が１：２：４となるように設定されている。
【０２５２】
この容量Ｃ１〜Ｃ３に印加された電圧によって容量Ｃ１〜Ｃ３のｏｕｔ端子側の電位が変化し、出力の電位が変化する。つまり、入力されたｉｎ１〜ｉｎ３のデジタル信号に応じたアナログの信号がｏｕｔ端子より出力される。
【０２５３】
リセット用信号線４５２に入力された信号ｒｅｓ及び、高圧側階調電源線４５４の電位等を、ＤＡＣコントローラによって制御することによって、入力されたデジタル信号に対するアナログ信号の、Ｄ／Ａコンバータ４００からの出力を制御することができる。
【０２５４】
一旦画素の有する記憶回路にデジタル信号を書き込んだ後は、ＤＡＣコントローラを用いて上記動作を繰り返し、記憶回路に保持されたデジタル信号の読み出し操作を反復することによって、静止画を表示することができる。
【０２５５】
このとき、ソース信号線駆動回路及びゲート信号線駆動回路の動作を停止することができる。
【０２５６】
なお、図３６では、３個の記憶回路を配置した構成の画素を例に説明したが、これに限定されない。一般に、各画素にｎ（ｎは、２以上の自然数）個の記憶回路を配置した構成の画素を有するＥＬ表示装置に応用することができる。
【０２５７】
ＤＡＣコントローラは、公知の構成の回路を自由に用いることができる。
【０２５８】
[実施例１６]
本実施例では、本発明の画素の構成の例について図３５を用いて説明する。
【０２５９】
図３５において、図２４と同じ部分は同じ符号を用いて示し、説明は省略する。
【０２６０】
図３５において、記憶回路１０５〜１０７の出力はそれぞれ、読み出し用ＴＦＴ１２１〜１２３を介して、Ｄ／Ａ１１１に入力されている。ここで、読み出し用ＴＦＴ１２１〜１２３のゲート電極は、読み出し用ゲート信号線１２４に接続されている。
【０２６１】
図３５の構成の画素において、各記憶回路１０５〜１０７に信号を書き込む動作は、実施形態及び実施例と同じであるので、ここでは説明は省略する。
【０２６２】
静止画を表示する際、一旦記憶回路１０５〜１０７にデジタル信号を記憶した後は、読み出し用ゲート信号線１２４に信号を入力することによって、読み出し用ＴＦＴ１２１〜１２３をオンにし、記憶回路１０５〜１０７に保持されたデジタル信号をＤ／Ａ１１１に入力する。ここで本実施例のように各画素が読み出し用ＴＦＴを有する場合、記憶回路１０５〜１０７に保持されたデジタル信号をＤ／Ａ１１１に入力することを、記憶回路の信号の読み出し操作と呼ぶことにする。
【０２６３】
読み出し用ＴＦＴ１２１〜１２３をオン・オフを切り換え、読み出し操作を、反復ことによって、静止画を表示することができる。
【０２６４】
ここで、読み出し操作は、読み出し用ゲート信号線を選択して行われるが、この読み出し用ゲート信号線１２４は、読み出し用ゲート信号線駆動回路を用いて駆動することができる。
【０２６５】
この読み出し用ゲート信号線駆動回路の構成は、公知のゲート信号線駆動回路等を自由に用いることができる。
【０２６６】
なお、図３５では、３個の記憶回路を配置した構成の画素を例に説明したが、これに限定されない。一般に、各画素にｎ（ｎは、２以上の自然数）個の記憶回路を配置した構成の画素を有するＥＬ表示装置に応用することができる。
【０２６７】
[実施例１７]
本実施例では、本発明のＥＬ表示装置の画素の構成を図３７に示す。
【０２６８】
図３７において、図２４と同じ部分は同じ符号を用いて示し、説明は省略する。
【０２６９】
記憶回路１４１ａ〜１４３ａと、記憶回路１４１ｂ〜１４３ｂが各画素に配置されている。
【０２７０】
選択スイッチ１５１は、書き込み用ＴＦＴ１０８と記憶回路１４１ａまたは記憶回路１４１ｂとの接続を選択する。選択スイッチ１５２は、書き込み用ＴＦＴ１０９と記憶回路１４２ａまたは記憶回路１４２ｂとの接続を選択する。選択スイッチ１５３は、書き込み用ＴＦＴ１１０と記憶回路１４３ａまたは記憶回路１４３ｂとの接続を選択する。
【０２７１】
選択スイッチ１５４は、Ｄ／Ａ１１１と記憶回路１４１ａまたは記憶回路１４１ｂとの接続を選択する。選択スイッチ１５５は、Ｄ／Ａ１１１と記憶回路１４２ａまたは記憶回路１４２ｂとの接続を選択する。選択スイッチ１５６は、Ｄ／Ａ１１１と記憶回路１４３ａまたは記憶回路１４３ｂとの接続を選択する。
【０２７２】
選択スイッチ１５１〜１５３及び選択スイッチ１５４〜１５６によって、記憶回路１４１ａ〜１４３ａにデジタル信号を記憶する場合と、記憶回路１４１ｂ〜１４３ｂにデジタル信号を記憶する場合とを選択することができる。また、記憶回路１４１ａ〜１４３ａからデジタル信号をＤ／Ａ１１１に入力する場合と、記憶回路１４１ｂ〜１４３ｂからデジタル信号をＤ／Ａ１１１に入力する場合とを選択することができる。
【０２７３】
各画素において、選択された各記憶回路にデジタル信号を入力する動作、及び選択された各記憶回路に保持されたデジタル信号を読み出す動作については、実施の形態や実施例１と同様であるので説明は省略する。
【０２７４】
画素は、記憶回路１４１ａ〜１４３ａを用いて、１フレーム期間分の３ビットのデジタル信号を記憶し、記憶回路１４１ｂ〜１４３ｂを用いて、前記フレーム期間とは別のフレーム期間の３ビット分の信号を記憶することができる。
【０２７５】
図３７においては、３ビット分のデジタル信号を２フレーム分記憶する回路を示すが、本実施例はこれに限定されない。一般に、ｎ（ｎは、２以上の自然数）ビット分のデジタル信号をｍ（ｍは、２以上の自然数）フレーム分記憶可能な画素を有するＥＬ表示装置に応用することができる。
【０２７６】
【発明の効果】
ＥＬ表示装置を組み込んだ携帯情報装置において、各画素の内部に配置された複数の記憶回路を用いてデジタル信号の記憶を行う。静止画を表示する際に各フレーム期間で記憶回路に記憶されたデジタル信号を反復して用いる。こうして、継続的に静止画表示を行う際に、ソース信号線駆動回路等を停止させておくことが可能となる。また、ＥＬ表示装置に入力する信号を処理する、映像信号処理回路等の回路も、継続的に静止画表示を行う際は、停止させておくことが可能になるため、携帯情報装置の低消費電力化に大きく貢献する。
【図面の簡単な説明】
【図１】 複数の記憶回路を内部に有する本発明の携帯情報端末のブロック図。
【図２】 複数の記憶回路を内部に有する本発明の携帯電話のブロック図。
【図３】 本発明の携帯情報装置のＥＬ表示装置の画素を用いて表示を行うためのタイミングチャートを示す図。
【図４】 本発明の携帯情報装置が有するＥＬ表示装置の画素が有する記憶回路の回路図。
【図５】 第２のラッチ回路を持たないソース信号線駆動回路の回路構成例を示す図。
【図６】 図５のソース信号線駆動回路によって駆動される、本発明の携帯情報装置のＥＬ表示装置の画素の詳細な回路図。
【図７】 図５および図６に記載の回路を用いて表示を行うためのタイミングチャートを示す図。
【図８】 本発明の携帯情報装置のＥＬ表示装置のＤ／Ａコンバータの構成を示す図。
【図９】 本発明の携帯情報装置のＥＬ表示装置のＤ／Ａコンバータの構成を示す図。
【図１０】 本発明の携帯情報装置のＥＬ表示装置の作製工程例を示す図。
【図１１】 本発明の携帯情報装置のＥＬ表示装置の作製工程例を示す図。
【図１２】 本発明の携帯情報装置のＥＬ表示装置の作製工程例を示す図。
【図１３】 従来の携帯情報装置のＥＬ表示装置の全体の回路構成を簡略に示す図。
【図１４】 従来の携帯情報装置のＥＬ表示装置のソース信号線駆動回路の回路構成例を示す図。
【図１５】 従来の携帯情報端末のブロック図。
【図１６】 従来の携帯電話のブロック図。
【図１７】 第２のラッチ回路を持たないソース信号線駆動回路の回路構成例を示す図。
【図１８】 図１７に記載の回路を用いて表示を行うためのタイミングチャートを示す図。
【図１９】 本発明の携帯情報装置のＥＬ表示装置の上面図及び断面図。
【図２０】 本発明の携帯情報装置のＥＬ表示装置のＤ／Ａコンバータの構成を示す図。
【図２１】 本発明の携帯情報装置のＥＬ表示装置のＤ／Ａコンバータの構成を示す図。
【図２２】 １ビット処理分のラッチ回路を有するソース信号線駆動回路の回路構成例を示す図。
【図２３】 デコーダを用いたゲート信号線駆動回路の例を示す図。
【図２４】 本発明の携帯情報装置のＥＬ表示装置の画素の構成を示す図。
【図２５】 ソース信号線駆動回路の回路構成例を示す図。
【図２６】 携帯電話の送受信部のブロック図。
【図２７】 本発明の携帯情報装置の応用例を示す図。
【図２８】 本発明の携帯情報装置の応用例を示す図。
【図２９】 従来のアクティブマトリクス型ＥＬ表示装置の画素部の構成例を示す図。
【図３０】 本発明の携帯情報装置のＥＬ表示装置の画素の上面図。
【図３１】 本発明の携帯情報端末の例を示す図。
【図３２】 本発明の携帯情報端末の例を示す図。
【図３３】 本発明の携帯情報端末の例を示す図。
【図３４】 三重項励起子からの燐光を利用したＥＬ材料の特性を示す図。
【図３５】 本発明の携帯情報装置のＥＬ表示装置の画素の構成を示す図。
【図３６】 本発明の携帯情報装置のＥＬ表示装置の画素の構成を示す図。
【図３７】 本発明の携帯情報装置のＥＬ表示装置の画素の構成を示す図。
Claims (7)
- ｎ（ｎは２以上の自然数）個のＴＦＴと、ｎ個の記憶回路と、Ｄ／Ａコンバータと、ＥＬ素子と、を有する画素と、ソース信号線駆動回路と、を有するＥＬ表示装置であって、
前記ＴＦＴそれぞれにおける、ゲートはゲート信号線と、ソースおよびドレインの一方はソース信号線と、ソースおよびドレインの他方は前記記憶回路の一の入力端子と電気的に接続され、
前記記憶回路の出力端子はそれぞれ、前記Ｄ／Ａコンバータの入力端子と電気的に接続され、
前記Ｄ／Ａコンバータの出力端子は、前記ＥＬ素子と電気的に接続され、
前記ソース信号線駆動回路は、シフトレジスタと、前記シフトレジスタからのサンプリングパルスによってｎビットのデジタル信号を保持する第１のラッチ回路と、前記第１のラッチ回路に保持された前記ｎビットのデジタル信号が転送される第２のラッチ回路と、前記第２のラッチ回路に転送された前記ｎビットのデジタル信号を１ビットずつ順に選択し前記ソース信号線に入力するスイッチと、を有することを特徴とするＥＬ表示装置。 - ｎ（ｎは２以上の自然数）個のＴＦＴと、ｎビットのデジタル信号をｍ（ｍは２以上の自然数）フレーム分記憶するｎ×ｍ個の記憶回路と、Ｄ／Ａコンバータと、第１の選択部と、第２の選択部と、ＥＬ素子と、を有する画素と、ソース信号線駆動回路と、を有するＥＬ表示装置であって、
前記ＴＦＴそれぞれにおける、ゲートはゲート信号線と、ソースおよびドレインの一方はソース信号線と、ソースおよびドレインの他方は前記第１の選択部を介して前記記憶回路の一の入力端子と電気的に接続され、
前記記憶回路の出力端子はそれぞれ、前記第２の選択部を介して前記Ｄ／Ａコンバータの入力端子と電気的に接続され、
前記Ｄ／Ａコンバータの出力端子は、前記ＥＬ素子と電気的に接続され、
前記ソース信号線駆動回路は、シフトレジスタと、前記シフトレジスタからのサンプリングパルスによってｎビットのデジタル信号を保持する第１のラッチ回路と、前記第１のラッチ回路に保持された前記ｎビットのデジタル信号が転送される第２のラッチ回路と、前記第２のラッチ回路に転送された前記ｎビットのデジタル信号を１ビットずつ順に選択し前記ソース信号線に入力するスイッチと、を有することを特徴とするＥＬ表示装置。 - ｎ（ｎは２以上の自然数）個のＴＦＴと、ｎ個の記憶回路と、Ｄ／Ａコンバータと、ＥＬ素子と、を有する画素と、ソース信号線駆動回路と、を有するＥＬ表示装置であって、
前記ＴＦＴそれぞれにおける、ゲートはゲート信号線と、ソースおよびドレインの一方はソース信号線と、ソースおよびドレインの他方は前記記憶回路の一の入力端子と電気的に接続され、
前記記憶回路の出力端子はそれぞれ、前記Ｄ／Ａコンバータの入力端子と電気的に接続され、
前記Ｄ／Ａコンバータの出力端子は、前記ＥＬ素子と電気的に接続され、
前記ソース信号線駆動回路は、シフトレジスタと、前記シフトレジスタからのサンプリングパルスによってｎビットのデジタル信号を保持するラッチ回路と、前記ラッチ回路に保持された前記ｎビットのデジタル信号を１ビットずつ順に選択し前記ソース信号線に入力するスイッチと、を有することを特徴とするＥＬ表示装置。 - 請求項１乃至請求項３において、
前記ＴＦＴのゲートはそれぞれ、ｎ本の前記ゲート信号線の一と電気的に接続されていることを特徴とするＥＬ表示装置。 - 請求項１乃至請求項４において、
前記ＴＦＴのソースおよびドレインの一方はそれぞれ、ｎ本の前記ソース信号線の一と電気的に接続されていることを特徴とするＥＬ表示装置。 - 請求項１乃至請求項５のいずれか一項において、
前記記憶回路は、スタティック型メモリ（ＳＲＡＭ）、強誘電体メモリ（ＦＲＡＭ）またはダイナミック型メモリ（ＤＲＡＭ）であることを特徴とするＥＬ表示装置。 - 請求項１乃至請求項６のいずれか一項において、
前記記憶回路及びＤ／Ａコンバータは、前記ソース信号線と重なるように形成されていることを特徴とするＥＬ表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001249858A JP4896317B2 (ja) | 2000-08-23 | 2001-08-21 | Ｅｌ表示装置 |
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000253188 | 2000-08-23 | ||
| JP2000253188 | 2000-08-23 | ||
| JP2000-253188 | 2000-08-23 | ||
| JP2001249858A JP4896317B2 (ja) | 2000-08-23 | 2001-08-21 | Ｅｌ表示装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2002140034A JP2002140034A (ja) | 2002-05-17 |
| JP2002140034A5 JP2002140034A5 (ja) | 2008-09-25 |
| JP4896317B2 true JP4896317B2 (ja) | 2012-03-14 |
Family
ID=26598342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001249858A Expired - Fee Related JP4896317B2 (ja) | 2000-08-23 | 2001-08-21 | Ｅｌ表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4896317B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW522374B (en) * | 2000-08-08 | 2003-03-01 | Semiconductor Energy Lab | Electro-optical device and driving method of the same |
| US8339339B2 (en) | 2000-12-26 | 2012-12-25 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device, method of driving the same, and electronic device |
| GB0130176D0 (en) * | 2001-12-18 | 2002-02-06 | Koninkl Philips Electronics Nv | Electroluminescent display device |
| US7928938B2 (en) | 2005-04-19 | 2011-04-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including memory circuit, display device and electronic apparatus |
| EP1806724A3 (en) | 2006-01-07 | 2009-10-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, display device and electronic device |
| US9793444B2 (en) * | 2012-04-06 | 2017-10-17 | Semiconductor Energy Laboratory Co., Ltd. | Display device and electronic device |
| JP7225112B2 (ja) * | 2017-11-09 | 2023-02-20 | 株式会社半導体エネルギー研究所 | 表示装置、電子機器 |
| US12243482B2 (en) | 2020-12-06 | 2025-03-04 | Semiconductor Energy Laboratory Co., Ltd. | Display device and display correction system |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4996523A (en) * | 1988-10-20 | 1991-02-26 | Eastman Kodak Company | Electroluminescent storage display with improved intensity driver circuits |
| JP3485229B2 (ja) * | 1995-11-30 | 2004-01-13 | 株式会社東芝 | 表示装置 |
| JP3305946B2 (ja) * | 1996-03-07 | 2002-07-24 | 株式会社東芝 | 液晶表示装置 |
| JP4138102B2 (ja) * | 1998-10-13 | 2008-08-20 | セイコーエプソン株式会社 | 表示装置及び電子機器 |
| JP2000338920A (ja) * | 1999-01-28 | 2000-12-08 | Semiconductor Energy Lab Co Ltd | デジタルデータ分割回路およびそれを用いたアクティブマトリクス型表示装置 |
-
2001
- 2001-08-21 JP JP2001249858A patent/JP4896317B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002140034A (ja) | 2002-05-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7250927B2 (en) | Portable information apparatus and method of driving the same | |
| JP4896315B2 (ja) | 発光装置および電子機器 | |
| JP4011320B2 (ja) | 表示装置及びそれを用いた電子機器 | |
| JP5315403B2 (ja) | 電子装置及び電子機器 | |
| JP3732477B2 (ja) | 画素回路、発光装置および電子機器 | |
| JP4485119B2 (ja) | 表示装置 | |
| JP5030993B2 (ja) | 発光装置、半導体装置、表示モジュール及び電子機器 | |
| JP5171721B2 (ja) | 表示装置 | |
| JP4801770B2 (ja) | 半導体装置、表示装置及び電子機器 | |
| JP4963145B2 (ja) | 電子装置及び電子機器 | |
| JP2004054200A (ja) | 半導体装置 | |
| JP4896317B2 (ja) | Ｅｌ表示装置 | |
| JP3813555B2 (ja) | 発光装置及び電子機器 | |
| JP4202069B2 (ja) | 半導体装置及び表示装置 | |
| JP5147150B2 (ja) | 発光装置及び電子機器 | |
| JP4954400B2 (ja) | 半導体装置 | |
| JP4447202B2 (ja) | 発光装置 | |
| JP4451477B2 (ja) | 半導体装置の駆動方法 | |
| JP4039930B2 (ja) | 半導体装置 | |
| JP5639988B2 (ja) | 発光装置 | |
| JP4044568B2 (ja) | 画素回路、発光装置及び半導体装置 | |
| JP5712122B2 (ja) | 半導体装置、表示装置及び電子機器 | |
| JP4043494B2 (ja) | 半導体装置 | |
| JP4044582B2 (ja) | 画素回路、発光装置、半導体装置及び電子機器 | |
| JP4430090B2 (ja) | 表示装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080808 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080808 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110531 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110720 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20111220 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111221 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150106 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150106 Year of fee payment: 3 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |