JP4828730B2 - 伝送装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、伝送装置に関し、特に信号の再生制御を行う伝送装置に関する。
【０００２】
【従来の技術】
インターネットをはじめとするマルチメディア時代を迎え、基幹通信系の光通信ネットワーク技術は、一層のサービスの高度化、広域化が望まれており、情報化社会に向けて急速に開発が進んでいる。
【０００３】
また、光通信の回線容量は、現在主流の２．４Ｇｂ／ｓから１０Ｇｂ／ｓへと切り替わりつつあり、このような回線の大容量高速化に伴って、光伝送系の受信部でも、より高性能化した受信機能が要求されている。
【０００４】
光受信部の基本的な動作としては、受信した光信号を、まず、フォトダイオードで光／電気変換を行って、等化フィルタで波形整形及び雑音の帯域制限を施す。そして、タイミング抽出部でクロックタイミングを抽出し、識別判定部では抽出された同期クロックにもとづいて、“１”、“０”の識別判定を行って、データとして出力する。光受信部では、このような再生制御を行って、減衰し雑音が付加された光信号を、目標とするエラーレート（符号誤り率）以下となるように再生する。
【０００５】
【発明が解決しようとする課題】
しかし、従来の光受信部では、タイミング抽出部に対し、ＳＡＷ（Surface Acoustic Wave）フィルタが広く使用されており、ＳＡＷフィルタを用いて入力信号から特定のクロックタイミングを抽出していたため、単一の伝送レートしか対応できず、装置に汎用性がないといった問題があった。
【０００６】
一方、光ファイバ伝送に対して、光ファイバの屈折率は波長により異なり、また伝搬光路も波長によりわずかに異なるため、同一ファイバでも光の伝搬時間（速度）が異なってくる。このような現象を波長分散といい、これが光伝送品質を制約する要因となっている。
【０００７】
従来の光受信部では、波長分散により生じる波形劣化を測定し、識別判定部における最適点を、人手で装置毎に設定していた。また、このような最適点の設定を行う場合には、装置の製造ばらつきや温度、電源電圧変動等も考慮しなければならないため、非常に効率が悪く、利便性に欠けており、信頼性や品質の確保が困難であった。
【０００８】
本発明はこのような点に鑑みてなされたものであり、装置に汎用性を持たせ、かつ最適点設定を自動的に高精度に行って、信号の再生制御の信頼性及び品質の向上を図った伝送装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記課題を解決するために、伝送装置が提供される。伝送装置は、入力信号の伝送レートにもとづいて、分周比を可変的に設定して、前記入力信号と発振出力との位相差が一定になるように位相同期制御を行い、前記伝送レートに応じたクロックタイミングを抽出するクロックタイミング抽出回路と、前記入力信号に対し、電圧しきい値レベルと、抽出したクロックの位相とを順次スイープさせ、隣り合うモニタポイントのレベルが一致するか否かの判定を行って、アイパターンの有効領域内での最もエラー発生の低い識別点を自動測定し、前記識別点を最適点として再生制御を行う再生制御回路とを備える。また、前記クロックタイミング抽出回路は、入力信号と分周クロックとの周波数の位相を比較して、位相差を検出する位相比較手段と、前記位相差を平均化して制御電圧を生成する平均化手段と、前記制御電圧にもとづいて、同期クロックを発振する電圧制御発振手段と、分周比にもとづいて、前記同期クロックを分周して前記分周クロックを生成する分周手段と、前記制御電圧が設定範囲内にあるか否かを判断して、位相同期ループがロック状態であるか否かを認識し、認識結果により前記分周比を可変的に設定する位相同期ループ制御手段とを含み、前記位相同期ループ制御手段は、電源が断した場合には、断前の分周比を前記分周手段に設定し、前記入力信号が断した場合には、断前の制御電圧を前記平均化手段に設定する。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。図１は伝送装置の原理図である。伝送装置１は、受信した信号の再生制御を行う。
【００１２】
クロックタイミング抽出回路１０は、入力信号の伝送レートにもとづいて、分周比を可変的に設定して、入力信号と発振出力との位相差が一定になるように位相同期制御を行う。そして、伝送レートに応じたクロックタイミングを抽出する。図２〜図５で詳細に説明する。
【００１３】
再生制御回路２０は、入力信号に対し、電圧しきい値レベルと、抽出したクロックのクロック位相とを順次スイープさせ、隣り合うモニタポイントのレベルが一致するか否かの判定を行って、アイパターンの有効領域内での最もエラー発生の低い識別点を自動的に測定する。そして、その識別点を最適点として再生制御を行う。図６以降で詳細に説明する。
【００１４】
次にクロックタイミング抽出回路１０について詳しく説明する。図２はクロックタイミング抽出回路１０の構成を示す図である。クロックタイミング抽出回路１０は、位相比較手段１１、平均化手段１２、電圧制御発振手段１３（以下、ＶＣＯ１３）、分周手段１４、位相同期ループ制御手段１５から構成される。
【００１５】
また、位相比較手段１１は、２つのフリップフロップ（以下、ＦＦ１、ＦＦ２）と排他論理和素子（以下、ＥＯＲ１）から構成され、平均化手段１２は、アンプ１２ａ、ローパスフィルタ１２ｂ（以下、ＬＰＦ１２ｂ）から構成される。
【００１６】
位相比較手段１１は、受信した入力信号と、分周クロックＣＫ２との周波数の位相を比較して、位相差をデュ−ティとして検出する。平均化手段１２は、アンプ１２ａを通じて入力された位相差（位相差が情報化されたパルス列）を、ＬＰＦ１２ｂにより平均化（高周波成分を遮断して直流化）して、制御電圧Ｖｃを出力する。
【００１７】
ＶＣＯ（Voltage Controlled Oscillator）１３は、制御電圧Ｖｃにもとづいて、同期クロックＣＫ１（以下、ＶＣＯクロックＣＫ１）を発振する（なお、ＶＣＯ１３は、入力信号の伝送レートの最高周波数まで発振可能である）。分周手段１４は、カウンタで構成され、ＶＣＯクロックＣＫ１を分周して、分周クロックＣＫ２を生成する。
【００１８】
ここで、位相同期ループ制御手段１５は、制御電圧Ｖｃを常時モニタしており、制御電圧Ｖｃが、あらかじめ設定したしきい値（下限しきい値Ｖｃ１、上限しきい値Ｖｃ２）の範囲内にあるか否かを判断する。
【００１９】
制御電圧Ｖｃが設定範囲内にあれば（Ｖｃ１＜Ｖｃ＜Ｖｃ２を満たせば）、位相同期ループ（ＰＬＬ）がロック（ＬＯＣＫ）状態であると認識する。また、制御電圧Ｖｃが設定範囲内になければ（Ｖｃ１＜Ｖｃ＜Ｖｃ２を満たさなければ）、ＰＬＬがアンロック状態であると認識する。
【００２０】
そして、ＰＬＬのロック外れの場合には、現在の分周比を変更し、ロックするまで分周比を逐次設定していく。このようにして、入力信号の伝送レートに追従してクロックタイミングの抽出制御を行う。
【００２１】
ここで、分周比は、ＶＣＯ１３の発振周波数の可変範囲により決定する。また、１／ｎの分周を行う分周手段１４の“ｎ”の決定に際しては、ＶＣＯクロックＣＫ１のクロックレートに対して、どこまでレートの低い１／ｎ倍データの入力信号まで対象とするかによって、カウンタのビット数を設定する。
【００２２】
一方、位相同期ループ制御手段１５は、制御電圧Ｖｃと、設定した分周比とを記憶しており、電源投入時は、電源断した前回の分周比を分周手段１４に設定する（ただし、ＰＬＬのロックはずれ情報は、ＰＬＬが安定化するまでマスクする）。
【００２３】
さらに、入力信号が断した場合には（入力信号の断検出制御としては、例えば、制御電圧Ｖｃが、設定したしきい値の範囲から外れたか否かを見る方法や、位相差のパルスエッジが一定時間の間に１回もない場合を断として検出する等の方法を用いる）、断前の制御電圧Ｖｃをアンプ１２ａに送信して、断前のクロック周波数をＶＣＯ１３から発振させる。このような制御を行うことで、クロック供給の安定化を図ることが可能になる。
【００２４】
なお、再生制御回路２０の処理で、クロック位相をスイープさせるために、後述の最適設定手段により、アンプ１２に電圧を与えて制御電圧ＶｃのＤＣレベルのオフセット調整を行い、ＶＣＯクロックＣＫ１の位相を変化させる制御が行われる。図１４〜図１８で後述する。
【００２５】
次に位相比較手段１１について説明する。図３〜図５は位相比較手段１１の動作を示すタイミングチャートである。図３では、ＰＬＬロック時の入力信号と分周クロックＣＫ２とが同レートの場合を示している。
【００２６】
入力信号（ここでは、０／１交番のクロックイメージで表す）の１ビット内に分周クロックＣＫ２の立ち上がりエッジと、次の立ち下りエッジが入っているため、分周クロックＣＫ２の立ち上がりエッジで打ち抜いたＦＦ１出力と、立ち下りエッジで打ち抜いたＦＦ２出力が互いに９０°位相のずれたデータとなる。このＦＦ１、ＦＦ２出力を、ＥＯＲ１により比較すると、デュ−ティ（Ｄｕｔｙ）＝５０％の位相差データとなる。
【００２７】
そして、この位相差データをＬＰＦ１２ｂで平均化した制御電圧Ｖｃは、デュ−ティ１００％のときの電位Ｖ１と、デュ−ティ０％のときの電位Ｖ２との中心電位になる。例えば、ＬＰＦ１２ｂがＥＣＬ（Emitter Coupled Logic）素子で構成されているならば、Ｖ１＝−０．８Ｖ、Ｖ２＝−１．８Ｖ程度となるので、Ｖｃ＝−１．３Ｖとなる。
【００２８】
図４では、図３の状態から入力信号の位相状態が変化した場合を示している。分周クロックＣＫ２の立ち上がりエッジと次の立ち下りエッジが入力信号の変化点をまたいでいる（１ビット内に入っていない）が、ＦＦ１出力とＦＦ２出力は９０°ずれたデータとなり、ＥＯＲ１による位相比較結果は、図３と同様にデュ−ティ＝５０％となる。したがって、入力信号の伝送レートが変わらない限り、位相が変わってもＥＯＲ出力はデュ−ティ＝５０％であり、分周比変更の契機とはならない。
【００２９】
図５では、入力信号の伝送レートが１／２に変化した場合を示している。分周クロックＣＫ２の周期の倍のデータが入力されたことで、ＦＦ１出力とＦＦ２出力は倍の周期となり、位相差は４５°となる。そして、ＦＦ１、ＦＦ２出力を、ＥＯＲ１により比較すると、デュ−ティ＝２５％の位相差データとなる。
【００３０】
この位相差データをＬＰＦ１２ｂで平均化した制御電圧Ｖｃは、デュ−ティ１００％、０％のときの電位Ｖ１、Ｖ２に対し、電位Ｖ２から１／４上方にある電位になる。例えば、ＬＰＦ１２ｂがＥＣＬ（Emitter Coupled Logic）素子で構成されているならば、Ｖ１＝−０．８Ｖ、Ｖ２＝−１．８Ｖ程度となるので、Ｖｃ＝−１．５５Ｖとなる。
【００３１】
このように、位相比較手段１１では、入力信号に対し、分周クロックＣＫ２の立ち上がりエッジでのレベルと、立ち下りエッジでのレベルとの排他的論理和をとって、位相差をデュ−ティとして検出し、平均化手段１２では、この検出結果に応じた制御電圧Ｖｃを生成する。そして、制御電圧Ｖｃに応じた分周比を設定する構成とした。これにより、入力信号の伝送レートを、精度よく認識することが可能になる。
【００３２】
以上説明したように、クロックタイミング抽出回路１０は、入力信号の伝送レートにもとづいて、分周比を可変的に設定して、入力信号と発振出力との位相差が一定になるようにＰＬＬ制御を行い、伝送レートに応じたクロックタイミングを抽出する構成とした。
【００３３】
これにより、従来のように、入力信号の伝送レート毎に特化した装置開発を行う必要がなく、柔軟性及び汎用性のあるクロックタイミング抽出制御を行うことが可能になる。
【００３４】
次に再生制御回路２０について以降詳しく説明する。図６は再生制御回路２０の構成を示す図である。再生制御回路２０は、電圧しきい値レベル（以下、Ｖｒｅｆ）設定手段２１、レベル判定制御手段２２、クロック位相設定手段２３、判定情報保持手段２４、最適点設定手段２５から構成される。
【００３５】
Ｖｒｅｆ設定手段２１は、最適点設定手段２５のＶｒｅｆ設定制御により設定されたＶｒｅｆにより、入力信号をＶｒｅｆ値を基準に信号判定（０，１論理判定）して、入力信号から測定データを生成する。クロック位相設定手段２３は、最適点設定手段２５からの位相設定制御及びＶＣＯクロックＣＫ１にもとづいて、クロックの位相を設定してクロックＣＫ３を出力する。
【００３６】
レベル判定制御手段２２は、クロックＣＫ３の現クロック及び一定時間遅延させた遅延クロックによる測定データにおける、隣り合うモニタポイントのレベルの一致状態を判定し（レベル不一致ならエラーあり、レベル一致ならエラーなし）、判定情報を生成する。判定情報保持手段２４は、レベル判定制御手段２２での検出された判定情報を保持する。
【００３７】
最適点設定手段２５は，ＣＰＵ機能を有しており、Ｖｒｅｆ設定手段２１へのＶｒｅｆ設定制御、クロック位相設定手段２３への位相設定制御及び平均化手段１２へのオフセット調整制御を行って、Ｖｒｅｆ及びクロック位相を順次スイープさせる。そして、判定情報から、アイパターンの有効領域内での最もエラー発生の低い識別点を判定し、その識別点を最適点として設定して再生制御を行う。なお、各構成手段の構成及び動作については後述する。
【００３８】
次に解決したい問題点について詳しく説明する。図７はアイパターンを説明するための模式図である。（Ａ）は理想のアイパターン波形、（Ｂ）は実際のアイパターン波形である。伝送信号には波形劣化が生じる。このような伝送信号に対して、オシロスコープなどの測定器でクロックに同期をかけて、信号を重ね合わせていくと、アイパターンを観測できる。
【００３９】
波形劣化がなければ、（Ａ）のような理想的な波形となるが、伝送中の波形ひずみにより、傾斜と角の丸みが生じ、また、ジッタにより時間軸にずれを生じるために、実際は（Ｂ）のような波形の像になる。
【００４０】
したがって、信号を再生するには、アイパターンの空白部分の中央部（×印付近）に０／１の判定基準点（最適点）をもってくればよいことがわかる。従来では、人手を介して試験及び測定を、装置に対し逐一行うことで、このような判定基準点を設定して信号の再生制御を行っていた。
【００４１】
ところが、この場合、定量的な測定は難しく、また、信号の伝送レートの変化等が起きると、アイパターンの開口度が異なってくるために、最初に設定した判定基準点が最適点とはいえなくなるため、従来の技術では、伝送品質を保つことが困難であった。
【００４２】
再生制御回路２０では、信号の伝送レートの変化等が生じた場合でも、アイパターンの開口度を自動的に認識し、かつ識別判定基準点の最適点を人手を介さず自動的に設定して、信頼性の高い高品質な再生制御を行うものである。
【００４３】
次に再生制御回路２０について、Ｖｒｅｆ及びクロック位相をスイープさせて、アイパターンの開口度（アイマージン）を測定し、最適点を認識するまでの全体動作について説明する。
【００４４】
図８はＶｒｅｆ設定手段２１の動作を示す図である。Ｖｒｅｆ設定手段２１は、差動入力素子で構成され、図ではPositive側の入力端子に入力信号が、Negative側の入力端子にはリファレンス電圧であるＶｒｅｆが入力する（Positive側にＶｒｅｆ、Negative側に入力信号が入力してもよい）。
【００４５】
そして、入力信号に対し、Ｖｒｅｆ１〜ＶｒｅｆＮが最適点設定手段２５から順次設定されることで、入力信号が、それぞれのＶｒｅｆのスライスレベルで“０”，“１”論理を識別したパルス（測定データ）が生成されて出力される。
【００４６】
例えば、入力信号（単一パルスとする）に対し、Ｖｒｅｆ２が設定された場合には、測定データｍ２が生成され、Ｖｒｅｆ（Ｎ−１）が設定された場合には、測定データｍ（Ｎ−１）が生成されることになる。
【００４７】
なお、図中、測定データの振幅Δｖは、Ｖｒｅｆ値に依存するのではなく、Ｖｒｅｆ設定手段２１の振幅特性によって決まる。
図９はアイマージン測定の概要を示す図である。入力信号に対して、Ｖｒｅｆとクロック位相とを順次スイープさせ、隣り合うモニタポイント（格子点）のレベルが一致するか否かの判定を行って、アイマージンを測定する。
【００４８】
例えば、入力信号がアイパターンＥの場合に、Ｖｒｅｆ２のレベルでクロックＣＫ３の位相ｔ１、ｔ２（隣接する各位相の差分はΔＴ）のときに生じるモニタポイントｐ１、ｐ２のレベルの状態について考える。
【００４９】
点線で示す波形Ｗ１に対しては、Ｖｒｅｆ２により測定データｍ２ａに変換される。このときのモニタポイントｐ１のレベル（位相ｔ１のクロックＣＫ３で測定データｍ２ａを打ち抜いたときのレベル）は“Ｌ”、モニタポイントｐ２のレベル（位相ｔ２のロックＣＫ３で測定データｍ２ａを打ち抜いたときのレベル）も“Ｌ”であるので、レベル状態が一致（エラーなし）と判断される。
【００５０】
一方、太実線で示す波形Ｗ２を考えた場合、Ｖｒｅｆ２により測定データｍ２ｂに変換される。このときのモニタポイントｐ１のレベル（位相ｔ１のクロックＣＫ３で測定データｍ２ｂを打ち抜いたときのレベル）は“Ｌ”、モニタポイントｐ２のレベル（位相ｔ２のクロックＣＫ３で測定データｍ２ｂを打ち抜いたときのレベル）は“Ｈ”であるので、レベル状態が不一致（エラーあり）と判断される。
【００５１】
すなわち、アイマージン測定対象の入力信号に対し、最初、Ｖｒｅｆ１により生成した測定データに対して、クロックＣＫ３の位相をｔ１〜ｔＮまでスイープしてできるモニタポイントにおける、隣接するモニタポイントのレベルを判定する。
【００５２】
次にＶｒｅｆ１からＶｒｅｆ２にスイープし、Ｖｒｅｆ２により生成した測定データに対して、クロックＣＫ３の位相をｔ１〜ｔＮまでスイープしてできるモニタポイントにおける、隣接するモニタポイントのレベルを判定する。以下、同様にしてＶｒｅｆＮまで行っていく。そして、このように測定して得たレベルの判定結果により、アイパターン開口度を認識する。
【００５３】
なお、レベル判定すべきモニタポイントの移行契機は、目標のエラーレートに対応したタイミングにもとづいて行う（後述する）。
図１０はアイパターンを示す図であり、図１１はレベル判定結果を示したアイパターンを示す図である。図１０のアイパターンＥに対し、太実線で示すように、波形が重なる部分を無効領域、アイ（目玉）の空白部分を有効領域と呼ぶ。
【００５４】
また、このようなアイパターンＥのアイマージンを測定している様子を示す図が図１１である。入力信号の最高速度が、ＶＣＯクロックＣＫ１と同一値のときのアイマージン測定イメージを示している。
【００５５】
電圧軸に対しては、“Ｈ”レベルから“Ｌ”レベル間を１０等分して、１１ポイントの電圧ポイントＶｒｅｆ１〜Ｖｒｅｆ１１を設定する（Ｖｒｅｆ間の電位差はΔＶ）。また、位相軸に対しては、データの１周期内を１４等分して、１５ポイントの位相ポイントｔ１〜ｔ１５を設定する（位相差はΔＴ）。
【００５６】
したがって、この例では、１周期内のモニタポイントが１１×１５＝１６５ポイントとなり、それぞれのポイントのレベルを、図９で上述したように、隣接間同士で比較して、レベルが一致しているか否かを判定することで、アイマージンを測定し、最適点を決定する。
【００５７】
図では、レベルが一致しているポイントを○印で示し、一致していないポイントを×印で示している。なお、無効領域（レベルが“Ｈ”とも“Ｌ”ともいえない不定部分である）内にあるポイントは、すべて×印となる。
【００５８】
また、無効領域内にあるポイントの位相を（ｔ−１）とした場合、同じＶｒｅｆ上の位相ｔのポイントは、それが有効領域内にあったとしても必ず×印になる（比較すべき前回のポイントのレベルが不定であるので、その不定レベルのポイントと比較されたものはレベル不一致とみなす）。
【００５９】
例えば、Ｖｒｅｆ２上で、位相ｔ５の状態を判定する場合、位相ｔ４と位相ｔ５のレベルを比較して、その比較結果が位相ｔ５の状態となるが、位相ｔ４が無効領域内にあるので、位相ｔ５のレベルは不一致として×印になる。
【００６０】
一方、Ｖｒｅｆ２上で、位相ｔ６の状態を判定する場合、位相ｔ５と位相ｔ６のレベルを比較して、その比較結果が位相ｔ６の状態となる。ここではレベルが一致するとものとして○印になっている。以降、その他のポイントに対しても同様な操作を行ってレベル状態を判定する。そして、このようにして判定された結果は、１６５ポイントのレベル判定結果を格納できる容量を持つメモリ（最適点設定手段２５が有する）に格納される（図２０、２１で後述）。
【００６１】
次にモニタポイントを移行する際の周期について説明する。モニタポイントのレベルを判定して、同じＶｒｅｆ上で次の位相のモニタポイントに移行する際の移行周期（すなわち、１モニタポイントにおけるレベル判定の測定時間のこと）は、目標エラーレートにもとづいた周期で行う。
【００６２】
ここで、入力信号の１周期がＣ秒で、目標エラーレートを１０Ｅ−ｎとするならば、移行周期をＸ秒とした場合、以下の関係式
【００６３】
【数１】
１／１０n＝Ｃ／Ｘ （１）
により求めたＸが移行周期になる。そして、同一Ｖｒｅｆ上ですべてのモニタポイントの比較が終われば、次のＶｒｅｆに移って同様な処理を行う。
【００６４】
ここで例えば、入力信号の伝送レートが２．４８８Ｇｂ／ｓ（１周期が４００ｐｓ＝４００×１０-12ｓ）であり、目標エラーレートを１０Ｅ−８（＝１０-8）とするならば、移行周期Ｘは、Ｘ＝４００×１０-12×１０8＝０．０４秒となる
同様にして、２．４８８Ｇｂ／ｓの入力信号の目標エラーレートが１０Ｅ−９ならば、Ｘ＝０．４秒であり、目標エラーレートが１０Ｅ−１０ならば、Ｘ＝４．０秒となる。
【００６５】
すなわち、２．４８８Ｇｂ／ｓの入力信号に対して、目標エラーレートを１０Ｅ−８に設定した場合、１つのモニタポイントのレベル判定を０．０４秒間測定して、この時間の間一度もそのポイントでエラーがなければ（レベル不一致になって×印とならなければ）、このモニタポイントでは１０Ｅ−８を満足できているということである。
【００６６】
したがって、２．４８８Ｇｂ／ｓの入力信号のアイパターンに対し、図１１に示す点線が１０Ｅ−８のラインとすれば、アイパターン有効領域内の点線上の○印及び点線枠内の○印すべて（これらの○印は０．０４秒間エラーなし）が１０Ｅ−８を満足しているモニタポイントである。
【００６７】
また、アイパターン有効領域内の太実線が１０Ｅ−１０のラインとすれば、太実線上の○印及び太実線枠内の○印すべて（これらの○印は４．０秒間エラーなし）が１０Ｅ−１０を満足しているモニタポイントである（１０Ｅ−１０を設定した場合には、１０Ｅ−８のときと比べて、さらに条件が厳しくなって、アイパターン開口度が小さくなる）。
【００６８】
なお、図では同じ形のアイパターン上で１０Ｅ−８のラインと１０Ｅ−１０のラインを便宜上示したが、図１１のアイパターンが１０Ｅ−８の場合とするならば、１０Ｅ−１０のアイパターンはこれよりも開口度が小さい（無効領域が太くなって、有効領域が小さくなった）図になる。
【００６９】
そして、このような目標エラーレートのラインで囲まれた中心付近のポイントを最適点に設定する（図では１０Ｅ−１０のときの最適点を黒丸で示している）。最適点設定の詳細については後述する。
【００７０】
図１２は入力信号が低速時のアイマージン測定を示す図である。入力信号が低速の場合、Ｖｒｅｆステップは図１１と同じだが、位相ステップは図１１のΔＴよりも値の大きいΔＴａを設定することになる。
【００７１】
これは、入力信号が低速の場合には、アイは横に広がることになるが、モニタポイント数はメモリ容量によって決められている。したがって、位相ステップ幅を大きくとることで、決められたメモリ容量で、入力信号の伝送レートに対応させたアイマージン測定を行うものである。
【００７２】
次に再生制御回路２０を構成する、レベル判定制御手段２２、クロック位相設定手段２３、判定情報保持手段２４、最適点設定手段２５それぞれについて説明する。
【００７３】
図１３はレベル判定制御手段２２の構成を示す図である。レベル判定制御手段２２は、２つのフリップフロップ（以下、ＦＦ３、ＦＦ４）と、排他論理和素子（以下、ＥＯＲ２）と、遅延手段Ｄ１ａ、Ｄ１ｂから構成される。
【００７４】
ＦＦ３、ＦＦ４の入力データ端子には、Ｖｒｅｆ設定手段２１から送信された測定データが入力し、ＦＦ３のクロック端子には、クロック位相設定手段２３から送信されたクロックＣＫ３が入力する。また、ＦＦ４のクロック端子には、遅延手段Ｄ１ａでΔＴ遅延されたクロックＣＫ３ｄが入力する。したがって、クロックＣＫ３の位相がｔ１であれば、クロックＣＫ３ｄの位相はΔＴ遅延した位相ｔ２である。
【００７５】
さらに、ＦＦ３の出力を、遅延手段Ｄ１ｂで遅延手段Ｄ１ａと同じ遅延値であるΔＴ分遅延させて（ひげの発生防止）、ＦＦ４の出力と位相を合わせる。そして、ＥＯＲ２でこの２つのデータの排他論理和をとって、位相ｔ１と位相ｔ２それぞれのデータのレベル比較を行い、不一致なら“Ｌ”、一致ならば“Ｈ”を判定情報として出力する。
【００７６】
このような構成により、各Ｖｒｅｆの測定データに対して、クロック位相設定手段２３から位相が設定されたクロックＣＫ３にもとづいて、モニタポイントのレベル判定制御を行うことができる。なお、最適点が設定されたときに識別されたデータは、ＦＦ４の出力を用いている。
【００７７】
次にクロック位相設定手段２３について説明する。図１４はクロック位相設定手段２３の構成を示す図である。クロック位相設定手段２３は、ｎビットのカウンタ２３ａ、デコーダ２３ｂ、２３ｃ、セレクタ２３ｄから構成される。なお、外部入力であるカウンタ値制御、ディジタル位相ステップ制御及びセレクト信号は、最適点設定手段２５から設定される。
【００７８】
カウンタ２３ａは、ＶＣＯクロックＣＫ１にてカウント動作を行うカウンタである。ここで例えば、入力信号の最高伝送レートが２．４８８Ｇｂ／ｓならば、カウンタ２３ａへの入力クロックは、２．４８８Ｇｂ／ｓのＶＣＯクロックＣＫ１が入力される。
【００７９】
また、カウンタ２３ａのビット数ｎは、ＶＣＯクロックＣＫ１の何分の１倍までの入力信号の伝送レートを動作可能とするかによって決定する。例えば、ＶＣＯクロックＣＫ１＝２．４８８Ｇｂ／ｓで、入力信号が１９Ｍｂ／ｓまでを対象にする場合、ＶＣＯクロックＣＫ１を１／１２８分周する必要があるので、ｎ＝７となる。
【００８０】
デコーダ２３ｂは、カウンタ値制御にもとづいて、カウンタアドレスからデコード値を生成し、カウンタ２３ａのＬｏａｄ端子へフィードバックして、カウンタ２３ａの最大カウント値（分周比）を変える。
【００８１】
デコーダ２３ｃは、デコーダ２３ｂにより分周比が設定されたカウンタアドレスを受信してデコードし、ディジタル位相ステップ制御にもとづくデコード値を選択して、これを分周クロックＣＫｂとして出力する。
【００８２】
セレクタ２３ｄは、セレクト信号にもとづいて、スルークロック（入力信号の最高伝送レートと同じ値のときのＶＣＯクロックＣＫ１）ＣＫａ、または分周クロックＣＫｂのいずれかを選択して、選択したクロックをクロックＣＫ３として、レベル判定制御手段２２へ送信する。
【００８３】
ここで、ＶＣＯクロックＣＫ１が２．４８８Ｇｂ／ｓであり、入力信号の伝送レートも２．４８８Ｇｂ／ｓの場合（入力信号とＶＣＯクロックＣＫ１が同レートの場合）、スルークロックＣＫａが選択される。スルークロックＣＫａは、最適点設定手段２５からのオフセット調整制御のみによって、位相がステップ毎に変化していくクロックである。
【００８４】
また、入力信号の伝送レートが２．４８８Ｇｂ／ｓ以下の場合には、分周クロックＣＫｂが選択される。分周クロックＣＫｂは、最適点設定手段２５からのディジタル位相ステップ制御及びオフセット調整制御の組み合わせによって、位相がステップ毎に変化していくクロックである。
【００８５】
図１５〜図１８はクロック位相設定のタイミングチャートを示す図である。図１５は、入力信号とＶＣＯクロックＣＫ１が２．４８８Ｇｂ／ｓの同レートの場合である。
【００８６】
同レート時の位相スイープは、最適点設定手段２５がオフセット調整制御をクロックタイミング抽出回路１０の平均化手段１２に与えて、ＶＣＯ１３への入力電圧のオフセットを段階的に変えることで実行する。図では、分周クロックＣＫｂの位相を、１周期３２ステップ変化させた場合の例を示している。
【００８７】
したがって、位相Ａｓａｍｐ１〜Ａｓａｍｐ３２それぞれの位相差（＝ΔＴ）は、入力信号の１周期（４００ｐｓ）を３２分割した１２．５ｐｓになる。なお、この場合の横方向のモニタポイントの数は、ｔ１〜ｔ３２となるので３２個あることになる。
【００８８】
最適点設定手段２５は、例えば、位相Ａｓａｍｐ１におけるモニタポイントでのレベル判定を終了したと認識した場合には、次に位相Ａｓａｍｐ２の波形を生成するためのオフセット調整制御を行う。そして、クロック位相設定手段２３では、生成された位相Ａｓａｍｐ２のスルークロックＣＫａを、セレクト信号により選択して、レベル判定制御手段２２へ送信する。以下、同様にして、クロックの位相スイープが行われる。
【００８９】
図１６は、ＶＣＯクロックＣＫ１が２．４８８Ｇｂ／ｓであり、入力信号が１．２４４Ｇｂ／ｓの場合である（入力信号が１／２レート）。
この時の分周比は１／２であるから、カウンタ値制御によって、デコーダ２３ｂのデコード値を制御し、カウンタ２３ａを２進カウンタに設定する。そして、デコーダ２３ｃは、カウンタ２３ａで１／２分周された分周カウンタ値をデコードして、分周クロックＣＫｂを生成する。
【００９０】
すなわち、カウンタ値“０”のときのデコード値である位相Ｄｓａｍｐ１のクロック信号と、カウンタ値“１”のときのデコード値である位相Ｄｓａｍｐ２のクロック信号とを生成する。このデコード値の切り替えは、ディジタル位相ステップ制御により行う。
【００９１】
図の場合、位相スイープのデータ周期前半タイミング（１〜１６位相）に対しては、デコーダ２３ｃによりカウンタ値“０”をデコードした位相Ｄｓａｍｐ１のクロック信号が用いられる。そして、このクロック信号に、図１５で説明したようなオフセット調整制御を施して、Ａｓａｍｐ１〜Ａｓａｍｐ３２の奇数ステップの位相をつくる。そして、これらのクロック信号を分周クロックＣＫｂとし、この分周クロックＣＫｂを、セレクト信号により選択して、レベル判定制御手段２２へ送信する。
【００９２】
また、位相スイープのデータ周期後半タイミング（１〜１６位相）に対しては、デコーダ２３ｃによりカウンタ値“１”をデコードした位相Ｄｓａｍｐ２のクロック信号を用いる。そして、同様にして、このクロック信号に、図１５で説明したようなオフセット調整制御を施して、Ａｓａｍｐ１〜Ａｓａｍｐ３２の奇数ステップの位相をつくる。そして、これらのクロック信号を分周クロックＣＫｂとし、この分周クロックＣＫｂを、セレクト信号により選択して、レベル判定制御手段２２へ送信する。
【００９３】
このように、入力信号がＶＣＯクロックＣＫ１よりも低レートの場合には、ディジタル位相ステップ制御とオフセット調整制御を組み合わせて、クロックの位相スイープ制御を行う。
【００９４】
一方、図１７、１８は、ＶＣＯクロックＣＫ１が２．４８８Ｇｂ／ｓであり、入力信号が６２２Ｍｂ／ｓの場合を示している（入力信号が１／４レート）。
この時の分周比は１／４であるから、カウンタ値制御によって、デコーダ２３ｂのデコード値を制御し、カウンタ２３ａを４進カウンタに設定する。そして、デコーダ２３ｃは、カウンタ２３ａで１／４分周された分周カウンタ値をデコードして、分周クロックＣＫｂを生成する。
【００９５】
すなわち、カウンタ値“０”のときのデコード値である位相Ｄｓａｍｐ１のクロック信号、カウンタ値“１”のときのデコード値である位相Ｄｓａｍｐ２のクロック信号、カウンタ値“２”のときのデコード値である位相Ｄｓａｍｐ３のクロック信号、カウンタ値“３”のときのデコード値である位相Ｄｓａｍｐ４のクロック信号を生成する。このデコード値の切り替えは、ディジタル位相ステップ制御により行う。
【００９６】
図の場合、位相スイープのデータ周期１／４タイミング（１〜８位相）に対しては、デコーダ２３ｃによりカウンタ値“０”をデコードした位相Ｄｓａｍｐ１のクロック信号が用いられる。そして、このクロック信号に、図１５で説明したようなオフセット調整制御を施して、Ａｓａｍｐ１〜Ａｓａｍｐ３２のうち４間隔ステップの位相をつくる（Ａｓａｍｐ１、５、９、１３、…、２９）。そして、これらのクロック信号を分周クロックＣＫｂとし、この分周クロックＣＫｂを、セレクト信号により選択して、レベル判定制御手段２２へ送信する。
【００９７】
また、次の位相スイープのデータ周期１／４タイミング（１〜８位相）に対しては、デコーダ２３ｃによりカウンタ値“１”をデコードした位相Ｄｓａｍｐ２のクロック信号を用いる。そして、このクロック信号に、図１５で説明したようなオフセット調整制御を施して、Ａｓａｍｐ１〜Ａｓａｍｐ３２のうち４間隔ステップの位相をつくる（Ａｓａｍｐ１、５、９、１３、…、２９）。そして、これらのクロック信号を分周クロックＣＫｂとし、この分周クロックＣＫｂを、セレクト信号により選択して、レベル判定制御手段２２へ送信する。
【００９８】
以下、同様にして、残りの位相タイミングには、カウンタ値“２”をデコードした位相Ｄｓａｍｐ３、カウンタ値“３”をデコードした位相Ｄｓａｍｐ４それぞれにオフセット調整制御を施して分周クロックＣＫｂを生成する。
【００９９】
このように、図１６〜図１８のような入力信号がＶＣＯクロックＣＫ１よりも低レートの場合には、このレートに対応してディジタル位相ステップ制御とオフセット調整制御を組み合わせて、１周期内を常に３２ステップの位相でサンプリングすることで、クロックの位相スイープ制御を行う。この制御により、モニタポイントのレベル判定情報を格納するメモリ容量を、一定にすることが可能になる。また、図１５のように、レート変更を伴わない場合には、分周制御フローを省略して、時間の短縮化を図っている。
【０１００】
次に判定情報保持手段２４について説明する。図１９は判定情報保持手段２４の構成を示す図である。判定情報保持手段２４は、コンデンサＣ、抵抗Ｒ、スイッチＳＷから構成されるピークホールド回路である。
【０１０１】
素子の接続関係は、コンデンサＣの一方の端子は、０Ｖに接続し、他方の端子には、判定情報が入力される入力端子及び判定情報を出力する出力端子が接続し、かつ抵抗ＲとスイッチＳＷの一方の端子が接続する。抵抗Ｒの他方の端子は、ＶＥＥに接続し、スイッチＳＷの他方の端子は、０Ｖに接続する。スイッチＳＷのＯＮ／ＯＦＦ制御は、最適点設定手段２５から設定される。
【０１０２】
ここで、判定情報が１回でも“Ｌ”（エラーあり）となった場合には、コンデンサＣによってＶＥＥ電圧が保持される。ここで保持された判定情報は、最適点設定手段２５で読み込まれる。なお、最適点設定手段２５から強制的にスイッチＳＷをＯＮ（０Ｖに短絡）することによるリセット（コンデンサＣの電荷放電）が実行されるまで、ＶＥＥ電圧は保持される。
【０１０３】
リセットタイミングは、上述したモニタポイントの移行周期を基本にして行う。すなわち、入力信号が２．４８８Ｇｂ／ｓで、目標エラーレートが１０Ｅ−８ならば、リセットタイミングの周期は０．０４秒であり、１０Ｅ−９ならば０．４秒、１０Ｅ−１０であるならば４．０秒になる。
【０１０４】
ここで、目標エラーレート１０Ｅ−８の時の、リセットタイミングの周期（１つのモニタポイントの監視周期である）０．０４秒を考える。このリセットタイミングの周期内に１回でもエラーが発生した場合には、最適点設定手段２５は、判定情報保持手段２４からエラーありの情報を即時に読み込んで、そのモニタポイントにおけるメモリアドレスにエラーありを書き込み、０．０４秒を経過していなくても、次のモニタポイントへ移行し、リセットを判定情報保持手段２４にかける。
【０１０５】
また、この０．０４秒以内にエラーがなければ、該当メモリアドレスにエラーなしを書き込み、次のモニタポイントへ移行し、またそのポイントで０．０４秒の監視を行なう。
【０１０６】
このように、目標エラーレートよりも高いレートでエラーが発生した場合には、即時に、次ステップ位相への移行及び判定情報保持手段２４へのリセットを行う。これにより、アイマージン測定の短時間化を図ることが可能になる。
【０１０７】
次に最適点設定制御について説明する。図２０はモニタポイントとメモリとの対応関係を示す図である。アイパターンの測定領域内に、縦７（Ｖｒｅｆが７つ）、横９（クロック位相が９つ）の７×９＝６３個のモニタポイントがある場合には、各モニタポイントの判定情報は、ＶｒｅｆがアドレスＡｄに対応し、クロック位相がデータＤに対応したメモリ領域に格納される。
【０１０８】
例えば、モニタポイントＰ(1,4)の判定情報は、アドレスＡｄ００、データＤ３のメモリ領域に格納され、モニタポイントＰ(2,6)の判定情報は、アドレスＡｄ０１、データＤ５のメモリ領域に格納される。
【０１０９】
図２１は最適点設定制御を示す図である。最適点設定手段２５は、各モニタポイントの判定情報を、図２０に示したようなメモリに格納し、各Ｖｒｅｆのエラーなし情報の数と、各クロック位相のエラーなし情報の数とから、最適点となるモニタポイントを検出する。
【０１１０】
図では、メモリ容量が１０×１０に対し、それに合わせてＶｒｅｆステップ＝１０、クロック位相ステップ＝１０として、判定情報を書き込んだ例である。
最適点設定手段２５は、まず、アドレスＡｄ００〜Ａｄ０９毎に、それぞれデータＤ０〜Ｄ９に対する○印（エラーなし）を数える。この場合、アドレスＡｄ０４が８個あるため、ここを最適Ｖｒｅｆと判断する。
【０１１１】
次に、データＤ０〜Ｄ９毎にそれぞれアドレスＡｄ００〜Ａｄ０９に対する○印を数える。この場合、データＤ５が８個あり、ここを最適クロック位相と判断する。すると、図の黒四角枠の位置が最適点となる。
【０１１２】
したがって、アイマージン測定の結果、アドレスＡｄ０４の時のＶｒｅｆの電圧が最適なしきい値電圧であり、データＤ５の時のクロック位相が最適なクロック位相であると認識する。そして、このときのＶｒｅｆをＶｒｅｆ設定手段２１に設定し、このときのクロック位相をクロック位相設定手段２３に設定することで、入力信号の最適再生制御を実行することが可能になる。
【０１１３】
また、最適点設定手段２５は、最適点となったモニタポイントのＶｒｅｆ及びクロック位相を記憶し、再起動時には記憶した最適点のＶｒｅｆ及びクロック位相で再生制御を行う。
【０１１４】
次にアイマージン測定に関する最適点設定手段２５の全体制御についてフローチャートを用いて説明する。図２２、図２３はアイマージン測定のフローチャートを示す図である。
〔Ｓ１〕目標エラーレートを設定する（リセットタイミング周期を設定する）。
〔Ｓ２〕メモリ領域（Ａｄ００，Ｄ０）を設定する。
〔Ｓ３〕Ｖｒｅｆ１（入力信号の“Ｈ”電位）を設定する。
〔Ｓ４〕クロック位相ｔ１を設定する。
〔Ｓ５〕判定情報保持手段２４にリセットをかける。
〔Ｓ６〕モニタポイントの判定情報がエラーか否かを判断する。エラーなしならばステップＳ７へ、エラーありならばステップＳ８へ行く。
〔Ｓ７〕エラーなしをメモリに書き込む。ステップＳ９へ行く。
〔Ｓ８〕エラーありをメモリに書き込む。
〔Ｓ９〕次のモニタポイントへのステップ変更を行う。次ステップのクロック位相を設定する（位相ｔ＋ΔＴ）
〔Ｓ１０〕位相ｔが上限の位相ｔＮを超えたか否かを判断する。超えたならばステップＳ１２へ、そうでなければステップＳ１１へ行く。
〔Ｓ１１〕メモリ領域を変更する（Ａｄ＝変更なし、Ｄ＝＋１）。ステップＳ５へ戻る。
〔Ｓ１２〕次ステップのＶｒｅｆを設定する（Ｖｒｅｆ＋ΔＶ）。
〔Ｓ１３〕メモリ領域を変更する（Ａｄ＝＋１、Ｄ＝０）。
〔Ｓ１４〕Ｖｒｅｆが上限のＶｒｅｆＮを超えたか否かを判断する。超えたならばメモリ容量のモニタポイントのアイマージン測定は終了である。超えてなければステップＳ４へ戻る。
【０１１５】
次に伝送装置１を適用した光受信機について説明する。図２４は光受信機の構成を示す図である。光受信機１００は、光／電気変換部１０１、フィルタリング部１０２、クロックタイミング抽出部１０３（クロックタイミング抽出回路１０に該当）、再生制御部１０４（再生制御回路２０に該当）から構成される。
【０１１６】
光／電気変換部１０１は、受信した光信号に光／電気変換を施す。フィルタリング部１０２は、波形等化制御として、波形整形及び雑音の帯域制限を施す。そして、フィルタリング部１０２から出力される信号を入力信号として、クロックタイミング抽出部１０３及び再生制御部１０４で処理することで、０／１が判定された識別データと、識別データに同期した識別クロックが出力される。
【０１１７】
光受信機１００の具体例としては、例えば、ＴＤＭ装置（時分割装置）から送信された、異なる波長λ１〜λｎの光信号を受信し、ＷＤＭ（Wavelength Division Multiplex）伝送のために各光信号を狭帯域の光信号に変換して出力するトランスポンダなどが該当する。
【０１１８】
以上説明したように、入力信号の伝送レートに応じて同期クロックを自動的に抽出し、また波形劣化のある入力信号に対して、任意のエラーレートに対する最適な識別点（電圧、位相）を自動的に設定する構成とした。これにより、伝送レート毎の専用品開発が不要となり、また従来のような人手による面倒な試験及び測定を行う必要がなくなるので、利便性が向上し、かつ信頼性及び品質の向上を図ることが可能になる。
【０１１９】
さらに、伝送装置１を光受信機に適用した場合には、顧客が光の伝送速度を意識せずに使用できるので、伝送速度の仕様変更が容易となり、かつ光ファイバの長距離伝送における波形の分散劣化が発生しても、識別の最適化が自動で行えるので、高性能な信号受信制御が可能になる。なお、伝送装置１は、光受信機に限らず、あらゆる信号受信装置に適用可能である。
【０１２０】
（付記１） 信号の再生制御を行う伝送装置において、
入力信号の伝送レートにもとづいて、分周比を可変的に設定して、前記入力信号と発振出力との位相差が一定になるように位相同期制御を行い、前記伝送レートに応じたクロックタイミングを抽出するクロックタイミング抽出回路と、
前記入力信号に対し、電圧しきい値レベルと、抽出したクロックの位相とを順次スイープさせ、隣り合うモニタポイントのレベルが一致するか否かの判定を行って、アイパターンの有効領域内での最もエラー発生の低い識別点を自動測定し、前記識別点を最適点として再生制御を行う再生制御回路と、
を有することを特徴とする伝送装置。
【０１２１】
（付記２） 前記クロックタイミング抽出回路は、入力信号と分周クロックとの周波数の位相を比較して、位相差を検出する位相比較手段と、前記位相差を平均化して制御電圧を生成する平均化手段と、前記制御電圧にもとづいて、同期クロックを発振する電圧制御発振手段と、分周比にもとづいて、前記同期クロックを分周して前記分周クロックを生成する分周手段と、前記制御電圧が設定範囲内にあるか否かを判断して、位相同期ループがロック状態であるか否かを認識し、認識結果により前記分周比を可変的に設定する位相同期ループ制御手段と、から構成されることを特徴とする付記１記載の伝送装置。
【０１２２】
（付記３） 前記位相比較手段は、前記入力信号に対し、前記分周クロックの立ち上がりエッジでのレベルと、立ち下りエッジでのレベルとの排他的論理和をとって、前記位相差をデュ−ティとして検出することを特徴とする付記２記載の伝送装置。
【０１２３】
（付記４） 前記位相同期ループ制御手段は、電源が断した場合には、断前の分周比を前記分周手段に設定し、前記入力信号が断した場合には、断前の制御電圧を前記平均化手段に設定することを特徴とする付記２記載の伝送装置。
【０１２４】
（付記５） 前記再生制御回路は、前記入力信号を前記電圧しきい値レベルを基準に信号判定し、前記入力信号から測定データを生成する電圧しきい値レベル設定手段と、前記クロックの位相を設定するクロック位相設定手段と、前記測定データの隣り合う前記モニタポイントにおけるレベルが一致するか否かを判定して判定情報を生成するレベル判定制御手段と、前記判定情報を保持する判定情報保持手段と、前記電圧しきい値レベルと、前記クロックの位相とを順次スイープさせて取得した前記判定情報から、前記アイパターンの有効領域内での最もエラー発生の低い識別点を認識し、前記識別点を前記最適点として設定して再生制御を行う最適点設定手段と、から構成されることを特徴とする付記１記載の伝送装置。
【０１２５】
（付記６） 前記レベル判定制御手段は、前記測定データに対して、現クロックをトリガとした出力と、前記現クロックを一定時間遅延させた遅延クロックをトリガとした出力と、の位相を合わせた後に、排他的論理和をとって前記モニタポイントのレベル判定を行い、前記判定情報を生成することを特徴とする付記５記載の伝送装置。
【０１２６】
（付記７） 前記最適点設定手段は、前記入力信号の最高伝送レートと前記同期クロックのレートが同一の場合は、前記クロックタイミング抽出回路にオフセット調整制御を施してスルークロックを生成させ、前記クロック位相設定手段が前記スルークロックを選択することで、クロック位相のスイープを行うことを特徴とする付記５記載の伝送装置。
【０１２７】
（付記８） 前記最適点設定手段は、前記入力信号の伝送レートが前記同期クロックのレートよりも小さい場合は、前記クロック位相設定手段にカウント値制御及びディジタル位相ステップ制御を施して、分周比を変えたクロック信号を生成させ、かつ前記クロックタイミング抽出回路にオフセット調整制御を施して、前記クロック信号にもとづいて分周信号を生成させ、前記クロック位相設定手段が前記分周クロックを選択することで、クロック位相のスイープを行うことを特徴とする付記５記載の伝送装置。
【０１２８】
（付記９） 前記最適点設定手段は、前記入力信号の伝送レートに対応するエラーレートにもとづいてリセット周期を設定し、前記リセット周期にもとづいて、前記判定情報保持手段で保持されている前記判定情報のリセットを行うことを特徴とする付記５記載の伝送装置。
【０１２９】
（付記１０） 前記最適点設定手段は、前記判定情報にエラーありを認識した場合は、前記リセット周期を待たずに、次モニタポイントへ移行する制御を行うことを特徴とする付記９記載の伝送装置。
【０１３０】
（付記１１） 前記最適点設定手段は、前記モニタポイントの判定情報を格納するべきメモリを有し、電圧しきい値レベル及びクロック位相に対して、最もエラーのないメモリ領域に対応するモニタポイントを前記最適点として設定することを特徴とする付記５記載の伝送装置。
【０１３１】
（付記１２） 前記最適点設定手段は、最適点となったモニタポイントの電圧しきい値レベル及びクロック位相を記憶し、再起動時には記憶した前記最適点での前記電圧しきい値レベル及び前記クロック位相で再生制御を行うことを特徴とする付記１１記載の伝送装置。
【０１３２】
（付記１３） 入力信号からクロックタイミングを抽出するクロックタイミング抽出回路において、
前記入力信号と分周クロックとの周波数の位相を比較して、位相差を検出する位相比較手段と、
前記位相差を平均化して制御電圧を生成する平均化手段と、
前記制御電圧にもとづいて、同期クロックを発振する電圧制御発振手段と、
分周比にもとづいて、前記同期クロックを分周して前記分周クロックを生成する分周手段と、
前記制御電圧が設定範囲内にあるか否かを判断して、位相同期ループがロック状態であるか否かを認識し、認識結果により前記分周比を可変的に設定する位相同期ループ制御手段と、
を有することを特徴とするクロックタイミング抽出回路。
【０１３３】
（付記１４） 入力信号の再生制御を行う再生制御回路において、
前記入力信号を電圧しきい値レベルを基準に信号判定し、前記入力信号から測定データを生成する電圧しきい値レベル設定手段と、
識別判定するためのクロックの位相を設定するクロック位相設定手段と、
前記測定データの隣り合うモニタポイントにおけるレベルが一致するか否かを判定して判定情報を生成するレベル判定制御手段と、
前記判定情報を保持する判定情報保持手段と、
前記電圧しきい値レベルと、前記クロックの位相とを順次スイープさせて取得した前記判定情報から、アイパターンの有効領域内での最もエラー発生の低い識別点を認識し、前記識別点を前記最適点として設定して再生制御を行う最適点設定手段と、
を有することを特徴とする再生制御回路。
【０１３４】
（付記１５） 光信号を受信して再生制御を行う光受信機において、
前記光信号を光／電気変換して電気信号を生成する光／電気変換部と、
前記電気信号の波形等化制御を行うフィルタリング部と、
入力信号の伝送レートにもとづいて、分周比を可変的に設定して、前記入力信号と発振出力との位相差が一定になるように位相同期制御を行い、前記伝送レートに応じたクロックタイミングを抽出するクロックタイミング抽出部と、
前記入力信号に対し、電圧しきい値レベルと、抽出したクロックの位相とを順次スイープさせ、隣り合うモニタポイントのレベルが一致するか否かの判定を行って、アイパターンの有効領域内での最もエラー発生の低い識別点を自動測定し、前記識別点を最適点として再生制御を行う再生制御部と、
を有することを特徴とする光受信機。
【０１３５】
【発明の効果】
伝送レートに応じて、クロックを抽出できるので、装置に汎用性を持たすことができ、かつ最適点を自動的に高精度に設定できるので、信号の再生制御の信頼性及び品質の向上を図ることが可能になる。また、電源断または入力信号断の場合でも、クロック供給の安定化を図ることが可能になる。
【図面の簡単な説明】
【図１】 伝送装置の原理図である。
【図２】クロックタイミング抽出回路の構成を示す図である。
【図３】位相比較手段の動作を示すタイミングチャートである。
【図４】位相比較手段の動作を示すタイミングチャートである。
【図５】位相比較手段の動作を示すタイミングチャートである。
【図６】再生制御回路の構成を示す図である。
【図７】アイパターンを説明するための模式図である。（Ａ）は理想のアイパターン波形、（Ｂ）は実際のアイパターン波形である。
【図８】Ｖｒｅｆ設定手段の動作を示す図である。
【図９】 アイマージン測定の概要を示す図である。
【図１０】アイパターンを示す図である。
【図１１】レベル判定結果を示したアイパターンを示す図である。
【図１２】入力信号が低速時のアイマージン測定を示す図である。
【図１３】レベル判定制御手段の構成を示す図である。
【図１４】クロック位相設定手段の構成を示す図である。
【図１５】クロック位相設定のタイミングチャートを示す図である。
【図１６】クロック位相設定のタイミングチャートを示す図である。
【図１７】クロック位相設定のタイミングチャートを示す図である。
【図１８】クロック位相設定のタイミングチャートを示す図である。
【図１９】判定情報保持手段の構成を示す図である。
【図２０】モニタポイントとメモリとの対応関係を示す図である。
【図２１】最適点設定制御を示す図である。
【図２２】アイマージン測定のフローチャートを示す図である。
【図２３】アイマージン測定のフローチャートを示す図である。
【図２４】光受信機の構成を示す図である。
【符号の説明】
１ 伝送装置
１０ クロックタイミング抽出回路
２０ 再生制御回路
【発明の属する技術分野】
本発明は、伝送装置に関し、特に信号の再生制御を行う伝送装置に関する。
【０００２】
【従来の技術】
インターネットをはじめとするマルチメディア時代を迎え、基幹通信系の光通信ネットワーク技術は、一層のサービスの高度化、広域化が望まれており、情報化社会に向けて急速に開発が進んでいる。
【０００３】
また、光通信の回線容量は、現在主流の２．４Ｇｂ／ｓから１０Ｇｂ／ｓへと切り替わりつつあり、このような回線の大容量高速化に伴って、光伝送系の受信部でも、より高性能化した受信機能が要求されている。
【０００４】
光受信部の基本的な動作としては、受信した光信号を、まず、フォトダイオードで光／電気変換を行って、等化フィルタで波形整形及び雑音の帯域制限を施す。そして、タイミング抽出部でクロックタイミングを抽出し、識別判定部では抽出された同期クロックにもとづいて、“１”、“０”の識別判定を行って、データとして出力する。光受信部では、このような再生制御を行って、減衰し雑音が付加された光信号を、目標とするエラーレート（符号誤り率）以下となるように再生する。
【０００５】
【発明が解決しようとする課題】
しかし、従来の光受信部では、タイミング抽出部に対し、ＳＡＷ（Surface Acoustic Wave）フィルタが広く使用されており、ＳＡＷフィルタを用いて入力信号から特定のクロックタイミングを抽出していたため、単一の伝送レートしか対応できず、装置に汎用性がないといった問題があった。
【０００６】
一方、光ファイバ伝送に対して、光ファイバの屈折率は波長により異なり、また伝搬光路も波長によりわずかに異なるため、同一ファイバでも光の伝搬時間（速度）が異なってくる。このような現象を波長分散といい、これが光伝送品質を制約する要因となっている。
【０００７】
従来の光受信部では、波長分散により生じる波形劣化を測定し、識別判定部における最適点を、人手で装置毎に設定していた。また、このような最適点の設定を行う場合には、装置の製造ばらつきや温度、電源電圧変動等も考慮しなければならないため、非常に効率が悪く、利便性に欠けており、信頼性や品質の確保が困難であった。
【０００８】
本発明はこのような点に鑑みてなされたものであり、装置に汎用性を持たせ、かつ最適点設定を自動的に高精度に行って、信号の再生制御の信頼性及び品質の向上を図った伝送装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記課題を解決するために、伝送装置が提供される。伝送装置は、入力信号の伝送レートにもとづいて、分周比を可変的に設定して、前記入力信号と発振出力との位相差が一定になるように位相同期制御を行い、前記伝送レートに応じたクロックタイミングを抽出するクロックタイミング抽出回路と、前記入力信号に対し、電圧しきい値レベルと、抽出したクロックの位相とを順次スイープさせ、隣り合うモニタポイントのレベルが一致するか否かの判定を行って、アイパターンの有効領域内での最もエラー発生の低い識別点を自動測定し、前記識別点を最適点として再生制御を行う再生制御回路とを備える。また、前記クロックタイミング抽出回路は、入力信号と分周クロックとの周波数の位相を比較して、位相差を検出する位相比較手段と、前記位相差を平均化して制御電圧を生成する平均化手段と、前記制御電圧にもとづいて、同期クロックを発振する電圧制御発振手段と、分周比にもとづいて、前記同期クロックを分周して前記分周クロックを生成する分周手段と、前記制御電圧が設定範囲内にあるか否かを判断して、位相同期ループがロック状態であるか否かを認識し、認識結果により前記分周比を可変的に設定する位相同期ループ制御手段とを含み、前記位相同期ループ制御手段は、電源が断した場合には、断前の分周比を前記分周手段に設定し、前記入力信号が断した場合には、断前の制御電圧を前記平均化手段に設定する。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。図１は伝送装置の原理図である。伝送装置１は、受信した信号の再生制御を行う。
【００１２】
クロックタイミング抽出回路１０は、入力信号の伝送レートにもとづいて、分周比を可変的に設定して、入力信号と発振出力との位相差が一定になるように位相同期制御を行う。そして、伝送レートに応じたクロックタイミングを抽出する。図２〜図５で詳細に説明する。
【００１３】
再生制御回路２０は、入力信号に対し、電圧しきい値レベルと、抽出したクロックのクロック位相とを順次スイープさせ、隣り合うモニタポイントのレベルが一致するか否かの判定を行って、アイパターンの有効領域内での最もエラー発生の低い識別点を自動的に測定する。そして、その識別点を最適点として再生制御を行う。図６以降で詳細に説明する。
【００１４】
次にクロックタイミング抽出回路１０について詳しく説明する。図２はクロックタイミング抽出回路１０の構成を示す図である。クロックタイミング抽出回路１０は、位相比較手段１１、平均化手段１２、電圧制御発振手段１３（以下、ＶＣＯ１３）、分周手段１４、位相同期ループ制御手段１５から構成される。
【００１５】
また、位相比較手段１１は、２つのフリップフロップ（以下、ＦＦ１、ＦＦ２）と排他論理和素子（以下、ＥＯＲ１）から構成され、平均化手段１２は、アンプ１２ａ、ローパスフィルタ１２ｂ（以下、ＬＰＦ１２ｂ）から構成される。
【００１６】
位相比較手段１１は、受信した入力信号と、分周クロックＣＫ２との周波数の位相を比較して、位相差をデュ−ティとして検出する。平均化手段１２は、アンプ１２ａを通じて入力された位相差（位相差が情報化されたパルス列）を、ＬＰＦ１２ｂにより平均化（高周波成分を遮断して直流化）して、制御電圧Ｖｃを出力する。
【００１７】
ＶＣＯ（Voltage Controlled Oscillator）１３は、制御電圧Ｖｃにもとづいて、同期クロックＣＫ１（以下、ＶＣＯクロックＣＫ１）を発振する（なお、ＶＣＯ１３は、入力信号の伝送レートの最高周波数まで発振可能である）。分周手段１４は、カウンタで構成され、ＶＣＯクロックＣＫ１を分周して、分周クロックＣＫ２を生成する。
【００１８】
ここで、位相同期ループ制御手段１５は、制御電圧Ｖｃを常時モニタしており、制御電圧Ｖｃが、あらかじめ設定したしきい値（下限しきい値Ｖｃ１、上限しきい値Ｖｃ２）の範囲内にあるか否かを判断する。
【００１９】
制御電圧Ｖｃが設定範囲内にあれば（Ｖｃ１＜Ｖｃ＜Ｖｃ２を満たせば）、位相同期ループ（ＰＬＬ）がロック（ＬＯＣＫ）状態であると認識する。また、制御電圧Ｖｃが設定範囲内になければ（Ｖｃ１＜Ｖｃ＜Ｖｃ２を満たさなければ）、ＰＬＬがアンロック状態であると認識する。
【００２０】
そして、ＰＬＬのロック外れの場合には、現在の分周比を変更し、ロックするまで分周比を逐次設定していく。このようにして、入力信号の伝送レートに追従してクロックタイミングの抽出制御を行う。
【００２１】
ここで、分周比は、ＶＣＯ１３の発振周波数の可変範囲により決定する。また、１／ｎの分周を行う分周手段１４の“ｎ”の決定に際しては、ＶＣＯクロックＣＫ１のクロックレートに対して、どこまでレートの低い１／ｎ倍データの入力信号まで対象とするかによって、カウンタのビット数を設定する。
【００２２】
一方、位相同期ループ制御手段１５は、制御電圧Ｖｃと、設定した分周比とを記憶しており、電源投入時は、電源断した前回の分周比を分周手段１４に設定する（ただし、ＰＬＬのロックはずれ情報は、ＰＬＬが安定化するまでマスクする）。
【００２３】
さらに、入力信号が断した場合には（入力信号の断検出制御としては、例えば、制御電圧Ｖｃが、設定したしきい値の範囲から外れたか否かを見る方法や、位相差のパルスエッジが一定時間の間に１回もない場合を断として検出する等の方法を用いる）、断前の制御電圧Ｖｃをアンプ１２ａに送信して、断前のクロック周波数をＶＣＯ１３から発振させる。このような制御を行うことで、クロック供給の安定化を図ることが可能になる。
【００２４】
なお、再生制御回路２０の処理で、クロック位相をスイープさせるために、後述の最適設定手段により、アンプ１２に電圧を与えて制御電圧ＶｃのＤＣレベルのオフセット調整を行い、ＶＣＯクロックＣＫ１の位相を変化させる制御が行われる。図１４〜図１８で後述する。
【００２５】
次に位相比較手段１１について説明する。図３〜図５は位相比較手段１１の動作を示すタイミングチャートである。図３では、ＰＬＬロック時の入力信号と分周クロックＣＫ２とが同レートの場合を示している。
【００２６】
入力信号（ここでは、０／１交番のクロックイメージで表す）の１ビット内に分周クロックＣＫ２の立ち上がりエッジと、次の立ち下りエッジが入っているため、分周クロックＣＫ２の立ち上がりエッジで打ち抜いたＦＦ１出力と、立ち下りエッジで打ち抜いたＦＦ２出力が互いに９０°位相のずれたデータとなる。このＦＦ１、ＦＦ２出力を、ＥＯＲ１により比較すると、デュ−ティ（Ｄｕｔｙ）＝５０％の位相差データとなる。
【００２７】
そして、この位相差データをＬＰＦ１２ｂで平均化した制御電圧Ｖｃは、デュ−ティ１００％のときの電位Ｖ１と、デュ−ティ０％のときの電位Ｖ２との中心電位になる。例えば、ＬＰＦ１２ｂがＥＣＬ（Emitter Coupled Logic）素子で構成されているならば、Ｖ１＝−０．８Ｖ、Ｖ２＝−１．８Ｖ程度となるので、Ｖｃ＝−１．３Ｖとなる。
【００２８】
図４では、図３の状態から入力信号の位相状態が変化した場合を示している。分周クロックＣＫ２の立ち上がりエッジと次の立ち下りエッジが入力信号の変化点をまたいでいる（１ビット内に入っていない）が、ＦＦ１出力とＦＦ２出力は９０°ずれたデータとなり、ＥＯＲ１による位相比較結果は、図３と同様にデュ−ティ＝５０％となる。したがって、入力信号の伝送レートが変わらない限り、位相が変わってもＥＯＲ出力はデュ−ティ＝５０％であり、分周比変更の契機とはならない。
【００２９】
図５では、入力信号の伝送レートが１／２に変化した場合を示している。分周クロックＣＫ２の周期の倍のデータが入力されたことで、ＦＦ１出力とＦＦ２出力は倍の周期となり、位相差は４５°となる。そして、ＦＦ１、ＦＦ２出力を、ＥＯＲ１により比較すると、デュ−ティ＝２５％の位相差データとなる。
【００３０】
この位相差データをＬＰＦ１２ｂで平均化した制御電圧Ｖｃは、デュ−ティ１００％、０％のときの電位Ｖ１、Ｖ２に対し、電位Ｖ２から１／４上方にある電位になる。例えば、ＬＰＦ１２ｂがＥＣＬ（Emitter Coupled Logic）素子で構成されているならば、Ｖ１＝−０．８Ｖ、Ｖ２＝−１．８Ｖ程度となるので、Ｖｃ＝−１．５５Ｖとなる。
【００３１】
このように、位相比較手段１１では、入力信号に対し、分周クロックＣＫ２の立ち上がりエッジでのレベルと、立ち下りエッジでのレベルとの排他的論理和をとって、位相差をデュ−ティとして検出し、平均化手段１２では、この検出結果に応じた制御電圧Ｖｃを生成する。そして、制御電圧Ｖｃに応じた分周比を設定する構成とした。これにより、入力信号の伝送レートを、精度よく認識することが可能になる。
【００３２】
以上説明したように、クロックタイミング抽出回路１０は、入力信号の伝送レートにもとづいて、分周比を可変的に設定して、入力信号と発振出力との位相差が一定になるようにＰＬＬ制御を行い、伝送レートに応じたクロックタイミングを抽出する構成とした。
【００３３】
これにより、従来のように、入力信号の伝送レート毎に特化した装置開発を行う必要がなく、柔軟性及び汎用性のあるクロックタイミング抽出制御を行うことが可能になる。
【００３４】
次に再生制御回路２０について以降詳しく説明する。図６は再生制御回路２０の構成を示す図である。再生制御回路２０は、電圧しきい値レベル（以下、Ｖｒｅｆ）設定手段２１、レベル判定制御手段２２、クロック位相設定手段２３、判定情報保持手段２４、最適点設定手段２５から構成される。
【００３５】
Ｖｒｅｆ設定手段２１は、最適点設定手段２５のＶｒｅｆ設定制御により設定されたＶｒｅｆにより、入力信号をＶｒｅｆ値を基準に信号判定（０，１論理判定）して、入力信号から測定データを生成する。クロック位相設定手段２３は、最適点設定手段２５からの位相設定制御及びＶＣＯクロックＣＫ１にもとづいて、クロックの位相を設定してクロックＣＫ３を出力する。
【００３６】
レベル判定制御手段２２は、クロックＣＫ３の現クロック及び一定時間遅延させた遅延クロックによる測定データにおける、隣り合うモニタポイントのレベルの一致状態を判定し（レベル不一致ならエラーあり、レベル一致ならエラーなし）、判定情報を生成する。判定情報保持手段２４は、レベル判定制御手段２２での検出された判定情報を保持する。
【００３７】
最適点設定手段２５は，ＣＰＵ機能を有しており、Ｖｒｅｆ設定手段２１へのＶｒｅｆ設定制御、クロック位相設定手段２３への位相設定制御及び平均化手段１２へのオフセット調整制御を行って、Ｖｒｅｆ及びクロック位相を順次スイープさせる。そして、判定情報から、アイパターンの有効領域内での最もエラー発生の低い識別点を判定し、その識別点を最適点として設定して再生制御を行う。なお、各構成手段の構成及び動作については後述する。
【００３８】
次に解決したい問題点について詳しく説明する。図７はアイパターンを説明するための模式図である。（Ａ）は理想のアイパターン波形、（Ｂ）は実際のアイパターン波形である。伝送信号には波形劣化が生じる。このような伝送信号に対して、オシロスコープなどの測定器でクロックに同期をかけて、信号を重ね合わせていくと、アイパターンを観測できる。
【００３９】
波形劣化がなければ、（Ａ）のような理想的な波形となるが、伝送中の波形ひずみにより、傾斜と角の丸みが生じ、また、ジッタにより時間軸にずれを生じるために、実際は（Ｂ）のような波形の像になる。
【００４０】
したがって、信号を再生するには、アイパターンの空白部分の中央部（×印付近）に０／１の判定基準点（最適点）をもってくればよいことがわかる。従来では、人手を介して試験及び測定を、装置に対し逐一行うことで、このような判定基準点を設定して信号の再生制御を行っていた。
【００４１】
ところが、この場合、定量的な測定は難しく、また、信号の伝送レートの変化等が起きると、アイパターンの開口度が異なってくるために、最初に設定した判定基準点が最適点とはいえなくなるため、従来の技術では、伝送品質を保つことが困難であった。
【００４２】
再生制御回路２０では、信号の伝送レートの変化等が生じた場合でも、アイパターンの開口度を自動的に認識し、かつ識別判定基準点の最適点を人手を介さず自動的に設定して、信頼性の高い高品質な再生制御を行うものである。
【００４３】
次に再生制御回路２０について、Ｖｒｅｆ及びクロック位相をスイープさせて、アイパターンの開口度（アイマージン）を測定し、最適点を認識するまでの全体動作について説明する。
【００４４】
図８はＶｒｅｆ設定手段２１の動作を示す図である。Ｖｒｅｆ設定手段２１は、差動入力素子で構成され、図ではPositive側の入力端子に入力信号が、Negative側の入力端子にはリファレンス電圧であるＶｒｅｆが入力する（Positive側にＶｒｅｆ、Negative側に入力信号が入力してもよい）。
【００４５】
そして、入力信号に対し、Ｖｒｅｆ１〜ＶｒｅｆＮが最適点設定手段２５から順次設定されることで、入力信号が、それぞれのＶｒｅｆのスライスレベルで“０”，“１”論理を識別したパルス（測定データ）が生成されて出力される。
【００４６】
例えば、入力信号（単一パルスとする）に対し、Ｖｒｅｆ２が設定された場合には、測定データｍ２が生成され、Ｖｒｅｆ（Ｎ−１）が設定された場合には、測定データｍ（Ｎ−１）が生成されることになる。
【００４７】
なお、図中、測定データの振幅Δｖは、Ｖｒｅｆ値に依存するのではなく、Ｖｒｅｆ設定手段２１の振幅特性によって決まる。
図９はアイマージン測定の概要を示す図である。入力信号に対して、Ｖｒｅｆとクロック位相とを順次スイープさせ、隣り合うモニタポイント（格子点）のレベルが一致するか否かの判定を行って、アイマージンを測定する。
【００４８】
例えば、入力信号がアイパターンＥの場合に、Ｖｒｅｆ２のレベルでクロックＣＫ３の位相ｔ１、ｔ２（隣接する各位相の差分はΔＴ）のときに生じるモニタポイントｐ１、ｐ２のレベルの状態について考える。
【００４９】
点線で示す波形Ｗ１に対しては、Ｖｒｅｆ２により測定データｍ２ａに変換される。このときのモニタポイントｐ１のレベル（位相ｔ１のクロックＣＫ３で測定データｍ２ａを打ち抜いたときのレベル）は“Ｌ”、モニタポイントｐ２のレベル（位相ｔ２のロックＣＫ３で測定データｍ２ａを打ち抜いたときのレベル）も“Ｌ”であるので、レベル状態が一致（エラーなし）と判断される。
【００５０】
一方、太実線で示す波形Ｗ２を考えた場合、Ｖｒｅｆ２により測定データｍ２ｂに変換される。このときのモニタポイントｐ１のレベル（位相ｔ１のクロックＣＫ３で測定データｍ２ｂを打ち抜いたときのレベル）は“Ｌ”、モニタポイントｐ２のレベル（位相ｔ２のクロックＣＫ３で測定データｍ２ｂを打ち抜いたときのレベル）は“Ｈ”であるので、レベル状態が不一致（エラーあり）と判断される。
【００５１】
すなわち、アイマージン測定対象の入力信号に対し、最初、Ｖｒｅｆ１により生成した測定データに対して、クロックＣＫ３の位相をｔ１〜ｔＮまでスイープしてできるモニタポイントにおける、隣接するモニタポイントのレベルを判定する。
【００５２】
次にＶｒｅｆ１からＶｒｅｆ２にスイープし、Ｖｒｅｆ２により生成した測定データに対して、クロックＣＫ３の位相をｔ１〜ｔＮまでスイープしてできるモニタポイントにおける、隣接するモニタポイントのレベルを判定する。以下、同様にしてＶｒｅｆＮまで行っていく。そして、このように測定して得たレベルの判定結果により、アイパターン開口度を認識する。
【００５３】
なお、レベル判定すべきモニタポイントの移行契機は、目標のエラーレートに対応したタイミングにもとづいて行う（後述する）。
図１０はアイパターンを示す図であり、図１１はレベル判定結果を示したアイパターンを示す図である。図１０のアイパターンＥに対し、太実線で示すように、波形が重なる部分を無効領域、アイ（目玉）の空白部分を有効領域と呼ぶ。
【００５４】
また、このようなアイパターンＥのアイマージンを測定している様子を示す図が図１１である。入力信号の最高速度が、ＶＣＯクロックＣＫ１と同一値のときのアイマージン測定イメージを示している。
【００５５】
電圧軸に対しては、“Ｈ”レベルから“Ｌ”レベル間を１０等分して、１１ポイントの電圧ポイントＶｒｅｆ１〜Ｖｒｅｆ１１を設定する（Ｖｒｅｆ間の電位差はΔＶ）。また、位相軸に対しては、データの１周期内を１４等分して、１５ポイントの位相ポイントｔ１〜ｔ１５を設定する（位相差はΔＴ）。
【００５６】
したがって、この例では、１周期内のモニタポイントが１１×１５＝１６５ポイントとなり、それぞれのポイントのレベルを、図９で上述したように、隣接間同士で比較して、レベルが一致しているか否かを判定することで、アイマージンを測定し、最適点を決定する。
【００５７】
図では、レベルが一致しているポイントを○印で示し、一致していないポイントを×印で示している。なお、無効領域（レベルが“Ｈ”とも“Ｌ”ともいえない不定部分である）内にあるポイントは、すべて×印となる。
【００５８】
また、無効領域内にあるポイントの位相を（ｔ−１）とした場合、同じＶｒｅｆ上の位相ｔのポイントは、それが有効領域内にあったとしても必ず×印になる（比較すべき前回のポイントのレベルが不定であるので、その不定レベルのポイントと比較されたものはレベル不一致とみなす）。
【００５９】
例えば、Ｖｒｅｆ２上で、位相ｔ５の状態を判定する場合、位相ｔ４と位相ｔ５のレベルを比較して、その比較結果が位相ｔ５の状態となるが、位相ｔ４が無効領域内にあるので、位相ｔ５のレベルは不一致として×印になる。
【００６０】
一方、Ｖｒｅｆ２上で、位相ｔ６の状態を判定する場合、位相ｔ５と位相ｔ６のレベルを比較して、その比較結果が位相ｔ６の状態となる。ここではレベルが一致するとものとして○印になっている。以降、その他のポイントに対しても同様な操作を行ってレベル状態を判定する。そして、このようにして判定された結果は、１６５ポイントのレベル判定結果を格納できる容量を持つメモリ（最適点設定手段２５が有する）に格納される（図２０、２１で後述）。
【００６１】
次にモニタポイントを移行する際の周期について説明する。モニタポイントのレベルを判定して、同じＶｒｅｆ上で次の位相のモニタポイントに移行する際の移行周期（すなわち、１モニタポイントにおけるレベル判定の測定時間のこと）は、目標エラーレートにもとづいた周期で行う。
【００６２】
ここで、入力信号の１周期がＣ秒で、目標エラーレートを１０Ｅ−ｎとするならば、移行周期をＸ秒とした場合、以下の関係式
【００６３】
【数１】
１／１０n＝Ｃ／Ｘ （１）
により求めたＸが移行周期になる。そして、同一Ｖｒｅｆ上ですべてのモニタポイントの比較が終われば、次のＶｒｅｆに移って同様な処理を行う。
【００６４】
ここで例えば、入力信号の伝送レートが２．４８８Ｇｂ／ｓ（１周期が４００ｐｓ＝４００×１０-12ｓ）であり、目標エラーレートを１０Ｅ−８（＝１０-8）とするならば、移行周期Ｘは、Ｘ＝４００×１０-12×１０8＝０．０４秒となる
同様にして、２．４８８Ｇｂ／ｓの入力信号の目標エラーレートが１０Ｅ−９ならば、Ｘ＝０．４秒であり、目標エラーレートが１０Ｅ−１０ならば、Ｘ＝４．０秒となる。
【００６５】
すなわち、２．４８８Ｇｂ／ｓの入力信号に対して、目標エラーレートを１０Ｅ−８に設定した場合、１つのモニタポイントのレベル判定を０．０４秒間測定して、この時間の間一度もそのポイントでエラーがなければ（レベル不一致になって×印とならなければ）、このモニタポイントでは１０Ｅ−８を満足できているということである。
【００６６】
したがって、２．４８８Ｇｂ／ｓの入力信号のアイパターンに対し、図１１に示す点線が１０Ｅ−８のラインとすれば、アイパターン有効領域内の点線上の○印及び点線枠内の○印すべて（これらの○印は０．０４秒間エラーなし）が１０Ｅ−８を満足しているモニタポイントである。
【００６７】
また、アイパターン有効領域内の太実線が１０Ｅ−１０のラインとすれば、太実線上の○印及び太実線枠内の○印すべて（これらの○印は４．０秒間エラーなし）が１０Ｅ−１０を満足しているモニタポイントである（１０Ｅ−１０を設定した場合には、１０Ｅ−８のときと比べて、さらに条件が厳しくなって、アイパターン開口度が小さくなる）。
【００６８】
なお、図では同じ形のアイパターン上で１０Ｅ−８のラインと１０Ｅ−１０のラインを便宜上示したが、図１１のアイパターンが１０Ｅ−８の場合とするならば、１０Ｅ−１０のアイパターンはこれよりも開口度が小さい（無効領域が太くなって、有効領域が小さくなった）図になる。
【００６９】
そして、このような目標エラーレートのラインで囲まれた中心付近のポイントを最適点に設定する（図では１０Ｅ−１０のときの最適点を黒丸で示している）。最適点設定の詳細については後述する。
【００７０】
図１２は入力信号が低速時のアイマージン測定を示す図である。入力信号が低速の場合、Ｖｒｅｆステップは図１１と同じだが、位相ステップは図１１のΔＴよりも値の大きいΔＴａを設定することになる。
【００７１】
これは、入力信号が低速の場合には、アイは横に広がることになるが、モニタポイント数はメモリ容量によって決められている。したがって、位相ステップ幅を大きくとることで、決められたメモリ容量で、入力信号の伝送レートに対応させたアイマージン測定を行うものである。
【００７２】
次に再生制御回路２０を構成する、レベル判定制御手段２２、クロック位相設定手段２３、判定情報保持手段２４、最適点設定手段２５それぞれについて説明する。
【００７３】
図１３はレベル判定制御手段２２の構成を示す図である。レベル判定制御手段２２は、２つのフリップフロップ（以下、ＦＦ３、ＦＦ４）と、排他論理和素子（以下、ＥＯＲ２）と、遅延手段Ｄ１ａ、Ｄ１ｂから構成される。
【００７４】
ＦＦ３、ＦＦ４の入力データ端子には、Ｖｒｅｆ設定手段２１から送信された測定データが入力し、ＦＦ３のクロック端子には、クロック位相設定手段２３から送信されたクロックＣＫ３が入力する。また、ＦＦ４のクロック端子には、遅延手段Ｄ１ａでΔＴ遅延されたクロックＣＫ３ｄが入力する。したがって、クロックＣＫ３の位相がｔ１であれば、クロックＣＫ３ｄの位相はΔＴ遅延した位相ｔ２である。
【００７５】
さらに、ＦＦ３の出力を、遅延手段Ｄ１ｂで遅延手段Ｄ１ａと同じ遅延値であるΔＴ分遅延させて（ひげの発生防止）、ＦＦ４の出力と位相を合わせる。そして、ＥＯＲ２でこの２つのデータの排他論理和をとって、位相ｔ１と位相ｔ２それぞれのデータのレベル比較を行い、不一致なら“Ｌ”、一致ならば“Ｈ”を判定情報として出力する。
【００７６】
このような構成により、各Ｖｒｅｆの測定データに対して、クロック位相設定手段２３から位相が設定されたクロックＣＫ３にもとづいて、モニタポイントのレベル判定制御を行うことができる。なお、最適点が設定されたときに識別されたデータは、ＦＦ４の出力を用いている。
【００７７】
次にクロック位相設定手段２３について説明する。図１４はクロック位相設定手段２３の構成を示す図である。クロック位相設定手段２３は、ｎビットのカウンタ２３ａ、デコーダ２３ｂ、２３ｃ、セレクタ２３ｄから構成される。なお、外部入力であるカウンタ値制御、ディジタル位相ステップ制御及びセレクト信号は、最適点設定手段２５から設定される。
【００７８】
カウンタ２３ａは、ＶＣＯクロックＣＫ１にてカウント動作を行うカウンタである。ここで例えば、入力信号の最高伝送レートが２．４８８Ｇｂ／ｓならば、カウンタ２３ａへの入力クロックは、２．４８８Ｇｂ／ｓのＶＣＯクロックＣＫ１が入力される。
【００７９】
また、カウンタ２３ａのビット数ｎは、ＶＣＯクロックＣＫ１の何分の１倍までの入力信号の伝送レートを動作可能とするかによって決定する。例えば、ＶＣＯクロックＣＫ１＝２．４８８Ｇｂ／ｓで、入力信号が１９Ｍｂ／ｓまでを対象にする場合、ＶＣＯクロックＣＫ１を１／１２８分周する必要があるので、ｎ＝７となる。
【００８０】
デコーダ２３ｂは、カウンタ値制御にもとづいて、カウンタアドレスからデコード値を生成し、カウンタ２３ａのＬｏａｄ端子へフィードバックして、カウンタ２３ａの最大カウント値（分周比）を変える。
【００８１】
デコーダ２３ｃは、デコーダ２３ｂにより分周比が設定されたカウンタアドレスを受信してデコードし、ディジタル位相ステップ制御にもとづくデコード値を選択して、これを分周クロックＣＫｂとして出力する。
【００８２】
セレクタ２３ｄは、セレクト信号にもとづいて、スルークロック（入力信号の最高伝送レートと同じ値のときのＶＣＯクロックＣＫ１）ＣＫａ、または分周クロックＣＫｂのいずれかを選択して、選択したクロックをクロックＣＫ３として、レベル判定制御手段２２へ送信する。
【００８３】
ここで、ＶＣＯクロックＣＫ１が２．４８８Ｇｂ／ｓであり、入力信号の伝送レートも２．４８８Ｇｂ／ｓの場合（入力信号とＶＣＯクロックＣＫ１が同レートの場合）、スルークロックＣＫａが選択される。スルークロックＣＫａは、最適点設定手段２５からのオフセット調整制御のみによって、位相がステップ毎に変化していくクロックである。
【００８４】
また、入力信号の伝送レートが２．４８８Ｇｂ／ｓ以下の場合には、分周クロックＣＫｂが選択される。分周クロックＣＫｂは、最適点設定手段２５からのディジタル位相ステップ制御及びオフセット調整制御の組み合わせによって、位相がステップ毎に変化していくクロックである。
【００８５】
図１５〜図１８はクロック位相設定のタイミングチャートを示す図である。図１５は、入力信号とＶＣＯクロックＣＫ１が２．４８８Ｇｂ／ｓの同レートの場合である。
【００８６】
同レート時の位相スイープは、最適点設定手段２５がオフセット調整制御をクロックタイミング抽出回路１０の平均化手段１２に与えて、ＶＣＯ１３への入力電圧のオフセットを段階的に変えることで実行する。図では、分周クロックＣＫｂの位相を、１周期３２ステップ変化させた場合の例を示している。
【００８７】
したがって、位相Ａｓａｍｐ１〜Ａｓａｍｐ３２それぞれの位相差（＝ΔＴ）は、入力信号の１周期（４００ｐｓ）を３２分割した１２．５ｐｓになる。なお、この場合の横方向のモニタポイントの数は、ｔ１〜ｔ３２となるので３２個あることになる。
【００８８】
最適点設定手段２５は、例えば、位相Ａｓａｍｐ１におけるモニタポイントでのレベル判定を終了したと認識した場合には、次に位相Ａｓａｍｐ２の波形を生成するためのオフセット調整制御を行う。そして、クロック位相設定手段２３では、生成された位相Ａｓａｍｐ２のスルークロックＣＫａを、セレクト信号により選択して、レベル判定制御手段２２へ送信する。以下、同様にして、クロックの位相スイープが行われる。
【００８９】
図１６は、ＶＣＯクロックＣＫ１が２．４８８Ｇｂ／ｓであり、入力信号が１．２４４Ｇｂ／ｓの場合である（入力信号が１／２レート）。
この時の分周比は１／２であるから、カウンタ値制御によって、デコーダ２３ｂのデコード値を制御し、カウンタ２３ａを２進カウンタに設定する。そして、デコーダ２３ｃは、カウンタ２３ａで１／２分周された分周カウンタ値をデコードして、分周クロックＣＫｂを生成する。
【００９０】
すなわち、カウンタ値“０”のときのデコード値である位相Ｄｓａｍｐ１のクロック信号と、カウンタ値“１”のときのデコード値である位相Ｄｓａｍｐ２のクロック信号とを生成する。このデコード値の切り替えは、ディジタル位相ステップ制御により行う。
【００９１】
図の場合、位相スイープのデータ周期前半タイミング（１〜１６位相）に対しては、デコーダ２３ｃによりカウンタ値“０”をデコードした位相Ｄｓａｍｐ１のクロック信号が用いられる。そして、このクロック信号に、図１５で説明したようなオフセット調整制御を施して、Ａｓａｍｐ１〜Ａｓａｍｐ３２の奇数ステップの位相をつくる。そして、これらのクロック信号を分周クロックＣＫｂとし、この分周クロックＣＫｂを、セレクト信号により選択して、レベル判定制御手段２２へ送信する。
【００９２】
また、位相スイープのデータ周期後半タイミング（１〜１６位相）に対しては、デコーダ２３ｃによりカウンタ値“１”をデコードした位相Ｄｓａｍｐ２のクロック信号を用いる。そして、同様にして、このクロック信号に、図１５で説明したようなオフセット調整制御を施して、Ａｓａｍｐ１〜Ａｓａｍｐ３２の奇数ステップの位相をつくる。そして、これらのクロック信号を分周クロックＣＫｂとし、この分周クロックＣＫｂを、セレクト信号により選択して、レベル判定制御手段２２へ送信する。
【００９３】
このように、入力信号がＶＣＯクロックＣＫ１よりも低レートの場合には、ディジタル位相ステップ制御とオフセット調整制御を組み合わせて、クロックの位相スイープ制御を行う。
【００９４】
一方、図１７、１８は、ＶＣＯクロックＣＫ１が２．４８８Ｇｂ／ｓであり、入力信号が６２２Ｍｂ／ｓの場合を示している（入力信号が１／４レート）。
この時の分周比は１／４であるから、カウンタ値制御によって、デコーダ２３ｂのデコード値を制御し、カウンタ２３ａを４進カウンタに設定する。そして、デコーダ２３ｃは、カウンタ２３ａで１／４分周された分周カウンタ値をデコードして、分周クロックＣＫｂを生成する。
【００９５】
すなわち、カウンタ値“０”のときのデコード値である位相Ｄｓａｍｐ１のクロック信号、カウンタ値“１”のときのデコード値である位相Ｄｓａｍｐ２のクロック信号、カウンタ値“２”のときのデコード値である位相Ｄｓａｍｐ３のクロック信号、カウンタ値“３”のときのデコード値である位相Ｄｓａｍｐ４のクロック信号を生成する。このデコード値の切り替えは、ディジタル位相ステップ制御により行う。
【００９６】
図の場合、位相スイープのデータ周期１／４タイミング（１〜８位相）に対しては、デコーダ２３ｃによりカウンタ値“０”をデコードした位相Ｄｓａｍｐ１のクロック信号が用いられる。そして、このクロック信号に、図１５で説明したようなオフセット調整制御を施して、Ａｓａｍｐ１〜Ａｓａｍｐ３２のうち４間隔ステップの位相をつくる（Ａｓａｍｐ１、５、９、１３、…、２９）。そして、これらのクロック信号を分周クロックＣＫｂとし、この分周クロックＣＫｂを、セレクト信号により選択して、レベル判定制御手段２２へ送信する。
【００９７】
また、次の位相スイープのデータ周期１／４タイミング（１〜８位相）に対しては、デコーダ２３ｃによりカウンタ値“１”をデコードした位相Ｄｓａｍｐ２のクロック信号を用いる。そして、このクロック信号に、図１５で説明したようなオフセット調整制御を施して、Ａｓａｍｐ１〜Ａｓａｍｐ３２のうち４間隔ステップの位相をつくる（Ａｓａｍｐ１、５、９、１３、…、２９）。そして、これらのクロック信号を分周クロックＣＫｂとし、この分周クロックＣＫｂを、セレクト信号により選択して、レベル判定制御手段２２へ送信する。
【００９８】
以下、同様にして、残りの位相タイミングには、カウンタ値“２”をデコードした位相Ｄｓａｍｐ３、カウンタ値“３”をデコードした位相Ｄｓａｍｐ４それぞれにオフセット調整制御を施して分周クロックＣＫｂを生成する。
【００９９】
このように、図１６〜図１８のような入力信号がＶＣＯクロックＣＫ１よりも低レートの場合には、このレートに対応してディジタル位相ステップ制御とオフセット調整制御を組み合わせて、１周期内を常に３２ステップの位相でサンプリングすることで、クロックの位相スイープ制御を行う。この制御により、モニタポイントのレベル判定情報を格納するメモリ容量を、一定にすることが可能になる。また、図１５のように、レート変更を伴わない場合には、分周制御フローを省略して、時間の短縮化を図っている。
【０１００】
次に判定情報保持手段２４について説明する。図１９は判定情報保持手段２４の構成を示す図である。判定情報保持手段２４は、コンデンサＣ、抵抗Ｒ、スイッチＳＷから構成されるピークホールド回路である。
【０１０１】
素子の接続関係は、コンデンサＣの一方の端子は、０Ｖに接続し、他方の端子には、判定情報が入力される入力端子及び判定情報を出力する出力端子が接続し、かつ抵抗ＲとスイッチＳＷの一方の端子が接続する。抵抗Ｒの他方の端子は、ＶＥＥに接続し、スイッチＳＷの他方の端子は、０Ｖに接続する。スイッチＳＷのＯＮ／ＯＦＦ制御は、最適点設定手段２５から設定される。
【０１０２】
ここで、判定情報が１回でも“Ｌ”（エラーあり）となった場合には、コンデンサＣによってＶＥＥ電圧が保持される。ここで保持された判定情報は、最適点設定手段２５で読み込まれる。なお、最適点設定手段２５から強制的にスイッチＳＷをＯＮ（０Ｖに短絡）することによるリセット（コンデンサＣの電荷放電）が実行されるまで、ＶＥＥ電圧は保持される。
【０１０３】
リセットタイミングは、上述したモニタポイントの移行周期を基本にして行う。すなわち、入力信号が２．４８８Ｇｂ／ｓで、目標エラーレートが１０Ｅ−８ならば、リセットタイミングの周期は０．０４秒であり、１０Ｅ−９ならば０．４秒、１０Ｅ−１０であるならば４．０秒になる。
【０１０４】
ここで、目標エラーレート１０Ｅ−８の時の、リセットタイミングの周期（１つのモニタポイントの監視周期である）０．０４秒を考える。このリセットタイミングの周期内に１回でもエラーが発生した場合には、最適点設定手段２５は、判定情報保持手段２４からエラーありの情報を即時に読み込んで、そのモニタポイントにおけるメモリアドレスにエラーありを書き込み、０．０４秒を経過していなくても、次のモニタポイントへ移行し、リセットを判定情報保持手段２４にかける。
【０１０５】
また、この０．０４秒以内にエラーがなければ、該当メモリアドレスにエラーなしを書き込み、次のモニタポイントへ移行し、またそのポイントで０．０４秒の監視を行なう。
【０１０６】
このように、目標エラーレートよりも高いレートでエラーが発生した場合には、即時に、次ステップ位相への移行及び判定情報保持手段２４へのリセットを行う。これにより、アイマージン測定の短時間化を図ることが可能になる。
【０１０７】
次に最適点設定制御について説明する。図２０はモニタポイントとメモリとの対応関係を示す図である。アイパターンの測定領域内に、縦７（Ｖｒｅｆが７つ）、横９（クロック位相が９つ）の７×９＝６３個のモニタポイントがある場合には、各モニタポイントの判定情報は、ＶｒｅｆがアドレスＡｄに対応し、クロック位相がデータＤに対応したメモリ領域に格納される。
【０１０８】
例えば、モニタポイントＰ(1,4)の判定情報は、アドレスＡｄ００、データＤ３のメモリ領域に格納され、モニタポイントＰ(2,6)の判定情報は、アドレスＡｄ０１、データＤ５のメモリ領域に格納される。
【０１０９】
図２１は最適点設定制御を示す図である。最適点設定手段２５は、各モニタポイントの判定情報を、図２０に示したようなメモリに格納し、各Ｖｒｅｆのエラーなし情報の数と、各クロック位相のエラーなし情報の数とから、最適点となるモニタポイントを検出する。
【０１１０】
図では、メモリ容量が１０×１０に対し、それに合わせてＶｒｅｆステップ＝１０、クロック位相ステップ＝１０として、判定情報を書き込んだ例である。
最適点設定手段２５は、まず、アドレスＡｄ００〜Ａｄ０９毎に、それぞれデータＤ０〜Ｄ９に対する○印（エラーなし）を数える。この場合、アドレスＡｄ０４が８個あるため、ここを最適Ｖｒｅｆと判断する。
【０１１１】
次に、データＤ０〜Ｄ９毎にそれぞれアドレスＡｄ００〜Ａｄ０９に対する○印を数える。この場合、データＤ５が８個あり、ここを最適クロック位相と判断する。すると、図の黒四角枠の位置が最適点となる。
【０１１２】
したがって、アイマージン測定の結果、アドレスＡｄ０４の時のＶｒｅｆの電圧が最適なしきい値電圧であり、データＤ５の時のクロック位相が最適なクロック位相であると認識する。そして、このときのＶｒｅｆをＶｒｅｆ設定手段２１に設定し、このときのクロック位相をクロック位相設定手段２３に設定することで、入力信号の最適再生制御を実行することが可能になる。
【０１１３】
また、最適点設定手段２５は、最適点となったモニタポイントのＶｒｅｆ及びクロック位相を記憶し、再起動時には記憶した最適点のＶｒｅｆ及びクロック位相で再生制御を行う。
【０１１４】
次にアイマージン測定に関する最適点設定手段２５の全体制御についてフローチャートを用いて説明する。図２２、図２３はアイマージン測定のフローチャートを示す図である。
〔Ｓ１〕目標エラーレートを設定する（リセットタイミング周期を設定する）。
〔Ｓ２〕メモリ領域（Ａｄ００，Ｄ０）を設定する。
〔Ｓ３〕Ｖｒｅｆ１（入力信号の“Ｈ”電位）を設定する。
〔Ｓ４〕クロック位相ｔ１を設定する。
〔Ｓ５〕判定情報保持手段２４にリセットをかける。
〔Ｓ６〕モニタポイントの判定情報がエラーか否かを判断する。エラーなしならばステップＳ７へ、エラーありならばステップＳ８へ行く。
〔Ｓ７〕エラーなしをメモリに書き込む。ステップＳ９へ行く。
〔Ｓ８〕エラーありをメモリに書き込む。
〔Ｓ９〕次のモニタポイントへのステップ変更を行う。次ステップのクロック位相を設定する（位相ｔ＋ΔＴ）
〔Ｓ１０〕位相ｔが上限の位相ｔＮを超えたか否かを判断する。超えたならばステップＳ１２へ、そうでなければステップＳ１１へ行く。
〔Ｓ１１〕メモリ領域を変更する（Ａｄ＝変更なし、Ｄ＝＋１）。ステップＳ５へ戻る。
〔Ｓ１２〕次ステップのＶｒｅｆを設定する（Ｖｒｅｆ＋ΔＶ）。
〔Ｓ１３〕メモリ領域を変更する（Ａｄ＝＋１、Ｄ＝０）。
〔Ｓ１４〕Ｖｒｅｆが上限のＶｒｅｆＮを超えたか否かを判断する。超えたならばメモリ容量のモニタポイントのアイマージン測定は終了である。超えてなければステップＳ４へ戻る。
【０１１５】
次に伝送装置１を適用した光受信機について説明する。図２４は光受信機の構成を示す図である。光受信機１００は、光／電気変換部１０１、フィルタリング部１０２、クロックタイミング抽出部１０３（クロックタイミング抽出回路１０に該当）、再生制御部１０４（再生制御回路２０に該当）から構成される。
【０１１６】
光／電気変換部１０１は、受信した光信号に光／電気変換を施す。フィルタリング部１０２は、波形等化制御として、波形整形及び雑音の帯域制限を施す。そして、フィルタリング部１０２から出力される信号を入力信号として、クロックタイミング抽出部１０３及び再生制御部１０４で処理することで、０／１が判定された識別データと、識別データに同期した識別クロックが出力される。
【０１１７】
光受信機１００の具体例としては、例えば、ＴＤＭ装置（時分割装置）から送信された、異なる波長λ１〜λｎの光信号を受信し、ＷＤＭ（Wavelength Division Multiplex）伝送のために各光信号を狭帯域の光信号に変換して出力するトランスポンダなどが該当する。
【０１１８】
以上説明したように、入力信号の伝送レートに応じて同期クロックを自動的に抽出し、また波形劣化のある入力信号に対して、任意のエラーレートに対する最適な識別点（電圧、位相）を自動的に設定する構成とした。これにより、伝送レート毎の専用品開発が不要となり、また従来のような人手による面倒な試験及び測定を行う必要がなくなるので、利便性が向上し、かつ信頼性及び品質の向上を図ることが可能になる。
【０１１９】
さらに、伝送装置１を光受信機に適用した場合には、顧客が光の伝送速度を意識せずに使用できるので、伝送速度の仕様変更が容易となり、かつ光ファイバの長距離伝送における波形の分散劣化が発生しても、識別の最適化が自動で行えるので、高性能な信号受信制御が可能になる。なお、伝送装置１は、光受信機に限らず、あらゆる信号受信装置に適用可能である。
【０１２０】
（付記１） 信号の再生制御を行う伝送装置において、
入力信号の伝送レートにもとづいて、分周比を可変的に設定して、前記入力信号と発振出力との位相差が一定になるように位相同期制御を行い、前記伝送レートに応じたクロックタイミングを抽出するクロックタイミング抽出回路と、
前記入力信号に対し、電圧しきい値レベルと、抽出したクロックの位相とを順次スイープさせ、隣り合うモニタポイントのレベルが一致するか否かの判定を行って、アイパターンの有効領域内での最もエラー発生の低い識別点を自動測定し、前記識別点を最適点として再生制御を行う再生制御回路と、
を有することを特徴とする伝送装置。
【０１２１】
（付記２） 前記クロックタイミング抽出回路は、入力信号と分周クロックとの周波数の位相を比較して、位相差を検出する位相比較手段と、前記位相差を平均化して制御電圧を生成する平均化手段と、前記制御電圧にもとづいて、同期クロックを発振する電圧制御発振手段と、分周比にもとづいて、前記同期クロックを分周して前記分周クロックを生成する分周手段と、前記制御電圧が設定範囲内にあるか否かを判断して、位相同期ループがロック状態であるか否かを認識し、認識結果により前記分周比を可変的に設定する位相同期ループ制御手段と、から構成されることを特徴とする付記１記載の伝送装置。
【０１２２】
（付記３） 前記位相比較手段は、前記入力信号に対し、前記分周クロックの立ち上がりエッジでのレベルと、立ち下りエッジでのレベルとの排他的論理和をとって、前記位相差をデュ−ティとして検出することを特徴とする付記２記載の伝送装置。
【０１２３】
（付記４） 前記位相同期ループ制御手段は、電源が断した場合には、断前の分周比を前記分周手段に設定し、前記入力信号が断した場合には、断前の制御電圧を前記平均化手段に設定することを特徴とする付記２記載の伝送装置。
【０１２４】
（付記５） 前記再生制御回路は、前記入力信号を前記電圧しきい値レベルを基準に信号判定し、前記入力信号から測定データを生成する電圧しきい値レベル設定手段と、前記クロックの位相を設定するクロック位相設定手段と、前記測定データの隣り合う前記モニタポイントにおけるレベルが一致するか否かを判定して判定情報を生成するレベル判定制御手段と、前記判定情報を保持する判定情報保持手段と、前記電圧しきい値レベルと、前記クロックの位相とを順次スイープさせて取得した前記判定情報から、前記アイパターンの有効領域内での最もエラー発生の低い識別点を認識し、前記識別点を前記最適点として設定して再生制御を行う最適点設定手段と、から構成されることを特徴とする付記１記載の伝送装置。
【０１２５】
（付記６） 前記レベル判定制御手段は、前記測定データに対して、現クロックをトリガとした出力と、前記現クロックを一定時間遅延させた遅延クロックをトリガとした出力と、の位相を合わせた後に、排他的論理和をとって前記モニタポイントのレベル判定を行い、前記判定情報を生成することを特徴とする付記５記載の伝送装置。
【０１２６】
（付記７） 前記最適点設定手段は、前記入力信号の最高伝送レートと前記同期クロックのレートが同一の場合は、前記クロックタイミング抽出回路にオフセット調整制御を施してスルークロックを生成させ、前記クロック位相設定手段が前記スルークロックを選択することで、クロック位相のスイープを行うことを特徴とする付記５記載の伝送装置。
【０１２７】
（付記８） 前記最適点設定手段は、前記入力信号の伝送レートが前記同期クロックのレートよりも小さい場合は、前記クロック位相設定手段にカウント値制御及びディジタル位相ステップ制御を施して、分周比を変えたクロック信号を生成させ、かつ前記クロックタイミング抽出回路にオフセット調整制御を施して、前記クロック信号にもとづいて分周信号を生成させ、前記クロック位相設定手段が前記分周クロックを選択することで、クロック位相のスイープを行うことを特徴とする付記５記載の伝送装置。
【０１２８】
（付記９） 前記最適点設定手段は、前記入力信号の伝送レートに対応するエラーレートにもとづいてリセット周期を設定し、前記リセット周期にもとづいて、前記判定情報保持手段で保持されている前記判定情報のリセットを行うことを特徴とする付記５記載の伝送装置。
【０１２９】
（付記１０） 前記最適点設定手段は、前記判定情報にエラーありを認識した場合は、前記リセット周期を待たずに、次モニタポイントへ移行する制御を行うことを特徴とする付記９記載の伝送装置。
【０１３０】
（付記１１） 前記最適点設定手段は、前記モニタポイントの判定情報を格納するべきメモリを有し、電圧しきい値レベル及びクロック位相に対して、最もエラーのないメモリ領域に対応するモニタポイントを前記最適点として設定することを特徴とする付記５記載の伝送装置。
【０１３１】
（付記１２） 前記最適点設定手段は、最適点となったモニタポイントの電圧しきい値レベル及びクロック位相を記憶し、再起動時には記憶した前記最適点での前記電圧しきい値レベル及び前記クロック位相で再生制御を行うことを特徴とする付記１１記載の伝送装置。
【０１３２】
（付記１３） 入力信号からクロックタイミングを抽出するクロックタイミング抽出回路において、
前記入力信号と分周クロックとの周波数の位相を比較して、位相差を検出する位相比較手段と、
前記位相差を平均化して制御電圧を生成する平均化手段と、
前記制御電圧にもとづいて、同期クロックを発振する電圧制御発振手段と、
分周比にもとづいて、前記同期クロックを分周して前記分周クロックを生成する分周手段と、
前記制御電圧が設定範囲内にあるか否かを判断して、位相同期ループがロック状態であるか否かを認識し、認識結果により前記分周比を可変的に設定する位相同期ループ制御手段と、
を有することを特徴とするクロックタイミング抽出回路。
【０１３３】
（付記１４） 入力信号の再生制御を行う再生制御回路において、
前記入力信号を電圧しきい値レベルを基準に信号判定し、前記入力信号から測定データを生成する電圧しきい値レベル設定手段と、
識別判定するためのクロックの位相を設定するクロック位相設定手段と、
前記測定データの隣り合うモニタポイントにおけるレベルが一致するか否かを判定して判定情報を生成するレベル判定制御手段と、
前記判定情報を保持する判定情報保持手段と、
前記電圧しきい値レベルと、前記クロックの位相とを順次スイープさせて取得した前記判定情報から、アイパターンの有効領域内での最もエラー発生の低い識別点を認識し、前記識別点を前記最適点として設定して再生制御を行う最適点設定手段と、
を有することを特徴とする再生制御回路。
【０１３４】
（付記１５） 光信号を受信して再生制御を行う光受信機において、
前記光信号を光／電気変換して電気信号を生成する光／電気変換部と、
前記電気信号の波形等化制御を行うフィルタリング部と、
入力信号の伝送レートにもとづいて、分周比を可変的に設定して、前記入力信号と発振出力との位相差が一定になるように位相同期制御を行い、前記伝送レートに応じたクロックタイミングを抽出するクロックタイミング抽出部と、
前記入力信号に対し、電圧しきい値レベルと、抽出したクロックの位相とを順次スイープさせ、隣り合うモニタポイントのレベルが一致するか否かの判定を行って、アイパターンの有効領域内での最もエラー発生の低い識別点を自動測定し、前記識別点を最適点として再生制御を行う再生制御部と、
を有することを特徴とする光受信機。
【０１３５】
【発明の効果】
伝送レートに応じて、クロックを抽出できるので、装置に汎用性を持たすことができ、かつ最適点を自動的に高精度に設定できるので、信号の再生制御の信頼性及び品質の向上を図ることが可能になる。また、電源断または入力信号断の場合でも、クロック供給の安定化を図ることが可能になる。
【図面の簡単な説明】
【図１】 伝送装置の原理図である。
【図２】クロックタイミング抽出回路の構成を示す図である。
【図３】位相比較手段の動作を示すタイミングチャートである。
【図４】位相比較手段の動作を示すタイミングチャートである。
【図５】位相比較手段の動作を示すタイミングチャートである。
【図６】再生制御回路の構成を示す図である。
【図７】アイパターンを説明するための模式図である。（Ａ）は理想のアイパターン波形、（Ｂ）は実際のアイパターン波形である。
【図８】Ｖｒｅｆ設定手段の動作を示す図である。
【図９】 アイマージン測定の概要を示す図である。
【図１０】アイパターンを示す図である。
【図１１】レベル判定結果を示したアイパターンを示す図である。
【図１２】入力信号が低速時のアイマージン測定を示す図である。
【図１３】レベル判定制御手段の構成を示す図である。
【図１４】クロック位相設定手段の構成を示す図である。
【図１５】クロック位相設定のタイミングチャートを示す図である。
【図１６】クロック位相設定のタイミングチャートを示す図である。
【図１７】クロック位相設定のタイミングチャートを示す図である。
【図１８】クロック位相設定のタイミングチャートを示す図である。
【図１９】判定情報保持手段の構成を示す図である。
【図２０】モニタポイントとメモリとの対応関係を示す図である。
【図２１】最適点設定制御を示す図である。
【図２２】アイマージン測定のフローチャートを示す図である。
【図２３】アイマージン測定のフローチャートを示す図である。
【図２４】光受信機の構成を示す図である。
【符号の説明】
１ 伝送装置
１０ クロックタイミング抽出回路
２０ 再生制御回路
Claims (3)
- 信号の再生制御を行う伝送装置において、
入力信号の伝送レートにもとづいて、分周比を可変的に設定して、前記入力信号と発振出力との位相差が一定になるように位相同期制御を行い、前記伝送レートに応じたクロックタイミングを抽出するクロックタイミング抽出回路と、
前記入力信号に対し、電圧しきい値レベルと、抽出したクロックの位相とを順次スイープさせ、隣り合うモニタポイントのレベルが一致するか否かの判定を行って、アイパターンの有効領域内での最もエラー発生の低い識別点を自動測定し、前記識別点を最適点として再生制御を行う再生制御回路と、
を備え、
前記クロックタイミング抽出回路は、
入力信号と分周クロックとの周波数の位相を比較して、位相差を検出する位相比較手段と、
前記位相差を平均化して制御電圧を生成する平均化手段と、
前記制御電圧にもとづいて、同期クロックを発振する電圧制御発振手段と、
分周比にもとづいて、前記同期クロックを分周して前記分周クロックを生成する分周手段と、
前記制御電圧が設定範囲内にあるか否かを判断して、位相同期ループがロック状態であるか否かを認識し、認識結果により前記分周比を可変的に設定する位相同期ループ制御手段とを含み、
前記位相同期ループ制御手段は、電源が断した場合には、断前の分周比を前記分周手段に設定し、前記入力信号が断した場合には、断前の制御電圧を前記平均化手段に設定する、
ことを特徴とする伝送装置。 - 前記再生制御回路は、前記入力信号を前記電圧しきい値レベルを基準に信号判定し、前記入力信号から測定データを生成する電圧しきい値レベル設定手段と、前記クロックの位相を設定するクロック位相設定手段と、前記測定データの隣り合う前記モニタポイントにおけるレベルが一致するか否かを判定して判定情報を生成するレベル判定制御手段と、前記判定情報を保持する判定情報保持手段と、前記電圧しきい値レベルと、前記クロックの位相とを順次スイープさせて取得した前記判定情報から、前記アイパターンの有効領域内での最もエラー発生の低い識別点を認識し、前記識別点を前記最適点として設定して再生制御を行う最適点設定手段と、から構成されることを特徴とする請求項１記載の伝送装置。
- 前記最適点設定手段は、前記入力信号の伝送レートに対応するエラーレートにもとづいてリセット周期を設定し、前記リセット周期にもとづいて、前記判定情報保持手段で保持されている前記判定情報のリセットを行うことを特徴とする請求項２記載の伝送装置。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11777701B2 (en) * | 2018-07-10 | 2023-10-03 | Socionext Inc. | Phase synchronization circuit, transmission and reception circuit, and integrated circuit |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004222240A (ja) * | 2002-12-25 | 2004-08-05 | Nec Corp | 光信号監視方法、及び光信号監視装置 |
| WO2004088912A1 (ja) * | 2003-03-31 | 2004-10-14 | Hitachi, Ltd. | データ再生回路とデータ再生方法 |
| JP2005117464A (ja) | 2003-10-09 | 2005-04-28 | Fujitsu Ltd | 識別レベル制御方法及びそれを用いた光受信器 |
| JP4546716B2 (ja) * | 2003-11-10 | 2010-09-15 | シャープ株式会社 | Ｐｌｌクロック信号生成回路 |
| US7042252B2 (en) * | 2004-04-23 | 2006-05-09 | Brian Jeffrey Galloway | Correcting for DC offset in a phase locked loop |
| JP4340889B2 (ja) * | 2004-07-15 | 2009-10-07 | 横河電機株式会社 | 検査装置 |
| JP2006074214A (ja) | 2004-08-31 | 2006-03-16 | Fujitsu Ltd | 光受信装置 |
| JP4652961B2 (ja) * | 2005-11-30 | 2011-03-16 | 富士通株式会社 | シリアル転送用インターフェース |
| US7649933B2 (en) * | 2006-04-28 | 2010-01-19 | Agere Systems Inc. | Method and apparatus for determining a position of an offset latch employed for decision-feedback equalization |
| JP5203578B2 (ja) * | 2006-05-26 | 2013-06-05 | 株式会社日立製作所 | データ転送装置 |
| WO2008126429A1 (ja) * | 2007-03-30 | 2008-10-23 | Nec Corporation | クロック・データ再生回路およびその制御方法 |
| JP2008301337A (ja) | 2007-06-01 | 2008-12-11 | Nec Electronics Corp | 入出力回路 |
| WO2008149419A1 (ja) | 2007-06-05 | 2008-12-11 | Fujitsu Limited | アイマージン算出装置、アイマージン算出方法、アイマージン算出プログラムおよびそのプログラムを記録したコンピュータ読み取り可能な記録媒体 |
| JP2009182951A (ja) * | 2008-02-01 | 2009-08-13 | Hitachi Ltd | 出力エンファシス調整方法及びその回路 |
| US7642822B2 (en) * | 2008-04-03 | 2010-01-05 | Tektronix, Inc. | Analog phase-locked loop |
| JP5377118B2 (ja) | 2009-07-01 | 2013-12-25 | 新光電気工業株式会社 | サンプリングポイント検出回路、伝送システム、プリエンファシス強度調整方法、ロジックアナライザ、および、伝送路を評価する評価方法 |
| TWI413790B (zh) * | 2010-02-24 | 2013-11-01 | Tatung Co | 量測校正系統及其方法 |
| US8995514B1 (en) * | 2012-09-28 | 2015-03-31 | Xilinx, Inc. | Methods of and circuits for analyzing a phase of a clock signal for receiving data |
| US9705669B2 (en) * | 2013-01-25 | 2017-07-11 | Saturn Licensing Llc | Signal processing device, signal processing method, and program |
| JP6154419B2 (ja) * | 2015-03-27 | 2017-06-28 | アンリツ株式会社 | 位相調整装置及び位相調整方法 |
| JP6672375B2 (ja) * | 2018-05-16 | 2020-03-25 | アンリツ株式会社 | 誤り率測定装置及び該装置のアイマージン測定方法 |
| JP6672376B2 (ja) * | 2018-05-16 | 2020-03-25 | アンリツ株式会社 | 誤り率測定装置及び該装置のパラメータ探索方法 |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4218771A (en) * | 1978-12-04 | 1980-08-19 | Rockwell International Corporation | Automatic clock positioning circuit for a digital data transmission system |
| US4516083A (en) * | 1982-05-14 | 1985-05-07 | Motorola, Inc. | Fast lock PLL having out of lock detector control of loop filter and divider |
| JPS61157028A (ja) * | 1984-12-28 | 1986-07-16 | Fujitsu Ltd | 周波数シンセサイザ |
| US4823360A (en) * | 1988-02-12 | 1989-04-18 | Northern Telecom Limited | Binary data regenerator with adaptive threshold level |
| JPH02203622A (ja) | 1989-02-01 | 1990-08-13 | Nippon Telegr & Teleph Corp <Ntt> | 多元周波数位相同期回路 |
| JP2692281B2 (ja) * | 1989-07-31 | 1997-12-17 | ソニー株式会社 | データ処理装置 |
| JPH0454043A (ja) * | 1990-06-22 | 1992-02-21 | Fujitsu Ltd | 受信データ識別回路 |
| CA2056679C (en) * | 1991-11-29 | 2002-02-12 | Timothy Joseph Nohara | Automatic monitoring of digital communication channel conditions using eye patterns |
| JPH06268696A (ja) * | 1993-03-10 | 1994-09-22 | Toyo Commun Equip Co Ltd | Ａｆｃ回路 |
| JP2531364B2 (ja) | 1993-08-26 | 1996-09-04 | 日本電気株式会社 | 伝送デ―タ同期方式 |
| JP3551393B2 (ja) * | 1995-03-20 | 2004-08-04 | 富士通株式会社 | 識別回路 |
| JP3823420B2 (ja) * | 1996-02-22 | 2006-09-20 | セイコーエプソン株式会社 | ドットクロック信号を調整するための方法及び装置 |
| JPH10145348A (ja) * | 1996-09-13 | 1998-05-29 | Nec Corp | クロック抽出回路 |
| US5896391A (en) * | 1996-12-19 | 1999-04-20 | Northern Telecom Limited | Forward error correction assisted receiver optimization |
| JP3088368B2 (ja) * | 1997-12-10 | 2000-09-18 | 静岡日本電気株式会社 | ダイレクトコンバージョン受信機 |
| JP3939003B2 (ja) * | 1998-02-20 | 2007-06-27 | 富士通株式会社 | 同期偏波スクランブラを用いた光通信システム及び光受信装置 |
| JP2000244469A (ja) * | 1999-02-23 | 2000-09-08 | Nippon Telegr & Teleph Corp <Ntt> | ビット同期回路 |
| JP3327256B2 (ja) * | 1999-06-17 | 2002-09-24 | 日本電気株式会社 | クロックリカバリ回路及び位相比較方法 |
| US6188737B1 (en) * | 1999-11-24 | 2001-02-13 | Nortel Networks Limited | Method and apparatus for regenerating data |
| JP2001298363A (ja) * | 2000-04-17 | 2001-10-26 | Matsushita Electric Ind Co Ltd | 周波数シンセサイザ装置とそれを用いた移動無線機 |
-
2001
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11777701B2 (en) * | 2018-07-10 | 2023-10-03 | Socionext Inc. | Phase synchronization circuit, transmission and reception circuit, and integrated circuit |
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| Publication number | Publication date |
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