JP2009182951A

JP2009182951A - 出力エンファシス調整方法及びその回路

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Publication number: JP2009182951A
Application number: JP2008022912A
Authority: JP
Inventors: Nobuhiko Wakayama; 延彦若山; Masao Ogiwara; 政男荻原; Kazunori Nakajima; 和則中島
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2008-02-01
Filing date: 2008-02-01
Publication date: 2009-08-13

Abstract

【課題】出力エンファシスの調整値を短時間で決定する。
【解決手段】受信側に閾値電圧可変な比較回路及び比較回路の出力を位相可変回路から出力された位相でラッチするラッチ回路を具備する。受信側で比較回路の閾値電圧と位相可変回路からの出力位相とを変化させながら送信側からの信号を受信する。受信信号が１のときの電圧と０のときの電圧との平均値におけるパルス幅が１ビットの時間幅以下、前記受信信号の波形と電圧最大値の位相が同位相、且つ時間軸方向に左右対称な目標波形を定義し、目標波形を基に送信側の前記出力エンファシス回路を制御する。
【選択図】図１

Description

本発明は、デジタルデータを高速伝送するための伝送回路に関し、特に伝送線路での高周波信号振幅劣化を補正する出力エンファシスを調整する方法及びその回路に関する。

近年、サーバや、データを記憶するストレージ、あるいはデータの送受信先を制御するルータ等におけるデータ伝送では一秒間に数ギガビットの伝送速度が要求されている。このような高速伝送では伝送線路での信号減衰が顕著になり、受信側でデータを正確に読み込めないことが起きるため、出力エンファシス機能を有する出力ドライバが用いられる。

受信回路で伝送信号を正確に受信するために、出力エンファシスの調整段階が多くなり、各出力エンファシス調整位置での調整強度の組合せが数万通りとなることがある。このため、手動で全ての調整値を試行して受信可能範囲を最大とする出力エンファシスを得るために、調整完了までに要する時間が長くなるという問題がある。

この問題を解決しようとした従来の技術は、例えば特開２００６-２４６１９１号公報（特許文献１）、特開２００７-０５３６４８号公報（特許文献２）に記載されているものが知られている。

特開２００６-２４６１９１号公報（特許文献１）に記載されている出力エンファシス調整方法は、送信回路から、既知の振幅のパルス信号(０/１パターン)を送信し、コンパレータにより、受信端での振幅を測定する。粗調整制御部は、測定した振幅に基づいて、出力エンファシスの大まかな調整値(粗調整値)を決定する。その後、微調整制御部により、粗調整値から所定範囲で出力エンファシス強度を変化させ、受信可否判定部で、テスト信号の受信可能範囲を求め出力エンファシスを微調整することで、出力エンファシス強度を調整する。

特開２００７-０５３６４８号公報（特許文献２）に記載されている出力エンファシス調整方法は、送信装置の送信制御部から、送信器の出力振幅と出力エンファシスを所定範囲で設定変更しながらサンプルデータを送信する。受信装置の受信処理部は、受信器で受信されたサンプルデータからアイ・ダイヤグラムを生成し、アイ・ダイヤグラムから受信可能な位相範囲データを検出して送信する。送信装置の最適化処理部は、受信装置から送信された位相範囲データを設定変更された出力振幅と出力エンファシスに対応してテーブルに書き込み、所定範囲での設定変更が終了した際に得られたテーブルから出力振幅と出力エンファシスの最適値を決定して送信装置の送信器に設定する。続いて受信装置が送信側となって出力振幅と出力エンファシスの最適値を設定する。

特開２００６-２４６１９１号公報特開２００７-０５３６４８号公報

特開２００６-２４６１９１号公報は、最大伝送レートの１/２の周波数のみで最適化しているので、３次高調波以上の周波数が考慮されていない。そのため微調整が必要であり、時間がかかってしまうという欠点があった。また、受信回路に並列にコンパレータを必要とするため、入力容量が大きくなってしまい、周波数を高くすることが困難であるという問題があった。

特開２００７-０５３６４８号公報は、エンファシス調整箇所が多い場合は、出力エンファシスの組合せが数万通りになるが、その全てに対してアイパターンのテーブルを取得する必要があるため、大きなメモリを必要とし、調整に時間がかかるという問題があった。

本発明の目的は、上記問題を解決すべく、高周波まで使用可能な回路を用い、短時間で出力エンファシスの調整値を決定する方法およびその回路を提供することにある。

本発明の出力エンファシス調整方法及びその回路は次のように構成される。受信側に閾値電圧可変な比較回路及び比較回路の出力を位相可変回路から出力された位相でラッチするラッチ回路を具備する。受信側で比較回路の閾値電圧と位相可変回路からの出力位相とを変化させながら送信側からの信号を受信する。受信信号が１のときの電圧と０のときの電圧との平均値におけるパルス幅が１ビットの時間幅以下、前記受信信号の波形と電圧最大値の位相が同位相、且つ時間軸方向に左右対称な目標波形を定義し、目標波形を基に送信側の前記出力エンファシス回路を制御する。

本発明によれば、目標波形を用いることによって出力エンファシス調整値を決定できるので、出力エンファシスの調整値を短時間で決定できる。

以下の実施例を用いて、本発明の出力エンファシス調整方法及びその回路を実施するための最良の形態を説明する。

図１は、実施例１の出力エンファシス調整回路を含む伝送回路のブロック図である。図１の伝送回路は、送信装置１８から受信装置１９へ送信データ１を伝送する。送信データ１は、ドライバ回路２により伝送線路３a、３bに伝送されることによりレシーバ回路４の入力に到達する。

図２は、ドライバ回路２の出力波形２０及びレシーバ回路４の入力波形２１を示した図である。出力波形２０は１ビットの期間だけ１となり、その前後の期間は、１ビットの期間に比べて十分長い間０となっている信号である。出力波形２０は伝送線路３a,３bによる高周波信号減衰を受けて、鈍った入力波形２１となる。なお、出力波形２０は比較のため入力波形２１と位相を揃えて示してある。

ここで、図６を用いてエンファシスについて説明する。ここでは、時刻t_pのビットから時刻t_２のビットまでをエンファシス調整可能範囲とする。t_０から１ビット分進んだ時刻をt_１、t_０から２ビット分進んだ時刻をt_２、t_０から１ビット分戻った時刻をt_pとするとき、t_０のビット６１の波形（t_０を中心とした１ビット幅の波形。以下、他の波形についても同様の呼び方をする。）が時刻t_１、t_２、t_pの各ビット６２、６３、６４の波形に影響を及ぼさないようにするため、図６に示すように、ドライバ回路２の出力波形にエンファシスを行い、レシーバ回路４の入力波形を改善することが一般的に行われている。

本実施例では、図１に示すように位相可変回路８と閾値電圧が可変な比較回路１１を設けることにより、これらの値（位相可変回路８による位相及び比較回路１１の閾値電圧）を変化させながら、ラッチ回路５でレシーバ回路４の出力波形の０/１を判定し、受信データ６（メモリ領域）に保存する。図３は、図２に示すドライバ回路２の出力波形２０を送信したときの、保存された受信データ６を示したものである。

図３に示すように、本実施例において、位相可変回路８は１ビットの期間（横軸）あたり６段階調整可能であり、比較回路１１は、閾値電圧の可変範囲（縦軸）を１６段階調整可能であるものとする。なお、図３では説明のため５ビット分の期間を示している。これらを用いてラッチの位相と閾値電圧を変化させながら、ラッチ回路５のラッチで受信したデータが図３に示すような０/１判定結果となる。波形３０は、０/１切り替わりの点を繋いだものである。このようにして再構築した波形３０は入力波形２１を標本化及び量子化した波形である。ここでは、再構築した受信波形３０は時間tの関数であるとして、これをf(t)と表す。また、f(t)が最大値をとる時刻をt_０とする。

次に、f(t_０)と伝送レート（伝送速度、逆数であるビット幅）からラッチの位相が最も広くとれる目標波形g(t)を定義する。本実施例では、目標波形g(t)の例として、以下の式で表されるガウシアンカーブを用いる。なお、Aは振幅f(t_０)、Bはパルス幅（ビット幅）を決定する定数である。

また、時刻tにおけるf(t)とg(t)との差分をd(t)とし、図７(a)に示すように、制御回路１０が送信側の出力エンファシス制御部９へフィードバックするエンファシス調整値を、時刻t_１においてd(t_１)２３、時刻t_２にいてd(t_２)２４、時刻t_３においてd(t_３)（図示略）、時刻t_ｐにおいてd(t_ｐ)２５とする。なお、ここでは差分d(t)をそのままフィードバックするように説明するが、実装上はｋ・d(t)（ｋは定数）をフィードバックする。

図７(ｂ)に示すように、出力エンファシスの調整値を変化させると、f(t)の波形が変化する。この変化した波形を新たにf'(t)とすると、f'(t)から新たに目標波形g'(t)が得られる。時刻tにおけるf'(t)とg'(t)との差分をd'(t)とすると、制御回路１０が送信側の出力エンファシス制御部９へフィードバックするエンファシス調整値は、時刻t_１においてd'(t_１)、時刻t_２においてd'(t_２)、時刻t_３におけるエンファシス調整値がd'(t_３)とする。なお、図７(a)と(ｂ)との間では時間が経過しているが、分かり易くするために、送信波形２０及び２０'の所定ビット区間の中心時刻をt_０としている。

以下同様に、所定の回数の出力エンファシス調整を行うことで、受信波形と目標波形との差分をあらかじめ設定しておいた差分の許容範囲内とすることができる。

また、調整後に実データの波形を受信する際、図８に示すように、受信側では目標波形がt_０の時刻に位置する位相をラッチ５の位相とし、また、十分な時間だけ１である信号の直流電圧をV_hi、十分な時間だけ０である信号の直流電圧をV_loとして、V_hiとV_loとの平均値を比較回路１１の閾値電圧とすることで、ラッチの位相と閾値電圧を求めることができる。

図４は実施例１の出力エンファシス調整方法をフローチャートに示したものである。説明が繰返しになるので、簡単にする。まず、受信波形と目標波形との差分の許容値及び以下の処理の最大繰返し回数を設定する(Ｓ１００)。

位相と閾値電圧を変化させながら０/１の切り替わり点を測定し、受信データテーブル(図３)を作成する(Ｓ１０５)。受信データテーブルの内容から、受信波形を再構築する(Ｓ１１０)。再構築した受信波形と１ビット幅から目標波形を定義する(Ｓ１１５)。受信波形と目標波形との差分に対応した出力エンファシス調整値を出力エンファシス制御部９にフィードバックする(Ｓ１２０)。受信波形と目標波形との差分が許容値以下であるか、及びＳ１０５〜Ｓ１２０の処理の繰返し回数が最大繰返し回数を超えたかを判定する。いずれも満たさない場合、Ｓ１０５に戻り処理を繰り返す。いずれか一方を満たす場合は、その時点においてＳ１０５で設定していたラッチの位相と比較回路の閾値電圧を採用する。

本実施例によれば、短時間で出力エンファシスの調整値を設定できる。

実施例１と同じ構成を用い、図５に示すように、受信波形f(t)２１と目標波形g(t)２２との差分を実施例１よりも短時間で減らすために、出力エンファシス制御部へのフィードバック量を差分の積分値に比例した量とする。制御回路１０は１ビット分の時間幅でf(t)とg(t)との時刻t_１のビット期間における差分の積分値２６、時刻t_２のビット期間における差分の積分値２７、および時刻t_pのビット期間における差分の積分値２８に比例した分を出力波形に負帰還することで、出力エンファシスの調整値を設定する。

本実施例によれば、実施例１よりもさらに短時間で出力エンファシスの調整値を設定できる。

実施例１と同じ構成を用い、図９に示すように、比較回路１１で受信データの０/１判定の閾値電圧を変化させ、位相可変回路８でラッチ５の位相を変化させることで、そのときの０/１の切り替わりの点を元に波形３０を再構築するとき、０/１の切り替わり点の測定回数をたとえば１００回とし、そのうち１と判定された回数が５０回を越えた電圧を閾値電圧として受信波形３０を再構築する。

本実施例によれば、測定回数を多くすることにより、再構築した受信波形に対する一時的な影響（一時的な雑音などによる影響）を除去できるので、目標波形を精度よく定めることができ、結果として短時間で出力エンファシスの調整値を設定できるようになる。

本発明を実施するための最良の形態によれば、入力容量を増加させずに高周波まで使用可能な回路を用い、大きなメモリ容量を必要とせずに、短時間で出力エンファシスの調整値を設定できる。

実施例１の出力エンファシス調整回路を含む伝送回路ブロック図である。ドライバ回路の出力波形及びレシーバ回路の入力波形を示した図である。受信波形が０/１判定され、保存された受信データを示す図である。出力エンファシス調整方法のフローチャートである。実施例２の差分の積分値に比例した量をフィードバック量とすることの説明図である。出力エンファシス調整範囲の説明図である。出力エンファシス調整の繰返しの説明図である。ラッチの位相と閾値電圧に関する説明図である。実施例３の受信波形の再構築の説明図である。

符号の説明

１：送信データ、
２：ドライバ回路、３a,３b：伝送線路、４：レシーバ回路、５：ラッチ回路、６：受信データ、７：クロック、８：位相可変回路、９：出力エンファシス制御部、１０：制御回路、１１：閾値電圧可変な比較回路、１８：送信装置、１９：受信装置、２０：ドライバ回路の出力波形、２１：レシーバ回路の入力波形、２２：目標波形。

Claims

送信側に出力エンファシス回路、受信側に閾値電圧可変な比較回路及び前記比較回路の出力を位相可変回路から出力された位相でラッチするラッチ回路を具備し、前記受信側で前記比較回路の閾値電圧と前記位相可変回路からの出力位相とを変化させながら前記送信側からの信号を受信し、前記受信信号が１のときの電圧と０のときの電圧との平均値におけるパルス幅が１ビットの時間幅以下、前記受信信号の波形と電圧最大値の位相が同位相、且つ時間軸方向に左右対称な目標波形を定義し、前記目標波形を基に前記送信側の前記出力エンファシス回路を制御することを特徴とする出力エンファシス調整方法。
前記目標波形の位相と電圧に基づいて、前記閾値電圧と前記ラッチ回路でラッチする位相とを設定することを特徴とする請求項１に記載の出力エンファシス調整方法。
前記目標波形を定義する際に、前記受信信号として前記受信信号を再構築した信号を用いることを特徴とする請求項２に記載の出力エンファシス調整方法。
前記再構築した信号は、前記受信信号が前記ラッチ回路にラッチされた1/0判定結果に基づいて再構築されることを特徴とする請求項３に記載の出力エンファシス調整方法。
前記1/0判定結果は、前記ラッチ回路にラッチされた1/0の所定割合に基づくことを特徴とする請求項４に記載の出力エンファシス調整方法。
前記再構築した信号の波形と前記目標波形との差を所定値以下にするように前記出力エンファシス回路を制御することを特徴とする請求項４に記載の出力エンファシス調整方法。
前記再構築した信号の波形と前記目標波形との差は、エンファシス調整可能範囲における前記再構築した信号の各ビット区間における電圧の差であることを特徴とする請求項６に記載の出力エンファシス調整方法。
前記再構築した信号の波形と前記目標波形との差は、エンファシス調整可能範囲における前記再構築した信号の各ビット区間における電圧の積分値の差であることを特徴とする請求項６に記載の出力エンファシス調整方法。
閾値電圧を変化させながら信号を入力する閾値電圧可変な比較回路、前記比較回路の出力を位相可変回路から出力された位相でラッチするラッチ回路、及び前記信号が１のときの電圧と０のときの電圧との平均値におけるパルス幅が１ビットの時間幅以下、前記信号の波形と電圧最大値の位相が同位相、且つ時間軸方向に左右対称な目標波形を定義し、前記目標波形を基に送信側の出力エンファシス回路を制御する制御回路を有することを特徴とする出力エンファシス調整回路。
前記制御回路は、前記目標波形の位相と電圧に基づいて、前記閾値電圧と前記ラッチ回路でラッチする位相とを設定することを特徴とする請求項９に記載の出力エンファシス調整回路。
前記制御回路は、前記目標波形を定義する際に、前記信号として前記信号を再構築した信号を用いることを特徴とする請求項10に記載の出力エンファシス調整回路。
前記制御回路は、前記再構築した信号を、前記信号が前記ラッチ回路にラッチされた1/0判定結果に基づいて再構築することを特徴とする請求項11に記載の出力エンファシス調整回路。
前記制御回路は、前記ラッチ回路にラッチされた1/0の所定割合に基づいて前記1/0判定結果を得ることを特徴とする請求項12に記載の出力エンファシス調整回路。
前記制御回路は、前記再構築した信号の波形と前記目標波形との差を所定値以下にするように前記出力エンファシス回路を制御することを特徴とする請求項12に記載の出力エンファシス調整回路。
前記再構築した信号の波形と前記目標波形との差は、エンファシス調整可能範囲における前記再構築した信号の各ビット区間における電圧の差であることを特徴とする請求項14に記載の出力エンファシス調整回路。
前記再構築した信号の波形と前記目標波形との差は、エンファシス調整可能範囲における前記再構築した信号の各ビット区間における電圧の積分値の差であることを特徴とする請求項14に記載の出力エンファシス調整回路。