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JP4720125B2 - Ｉｉｉ−ｖ族窒化物系半導体基板及びその製造方法並びにｉｉｉ−ｖ族窒化物系半導体 - Google Patents

Ｉｉｉ−ｖ族窒化物系半導体基板及びその製造方法並びにｉｉｉ−ｖ族窒化物系半導体 Download PDF

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Description

本発明は、III−Ｖ族窒化物系半導体基板及びその製造方法並びにIII−Ｖ族窒化物系半導体に関し、更に詳しくは、表面における転位密度分布が均一で低転位なIII−Ｖ族窒化物系半導体基板及びその製造方法、並びに該半導体基板上に窒化物系半導体層をエピタキシャル成長させたIII−Ｖ族窒化物系半導体に関するものである。
窒化ガリウム（ＧａＮ）、窒化インジウムガリウム（ＩｎＧａＮ）、窒化ガリウムアルミニウム（ＧａＡｌＮ）等のIII−Ｖ族窒化物系半導体材料は、禁制帯幅が充分大きく、バンド間遷移も直接遷移型であるため、短波長発光素子への適用が盛んに検討されている。また、電子の飽和ドリフト速度が大きいこと、ヘテロ接合による２次元キャリアガスの利用が可能なこと等から、電子素子への応用も期待されている。
これらの素子を構成する窒化物半導体層は、有機金属気相成長法（ＭＯＶＰＥ）、分子線気相成長法（ＭＢＥ）、ハイドライド気相成長法（ＨＶＰＥ）等の気相成長法を用いて下地基板上にエピタキシャル成長を行うことにより得られる。ところが、窒化物半導体層と格子定数が整合する下地基板が存在しないため、良質の成長層を得ることが困難であり、得られる窒化物半導体層中には多くの結晶欠陥が含まれていた。結晶欠陥は素子特性の向上を阻害する要因であるので、これまで窒化物半導体層中の結晶欠陥を低減する検討が盛んに行われてきた。
結晶欠陥が比較的少ないIII族元素窒化物系結晶を得る方法として、サファイア等の異種基板上に低温堆積緩衝層（バッファ層）を形成し、その上にエピタキシャル成長層を形成する方法が知られている。低温堆積緩衝層を用いた結晶成長法では、まずサファイア等の基板上にＡｌＮ又はＧａＮを５００℃付近で堆積し、アモルファス状の膜ないし一部多結晶を含む連続膜を形成する。これを１０００℃付近に昇温することにより一部を蒸発させ、又は結晶化させて、密度の高い結晶核を形成する。これを成長の核として比較的結晶性のよいＧａＮ膜が得られる。しかしながら、低温堆積緩衝層を形成する方法を用いても、得られる基板には貫通転位や空孔等の結晶欠陥が相当程度存在し、現在望まれている高性能の素子を得るには不充分であった。
以上の事情に鑑み、結晶成長用の基板としてＧａＮ基板を用い、この上に素子部を構成する半導体多層膜を形成する方法が盛んに検討されている。本明細書では、結晶成長用のＧａＮ基板を自立したＧａＮ基板（ＧａＮ自立基板）と呼ぶ。ＧａＮ自立基板を得る方法として、ＥＬＯ（Epitaxial Lateral Overgrowth:例えば、非特許文献１参照）技術が知られている。ＥＬＯ法は、下地基板に開口部を有するマスクを形成し、開口部からラテラル成長させることにより転位の少ないＧａＮ層を得る技術である。特許文献１では、このＥＬＯ法を用いてサファイア基板上にＧａＮ層を形成した後、サファイア基板をエッチング等により除去し、ＧａＮ自立基板を得ることを提案している。
ＥＬＯ法をさらに発展させた方法として、ＦＩＥＬＯ（Facet-Initiated Epitaxial Lateral Overgrowth:例えば、非特許文献２参照）法が開発された。ＦＩＥＬＯ法は、酸化シリコンマスクを用いて選択成長を行う点でＥＬＯ法と共通するが、選択成長の際にマスク開口部にファセットを形成する点で相違している。ファセットを形成することにより、転位の伝搬方向を変え、エピタキシャル成長層の上面に至る貫通転位を低減する。ＦＩＥＬＯ法を用いて、例えばサファイア等の下地基板上に厚膜のＧａＮ層を成長させ、その後下地基板を除去すれば、結晶欠陥の比較的少ない良質のＧａＮ自立基板を得ることができる。
また、低転位のＧａＮ自立基板を得る方法として、ＤＥＥＰ（Dislocation Elimination by the Epi-growth with Inverted-Pyramidal Pits:例えば、非特許文献３、特許文献２参照）法が開発された。ＤＥＥＰ法は、ＧａＡｓ基板上にパターニングした窒化珪素等のマスクを用いてＧａＮを成長させることにより、結晶表面に意図的にファセット面で囲まれたピットを複数形成し、前記ピットの底部に転位を集積させることにより、その他の領域を低転位化するものである。
上記のＥＬＯ法やＤＥＥＰ法では、結晶成長の初期に結晶成長界面にファセット面を出しながら結晶を成長させる。結晶成長中に伝播してくる転位は、ファセット面があるとその進行方向を曲げる性質がある。これを利用して転位が結晶表面に到達しないようにすることで、基板表面の転位密度を下げることができる。また、結晶成長界面に、ファセットで囲まれたピットを出しながら結晶を成長させると、転位はピットの底部に高密度に集積する。転位が集積すれば、互いにぶつかった転位が消滅する、あるいは転位ループを形成して表面への進行が止まるという作用も期待でき、より効果的に転位密度を減少させることができる。
また、特許文献３では、転位密度の低いIII族窒化物系半導体基板の製造方法として、基材上に第一のIII族窒化物系半導体層が設けられた下地基板または第一のIII族窒化物系半導体からなる下地基板上に金属膜を形成し、水素ガスまたは水素含有化合物ガスを含む雰囲気中で前記下地基板を熱処理して前記第一のIII族窒化物系半導体層中に空隙を形成し、前記金属膜の上に第二のIII族窒化物系半導体層を形成する方法（ＶＡＳ法）が記載されている。
ＥＬＯ法やＤＥＥＰ法等の異種基板上にＨＶＰＥ法でＧａＮ膜を成長し、その後、下地基板からＧａＮ層を剥離することで得られたＧａＮ基板は、通常アズグロウンの状態では、その表面にピットやヒロック等のモフォロジが現れており、また、裏面も梨地状に荒れている。このため、そのままではデバイス作製のためのエピタキシャル層を成長させることが難しく、基板の表面と裏面を研磨加工して鏡面に仕上げてから、デバイス作製に使用するのが一般的である。
特開平１１−２５１２５３号公報 特開２００３−１６５７９９号公報 特開２００３−１７８９８４号公報 Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．７１(１８)２６３８（１９９７） Ａ．Ｕｓｕｉ， ｅｔ ａｌ．， Ｊｐｎ． Ｊ． Ａｐｐｌ． Ｐｈｙｓ． Ｖｏｌ． ３６（１９９７）ｐｐ．Ｌ８９９−Ｌ９０２ Ｋ．Ｍｏｔｏｋｉ ｅｔ．ａｌ．， Ｊｐｎ．Ｊ． Ａｐｐｌ．Ｐｈｙｓ． Ｖｏｌ．４０（２００１）ｐｐ．Ｌ１４０−Ｌ１４３
そもそも、ＳｉやＧａＡｓといった従来から用いられている半導体基板では、結晶インゴットから基板を切り出すというその製造方法からして、基板の表裏で転位密度やその分布が大きく異なるという問題は発生し得ない。しかし、ＧａＮ自立基板では、異種基板上に厚くエピタキシャル成長した結晶を、成長後に剥離させることで基板として用いるので、結晶成長初期のヘテロエピ成長界面近傍は、どうしても転位の発生を低く抑えることが難しい。このため、高密度に発生した転位を、基板とする厚膜エピ結晶成長中に低減し、最終的に基板表面で低転位化を実現しなければならない。そこで、前述のＥＬＯ法、ＦＩＥＬＯ法、ＤＥＥＰ法のような転位低減の方法が考案された。
しかしながら、このような方法で作製したＧａＮ自立基板は転位密度が低減されているものの、基板表面における転位密度の分布にばらつきが大きい。特に、転位密度が局所的に高い領域が基板表面に散見される場合がある。
結晶成長界面に、ファセット面を出したままの凹凸が存在する状態で結晶成長を続ければ、いつまでもその表面に転位密度の密集領域が形成されたままになる。前述のＤＥＥＰ法は、この成長形態により転位の密集領域の間にできる低転位領域を積極的に利用するアイデアであるが、この方法によれば、非常に転位密度の低い領域が得られる反面、基板表面全体での転位密度分布の均一性は犠牲になる。
また、特許文献３のようにキャリアガス中の水素混合量を増やしたり、結晶成長の途中で結晶成長条件を変える等の手段により、ファセット成長を終息させたりすると、結晶成長界面が平坦化し、前述のピットの底部に集積していた転位が、結晶成長の進行につれて、再びばらけだすことが知られている。しかしながら、従来は、基板の深さ方向に対する転位密度分布を考慮することなく、基板の成長や研磨加工を行なっていた。このため、集積した転位が完全にばらけていなかったり、せっかく均一に転位が分散した層を、基板表面の研磨により削り取ってしまい、その結果、鏡面仕上げした基板表面では、転位密度分布が大きくばらついているということが往々にして起こっていた。
基板表面に、転位密度の集積した領域が存在していると、その領域上に成長したデバイス特性を劣化させる、例えば、レーザーダイオードの出力を低下させたり、寿命を劣化させる等の問題が生じる。
従って、本発明は上記事情に鑑みなされたものであって、その目的とするところは、低転位密度であるとともに、転位密度分布が実質的に均一な表面層を所定の厚さで有するIII−Ｖ族窒化物系半導体基板、及び同基板を再現良く製造する方法、並びにそのような基板を用いて結晶の均一性が高いIII−Ｖ族窒化物系半導体層をエピタキシャル成長させたIII−Ｖ族窒化物系半導体を提供することにある。
本発明者は、III−Ｖ族窒化物系半導体基板上に特性の揃った発光素子を歩留まり良く形成するためには基板の深さ方向に対する転位密度分布を考慮することが重要であるという観点から鋭意研究し、III−Ｖ族窒化物系半導体基板の表面近傍（例えば、少なくとも深さ１０μｍまでの領域）における転位密度分布が実質的に均一であれば、その上に成長させるＧａＮ系エピタキシャル層の表面モフォロジや特性の均一性が阻害されることがないことを見出した。本発明はかかる知見に基づいてなされたものである。
即ち、本発明のIII−Ｖ族窒化物系半導体基板は、III−Ｖ族窒化物系半導体結晶からなる自立したIII−Ｖ族窒化物系半導体基板であって、前記III−Ｖ族窒化物系半導体結晶の少なくとも基板表面における転位密度分布が実質的に均一であり、前記基板表面から１０μｍの深さまでの前記基板表面と平行な任意の断面での平均転位密度が５×１０ 6 cm -2 以下で、かつ前記断面の任意の場所の４００μｍ 2 の単位面積を横切る転位線の数が４００より少なく、前記基板の厚さは、２００μｍ以上１ｍｍ以下であることを特徴とする。
また、前記基板表面とほぼ垂直な軸に転位線が集まり、転位線が密となっている領域と、転位線が疎となっている領域を有する第一のIII−Ｖ族窒化物系半導体結晶層の上に、転位密度分布が実質的に均一な第二のIII−Ｖ族窒化物系半導体結晶層を１０μｍ以上の厚さにわたって基板表面まで形成したことを特徴とする。
前記第一のIII−Ｖ族窒化物系半導体結晶層と前記第二のIII−Ｖ族窒化物系半導体結晶層との間で、転位密度分布が連続的に変化していることが好ましい。
前記基板表面における平均転位密度が基板裏面における平均転位密度よりも小さいことが好ましく、前記基板表面における転位密度のばらつきの範囲が前記基板裏面の転位密度のばらつきの範囲と同じかそれより小さいことが好ましい。
前記第一のIII−Ｖ族窒化物系半導体結晶層は、前記転位線が密となっている領域が複数存在し、かつそれらの領域の間隔がそれぞれ１０μｍ以上あることが好ましい。
前記基板の表面及び／又は裏面に研磨加工が施されていることが好ましい。
前記基板の表面が（０００１）のIII族面であることが好ましい。
前記III−Ｖ族窒化物系半導体結晶の組成がInxGayAl1-x-yＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）で表すことができる。
前記III−Ｖ族窒化物系半導体結晶に不純物がドープされていることが好ましい。
また、本発明のIII−Ｖ族窒化物系半導体基板の製造方法は、異種基板の上面に、ＧａＮ層と、さらにその上にＴｉ薄膜を形成し、熱処理を施してＧａＮ層にボイドを形成すると共に前記Ｔｉ薄膜を窒化して穴形成ＴｉＮ層を形成し、その上にＨＶＰＥ法によりIII−Ｖ族窒化物系半導体結晶を結晶成長界面に複数の凹凸を出しながら成長させる工程と、前記複数の凹凸を埋めるように前記III−Ｖ族窒化物系半導体結晶の結晶成長を行い、前記結晶成長界面を平坦化する工程により、結晶内に発生した転位線を集積させつつ、前記III−Ｖ族窒化物系半導体結晶全体での転位密度の低減を図り、前記平坦化された結晶界面とほぼ垂直な軸に転位線が集まり、転位線が密となっている領域と、転位線が疎となっている領域を有する第一のIII−Ｖ族窒化物系半導体結晶層を形成し、更に、平坦化した結晶成長界面の形状を保ったまま継続して結晶成長を行う工程により、一旦集積した転位線が再度前記結晶中に均一に分散していく過渡的な層を形成すると共に、さらにその上に、転位密度が低くその分布が実質的に均一な第二のIII−Ｖ族窒化物系半導体結晶層を１０μｍ以上の厚さにわたって形成し、更に、分離工程により、前記異種基板の上面に形成した前記III−Ｖ族窒化物系半導体結晶を前記異種基板から分離することを特徴とする。
前記除去工程は、前記基板の厚さが２００μｍ未満にならないように前記基板の裏面に研磨加工を施すことにより行うことが好ましい。また、更に、前記基板の厚さが２００μｍ未満にならないように前記基板の表面に鏡面研磨加工を施す鏡面研磨工程を備えることが好ましい。
更に、前記第一のIII−Ｖ族窒化物系半導体結晶層の全てを除去する完全除去工程を備えることが好ましい。
前記第二のIII−Ｖ族窒化物系半導体結晶層を形成する工程において、前記第二のIII−Ｖ族窒化物系半導体結晶層を厚く形成し、更に、切断工程により、前記第二のIII−Ｖ族窒化物系半導体結晶層を結晶成長方向と垂直に切断し、結晶基板を取得することができる。
また、異種基板を用いる方法では、更に、切断工程により、前記第二のIII−Ｖ族窒化物系半導体結晶層を結晶成長方向と垂直に切断し、結晶基板を取得することができる。
前記切断した結晶基板の表裏両面を研磨加工することが好ましい。
前記第一のIII−Ｖ族窒化物系半導体結晶層を形成する工程において、結晶成長の途中で成長雰囲気ガスの水素濃度をそれまでより高くすることにより、前記結晶成長界面の前記凹凸を埋め、前記結晶成長界面を平坦化することができる。
前記第一のIII−Ｖ族窒化物系半導体結晶層を形成する工程において、結晶成長の途中でIII族原料の分圧をそれまでより高くすることにより、前記結晶成長界面の前記凹凸を埋め、前記結晶成長界面を平坦化することもできる。
前記複数の凹凸を出しながら成長させる工程において、前記凹凸の凹部の結晶成長方向と平行な断面での形状が、ファセット面で囲まれたすり鉢状であることができる。
また、本発明のIII−Ｖ族窒化物系半導体は、基板表面から１０μｍの深さまでの表面層における転位密度分布が実質的に均一であるIII−Ｖ族窒化物系半導体結晶からなる自立した基板上に、ホモエピタキシャル成長されたIII−Ｖ族窒化物系半導体層を設けたことを特徴とする。
本発明のIII−Ｖ族窒化物系半導体基板によれば、当該基板上に窒化物系半導体をエピタキシャル成長させた際に、歪が蓄積されにくく、また、結晶成長中の成長界面温度の均一性も高く、結晶性の良好なエピタキシャル成長層を得ることができる。また、歪の蓄積が起きにくいことから、プロセス時の基板の割れや欠けといった問題も生じにくくなる。
また、本発明のIII−Ｖ族窒化物系半導体基板の製造方法によれば、転位密度が低く、かつ表面における転位密度が実質的に均一な自立したIII−Ｖ族窒化物系半導体基板を安定的かつ再現性良く得ることができる。
更に、本発明のIII−Ｖ族窒化物系半導体によれば、結晶性が向上し、均一性が高く、歪の蓄積も起きにくいエピタキシャル成長層が得られているので、発光素子や電子素子等のデバイスを作製する際に、素子特性の向上や、歩留りの大幅な向上が期待できる。
本発明は、III−Ｖ族窒化物系半導体基板上に特性の揃った発光素子を歩留まり良く形成するために、低転位密度であるとともに転位密度分布が実質的に均一な表面層を所定の厚さで有するIII−Ｖ族窒化物系半導体基板を提供しようとするものである。
（転位密度分布が実質的に均一な表面層が得られる原理）
まず、上記のような低転位密度であるとともに転位密度分布が実質的に均一な表面層を有するIII−Ｖ族窒化物系半導体基板が得られる原理について説明する。
図１は、本発明の一実施形態としてのIII−Ｖ族窒化物系半導体基板を得るための原理工程の概略を示すものである。
まず最初に、III−Ｖ族窒化物系半導体結晶を成長界面に凹凸を出しながら成長させる（工程Ｉ）。例えば、III−Ｖ族窒化物系半導体基板の成長初期に意図的に成長界面にファセットを出現させたままの凹凸が存在する状態で結晶成長を続けると、結晶成長中に伝播してくる転位は、ファセット面によりその進行方向を曲げる。また、結晶成長界面に、ファセットで囲まれたピットを出しながら結晶を成長させると、転位はピットの底部に高密度に集積する。転位が集積すれば、互いにぶつかった転位が消滅する、あるいは転位ループを形成して表面への進行が止まるという作用も期待でき、より効果的に転位密度を減少させることができる。このようにして、III−Ｖ族窒化物系半導体結晶を成長界面に凹凸を出しながら成長させることにより、転位の伝搬方向を曲げて集積させ、基板表面に達する転位を少なくして全体の転位密度を下げることができる。
次に、凹凸を埋めるようにして結晶成長を行って、成長界面を平坦化させる（工程ＩＩ）。
工程Ｉを継続し、結晶成長界面にファセット面を出したままの凹凸が存在する状態で結晶成長を続ければ、いつまでもその表面に転位密度の密集領域が形成されたままになる。そこで、キャリアガス中の水素混合量を増やしたり、結晶成長の途中で結晶成長条件を変える等の手段により、ファセット成長を終息させたりして結晶成長界面を平坦化させる。
最後に、平坦化した状態で結晶成長を行い、一旦集積した転位線が再び分散していく過渡的な層を形成し、さらにその上に転位線を結晶中に均一に分散させた結晶層を１０μｍ以上形成する（工程ＩＩＩ）。
結晶成長界面が平坦化すると、前述のピットの底部に集積していた転位が、結晶成長の進行につれて、再びばらけだす。ここで、一旦集積した転位線が再び分散してIII−Ｖ族窒化物系半導体層において転位線が実質的に均一に分散するためには、平坦化した状態で結晶成長を１０μｍ以上、望ましくは３０μｍ以上行う必要がある。さらに、引き続き平坦化した状態で結晶成長を行い、転位線が実質的に均一に分散した層を少なくとも１０μｍ以上成長させることにより、III−Ｖ族窒化物系半導体基板上に成長させるＧａＮ系エピタキシャル層の表面モフォロジや特性の均一性を良好なものとすることができる。
（III−Ｖ族窒化物系半導体基板の製造方法）
以下、図２を参照しつつ、上記原理に基づき、異種基板を用いて本実施形態に係るIII−Ｖ族窒化物系半導体基板を製造する方法について説明する。
まず、サファイア基板等の異種基板を用意する（工程イ）。サファイア基板は、ＧａＮ結晶の成長温度である１０００℃以上の高温域でも安定で、結晶成長の原料ガスや雰囲気ガスであるＨ2やＮＨ3，ＨＣｌとも反応しないため好ましい。また、基板の表面は（０００１）のIII族面であるのが望ましい。ＧａＮ系の結晶は極性が強く、III族面の方がＶ族面（窒素面）より化学的及び熱的に安定で、デバイスの作製が容易であるからである。
次いで、この異種基板上に、III−Ｖ族窒化物系半導体結晶を成長界面に凹凸を出しながら成長させる（工程ロ）。
III−Ｖ族窒化物系半導体としては、ＩｎxＧａyＡｌ1-x-yＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）の組成で表される半導体が挙げられる。このうち、ＧａＮ、ＡｌＧａＮ等の半導体が好ましく用いられる。これは強度、製造安定性等、基板材料に求められる特性を満足するからである。
III−Ｖ族窒化物系半導体中でも、結晶成長後にエピタキシャル成長層を異種基板から剥離してエピタキシャル成長させた層の自立基板を作成する場合は、結晶成長速度の速いＨＶＰＥ法を用いることが好ましい。
また、成長界面に凹凸を出しながら結晶成長させるには、上記キャリアガス中の水素分圧を低くする。
第一の層は、結晶成長表面に凹凸を出しながら成長させる工程（工程ロ）と、結晶成長面を平坦化する工程（工程ハ）の２つの工程で形成される。この２つの工程により、結晶内に発生した転位線を集積させつつ、結晶全体での転位密度の低減を図り、前記平坦化された結晶界面とほぼ垂直な軸に転位線が集まり、転位線が密となっている領域と、転位線が疎となっている領域を有する第一層が形成される。
成長界面を平坦化するには、気相成長の途中でキャリアガス中の水素分圧を増加させるのが効果的であるが、結晶成長初期から水素分圧やＧａＣｌ分圧がある程度高い場合には、結晶成長過程の途中で成長条件を変更しなくても成長界面を平坦化することができる。また、その他にも、III−Ｖ族窒化物系半導体の横方向成長を促進させる不純物、例えばＭｇ等を添加する方法によっても、成長界面を平坦化することができる。
次に、平坦化した結晶成長界面の形状を保ったまま継続して結晶成長を行う工程（工程ニ）により、一旦集積した転位線が再度前記結晶中に均一に分散していく過渡的な層を形成すると共に、さらにその上に、転位密度が低くその分布が実質的に均一な第二のIII−Ｖ族窒化物系半導体結晶層を１０μｍ以上の厚さにわたって形成する。
上記した過渡的な層は、転位線を均一に分散させるために１０μｍ以上、望ましくは３０μｍ以上必要である。また、転位密度が低くその分布が実質的に均一な第二の層は、上記した通り、表面から少なくとも１０μｍ以上であるが、望ましくは５０μｍ以上必要である。第二の層が少なくとも１０μｍ以上必要な理由は、第二の層の上に品質良くエピタキシャル成長を行うためには比熱が不均一な第一の層から離しておく必要があるためである。
更に、III−Ｖ族窒化物系半導体エピタキシャル成長層を異種基板から分離する（工程ホ）。異種基板の分離方法としては、ＶＡＳ法やエッチングによる方法等を適用することができる。この中でも、いわゆるＶＡＳ法を用いて製造されることが望ましい。ＶＡＳ法では、成長するＧａＮ基板の反りの発生量が比較的小さく、ばらつき量の小さな基板の作製が可能となるからである。
（表面研磨）
得られたIII−Ｖ族窒化物系半導体は、表面を鏡面研磨するのが望ましい。一般に、厚く成長させたアズグロウンのIII−Ｖ族窒化物系半導体エピタキシャル層表面には、ヒロック等の大きな凹凸や、ステップバンチングによって現れると思われる微少な凹凸が多数存在している。これらは、その上にエピタキシャル層を成長させたときのモフォロジや、膜厚、組成等を不均一にする要因となるばかりでなく、デバイス作製プロセスにおいても、フォトリソグラフィ工程の露光精度を落とす要因となる。従って、基板表面は平坦な鏡面であるのが望ましい。鏡面を研磨加工で得ようとすると、結晶の表面から数μｍ〜数百μｍを削り落とす必要がある。本発明においては、研磨で表面層を削り落とした後でも、転位密度分布の実質的に均一な層を１０μｍ以上の厚さに残すことが必要である。従って、基板表面を研磨仕上げする場合、研磨代を見越して、結晶成長時に転位密度分布の均一な層をあらかじめ厚く成長させておく必要がある。従って、第二層の表面層の鏡面研磨前の深さは、少なくとも１０μｍ＋鏡面研磨代とすべきである。
（裏面研磨）
III−Ｖ族窒化物系半導体基板に反りがあると、基板上にデバイス構造のエピタキシャル成長を行う際に、基板の裏面とサセプタとが密着せず、このため基板を加熱した際の基板への熱の伝わり方が不均一になって、基板面内で温度分布が生じてしまう。基板面内で温度に差があると、エピタキシャル成長を行う際に、成長膜厚、組成、不純物濃度等にばらつきが生じてしまい、面内で均一な成長を行うことができず、ひいてはデバイス特性のばらつきを大きくする要因となる。
（自立基板）
このようにして自立したIII−Ｖ族窒化物系半導体基板（自立基板）が得られる。
ここで、本明細書における用語の「自立した基板」又は「自立基板」とは、自らの形状を保持できるだけでなく、ハンドリングに不都合が生じない程度の強度を有する基板をいう。このような強度を有するためには、自立基板の厚さを２００μｍ以上とするのが好ましい。また素子形成後の劈開の容易性等を考慮して、自立基板の厚さを１ｍｍ以下とするのが好ましい。１ｍｍを超えると劈開が困難となって劈開面に凹凸が生じ、その結果、たとえば半導体レーザ等に適用した場合、反射のロスによるデバイス特性の劣化が問題となるからである。
図３に、自立基板の一例としてのＧａＮ自立基板を示す。このＧａＮ自立基板１は、転位線２が高密度に集積した領域（転位線が密の領域）を有する第一層（Ａ層）と、その上に形成された、転位密度分布が実質的に均一な第二層（Ｂ層）との２つに大きく分類される。ここで、Ｂ層は、厚さ１０μｍ以上であり、ＧａＮ自立基板１表面まで形成されている。前記転位線２が高密度に集積した領域をＧａＮ自立基板１の表面と平行な面で切った断面の当該領域の４００μｍ2の単位面積を横切る転位線の数は、４００〜４００００である。従って、前記第一層は、基板表面に平行な任意の断面において、各断面内のいづれかの場所で、４００μｍ2の単位面積を横切る転位線の数が４００〜４００００となる層とも言える。前記第二層は、基板表面から１０μｍの深さまでの基板表面と平行な任意の断面での平均転位密度が５×１０7cm-2以下で、かつ前記断面の任意の場所の４００μｍ2の単位面積を横切る転位線の数が４００より少ない層とも言える。
（転位密度）
ここで、本明細書において、「転位密度」とは、単位面積あたりを横切る転位線の数であり、一般的に単位面積として数百〜数千μｍ2程度の領域で計数される。通常、単位面積は、単位面積を横切る転位線の数が１００程度になるように設定する。「平均転位密度」とは、この転位密度を基板面内の複数の点で測定した平均値として算出される。また、一般に、転位密度のばらつきは、（ａ）転位密度の（最大値−最小値）／平均値、（ｂ）平均からの偏差、又は（ｃ）標準偏差等で表すことができるが、本明細書における「転位密度のばらつき」とは、（ａ）の（最大値−最小値）／平均値により算出したものをいう。
（転位密度の絶対値）
III−Ｖ族窒化物系半導体基板の転位密度の絶対値は、低ければ低いほど良いが、その上限値は、目的とするデバイスにより異なっており、一律に決めることはできない。発光デバイスの場合、目的とするデバイスの発光波長が短くなるほど、低転位密度の基板が要求される。また、発光ダイオード（ＬＥＤ）よりもレーザダイオード（ＬＤ）の方が、より転位密度の低い基板が要求される。しかし、発光ダイオード用であっても、実用に十分な信頼性を確保するという観点から、少なくとも５×１０7ｃｍ-2以下の平均転位密度であることが望ましい。レーザーダイオード用にあっては、更に一桁低い５×１０6ｃｍ-2以下の平均転位密度が要求されることが一般的である。
（実質的に均一な転位密度分布）
本明細書において、「転位密度分布が実質的に均一である」とは、基板の位置によらず転位密度分布が完全に一定であることを意味するのではなく、基板上に形成するデバイスの特性が一定になる程度に転位密度のばらつきが小さいことを意味する。ばらつきの値は、目的とするデバイスやそのプロセスによって決まるため、一義的には決められない。
上述したように、「転位密度のばらつき」は、（最大値−最小値）／平均値により算出したものである。転位密度のばらつきの許容範囲は、転位密度の絶対値が小さくなるほど、大きくなる。これは、転位密度が低くなるほど、ばらつきが大きくなることによって及ぼされるデバイス特性への影響が小さくなるからである。例えば平均転位密度が１×１０7ｃｍ-2の場合、そのばらつきは２００％以内であることが望ましく、１×１０6ｃｍ-2の場合は、そのばらつきは４００％以内であることが望ましい。
（転位線が密となっている領域）
結晶表面において転位線が密となっている領域は目視では判別できないが、基板表面を加熱した燐酸と硫酸の混合液に浸漬することで、転位に対応するピットを生じせしむることができる。このエッチピットの分布を顕微鏡観察すれば、前記の転位線が密となっている領域を容易に検出することができる。また、この他にも、透過電子顕微鏡やカソードルミネッセンス像から転位の分布を検出することも可能である。
（基板の導電型）
自立基板の導電型は、目的とするデバイスに合わせて適宜制御すべきであり、一律に決めることはできない。本発明において適用可能な導電型としては、例えば、Ｓｉ、Ｓ、Ｏ等をドープしたｎ型や、ＭｇやＺｎ等をドープしたｐ型、ＦｅやＣｒ等をドープしたりｎ型とｐ型のドーパントを同時にドープしたりした半絶縁性が挙げられる。また、自立基板のキャリア濃度の絶対値も、目的とするデバイスに合わせて適宜制御すべきであるから、一律に決めることはできない。
（III−Ｖ族窒化物系半導体の切り出し）
本発明において、III−Ｖ族窒化物系半導体層を厚くホモエピタキシャル成長させた後、このIII−Ｖ族窒化物系半導体層を切り出し、自立基板とすることができる。この際、厚く成長させたIII−Ｖ族窒化物系半導体層の結晶から切出した自立基板は、その表裏両面を研磨加工で仕上げるのが好ましい。結晶の切断面には、一般に切断時に導入されるソーマーク等の凹凸が存在しており、そのままでは良好なエピタキシャル成長を行うことが難しいためである。なお結晶の切断には、外周刃スライサー、内周刃スライサー、ワイヤーソー等を用いることができる。中でも、ワイヤーソーを用いるのが好ましい。
なお、本発明の技術思想はIII−Ｖ族窒化物系半導体の自立基板に適用されるが、下地基板をつけたままのIII−Ｖ族窒化物系半導体エピタキシャル基板（テンプレート）にも応用可能である。
本発明を以下の実施例によってさらに詳細に説明するが、本発明はそれらに限定されるものではない。
［参考例１］
（転位線が密となっている領域と転位線が疎となっている領域を有する層上に、転位密度分布が実質的に均一な層を形成したＧａＮ自立基板の製造）
サファイア基板上にＧａＮエピタキシャル層を成長させ、その後サファイア基板を除去することにより、図３に模式的に示すように、転位線が密となっている領域と転位線が疎になっている領域を有するＡ層の上に、転位密度分布が実質的に均一なＢ層を形成したＧａＮ自立基板を作製し、評価した。以下、ＧａＮ自立基板の製造方法について、図４を参照しつつ説明する。
まず、図４（ａ）に示すサファイア基板１１を用いて、ＨＶＰＥ法でＧａＮ結晶１２をエピタキシャル成長させた。ＨＶＰＥ法は、III族元素のハロゲン化物であるＧａＣｌを加熱した基板表面に輸送し、これを基板領域でＮＨ3と混合して、これらを反応させることにより基板上でＧａＮ結晶を気相成長させる方法である。原料ガスはＨ2又はＮ2のようなキャリアガスとともに流した。基板領域の温度は、電気炉で１０００℃に設定した。またＧａＮ結晶の成長過程でドーピング原料ガスとしてＳｉＨ2Ｃｌ2を基板領域に供給することによりドーピングを行い、Ｓｉをドープした。
原料となるＧａＣｌ及びＮＨ3の分圧は、基板領域でそれぞれ５×１０-3ａｔｍ及び０．３ａｔｍとした。キャリアガスとして２％のＨ2と９８％のＮ2の混合ガスを用いた。この条件で、サファイア基板１１上にＧａＮ結晶１２の核が３次元の島状に生成し、次いで結晶核の側壁にファセット面が現れて、結晶成長が進行していった（工程(ｂ)）。この様子は、成長時間を変えて炉外に取り出した基板表面及び断面を顕微鏡観察することにより確認した。
成長時間を長くするに従って、ＧａＮ結晶１２の頂上部は平坦化し（工程(ｃ)）、その後結晶同士が横方向に成長して互いに結合し、表面の平坦化が進行した。しかし、成長界面は完全には平坦化せず、表面にはファセット面で囲まれた多くのピット１３が存在し、サファイア基板１１とＧａＮ結晶１２のヘテロ成長界面で発生した多数の転位線１４が、ファセット面で囲まれたピット１３の底部に向かってその伝播方向を曲げられた状態で結晶成長が進行した（工程(ｄ)）。ピット１３は、真上から見ると直径が数μｍ〜数十μｍ程度のほぼ円形であった。
工程（ｄ）の状態までＧａＮ結晶１２を成長させた後、結晶成長界面に複数の凹凸を出しながら結晶成長させることにより、結晶内に発生した転位線１４を集積させつつ、結晶全体での転位密度の低減を図った。その後、原料ガス流量をそのままにして、キャリアガスだけ１０％のＨ2と９０％のＮ2の混合ガスに切替えてＧａＮ結晶の成長を続けたところ、ＧａＮ結晶１２の成長界面は平坦化する傾向が見られた（工程（ｅ））。ここまでの工程により、転位密度の高い領域１５が形成された。ＧａＮ結晶１２の成長界面が平坦化した後、さらに１００μｍ以上の厚さにＧａＮ結晶１２を成長させ、最終的にサファイア基板１１上に総厚さ２５０μｍのＧａＮ結晶１２を成長させた（工程（ｆ））。この工程では、一旦集積して転位密度分布の高い領域１５を形成した転位線１４が再び分散し、転位密度分布が均一になって安定化した層を形成した。なお、ＧａＮ結晶１２の平均成長速度は約５０μｍ／ｈであった。
以上のようにしてＧａＮエピタキシャル層１２を形成したサファイア基板１１を反応管から取り出し、サファイア基板１１を取り除き、ＧａＮ自立基板１６を得た（工程（ｇ））。サファイア基板を除去する方法として、サファイア基板は透過するが、ＧａＮでは吸収されるような波長の高出力の紫外線レーザ光を、サファイア基板側から照射して、ＧａＮ結晶の界面付近を融解して除去する、いわゆるレーザーリフトオフ法を用いた。この他にも、例えば、機械的研磨、又は強アルカリ性あるいは強酸性薬品によるエッチングによりサファイア基板を除去することも可能である。またサファイア基板の除去に、荷電ビーム又は中性ビームによる物理的エッチングを行っても良い。
サファイア基板１１から剥離したＧａＮ自立基板１６を割り、その断面の透過電子顕微鏡（ＴＥＭ）観察を行って、転位の分布の様子を観察した。
図５に、その結果を模式的に示す。ＧａＮ自立基板１６中の転位分布は、図５に示すＣ〜Ｆの４つの層に分けることができる。Ｃ層は、サファイア基板１１とＧａＮ結晶１２のヘテロ成長界面で発生した多数の転位線１４が、ファセット面で囲まれたピットの底部に向かってその伝播方向を曲げられ、集積領域である転位密度の高い領域１５を形成していく層である。Ｄ層は、前記の転位の集積が進行し、ＧａＮ結晶層中に転位密度の高い領域１５がいくつも形成された層である。この層の形成時点では、まだ結晶成長界面にはピットが存在している。Ｅ層は、成長中にキャリアガス組成を変更したことにより結晶成長界面が平坦化し、これより一旦集積した転位線１４が再び分散していく過渡的な層である。Ｆ層は、Ｅ層での転位線１４の分散が完了し、転位密度分布が均一になって安定化した層である。ここで、転位線１４は、一旦Ｄ層で集積化した際に、一部のものは、転位同士が衝突して消滅したり、転位ループを形成したりして上方に伝播してこなくなる。このため、再度転位が分散するＦ層においては、Ｃ層に較べて平均転位密度が大幅に減少していた。
こうして得られたＧａＮ自立基板１６の表面及び裏面をそれぞれ１０μｍづつ除去し、鏡面研磨加工することにより、平坦性を向上させた。ＧａＮ自立基板１６の最終厚さは２３０μｍであり、ピンセットを用いたハンドリングにも十分に耐える強度を有していた。ＧａＮ自立基板１６の断面のＴＥＭ観察により、ＧａＮ自立基板１６の表面近傍（少なくとも１０μｍの深さまで）では転位密度分布が十分に均一であることが確認できた。
このＧａＮ自立基板１６表面の転位密度分布を測定した。測定方法は、２４０℃に加熱した燐酸と硫酸の混酸によるエッチングで検出したピットを係数する方法により基板の直径方向に５ｍｍの間隔で複数ヶ所の転位密度を測定することにより行った。
図６に、測定した転位密度分布結果を示す。この図において、横軸は、基板の中心を通る直線上の中心からの距離を表わしており、中心から一方の方向を正の数、反対方向を負の数としている。これより、ＧａＮ自立基板１６の表面における転位密度は、基板面内全域で６．５±１．５×１０6ｃｍ-2の範囲内であり、十分に均一であることが確認できた。
更に、図７に示すように、ＧａＮ自立基板１６上に、ＭＯＶＰＥ法を用いて、ＧａＮエピタキシャル層１８を１μｍ成長させた。その表面モフォロジを調べたところ、基板全面にわたって均一な鏡面状態になっていることが確認された。
［比較例１］
（転位線が密となっている領域と転位線が疎となっている領域からなるＧａＮ自立基板の製造）
原料となるＧａＣｌ及びＮＨ3の分圧を基板領域でそれぞれ５×１０-3ａｔｍ及び０．３ａｔｍとし、キャリアガスとして２％のＨ2と９８％のＮ2の混合ガスを用いた以外は参考例１と同様にして、サファイア基板上にＧａＮの厚膜結晶を成長させた。その結果、ＧａＮの厚さが３００μｍになるまで、表面にある多くのピットは埋まらずに残ったままであった。
この基板を反応管から取り出し、前述のレーザーリフトオフ法を用いて、サファイア基板を取り除き、ＧａＮ自立基板を得た。ＧａＮ自立基板の表裏両面をそれぞれ３０μｍ及び１０μｍの深さまで鏡面研磨することにより、平坦性を向上させた。鏡面研磨により、基板の表面に残っていたピットはほとんど消失した。ＧａＮ自立基板の最終厚さは２６０μｍであった。
次に、ＧａＮ自立基板の断面をＴＥＭを用いて観察した。
図８に、このＧａＮ自立基板の転位分布構成を示す概略断面図を示す。
この図において、ＧａＮ自立基板１９の表面と裏面をつなぐように、転位密度の極端に高い領域１７が、柱状にいくつも観察された。この転位密度の極端に高い領域１７は、幅が数十μｍ、隣接する同領域との間隔は、数十〜数百μｍであった。このＧａＮ自立基板１９においては、基板表面で転位密度が均一になっていると呼べる領域は存在しなかった。
このＧａＮ自立基板１９表面の転位密度分布を測定した。測定方法は、２４０℃に加熱した燐酸と硫酸の混酸によるエッチングで検出したピットを係数する方法により基板の直径方向に５ｍｍの間隔で複数ヶ所の転位密度を測定することにより行った。
図９に、このＧａＮ自立基板１９表面における転位密度分布を示す。この図において、横軸は、基板の中心を通る直線上の中心からの距離を表わしており、中心から一方の方向を正の数、反対方向を負の数としている。これより、ＧａＮ自立基板１９の表面における転位密度は、基板面内全域で大きくばらついていた。参考例１と比較して、転位密度が１桁程度高く観察されている点が存在しているのは、前述の転位密度の極端に高い領域１７が、観察領域にかかってしまったためである。
このＧａＮ自立基板１９上に、ＭＯＶＰＥ法を用いてＧａＮのエピタキシャル膜を１μｍ成長させ、その表面モフォロジを調べたところ、高転位密度領域の位置に対応するようにエピ表面に直径１０〜６０μｍ程度の六角形状の凹凸が多数発生していることが確認された。これらの凹凸は、実際にデバイスを作製する際に、障害となることが予想される。
［参考例２］
（転位線が密となっている領域と転位線が疎となっている領域を有する層上に、転位密度分布が実質的に均一な層を形成したＧａＮ自立基板の製造）
ＨＶＰＥ法の結晶成長条件を僅かに変えた以外、実質的に参考例１と同様にしてサファイア基板上にＧａＮエピタキシャル層を成長させ、その後サファイア基板を除去することにより、図３に模式的に示すように、転位線が密となっている領域と転位線が疎となっている領域を有するＡ層の上に、転位密度分布が実質的に均一なＢ層を形成したＧａＮ自立基板を作製し、評価した。以下、ＧａＮ自立基板の製造方法について、図４を参照しつつ説明する。
まず、図４（ａ）に示すサファイアのＣ面基板１１を用いて、参考例１と同じＨＶＰＥ法によりＧａＮ結晶１２をエピタキシャル成長させた。基板領域の温度は電気炉で１０５０℃に設定した。原料となるＧａＣｌ及びＮＨ3の分圧は、基板領域でそれぞれ６×１０-3ａｔｍ及び０．４ａｔｍとし、キャリアガスとして、はじめから１０％のＨ2と９０％のＮ2の混合ガスを用いた。ＧａＮ結晶の成長過程で、ドーピング原料ガスとしてＳｉＨ2Ｃｌ2を基板領域に供給することによりドーピングを行い、ＧａＮ結晶にＳｉをドープした。
この条件で、ＧａＮ結晶１２の核がサファイア基板１１上に３次元の島状に生成し、次いで結晶核の側壁にファセット面が現れて、結晶成長が進行していった（工程（ｂ））。この様子は、成長時間を変えて炉外に取り出した基板表面及び断面を顕微鏡観察することにより確認した。成長時間を長くするに従って、ＧａＮ結晶１２の頂上部は上面を（0001）Ｇａ面として平坦化し、その後結晶同士は横方向に成長して互いに結合し、表面の平坦化が進行した。また、サファイア基板１１とＧａＮ結晶１２のヘテロ成長界面で発生した多数の転位線１４は、ファセット面で囲まれたピット１３の底部に向かってその伝播方向を曲げられた状態で結晶成長が進行した（工程（ｃ）、工程（ｄ））。
結晶成長と共に、転位線１４が集積して転位密度の高い領域１５が形成されていき、さらに同条件で結晶成長を続けたところ、ＧａＮ結晶１２の成長界面にあったピットは自然に終端し、平坦化する傾向が見られた（工程（ｅ））。こうしてＧａＮ結晶１２の成長界面が平坦化した後も、さらに１００μｍ以上の厚さまでＧａＮ結晶１２の成長を継続した（工程（ｆ））。この工程では、一旦集積して転位密度の高い領域１５を形成した転位線１４が再び分散し、転位密度分布が均一になって安定化した層を形成した。
このようにしてサファイア基板１１上に総厚さ５５０μｍのＧａＮ結晶１２を成長させた。ＧａＮ結晶１２の平均成長速度は約６５μｍ／ｈであった。
この基板を反応管から取り出し、前述のレーザーリフトオフ法を用いて、サファイア基板１１を取り除き、ＧａＮ自立基板１６を得た（工程（ｇ））。更に、ＧａＮ自立基板１６の表裏両面を鏡面研磨加工することにより、表面を３０μｍ及び裏面を９０μｍ除去し、平坦性を向上させた。鏡面研磨により、ＧａＮ自立基板の最終厚さは４３０μｍとなった。
このＧａＮ自立基板１６の表面における転位密度分布の測定を、カソードルミネッセンス観察により基板の直径方向に５ｍｍの間隔で複数ヶ所の転位密度を測定することにより行った。その結果、基板表面における転位密度は３．８×１０6ｃｍ-2〜７．９×１０6ｃｍ-2の範囲内であり、十分に均一であることが確認できた。また、ＧａＮ自立基板１６の裏面の転位密度を、カソードルミネッセンス観察により求めたところ、２．１×１０7ｃｍ-2〜４．９×１０8ｃｍ-2と、表面に較べて転位密度が高くなっていた。また、基板の裏面では、ところどころに高密度に転位が集積した領域が観察された。
得られたＧａＮ自立基板１６の断面をＴＥＭ観察したところ、基板表面から深さ１００μｍ以上の領域にわたって、転位線が密となっている領域と転位線が疎となっている領域は存在していないことが確認された。
（ＶＡＳ法による、転位線が密となっている領域と転位線が疎となっている領域を有する層上に転位密度分布が実質的に均一な層を形成したＧａＮ自立基板の製造）
ボイド形成剥離法（Void-assisted Separation Method：ＶＡＳ法）を用いてサファイア基板上にＧａＮエピタキシャル層を成長させ、その後、サファイア基板を除去することにより、転位線が密となっている領域と転位線が疎となっている領域を有する層上に転位密度分布が実質的に均一な層を形成したＧａＮ自立基板を作製し、評価した。ＶＡＳ法は、サファイア基板とＧａＮ成長層との間に網目構造を有する窒化チタンの薄膜を挟み込んで結晶成長を行う方法であるが、その詳細は特開２００３−１７８９８４号公報に記載されている。
以下、本実施例のＧａＮ自立基板の製造方法について、図１０を参照しつつ説明する。
まず、図１０（ａ）に示す直径２インチの単結晶サファイアＣ面基板２１上に、ＭＯＶＰＥ法により、トリメチルガリウム（ＴＭＧ）とＮＨ3を原料として、アンドープＧａＮ層２２を３００ｎｍの厚さに成長させた（工程（ｂ））。次に、このＧａＮエピタキシャル基板上に、Ｔｉ薄膜２３を２０ｎｍの厚さに蒸着し（工程(ｃ)）、これを電気炉に入れて、２０％のＮＨ3と８０％のＨ2の混合ガスの気流中で、１０５０℃×２０ｍｉｎの熱処理を施した。その結果、アンドープＧａＮ層２２の一部がエッチングされて高密度の空隙が発生してボイド形成ＧａＮ層２４に変化するとともに、Ｔｉ薄膜２３が窒化されて表面にサブミクロンの微細な穴が高密度に形成された穴形成ＴｉＮ層２５に変化した（工程（ｄ））。
この基板をＨＶＰＥ炉に入れ、ＧａＮ結晶２６を全体で４００μｍの厚さに堆積させた。まずＧａＮ結晶２６の成長に用いた原料はＮＨ3とＧａＣｌで、キャリアガスとして５％のＨ2と９５％のＮ2の混合ガスを用いた。成長条件は、常圧、基板温度１０４０℃であった。供給ガス中のＧａＣｌ及びＮＨ3の分圧は、成長の開始時には、それぞれ８×１０-3ａｔｍ及び５．６×１０-2ａｔｍであり、Ｖ/III比を７とした。またＧａＮ結晶２６の成長過程で、ドーピング原料ガスとしてＳｉＨ2Ｃｌ2を基板領域に供給することによりＳｉのドーピングを行った。
この条件で、ＧａＮの核がまず基板のＴｉＮ層２５上に３次元の島状に生成し（工程(ｅ)）、次いで結晶同士が横方向に成長して互いに結合し、表面の平坦化が進行していった。この様子は、成長時間を変えて炉外に取り出した基板表面及び断面を顕微鏡観察することにより確認した。成長時間を長くするに従って、ＧａＮ結晶２６の成長界面におけるピット２７の数は減少していったが、完全にはなくならず、表面には依然多くのピットが存在する状態で結晶成長は進行し、サファイア基板２１とＧａＮ結晶２６のヘテロ成長界面で発生した多数の転位線２８が、ファセット面で囲まれたピット２７の底部に向かってその伝播方向を曲げられた状態で結晶成長が進行した（工程(ｆ)）。ピット２７は、真上から見ると直径が数μｍ〜数十μｍ程度のほぼ円形か１２角形であった。工程(ｆ)における試料の断面のＴＥＭ観察では、ＴｉＮ層２５の界面からＧａＮ表面に存在するピット２７の底部に向かって貫通転位が集積している領域が認められた。
ＧａＮ結晶２６の成長と共に、転位線２８が集積して高転位密度領域２９が形成された。その後、供給ガス中のＧａＣｌ分圧だけ１２×１０-2ａｔｍに増大させて結晶成長を続けたところ、ピット２７が終端してＧａＮ結晶２６の成長界面はさらに平坦化する傾向が見られた（工程(ｇ)）。ＧａＮ結晶２６の成長界面が平坦化した後、さらに２００μｍ以上の厚さにＧａＮ結晶２６の成長を継続した。成長界面の平坦化後に成長した領域では、断面のＴＥＭ観察により、一旦集積して高転位密度領域２９を形成した転位が再度分散しながら伝播し（工程(ｈ)）、ＧａＮ結晶２６の途中でほぼ均一に分散して、ＧａＮ結晶の最表面まで高転位密度領域２９は到達していないことが確認できた。
ＧａＮ結晶成長の終了後ＨＶＰＥ装置を冷却する過程で、ＧａＮ層２６はボイド層を境にサファイアの下地基板から自然に剥離し、ＧａＮ自立基板３０が得られた（工程(ｉ)）。このＧａＮ自立基板３０の表裏両面を鏡面研磨加工することにより表面を２０μｍ及び裏面を５０μｍ除去し、平坦性を向上させた。鏡面研磨により、ＧａＮ自立基板３０の最終厚さは３３０μｍとなった（工程(ｊ)）。
得られたＧａＮ自立基板３０の表面における転位密度分布の測定を、参考例１と同様の方法により基板の直径方向に５ｍｍの間隔で複数ヶ所の転位密度を測定することにより行った。
図１１に、測定した転位密度分布結果を示す。この図において、横軸は、基板の中心を通る直線上の中心からの距離を表わしており、中心から一方の方向を正の数、反対方向を負の数としている。これより、ＧａＮ自立基板３０の表面における転位密度は、基板面内全域で１．４±０．７×１０6ｃｍ-2の範囲内であり、十分に均一であることが確認できた。
（ＧａＮ自立基板上にＧａＮ結晶の形成）
実施例１で得られたＧａＮ自立基板３０（図１０の工程（ｉ)で得られたＧａＮ自立基板）を下地基板に用いて、この上にＨＶＰＥ法で厚さ２０ｍｍのＧａＮ結晶を成長させた。ＨＶＰＥの成長条件は、参考例１と同じである。
厚さ約２０ｍｍのＧａＮ層を成長した結晶を、固定治具に貼り付け、ダイヤモンド砥粒を電着したワイヤーソーを用いて切断した。ＧａＮ結晶の切断は、結晶の成長方向に垂直（下地基板表面に平行）に行った。こうして、厚く成長したＧａＮ層から、直径５０ｍｍ及び厚さ４５０μｍのＧａＮ基板を１９枚切出した。切出した各ＧａＮ基板の表裏両面を鏡面研磨し、無色透明のＧａＮ自立基板を得た。
こうして得られた各ＧａＮ自立基板の任意の表面及び断面をＴＥＭで観察したところ、転位線が密となっている領域と転位線が疎となっている領域は全く観察されなかった。これは、転位が高密度に集積した高転位密度領域２９が形成されないように結晶成長を２回に分けて行ったためである。
各ＧａＮ自立基板上にＭＯＶＰＥ法によりＧａＮのエピタキシャル膜を２μｍの厚さに成長させ、その表面モフォロジを調べたところ、基板全面にわたって均一な鏡面状態になっていることが確認された。
以上本発明を実施例に基づいて詳細に説明したが、これらは例示であり、それらの各プロセスの組合せ等にいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
また、実施例では下地基板にサファイア基板を用いたが、ＧａＡｓやＳｉ、ＺｒＢ2、ＺｎＯ等の従来ＧａＮ系エピタキシャル層用基板として報告例のある基板は、すべて適用が可能である。
また、実施例ではＳｉドープのＧａＮの自立基板の製造方法を例示したが、アンドープや他のドーパント、例えばＭｇやＦｅ、Ｓ、Ｏ、Ｚｎ、Ｎｉ、Ｃｒ、Ｓｅ等をドープしたＧａＮの自立基板に適用することもできる。また、実施例ではＧａＮの自立基板の製造方法を例示したが、勿論ＡｌＧａＮの自立基板に適用することもできる。
さらに応用例として、本発明のIII-Ｖ族窒化物系半導体基板を種結晶に用いてIII-Ｖ族窒化物系半導体のバルク結晶を行うことで、転位密度の低いIII-Ｖ族窒化物系半導体結晶が容易に得られる。
本発明の一実施形態としてのIII−Ｖ族窒化物系半導体基板を得るための原理工程の概略図である。 本実施形態のIII−Ｖ族窒化物系半導体基板を製造する工程を説明するフローチャートである。 本実施形態のＧａＮ自立基板の転位分布構成を示す概略断面図である。 参施例１のＧａＮ自立基板の製造工程の一例を示す概略図である。 参施例１で得られた研磨加工実施前のＧａＮ自立基板の転位分布構成を示す概略断面図である。 参施例１で得られたＧａＮ自立基板表面における転位密度分布を測定した結果を示すグラフである。 参施例１で、ＧａＮ自立基板上にＧａＮエピタキシャル層を成長させた構成を示す断面図である。 比較例１で得られたＧａＮ自立基板の転位分布構成を示す概略断面図である。 比較例１で得られたＧａＮ自立基板表面における転位密度分布を測定した結果を示すグラフである。 実施例１のＧａＮ自立基板の製造工程の一例を示す概略図である。 実施例１で得られたＧａＮ自立基板表面における転位密度分布を測定した結果を示すグラフである。
１、１６、１９、３０ ＧａＮ自立基板
２、１４、２８ 転位線
１１、２１ サファイア基板
１２、２６ ＧａＮ結晶
１３、２７ ピット
１５、２８ 転位密度の高い領域
１７ 転位密度の極端に高い領域
１８ ＧａＮエピタキシャル層
２２ アンドープＧａＮ層
２３ Ｔｉ薄膜
２４ ボイド形成ＧａＮ層
２５ 穴形成ＴｉＮ層

Claims (19)

  1. III−Ｖ族窒化物系半導体結晶からなる自立したIII−Ｖ族窒化物系半導体基板であって、
    前記III−Ｖ族窒化物系半導体結晶の少なくとも基板表面における転位密度分布が実質的に均一であり、前記基板表面から１０μｍの深さまでの前記基板表面と平行な任意の断面での平均転位密度が５×１０ 6 cm -2 以下で、かつ前記断面の任意の場所の４００μｍ 2 の単位面積を横切る転位線の数が４００より少なく、前記基板の厚さは、２００μｍ以上１ｍｍ以下であることを特徴とするIII−Ｖ族窒化物系半導体基板。
  2. 前記基板表面とほぼ垂直な軸に転位線が集まり、転位線が密となっている領域と、転位線が疎となっている領域を有する第一のIII−Ｖ族窒化物系半導体結晶層の上に、転位密度分布が実質的に均一な第二のIII−Ｖ族窒化物系半導体結晶層を１０μｍ以上の厚さにわたって基板表面まで形成したことを特徴とする請求項１記載のIII−Ｖ族窒化物系半導体基板。
  3. 前記第一のIII−Ｖ族窒化物系半導体結晶層と前記第二のIII−Ｖ族窒化物系半導体結晶層との間で、転位密度分布が連続的に変化していることを特徴とする請求項２記載のIII−Ｖ族窒化物系半導体基板。
  4. 前記基板表面における平均転位密度が基板裏面における平均転位密度よりも小さいことを特徴とする請求項１記載のIII−Ｖ族窒化物系半導体基板。
  5. 前記基板表面における転位密度のばらつきの範囲が、前記基板裏面の転位密度のばらつきの範囲と同じかそれより小さいことを特徴とする請求項４記載のIII−Ｖ族窒化物系半導体基板。
  6. 前記第一のIII−Ｖ族窒化物系半導体結晶層は、前記転位線が密となっている領域が複数存在し、かつそれらの領域の間隔がそれぞれ１０μｍ以上あることを特徴とする請求項２記載のIII−Ｖ族窒化物系半導体基板。
  7. 前記基板の表面に研磨加工が施されていることを特徴とする請求項１記載のIII−Ｖ族窒化物系半導体基板。
  8. 前記基板の裏面に研磨加工が施されていることを特徴とする請求項１記載のIII−Ｖ族窒化物系半導体基板。
  9. 前記基板の表面が（０００１）のIII族面であることを特徴とする請求項１記載のIII−Ｖ族窒化物系半導体基板。
  10. 前記III−Ｖ族窒化物系半導体結晶の組成がＩｎxＧａyＡｌ1-x-yＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）で表されることを特徴とする請求項１記載のIII−Ｖ族窒化物系半導体基板。
  11. 前記III−Ｖ族窒化物系半導体結晶に不純物がドープされていることを特徴とする請求項１記載のIII−Ｖ族窒化物系半導体基板。
  12. 前記請求項１に記載のIII−Ｖ族窒化物系半導体基板上に、ホモエピタキシャル成長されたIII−Ｖ族窒化物系半導体層を設けたことを特徴とするIII−Ｖ族窒化物系半導体。
  13. 前記請求項１に記載のIII−Ｖ族窒化物系半導体基板を得るための製造方法であって、
    異種基板の上面に、ＧａＮ層と、さらにその上にＴｉ薄膜を形成し、熱処理を施してＧａＮ層にボイドを形成すると共に前記Ｔｉ薄膜を窒化して穴形成ＴｉＮ層を形成し、その上にＨＶＰＥ法によりIII−Ｖ族窒化物系半導体結晶を結晶成長界面に複数の凹凸を出しながら成長させる工程と、前記複数の凹凸を埋めるように前記III−Ｖ族窒化物系半導体結晶の結晶成長を行い、前記結晶成長界面を平坦化する工程により、結晶内に発生した転位線を集積させつつ、前記III−Ｖ族窒化物系半導体結晶全体での転位密度の低減を図り、前記平坦化された結晶界面とほぼ垂直な軸に転位線が集まり、転位線が密となっている領域と、転位線が疎となっている領域を有する第一のIII−Ｖ族窒化物系半導体結晶層を形成し、
    更に、平坦化した結晶成長界面の形状を保ったまま継続して結晶成長を行う工程により、一旦集積した転位線が再度前記結晶中に均一に分散していく過渡的な層を形成すると共に、さらにその上に、転位密度が低くその分布が実質的に均一な第二のIII−Ｖ族窒化物系半導体結晶層を１０μｍ以上の厚さにわたって形成し、
    更に、分離工程により、前記異種基板の上面に形成した前記III−Ｖ族窒化物系半導体結晶を前記異種基板から分離することを特徴とするIII−Ｖ族窒化物系半導体基板の製造方法。
  14. 更に、前記基板の厚さが２００μｍ未満にならないように前記基板の表面に鏡面研磨加工を施す鏡面研磨工程を備えたことを特徴とする請求項１３記載のIII−Ｖ族窒化物系半導体基板の製造方法。
  15. 更に、前記第一のIII−Ｖ族窒化物系半導体結晶層の全てを除去する完全除去工程を備えることを特徴とする請求項１３記載のIII−Ｖ族窒化物系半導体基板の製造方法。
  16. 更に、切断工程により、前記第二のIII−Ｖ族窒化物系半導体結晶層を結晶成長方向と垂直に切断し、結晶基板を取得することを特徴とする請求項１３記載のIII−Ｖ族窒化物系半導体基板の製造方法。
  17. 前記第一のIII−Ｖ族窒化物系半導体結晶層を形成する工程において、結晶成長の途中で成長雰囲気ガスの水素濃度をそれまでより高くすることにより、前記結晶成長界面の前記凹凸を埋め、前記結晶成長界面を平坦化することを特徴とする請求項１３項記載のIII−Ｖ族窒化物系半導体基板の製造方法。
  18. 前記第一のIII−Ｖ族窒化物系半導体結晶層を形成する工程において、結晶成長の途中でIII族原料の分圧をそれまでより高くすることにより、前記結晶成長界面の前記凹凸を埋め、前記結晶成長界面を平坦化することを特徴とする請求項１３記載のIII−Ｖ族窒化物系半導体基板の製造方法。
  19. 前記複数の凹凸を出しながら成長させる工程において、前記凹凸の凹部の結晶成長方向と平行な断面での形状が、ファセット面で囲まれたすり鉢状であることを特徴とする請求項１３記載のIII−Ｖ族窒化物系半導体基板の製造方法。
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CN200510064396.7A CN1734247B (zh) 2004-08-10 2005-04-15 Ⅲ-ⅴ族氮化物系半导体衬底及其制造方法和ⅲ-ⅴ族氮化物系半导体
CN201110064859.5A CN102174713B (zh) 2004-08-10 2005-04-15 Ⅲ-v族氮化物系半导体衬底及其制造方法和ⅲ-v族氮化物系半导体
US11/790,005 US7790489B2 (en) 2004-08-10 2007-04-23 III-V group nitride system semiconductor self-standing substrate, method of making the same and III-V group nitride system semiconductor wafer

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Families Citing this family (56)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FI20045482A0 (fi) * 2004-12-14 2004-12-14 Optogan Oy Matalamman dislokaatiotiheyden omaava puolijohdesubstraatti, ja menetelmä sen valmistamiseksi
US20080035052A1 (en) * 2005-02-23 2008-02-14 Genesis Photonics Inc. Method for manufacturing a semiconductor substrate
GB2438567B (en) * 2005-03-22 2010-06-23 Sumitomo Chemical Co Free-standing substrate, method for producing the same and semiconductor light-emitting device
JP4849296B2 (ja) * 2005-04-11 2012-01-11 日立電線株式会社 ＧａＮ基板
JP2006290677A (ja) * 2005-04-11 2006-10-26 Hitachi Cable Ltd 窒化物系化合物半導体結晶の製造方法及び窒化物系化合物半導体基板の製造方法
JP5023318B2 (ja) * 2005-05-19 2012-09-12 国立大学法人三重大学 ３−５族窒化物半導体積層基板、３−５族窒化物半導体自立基板の製造方法、及び半導体素子
KR20060127743A (ko) * 2005-06-06 2006-12-13 스미토모덴키고교가부시키가이샤 질화물 반도체 기판과 그 제조 방법
JP2007019318A (ja) * 2005-07-08 2007-01-25 Sumitomo Chemical Co Ltd 半導体発光素子、半導体発光素子用基板の製造方法及び半導体発光素子の製造方法
GB2444448A (en) * 2005-09-29 2008-06-04 Sumitomo Chemical Co Method for producing group 3-5 nitride semiconductor and method for manufacturing light-emitting device
JP4879614B2 (ja) * 2006-03-13 2012-02-22 住友化学株式会社 ３−５族窒化物半導体基板の製造方法
JP2007332012A (ja) * 2006-06-19 2007-12-27 Hitachi Cable Ltd 半導体ウェハの製造方法
EP2039812A4 (en) * 2006-06-20 2010-08-11 Sumitomo Electric Industries METHOD OF PULLING AlxGa1-xN CRYSTAL AND AlxGa1-xN CRYSTAL SUBSTRATE
JP5125098B2 (ja) * 2006-12-26 2013-01-23 信越半導体株式会社 窒化物半導体自立基板の製造方法
CN101663413B (zh) * 2007-02-22 2011-07-27 摩赛科结晶公司 第三族金属氮化物及其制备
JP5082672B2 (ja) * 2007-08-20 2012-11-28 豊田合成株式会社 Ｉｉｉ族窒化物系化合物半導体の製造方法及び発光素子
JP4941172B2 (ja) * 2007-08-22 2012-05-30 日立電線株式会社 Ｉｉｉ−ｖ族窒化物半導体自立基板及びｉｉｉ−ｖ族窒化物半導体自立基板の製造方法
JP4985533B2 (ja) * 2007-10-24 2012-07-25 住友電気工業株式会社 半絶縁性窒化物半導体基板の製造方法
WO2009073866A1 (en) * 2007-12-07 2009-06-11 The Government Of The United States Of America, As Represented By The Secretary Of The Navy Gate after diamond transistor
KR100969812B1 (ko) * 2007-12-12 2010-07-13 주식회사 실트론 자가 분리를 이용한 질화갈륨 단결정 기판의 제조 방법
US7579202B2 (en) * 2007-12-21 2009-08-25 Tekcore Co., Ltd. Method for fabricating light emitting diode element
JP2009280482A (ja) 2008-04-25 2009-12-03 Sumitomo Electric Ind Ltd Ｉｉｉ族窒化物単結晶自立基板およびそれを用いた半導体デバイスの製造方法
FR2931293B1 (fr) 2008-05-15 2010-09-03 Soitec Silicon On Insulator Procede de fabrication d'une heterostructure support d'epitaxie et heterostructure correspondante
JP2010114219A (ja) * 2008-11-05 2010-05-20 Toshiba Corp 半導体装置及びその製造方法
JP5237763B2 (ja) * 2008-11-10 2013-07-17 スタンレー電気株式会社 半導体素子の製造方法
US8178427B2 (en) * 2009-03-31 2012-05-15 Commissariat A. L'energie Atomique Epitaxial methods for reducing surface dislocation density in semiconductor materials
TWI427699B (zh) * 2009-04-14 2014-02-21 Academia Sinica Iii族氮化物半導體層、iii族氮化物半導體元件及其製造方法
WO2010143778A1 (ko) * 2009-06-10 2010-12-16 서울옵토디바이스주식회사 반도체 기판, 그 제조 방법, 반도체 소자 및 그 제조 방법
US8860183B2 (en) 2009-06-10 2014-10-14 Seoul Viosys Co., Ltd. Semiconductor substrate, semiconductor device, and manufacturing methods thereof
US8481411B2 (en) 2009-06-10 2013-07-09 Seoul Opto Device Co., Ltd. Method of manufacturing a semiconductor substrate having a cavity
US8133803B2 (en) * 2009-06-23 2012-03-13 Academia Sinica Method for fabricating semiconductor substrates and semiconductor devices
JP5446622B2 (ja) 2009-06-29 2014-03-19 住友電気工業株式会社 Ｉｉｉ族窒化物結晶およびその製造方法
JP2011046548A (ja) * 2009-08-26 2011-03-10 Panasonic Corp テンプレートと、このテンプレートの製造方法と、このテンプレートを用いて育成した結晶と、この結晶の製造方法および製造装置
CN102640307B (zh) 2009-08-26 2015-04-01 首尔伟傲世有限公司 制造半导体基底的方法和制造发光装置的方法
US8598685B2 (en) 2009-09-04 2013-12-03 Sumitomo Electric Industries, Ltd. GaN single crystal substrate and method of manufacturing thereof and GaN-based semiconductor device and method of manufacturing thereof
US8129205B2 (en) * 2010-01-25 2012-03-06 Micron Technology, Inc. Solid state lighting devices and associated methods of manufacturing
JP5570838B2 (ja) * 2010-02-10 2014-08-13 ソウル バイオシス カンパニー リミテッド 半導体基板、その製造方法、半導体デバイス及びその製造方法
CN102487111B (zh) * 2010-12-04 2014-08-27 展晶科技(深圳)有限公司 半导体发光芯片制造方法
US9024310B2 (en) * 2011-01-12 2015-05-05 Tsinghua University Epitaxial structure
JP5813448B2 (ja) * 2011-10-07 2015-11-17 シャープ株式会社 窒化物半導体素子の製造方法
KR101420265B1 (ko) * 2011-10-21 2014-07-21 주식회사루미지엔테크 기판 제조 방법
JP2013214686A (ja) * 2012-04-04 2013-10-17 Furukawa Co Ltd Ｉｉｉ族窒化物半導体層およびｉｉｉ族窒化物半導体層の製造方法
US9275912B1 (en) * 2012-08-30 2016-03-01 Soraa, Inc. Method for quantification of extended defects in gallium-containing nitride crystals
KR20150115740A (ko) * 2013-02-08 2015-10-14 나미키 세이미츠 호오세키 가부시키가이샤 GaN 기판 및 GaN 기판의 제조 방법
CN103487453A (zh) * 2013-08-20 2014-01-01 南京信息工程大学 异质外延生长的氮化镓位错密度测定方法
WO2015190351A1 (ja) * 2014-06-13 2015-12-17 住友電気工業株式会社 半導体積層体、半導体積層体の製造方法および半導体装置の製造方法
JP6363455B2 (ja) * 2014-09-30 2018-07-25 日本碍子株式会社 ＧａＮ複合基板およびＧａＮ自立基板の作製方法ならびにＧａＮ複合基板
US9666754B2 (en) 2015-05-27 2017-05-30 Samsung Electronics Co., Ltd. Method of manufacturing semiconductor substrate and substrate for semiconductor growth
JP6652347B2 (ja) * 2015-08-10 2020-02-19 古河機械金属株式会社 Ｉｉｉ族窒化物半導体基板、及び、ｉｉｉ族窒化物半導体基板の製造方法
WO2019038892A1 (ja) * 2017-08-24 2019-02-28 日本碍子株式会社 １３族元素窒化物層、自立基板および機能素子
JP6951236B2 (ja) * 2017-12-25 2021-10-20 株式会社サイオクス ＧａＮ基板およびその製造方法
JP7074038B2 (ja) * 2018-12-04 2022-05-24 日本電信電話株式会社 半導体層の形成方法
WO2020174923A1 (ja) * 2019-02-28 2020-09-03 住友電工ハードメタル株式会社 立方晶窒化硼素多結晶体及びその製造方法
FR3112238A1 (fr) 2020-07-06 2022-01-07 Saint-Gobain Lumilog Substrat semi-conducteur avec couche d’interface nitruree
CN111948235B (zh) * 2020-08-07 2022-09-20 广西大学 测量半极性面ⅲ族氮化物薄膜缺陷密度的方法及其应用
CN113140447A (zh) * 2021-04-21 2021-07-20 西安电子科技大学 基于TiN掩膜的GaN材料及其制备方法
WO2023187882A1 (ja) * 2022-03-28 2023-10-05 日本碍子株式会社 ＡｌＮ単結晶基板

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1998047170A1 (fr) * 1997-04-11 1998-10-22 Nichia Chemical Industries, Ltd. Procede assurant la croissance de semi-conducteurs de nitrure, substrat semi-conducteur de nitrure et dispositif semi-conducteur au nitrure.
JP2000252219A (ja) * 1999-03-02 2000-09-14 Nichia Chem Ind Ltd ＧａＮ基板の製造方法
JP2000349338A (ja) * 1998-09-30 2000-12-15 Nec Corp ＧａＮ結晶膜、ＩＩＩ族元素窒化物半導体ウェーハ及びその製造方法
JP2003165799A (ja) * 2001-09-19 2003-06-10 Sumitomo Electric Ind Ltd 単結晶窒化ガリウム基板およびその成長方法並びにその製造方法
JP2003178984A (ja) * 2001-03-27 2003-06-27 Nec Corp Ｉｉｉ族窒化物半導体基板およびその製造方法
JP2003300800A (ja) * 1998-09-30 2003-10-21 Nec Corp Ｉｉｉ族元素窒化物半導体ウェーハの製造方法
JP2007519591A (ja) * 2003-11-13 2007-07-19 クリー　インコーポレイテッド 大面積で均一な低転位密度ＧａＮ基板およびその製造プロセス

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3876518B2 (ja) 1998-03-05 2007-01-31 日亜化学工業株式会社 窒化物半導体基板の製造方法および窒化物半導体基板
JP4005701B2 (ja) * 1998-06-24 2007-11-14 シャープ株式会社 窒素化合物半導体膜の形成方法および窒素化合物半導体素子
JP3201475B2 (ja) * 1998-09-14 2001-08-20 松下電器産業株式会社 半導体装置およびその製造方法
US6252261B1 (en) * 1998-09-30 2001-06-26 Nec Corporation GaN crystal film, a group III element nitride semiconductor wafer and a manufacturing process therefor
JP4032538B2 (ja) * 1998-11-26 2008-01-16 ソニー株式会社 半導体薄膜および半導体素子の製造方法
JP3591710B2 (ja) * 1999-12-08 2004-11-24 ソニー株式会社 窒化物系ｉｉｉ−ｖ族化合物層の成長方法およびそれを用いた基板の製造方法
JP4145437B2 (ja) * 1999-09-28 2008-09-03 住友電気工業株式会社 単結晶ＧａＮの結晶成長方法及び単結晶ＧａＮ基板の製造方法と単結晶ＧａＮ基板
JP3809464B2 (ja) * 1999-12-14 2006-08-16 独立行政法人理化学研究所 半導体層の形成方法
US7053413B2 (en) * 2000-10-23 2006-05-30 General Electric Company Homoepitaxial gallium-nitride-based light emitting device and method for producing
US6936488B2 (en) * 2000-10-23 2005-08-30 General Electric Company Homoepitaxial gallium-nitride-based light emitting device and method for producing
JP2003077847A (ja) * 2001-09-06 2003-03-14 Sumitomo Chem Co Ltd ３−５族化合物半導体の製造方法
JP3968566B2 (ja) * 2002-03-26 2007-08-29 日立電線株式会社 窒化物半導体結晶の製造方法及び窒化物半導体ウエハ並びに窒化物半導体デバイス
CN1174470C (zh) * 2002-05-31 2004-11-03 南京大学 横向外延生长高质量氮化镓薄膜的方法
CN1140915C (zh) * 2002-05-31 2004-03-03 南京大学 获得大面积高质量GaN自支撑衬底的方法
JP4117156B2 (ja) * 2002-07-02 2008-07-16 日本電気株式会社 Ｉｉｉ族窒化物半導体基板の製造方法
US7638815B2 (en) * 2002-12-27 2009-12-29 Momentive Performance Materials Inc. Crystalline composition, wafer, and semi-conductor structure
US7372077B2 (en) * 2003-02-07 2008-05-13 Sanyo Electric Co., Ltd. Semiconductor device
US7091524B2 (en) * 2003-03-25 2006-08-15 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same
JP3821232B2 (ja) * 2003-04-15 2006-09-13 日立電線株式会社 エピタキシャル成長用多孔質基板およびその製造方法ならびにｉｉｉ族窒化物半導体基板の製造方法
JP2005101475A (ja) * 2003-08-28 2005-04-14 Hitachi Cable Ltd Ｉｉｉ−ｖ族窒化物系半導体基板及びその製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1998047170A1 (fr) * 1997-04-11 1998-10-22 Nichia Chemical Industries, Ltd. Procede assurant la croissance de semi-conducteurs de nitrure, substrat semi-conducteur de nitrure et dispositif semi-conducteur au nitrure.
JP2000349338A (ja) * 1998-09-30 2000-12-15 Nec Corp ＧａＮ結晶膜、ＩＩＩ族元素窒化物半導体ウェーハ及びその製造方法
JP2003300800A (ja) * 1998-09-30 2003-10-21 Nec Corp Ｉｉｉ族元素窒化物半導体ウェーハの製造方法
JP2000252219A (ja) * 1999-03-02 2000-09-14 Nichia Chem Ind Ltd ＧａＮ基板の製造方法
JP2003178984A (ja) * 2001-03-27 2003-06-27 Nec Corp Ｉｉｉ族窒化物半導体基板およびその製造方法
JP2003165799A (ja) * 2001-09-19 2003-06-10 Sumitomo Electric Ind Ltd 単結晶窒化ガリウム基板およびその成長方法並びにその製造方法
JP2007519591A (ja) * 2003-11-13 2007-07-19 クリー　インコーポレイテッド 大面積で均一な低転位密度ＧａＮ基板およびその製造プロセス

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