JP4408271B2

JP4408271B2 - 液晶表示装置及びその製造方法

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Publication number: JP4408271B2
Application number: JP2005165588A
Authority: JP
Inventors: 泰容鄭; 志 ▲リ▼ 李; 喜榮郭
Original assignee: エルジーディスプレイカンパニーリミテッド
Priority date: 2004-06-05
Filing date: 2005-06-06
Publication date: 2010-02-03
Anticipated expiration: 2025-06-06
Also published as: CN100407036C; US20050270434A1; KR20050115743A; KR101121620B1; US7518666B2; JP2005346090A; CN1707343A

Description

本発明は液晶表示装置に関し、特に、工程の単純化させられる液晶表示装置の薄膜トランジスター基板及びその製造方法に関する。

最近の液晶表示装置は電界を利用して液晶の光透過率を調節することによって画像を表示する。このために、液晶表示装置は、液晶セルらがマトリクス形態で配列された液晶パネルと、液晶パネルを駆動するための駆動回路とを備える。

液晶パネルはお互いに対向する薄膜トランジスター基板及びカラーフィルター基板と、両基板の間に注入された液晶と、両基板の間のセルギャップを維持させるスペーサーとを備える。

薄膜トランジスター基板はゲートラインら及びデーターラインらと、そのゲートラインらとデーターラインらの交差部ごとにスイッチング素子に形成された薄膜トランジスターと、液晶セル単位に形成され薄膜トランジスターに接続された画素電極等と、それらの上に塗布された配向膜に構成される。ゲートラインらとデーターラインらは各々のペード部を通じて駆動回路らから信号を供給受ける。薄膜トランジスターはゲートラインに供給されるスケン信号に応じてデーターラインに供給される画素信号を画素電極に供給する。

カラーフィルター基板は液晶セル単位で形成されたカラーフィルターらと、カラーフィルター間の区分及び外部光反射のためのブラックマトリクスと、液晶セルに共通的に基準電圧を供給する共通電極等と、それらの上に塗布される背向膜で構成される。

液晶パネルは薄膜トランジスター基板とカラーフィルター基板を別途に製作して合着した後、液晶を注入し封入することによって完成される。

このような液晶パネルで薄膜トランジスター基板は半導体工程を含めると共に、多数のマスク工程を必要とすることによって製造工程が複雑であるので、液晶パネル製造単価上昇の主な原因となっている。これを解決するために、薄膜トランジスター基板はマスク工程数を減らす方に発展しつつある。これは一つのマスク工程が薄膜蒸着工程、洗浄工程、フォトリソグラフィ工程、蝕刻工程、フォトレジスト剥離工程、検査工程等のような多くの工程を含めているからである。これによって、最近は薄膜トランジスター基板の標準マスク工程であった５マスク工程から一つのマスク工程を減らした４マスク工程が現れている。

図１は、４マスク工程を採択した薄膜トランジスター基板の例を図示した平面図であり、図２は、図１に図示された薄膜トランジスター基板をＩ−Ｉ’線に従って切断した断面図である。

図１及び図２に図示された薄膜トランジスター基板は、下部基板42の上にゲート絶縁膜44を間に置き、交差し形成されたゲートライン2及びデーターライン4と、その交差部ごとに形成された薄膜トランジスター6と、その交差構造で用意されたセル領域に形成された画素電極18とを備える。そして、薄膜トランジスター基板6は画素電極18と前段ゲートライン2の重畳部に形成されたストレージキャパシタ20と、ゲートライン2に接続されるゲートパッド26と、データーライン4に接続されるデーターパッド36とを備える。

薄膜トランジスター6はゲートライン2に供給されるスケン信号に応じて、データーライン4に供給される画素信号が画素電極18に充電され維持されるようにする。このために、薄膜トランジスター6はゲートライン2に接続されたゲート電極8と、データーライン4に接続されたソース電極10と、画素電極16に接続されたドレーン電極12と、ゲート電極8と重畳されソース電極10とドレーン電極12との間にチャンネルを形成する活性層14とを備える。

このように、ソース電極10及びドレーン電極12と重畳されることによって、ソース電極10とドレーン電極12の間のチャンネル部を含める活性層14はデーターライン4、データーパッド下部電極36、ストレージ電極22とも重畳し形成される。このような活性層14の上にはデーターライン4、ソース電極10及びドレーン電極12、データーパッド下部電極36、ストリッジ電極22とオーミック接触のためのオーミック接触層48が更に形成される。

画素電極18は保護膜50を貫通する第１コンタクトホール16を通じて薄膜トランジスター6のドレーン電極12と接続される。画素電極18は充電された画素信号によって図示してない上部基板に形成される共通電極と電位差を発生させる。この電位差によって薄膜トランジスター基板と上部基板の間に位置する液晶が誘電異方性によって回転することになり、図示してない光源から画素電極18を経由して入射される光を上部基板の方へ透過させる。

ストレージキャパシタ20は前段ゲートライン2と、そのゲートライン2とゲート絶縁膜44、活性層14及びオーミック接触層48を間に置き、重畳されるストレージ上部電極22と、そのストレージ上部電極22と保護膜50を間に置き重畳されると共に、その保護膜50を貫通する第２コンタクトホール24を経由して接続された画素電極22とに構成される。このようなストレージキャパシタ20は画素電極18に充電された画素信号が次の画素信号が充電される際まで安定的に維持されるようにする。

ゲートライン2はゲートパッド26を通じてゲートドライバー（図示なし）と接続される。ゲートパッド26はゲートライン2から延長されるゲート下部電極28と、ゲート絶縁膜44及び保護膜50を貫通する第３コンタクトホール30を通じてゲート下部電極28に接続されたゲートパッド上部電極32に構成される。

データーライン4はデーターパッド34を通じてデータードライバー（図示なし）と接続される。データーパッド34はデーターライン4から延長されるデーターパッド下部電極36と、保護膜50を貫通する第４コンタクトホール38を通じてデーターパッド下部電極36と接続されたデーターパッド上部電極40とに構成される。

このような構成を有する薄膜トランジスター基板の製造方法を４マスク工程を利用して詳しくすると、図３Ａ乃至図３Ｄに図示されたのようである。

図３Aを参照すると、第１マスク工程を利用して下部基板42の上にゲートライン2、ゲート電極8、ゲートパッド下部電極28を含めるゲートパターンが形成される。

詳しく説明すると、下部基板42の上にスパタリング方法等の蒸着方法を通じて、ゲート金属層が形成される。続いて、第１マスクを利用したフォトリソグラフィ工程とエッチング工程でゲート金属層がパターニングされることによって、ゲートライン2、ゲート電極8、ゲートパッド下部電極28を含めるゲートパターンが形成される。ゲート金属としては、クロム（Ｃｒ）、モリブデン（Ｍo）、アルミニウム系金属等が単一層または二重層構造に利用される。

図３Ｂを参照すると、ゲートパターンが形成された下部基板42の上にゲート絶縁膜44が塗布される。そして第２マスク工程を利用してゲート絶縁膜44の上に活性層14及びオーミック接触層48を含める半導体パターンと、データーライン4、ソース電極10、ドレーン電極12、データーパッド下部電極36、ストレージ電極22を含めるソース・ドレーンパターンが順次的に形成される。

詳しく説明すると、ゲートパターンが形成された下部基板42の上にPECVD、スパッタリング等の蒸着方法を通じてゲート絶縁膜44、非晶質シリコン層、ｎ＋非晶質シリコン層、そしてソース・ドレーン金属層が順次的に形成される。ここで、ゲート絶縁膜44の材料としては、シリコン酸化物（SiOx）またはシリコン窒化物（SiNx）等の無機絶縁物質が利用される。ソース・ドレーン金属としては、モリブデン（Ｍo）、モリブデン合金等が利用される。

続いて、ソース・ドレーン金属層の上に第２マスクを利用したフォトリソグラフィ工程でフォトレジストパターンを形成する。この場合、第２マスクとしては薄膜トランジスターのチャンネル部に回折・光部を有する回折露光マスクを利用することによって、チャンネル部のフォトレジストパターンが他のソース・ドレーンパターン部より低い高さを有させる。

続いて、フォトレジストパターンを利用したウェットエッチング工程で、ソース・ドレーン金属層がパターニングされることによって、データーライン4、ソース電極10、そのソース電極10と一体化したドレーン電極12、ストレージ電極22を含めるソース・ドレーンパターンが形成される。

そして、同一のフォトレジストパターンを利用したドライエッチング工程で、ｎ＋非晶質シリコン層と非晶質シリコン層が同時にパターニングされることによって、オーミック接触層48と活性層14が形成される。

そして、アッシング工程でチャンネル部から相対的に低い高さを有するフォトレジストパターンが除去された後、ドライエッチング工程によりチャンネル部のソース・ドレーンパターン及びオーミック接触層48がエッチングされる。これによって、チャンネル部の活性層14が露出され、ソース電極10とドレーン電極12が分離される。

続いて、ストリップ工程でソース・ドレーンパターンの上に残っているフォトレジストパターンが除去される。

図３Ｃを参照すると、ソース・ドレーンパターンが形成されたゲート絶縁膜44の上に第３マスク工程を利用して、第１乃至第４コンタクトホール16,24,30,38を含める保護膜50が形成される。

詳しく説明すると、ソース・ドレーンパターンが形成されたゲート絶縁膜44の上に、PECVD等の蒸着方法により保護膜50が全面形成される。続いて、保護膜50が第３マスクを利用したフォトリソグラフィ工程とエッチング工程でパターニングされることによって、第１乃至第４コンタクトホール16,24,30,38が形成される。第一コンタクトホール16は保護膜50を貫通してドレーン電極12が露出されるように、第２コンタクトホール24は保護膜50を貫通してストレージ上部電極22が露出されるように形成される。第３コンタクトホール30は保護膜50及びゲート絶縁膜44を貫通してゲートパッド下部電極28が露出されるように、第４コンタクトホール38は保護膜50を貫通してデーターパッド上部電極36が露出されるように形成される。

保護膜50の材料としては、ゲート絶縁膜44のような無機絶縁物質や、誘電常数の小さいアクリル系有機化合物、ＢＣＢまたはＰＦＣＢ等のような有機絶縁物質が利用される。

図３Ｄを参照すると、第４マスク工程を利用して保護膜50の上に画素電極18、ゲートパッド上部電極32、データーパッド上部電極40を含める透明導電パターンが形成される。

保護膜50の上にスパッタリング等の蒸着方法で透明導電層が塗布される。続いて、第４マスクを利用したフォトリソグラフィ工程とエッチング工程を通じて、透明導電層がパターニングされることによって、画素電極18、ゲートパッド上部電極32、データーパッド上部電極40を含める透明導電パターンが形成される。画素電極18は第１コンタクトホール16を通じてドレーン電極12と接続され、第２コンタクトホール24を通じて前段ゲートライン2と重畳されるストレージ上部電極22と接続される。ゲートパッド上部電極32は第３コンタクトホール30を通じて、ゲートパッド下部電極28とデーターパッド上部電極40は第４コンタクトホール38を通じてデーター下部電極36と接続される。ここで、透明導電層の材料としては、インディウム錫酸化物（ITO）等が利用される。

このように、従来の薄膜トランジスター基板及びその製造方法は、４マスク工程を利用することによって、５マスク工程を利用した場合より製造工程数を減らすと共に、それに比例する製造単価を節減することができる。しかし、４マスク工程も、また変わりなく製造工程が複雑であり、原価節減に限界があるため、製造工程を更に単純化し、製造単価を更に減らせる薄膜トランジスター基板及びその製造方法が要求される。

また、従来の薄膜トランジスター基板はストレージ上部電極22でソース・ドレーン金属を利用することによって、第２マスク工程上、ストレージ上部電極22の下は活性層及14びオーミック接触層48を含める半導体層が位置する。このような半導体層によって、ストレージ上部電極22と、ストレージ下部電極であるゲートライン2との間隔が遠くなることによって、その間隔に反比例するストレージキャパシタ20の容量が減少してしまう。これによって、ストレージキャパシタ20の容量増大のために、ストレージ上部電極22とゲートライン2の重畳面積を増大させる場合、それだけ画素電極18の開口率が減少してしまう問題点がある。

従って、本発明の目的は、工程を単純化しながらも、開口率の減少なしにストレージキャパシタの容量を増大させられる液晶表示装置及びその製造方法を提供するのである。

前記目的を達成させるために、本発明の実施形態の液晶表示装置は、多数のゲートラインと、前記ゲートラインと交差して画素領域を定義する多数のデーターラインと、前記ゲートライン及びデーターラインの間に形成されたゲート絶縁膜と、前記ゲートライン及びデーターラインと接続された多数の薄膜トランジスターと、前記薄膜トランジスター各々のチャンネルを形成する半導体層と、前記データーライン及び薄膜トランジスターを覆う保護膜と、前記画素領域内で前記保護膜を貫通し、少なくとも前記ゲート絶縁膜の一部まで貫通し形成された画素ホールと、前記画素ホール内に形成され、ストレージキャパシタ形成のために、前記ゲート絶縁膜の上に形成された一部分が前記ゲートラインと重畳された画素電極とを備える。

そして、本発明による液晶表示装置の製造方法は、基板上に多数のゲートライン及びゲート電極を含めるゲートパターンを形成する段階と、前記ゲートパターンの上にゲート絶縁膜を形成する段階と、前記ゲート絶縁膜の上に半導体パターンを形成し、その半導体パターンの上に多数のデーターライン及びソース電極とドレーン電極を含めるソース・ドレーンパターンを形成する段階と、前記ソース・ドレーンパターンの上に保護膜を形成する段階と、前記保護膜を貫通し、少なくとも前記ゲート絶縁膜の一部まで貫通し、前記ドレーン電極の一部分を露出させる画素ホールを形成する段階と、前記画素ホール内に前記ドレーン電極の露出部分と接続された画素電極を形成する段階とを含める。

そして、本発明の液晶表示装置の製造方法は、前記画素ホール内で前記ゲート絶縁膜を貫通する第１コンタクトホールを形成する段階をさらに含める。

前記第１コンタクトホールを形成する段階は、前記保護膜の上にフォトレジスト薄膜を形成する段階と、前記フォトレジスト薄膜の上にマスクを整列する段階と、前記マスクを利用したフォトリソグラフィ工程でフォトレジストパターンを形成する段階と、前記フォトレジストパターンをマスクに利用して前期ゲート絶縁膜までエッチングする段階とを含める。

前記画素ホールを形成する段階は、前記フォトレジストパターンの第２部分が残るように第１部分を除去し、前記保護膜を部分的に露出させる段階と、前記部分的に露出された保護膜をエッチングする段階とを含める。

前記フォトレジストパターンの第１部分は、前記第２部分より厚さが薄く形成される。

前記部分的に露出された保護膜をエッチングする段階は、前記ゲート絶縁膜の一部分までエッチングする段階を含める。

前記画素電極を形成する段階は、前記フォトレジストパターンの第２部分の上と前記画素ホール内に透明導電物質を形成する段階と、前記フォトレジストパターンの第２部分とその上の透明導電物質を除去する段階とを含める。

前記フォトレジストパターンの第１部分を除去する段階は、前記第１コンタクトホールを形成した後、アッシング工程で遂行する段階を含める。

前記フォトレジストパターンの第２部分を除去する段階は、リフト・オフ工程で遂行する段階を含める。

本発明による液晶表示装置及びその製造方法は、相対的に薄いゲート絶縁膜を間に置き、画素電極及びゲートラインが重畳されるため、開口率減少なしにストレージキャパシタの容量を増大させられる。

また、本発明による液晶表示装置及びその製造方法は、ハーフトーンマスク（または回折マスク）を用いて画素ホールと第１乃至第３コンタクトホールを形成し、この際に利用されたフォトレジストパターンのリフトオフ工程で透明導電膜をパターニングし、透明導電パターンを形成する。これにより、本発明の薄膜トランジスター基板の製造方法は３マスク工程として工程を単純化させられる。

以下、本発明の実施形態を添付した図４乃至図１０Eを参照して詳しく説明する。

図４は、本発明の実施形態の薄膜トランジスター基板を図示した平面図であり、図５は図４に図示された薄膜トランジスター基板をII-II’、III-III'、IV-IV’線に従って切断した断面図である。

図４及び図５に図示された薄膜トランジスター基板は、下部基板142の上にゲート絶縁膜144を間に置いて交差し、画素領域を定義するゲートライン102及びデーターライン104、そのゲートライン102及びデーターライン104と接続された薄膜トランジスター106、画素領域に形成され薄膜トランジスター106と接続された画素電極、ゲート絶縁膜144を間に置いた画素電極118とゲートライン102との重畳で形成されたストレージキャパシタ120、ゲートライン102と接続されたゲートパッド126、データーライン104と接続されたデーターパッド134を備える。

薄膜トランジスター106は、ゲートライン102に供給されるスケン信号に応じて、データーライン104に供給される画素信号が画素電極118に充電され維持されるようにする。このために、薄膜トランジスター106はゲートライン102と接続されたゲート電極108、データーライン104と接続されたソース電極110、ソース電極110と対向して画素電極118と接続されたドレーン電極112、ゲート絶縁膜144を間に置きゲート電極108と重畳されソース電極110とドレーン電極112の間にチャンネルを形成する活性層116、ソース電極110及びドレーン電極112とのオーミック接触のために、チャンネル部を除いた活性層116の上に形成されたオーミック接触層146を備える。

そして、活性層116及びオーミック接触層146を含める半導体パターンは148、データーライン104とも重畳し形成される。

ゲートライン102とデーターライン104の交差に定義された画素領域には、保護膜150を貫通する画素ホール170が形成される。画素電極118はその画素ホール170内でゲート絶縁膜144の上で形成され、保護膜150と境界を成す。そして、画素電極118は画素ホール170と一体化し、ゲート絶縁膜144まで貫通する第１コンタクトホール172を通じて露出されたドレーン電極112と接続される。画素電極118は薄膜トランジスター106から供給された画素信号を充電し、図示してないカラーフィルター基板に形成される共通電極と電位差を発生させる。この電位差によって、薄膜トランジスター基板とカラーフィルター基板に位置する液晶が誘電異方性によって回転することになり、図示してない光源から画素電極118を経由して入射される光量を調節し、カラーフィルター基板の方に透過させる。

ストレージキャパシタ120は画素電極118がゲート絶縁膜144を間に置き、ゲートライン102と重畳し形成される。ここで、画素電極118とゲートライン102の間のゲート絶縁膜144は相対的に薄く形成されることによって、ストレージキャパシタ120の容量が増大されるため、ストレージキャパシタ120の容量増大による開口率減少が防げる。

ゲートライン102はゲートパッド126を通じて、ゲートドライバー（図示なし）と接続される。ゲートパッド126は、ゲートライン102から延長されたゲートパッド下部電極128と、保護膜150及びゲート絶縁膜144を貫通する第２コンタクトホール130内に形成され、ゲートパッド下部電極128と接続されたゲートパッド上部電極132で構成される。ゲートパッド上部電極132は、第２コンタクトホール130内で保護膜150と境界を成す。

データーライン104は、データーパッド134を通じてデータードライバー（図示なし）と接続される。データーパッド134はデーターライン104から延長されたデーターパッド下部電極136と、保護膜150からデーターパッド下部電極136と、その下の半導体パターン148まで貫通する第３コンタクトホール138内に形成され、データーパッド下部電極136と側面接続されたデーターパッド上部電極140で構成される。データーパッド上部電極140は第３コンタクトホール138内で保護膜150と境界を成す。

このような構成を有する本発明の実施形態の薄膜トランジスター基板は、次のように３マスク工程で形成される。

図６Ａ及び図６Ｂは、本発明の実施例による薄膜トランジスター基板製造方法の中、第１マスク工程を説明するための平面図及び断面図を図示したのである。

第１マスク工程で下部基板142の上にゲートライン102、ゲートライン102と接続されたゲート電極及びゲートパッド下部電極128を含めるゲートパターンが形成される。

具体的に、下部基板142の上にスパッタリング方法等の蒸着方法を通じてゲート金属層が形成され、第１マスクを利用したフォトリソグラフィ工程及びエッチング工程でパターニングされることによって、ゲートライン102、ゲート電極108及びゲートパッド下部電極128を含めるゲートパターンが形成される。ゲート金属としては、Ｍo、Cu, Al, Ti, Ｃｒ、ＭoW、AlNd, Ta等のような金属物質が利用される。

図７Ａ及び図７Ｂは、本発明の実施形態の薄膜トランジスター基板製造方法の中、第２マスク工程を説明するための平面図及び断面図を図示したのであり、図８Ａ乃至図８Ｅは第２マスク工程を具体的に説明するための断面図を図示したのである。

ゲートパターンが形成された下部基板142の上にゲート絶縁膜144が形成され、その上に第２マスク工程でデーターライン104、ソース電極110、ドレーン電極112、データーパッド下部電極136を含めるソース・ドレーンパターンと、ソース・ドレーンパターンの背面に従って重畳された活性層116及びオーミック接触層146を含める半導体パターン148が形成される。このような半導体パターン148とソース・ドレーンパターンは、回折露光マスクを利用した一つのマスク工程で形成される。

具体的に、図８Aのように、ゲートパターンが形成された下部基板142の上に、ゲート絶縁膜144、非晶質シリコン層115、不純物（ｎ＋またはｐ＋）ドーピングされた非晶質シリコン層145、ソース・ドレーン金属層105が順次的に形成される。

例えば、ゲート絶縁膜144、非晶質シリコン層115、不純物ドーピングされた非晶質シリコン層145はPECVD方法で、ソース・ドレーン金属層105はスパッタリング方法で形成される。ゲート絶縁膜144としては、酸化シリコン（SiOx）、窒化シリコン（SiNx）等のような無機絶縁物質が、ソース・ドレーン金属層105としては、Ｍo、Cu, Al, Ti, Ｃｒ、ＭoW、AlNd, Ta等のような金属物質が利用される。

そして、ソース・ドレーン金属層105の上にフォトレジスト219が塗布された後、回折露光マスク210を利用したフォトリソグラフィ工程でフォトレジスト219を露光及び現像することによって、図８Ｂに図示されたように段差を有するフォトレジストパターン220が形成される。

回折露光マスク210は透明な石英基板212と、その上にＣｒ、ＣｒOx等のような金属層で形成された遮断層214及び回折露光用スリット216とを備える。遮断層214は半導体パターン及びソース・ドレーンパターンが形成される領域に位置し、紫外線を遮断することによって、現像後、第１フォトレジストパターン220Aが残るようにする。回折露光用スリット216は薄膜トランジスターのチャンネルが形成される領域に位置し、紫外線を回折させることによって、現像後、第１フォトレジストパターン220Aより薄い第２フォトレジストパターン220Ｂが残るようにする。

続いて、段差を有するフォトレジストパターン220を利用したエッチング工程でソース・ドレーン金属層105がパターニングされることによって、図８Ｃに図示されたのようにソース・ドレーンパターンと、その下の半導体パターン148が形成される。この場合、ソース・ドレーンパターンの中、ソース電極110とドレーン電極112は一体化した構造を有する。

その次、酸素プラズマを利用したアッシング工程でフォトレジストパターン220をアッシングすることによって、図８Ｄに図示されたのように、第１フォトレジストパターン220Aは薄くなり、第２フォトレジストパターン220Ｂは除去される。そして、アッシングされた第１フォトレジストパターン220Aを利用したエッチング工程で、第２フォトレジストパターン220Ｂの除去で露出されたソース・ドレーンパターンと、その下のオーミック接触層146が除去されることによって、ソース電極110とドレーン電極112は分離され、活性層116が露出される。これにより、ソース電極110とドレーン電極112の間には活性層116で成されたチャンネルが形成される。この際、アッシングされた第１フォトレジストパターン220Aに従って、ソース・ドレーンパターンの両側部がもう一度エッチングされることによって、ソース・ドレーンパターン148と半導体パターンは階段刑態で一定の段差を有する。

そして、ストリップ工程で、ソース・ドレーンパターンの上に残存していた第１フォトレジストパターン220Aが図８Eのように除去される。

図９A及び図９Ｂは、本発明の実施形態による薄膜トランジスター基板製造方法の中、第３マスク工程を説明するための平面図及び断面図を図示したのであり、図１０A乃至図１０Eは、第３マスク工程を具体的に説明するための断面図を図示したのである。

第３マスク工程で画素ホール170と第１乃至第３コンタクトホール172,130,138とを含める保護膜150が形成され、画素電極118及びゲートパッド上部電極132とデーターパッド上部電極140とを含める透明導電パターンが形成される。

詳しく説明すると、図１０Aのように、ソース・ドレーンパターンが形成されたゲート絶縁膜144の上に、PECVD、スピンコーティング等の方法で保護膜150が形成され、その上にフォトレジスト239が形成される。保護膜150としては、ゲート絶縁膜144のような無機絶縁物質、または誘電常数の小さいアクリル系有機化合物、ＢＣＢまたはＰＦＣＢ等のような有機絶縁物質が利用される。その次、ハーフトーンマスクまたは回折露光マスクを利用してフォトレジスト239を露光及び現像する。

例えば、ハーフトーンマスク230は透明な石英（SiO2）基板232と、その上にMoSix等で形成された部分透過層236と、部分透過層236の上にCr,CrOx等のような金属で形成された遮断層234とを備える。このようなハーフトーンマスク230で、部分透過層236及び遮断層234が重畳された遮断部は、紫外線遮断で図１０Bに図示された相対的に厚い第１フォトレジストパターン240Aが残るようにする。遮断層234なしに部分透過層236が存在するハーフトーンマスク230の部分透過部は紫外線の部分透過で図１０Bに図示された相対的に薄い第２フォトレジストパターン240Ｂが残るようにする。そして、遮断層234及び部分透過層236が存在してないハーフトーンマスク230の透過部は、紫外線の全面透過で図１０Bのようにフォトレジストパターン240が残存しないようにする。

このように段差を有するフォトレジストパターン240を利用したエッチング工程で、保護膜150及びゲート絶縁膜144をパターニングすることによって、図１０Ｃに図示されたように、保護膜150及びゲート絶縁膜144を貫通する第１及び第２コンタクトホール172,130と、保護膜150からデーターパッド下部電極136を経由して、半導体パターン148まで貫通する第３コンタクトホール138とが形成される。第１コンタクトホール172はドレーン電極112の側面を、第２コンタクトホール130はゲートパッド下部電極128の表面を、第３コンタクトホール138はデーターパッド下部電極136の側面を露出させる。

その次、酸素プラズマを利用したアッシング工程でフォトレジストパターン240をアッシングすることによって、図１０Ｃに図示されたのように、第１フォトレジストパターン240Aは厚さが薄くなり、第２フォトレジストパターン240Ｂは除去される。そして、アッシングされた第１フォトレジストパターン240Aを利用したドライエッチング工程で露出された保護膜150と、その下のゲート絶縁膜144の一部が除去され、第１コンタクトホール172と一体化した画素ホール170とが形成される。この場合、保護膜150の過蝕刻でアッシングされた第１フォトレジストパターン240Aのエッジ部が保護膜150のエッジ部より突出された形態を有させる。このようなアッシング工程及びドライエッチング工程は、同一のチャンバーで連続的に遂行される。

続いて、図１０Ｄのように、第１フォトレジストパターン240Aが存在する薄膜トランジスター基板の上に、透明導電膜117がスパッタリング等のような蒸着方法で全面形成される。透明導電膜117としては、ITO,TO,IZO等が利用される。この際、突出された第１フォトレジストパターン240Aのエッジ部によって直進性を有し蒸着された透明導電膜117は、保護膜150のエッジ部でオープンされることによって、ストリッパー浸透経路が形成される。

そして、リフトオフ工程で第１フォトレジストパターン240と、その上の透明導電膜117が共に除去されることりよって、図１０Eのように画素電極118、ゲートパッド上部電極132、データーパッド上部電極140を含める透明導電パターンが形成される。この際、保護膜150のエッジ部で、透明導電膜117のオープンによって形成された浸透経路を通じて、ストリッパーが容易に浸透することによって、リフト・オフ効率を向上させられる。画素電極118は第１コンタクトホール172及び画素ホール170内で保護膜150と境界を成し、ゲート絶縁膜144の上に形成されドレーン電極112と接続される、ゲートパッド上部電極132は第１コンタクトホール130内で保護膜150と境界を成し形成され、ゲートパッド下部電極128と接続される。データーパッド上部電極140は第２コンタクトホール138内で保護膜150と境界を成し形成され、データーパッド下部電極136と接続される。特に、画素電極118は相対的に厚さが薄くなったゲート絶縁膜144を間に置き、ゲートライン102と重畳されるため、ストレージキャパシタ120の容量が増大される。

このように、本発明による液晶表示装置及びその製造方法は、相対的に薄いゲート絶縁膜を間に置き、画素電極及びゲートラインが重畳されるため、開口率減少なしにストレージキャパシタの容量を増大させられる。

また、本発明による液晶表示装置及びその製造方法は、ハーフトーンマスク（または回折マスク）を利用して、画素ホールと第１乃至第３コンタクトホールを形成し、この際に利用されたフォトレジストパターンのリフトオフ工程で透明導電幕をパターニングし、透明導電パターンを形成する。これにより、本発明の薄膜トランジスター基板の製造方法は、３マスク工程に工程を単純化させられる。

前述のように、本発明形態による液晶表示装置は、ゲートラインと、前記ゲートラインと交差構造で形成され画素領域を定義するデーターラインと、前記ゲートライン及びデーターラインの間に形成されたゲート絶縁膜と、前記ゲートライン及びデーターラインと接続された薄膜トランジスターと、前記薄膜トランジスターのチャンネルを形成し、前記データーラインに従って重畳された半導体パターンと、前記データーライン及び薄膜トランジスターを覆う保護膜と、前記保護膜から前記ゲート絶縁膜の一部分まで除去された前記画素領域の画素ホール内に形成され、前記薄膜トランジスターと接続された画素電極と、前記画素ホールによって薄くなったゲート絶縁膜を間に置き、前記画素電極と前記ゲートラインが重畳し形成されたストレージキャパシタを備える。

以上、説明した内容を通じて、当業者なら本発明の技術思想を逸脱しない範囲内で、多様な変更及び修正ができることが分かる。従って、本発明の技術的範囲は明細書の詳しい説明に記載された内容に限られるのでなく、特許請求の範囲によって決められるはずである。

従来の薄膜トランジスター基板を部分的に図示した平面図である。図１に図示された薄膜トランジスター基板をＩ−Ｉ’線に従って切断して図示した断面図である。図２に図示された薄膜トランジスター基板の製造方法を具体的に説明するための断面図である。図２に図示された薄膜トランジスター基板の製造方法を具体的に説明するための断面図である。図２に図示された薄膜トランジスター基板の製造方法を具体的に説明するための断面図である。図２に図示された薄膜トランジスター基板の製造方法を具体的に説明するための断面図である。本発明の実施形態による薄膜トランジスター基板を部分的に図示した平面図である。図４に図示された薄膜トランジスター基板をII−II’III−III’IV−IV’線に従って切断し図示した断面図である。本発明の実施形態による薄膜トランジスター基板の第１マスク工程を説明するための平面図である。本発明の実施形態による薄膜トランジスター基板の第１マスク工程を説明するための断面図である。本発明の実施形態による薄膜トランジスター基板の第２マスク工程を説明するための平面図である。本発明の実施形態による薄膜トランジスター基板の第２マスク工程を説明するための断面図である。本発明の第２マスク工程を具体的に説明するための断面図である。本発明の第２マスク工程を具体的に説明するための断面図である。本発明の第２マスク工程を具体的に説明するための断面図である。本発明の第２マスク工程を具体的に説明するための断面図である。本発明の第２マスク工程を具体的に説明するための断面図である。本発明の実施形態による薄膜トランジスター基板の第３マスク工程を説明するための平面図である。本発明の実施形態による薄膜トランジスター基板の第３マスク工程を説明するための断面図である。本発明の第３マスク工程を具体的に説明するための断面図である。本発明の第３マスク工程を具体的に説明するための断面図である。本発明の第３マスク工程を具体的に説明するための断面図である。本発明の第３マスク工程を具体的に説明するための断面図である。本発明の第３マスク工程を具体的に説明するための断面図である。

符号の説明

２，１０２：ゲートライン
４，１０４：データーライン
６，１０６：薄膜トランジスター
８，１０８：ゲート電極
１０，１１０：ソース電極
１２，１１２：ドレーン電極
１４，１１６：活性層
１６，２４，３０，３８，１３０，１３８，１７２：コンタクトホール
１８，１１８：画素電極
２０，１２０：ストレージキャパシタ
２２：ストレージ上部電極
２６，１２６：ゲートパッド
２８，１２８：ゲートパッド下部電極
３２，１３２：ゲートパッド上部電極
３４、１３４：データーパッド
３６，１３６：データーパッド下部電極
４０，１４０：データーパッド上部電極
４２，１４２：基板
４４，１４４：ゲート絶縁膜
４８，１４６：オーミック接触層
５０，１５０：保護膜
１０５：ソース・ドレーン金属層
１１５：非晶質シリコン層
１７０：画素ホール
１４５：不純物ドーピングされた非晶質シリコン層
１４８：半導体パターン
２１０：回折露光マスク
２１２．２３２：石英基板
２１４，２３４：遮断層
２１６：スリット
２３６：部分透過層
２１９，２３９：フォトレジスト
２２０，２４０：フォトレジストパターン
２２０A ，２４０A ：第１フォトレジストパターン
２２０Ｂ，２４０Ｂ：第２フォトレジストパターン

Claims

多数のゲートラインと、前記ゲートラインと交差して画素領域を定義する多数のデーターラインと、前記ゲートライン及びデーターラインの間に形成されたゲート絶縁膜と、前記ゲートライン及びデーターラインと接続された多数の薄膜トランジスターと、前記薄膜トランジスター各々のチャンネルを形成する半導体層と、前記データーライン及び薄膜トランジスターを覆う保護膜と、前記画素領域内で前記保護膜を貫通し、少なくとも前記ゲート絶縁膜の一部まで貫通し形成された画素ホールと、前記画素ホール内で前記ゲート絶縁膜を貫通し形成された第１コンタクトホールと、前記画素ホールと前記第１コンタクトホール内に形成され、ストレージキャパシタ形成のために、前記ゲート絶縁膜の上に形成された一部分が前記ゲートラインと重畳された画素電極とを備えることを特徴とする液晶表示装置。
前記多数のデーターラインは、前記半導体層と重畳されることを特徴とする請求項１に記載の液晶表示装置。
前記画素電極は、前記薄膜トランジスターのドレーン電極と側面接続されていることを特徴とする請求項１に記載の液晶表示装置。
多数のゲートパッドをさらに備え、前記ゲートパッドの各々は、前記ゲートラインと接続された下部ゲートパッド電極と、前記下部ゲートパッド電極と接続された上部ゲートパッド電極とを備えることを特徴とする請求項１に記載の液晶表示装置。
前記保護膜及びゲート絶縁膜を貫通する多数の第２コンタクトホールを追加に備えることを特徴とする請求項４に記載の液晶表示装置。
前記上部ゲートパッド電極は、前記第２コンタクトホールを経由し、前記下部ゲートパッドと接続されることを特徴とする請求項５に記載の液晶表示装置。
前記上部ゲートパッド電極は、透明導電物質に形成されていることを特徴とする請求項４に記載の液晶表示装置。
前記上部ゲートパッド電極は、前記保護膜の側面と接触されていることを特徴とする請求項６に記載の液晶表示装置。
多数のデーターパッドをさらに備え、前記多数のデーターパッド各々は、前記データーラインと接続された下部データーパッド電極と、前記下部データーパッド電極と接続された上部データーパッド電極とを備えることを特徴とする請求項１に記載の液晶表示装置。
前記保護膜、下部データーパッド電極、半導体層の中、少なくとも一つを貫通する多数の第３コンタクトホールをさらに備えることを特徴とする請求項９に記載の液晶表示装置。
前記上部データーパッド電極は、前記第３コンタクトホールを経由し、前記下部データーパッド電極と接続されていることを特徴とする請求項９に記載の液晶表示装置。
前記上部データーパッド電極は、透明導電物質で形成されていることを特徴とする請求項９に記載の液晶表示装置。
前記上部データーパッド電極は、前記保護膜の側面と接触されていることを特徴とする請求項９に記載の液晶表示装置。
前記画素電極は、透明導電物質で形成されていることを特徴とする請求項１に記載の液晶表示装置。
前記画素電極は、前記保護幕膜の側面と接触されていることを特徴とする請求項１に記載の液晶表示装置。
前記ゲート絶縁膜の一部分は、前記ストレージキャパシタのゲートライン及び画素電極の一部分の間に位置することを特徴とする請求項１に記載の液晶表示装置。
前記画素ホールの外側のゲート絶縁膜の厚さは、前記画素ホール内のゲート絶縁膜の厚さより厚いことを特徴とする請求項１６に記載の液晶表示装置。
基板上に多数のゲートライン及びゲート電極を含めるゲートパターンを形成する段階と、前記ゲートパターンの上にゲート絶縁膜を形成する段階と、前記ゲート絶縁膜の上に半導体パターンを形成し、その半導体パターンの上に多数のデーターライン及びソース電極とドレーン電極を含めるソース・ドレーンパターンを形成する段階と、前記ソース・ドレーンパターン上に保護膜を形成する段階と、前記保護膜を貫通し、少なくとも前記ゲート絶縁膜の一部まで貫通し、前記ドレーン電極の一部分を露出させる画素ホールを形成する段階と、前記画素ホール内で前記ゲート絶縁膜を貫通し形成された第１コンタクトホール
と、前記画素ホールと前記第１コンタクトホール内に前記ドレーン電極の露出部分と接続された画素電極を形成する段階とを含めることを特徴とする液晶表示装置の製造方法。
前記第１コンタクトホールを形成する段階は、前記保護膜上にフォトレジスト薄膜を形成する段階と、前記フォトレジスト薄膜の上にマスクを整列する段階と、前記マスクを利用したフォトリソグラフィ工程でフォトレジストパターンを形成する段階と、前記フォトレジストパターンをマスクとして利用して前記ゲート絶縁膜まで蝕刻する段階とを含めることを特徴とする請求項９に記載の液晶表示装置の製造方法。
前記画素ホールを形成する段階は、前記フォトレジストパターンの第２部分が残るように第１部分を除去し、前記保護膜を部分的に露出させる段階と、前記部分的に露出された保護膜を蝕刻する段階とを含めることを特徴とする請求項１９に記載の液晶表示装置の製造方法。
前記フォトレジストパターンの第１部分は、前記第２部分より厚さが薄いことを特徴とする請求項２０に記載の液晶表示装置の製造方法。
前記部分的に露出された保護膜を蝕刻する段階は、前記ゲート絶縁膜の一部分まで蝕刻する段階を含めることを特徴とする請求項２１に記載の液晶表示装置の製造方法。
前記画素電極を形成する段階は、前記フォトレジストパターンの第２部分の上と前記画素ホール内に透明導電物質を形成する段階と、前記フォトレジストパターンの第２部分とその上の透明導電物質を除去する段階とを含めることを特徴とする請求項２０に記載の液晶表示装置の製造方法。
前記マスクは、ハーフトーンマスクを含めることを特徴とする請求項１９に記載の液晶表示装置の製造方法。
前記マスクは、回折・光マスクを含めることを特徴とする請求項１９に記載の液晶表示装置の製造方法。
前記フォトレジストパターンの第１部分を除去する段階は、前記第１コンタクトホールを形成した後、エシン工程で遂行する段階を含めるのを特徴とする請求項１９に記載の液晶表示装置の製造方法。
前記フォトレジストパターンの第２部分を除去する段階は、リフト・オフ工程で遂行する段階を含めることを特徴とする請求項２３に記載の液晶表示装置の製造方法。
前記ゲートパターンを形成すると共に、前記ゲートラインと接続された下部ゲートパッド電極を形成する段階と、前記第１コンタクトホールを形成すると共に、前記下部ゲートパッド電極の一部を露出させる第２コンタクトホールを形成する段階と、前記画素電極を形成すると共に前記第２コンタクトホール内に前記下部ゲートパッド電極と接続された上部ゲートパッド電極を形成する段階とをさらに含めることを特徴とする請求項９に記載の液晶表示装置の製造方法。
前記ソース・ドレーンパターンを形成すると共に、前記データーライン及び半導体パターンと接続された下部データーパッド電極を形成する段階と、前記第１コンタクトホールを形成すると共に下部データーパッド電極を露出させる第３コンタクトホールを形成する段階と、前記画素電極を形成すると共に、前記第３コンタクトホール内に前記下部データーパッド電極と接続された上部データーパッド電極を形成する段階とをさらに含めることを特徴とする請求項１８に記載の液晶表示装置の製造方法。
前記上部データーパッド電極は、前記下部データーパッド電極と側面接続されたことを特徴とする請求項２９に記載の液晶表示装置の製造方法。