CN104795406A - 一种阵列基板及其制造方法 - Google Patents

Abstract

本发明揭示一种阵列基板，包括：一基板，以及在所述基板上依次形成的栅极和共通电极，栅极绝缘层，半导体层，源漏电极层，钝化层和像素电极层；在位于所述源漏电极层的漏电极上方的所述钝化层上形成有一过孔，所述的源漏电极层的漏电极通过该过孔与所述的像素电极层相连接；其中，过孔位置对应的像素电极和共通电极与设在两者之间的栅极绝缘层和半导体层形成存储容；所述的过孔过蚀刻至半导体层，与该过孔位置对应的半导体层的厚500A-1000A。通过减小了像素电极层和共通电极层这两存储电容电极板之间的距离，来增加存储电容，有效地解决了现有技术中因增大存储电容而导致的共通电极层与漏极层之间的静电增大的问题以及开口率的问题。

Description

一种阵列基板及其制造方法

技术领域

本发明涉及平板显示器技术领域，尤其涉及一种阵列基板及其制造方法。

背景技术

目前，在液晶面板的像素设计中，像素的存储电容是利用共通电极和像素电极之间电容形成存储电容。为了增大存储电容，通常会增大漏极在共通电极上的面积。现有技术阵列基板的制备过程包括如下步骤：

第一步、在透明基板上，沉积金属薄膜，在该金属薄膜上刻蚀出栅极和共通电极。

第二步、形成栅极绝缘层。

第三步、沉积非晶硅薄膜，在该薄膜上刻蚀出图案，形成非晶硅半导体层。

第四步、沉积金属薄膜，在该金属薄膜上形成金属层，所述金属层包括数据线和源漏极。

第五步、涂覆钝化层，形成过孔。

第六步、沉积ITO图形，并形成像素电极通过接触孔与漏电极连接。

现有技术制备出的阵列基板像素区域的结构示意图如1所示，其中，钝化层(图中未示)是透明的，并覆盖了透明基板的绝大部分，ITO电极层通过接触孔与漏电极连接。如图2和图3所示为图1中AA’和BB’位置的截面示意图，包括在透明基板00上依次形成共通电极01和栅极(图中未示)、栅极绝缘层02、非晶硅半导体层03、漏极金属层04、钝化层05、过孔06以及ITO层07。其中，漏极金属层04包括漏上金属Al层41和漏下金属层42，下金属层为钛或钼。当共通电极和漏极间重叠面积增大即存储电容CS增大，共通电极金属金属和漏电极金属间静电增大，就会增加两者短路的几率。

此外，过孔06结构中半导体层03的作用是当过孔下只有栅极绝缘层时，防止钝化层过蚀刻至栅极绝缘层。该过孔结构是由于源漏电极层采用Ti/Al的工艺制程：为防止ITO层与源漏电极层上的Al直接接触，钝化层干刻后会多一 次湿刻，将钝化层下的Al刻蚀掉；但由于源漏电极层上钝化层的边缘Al被湿刻后会有下切现象，ITO层覆盖会断掉，故利用钝化层边缘不全部在源漏电极层上的结构，可将ITO覆盖源漏电极层的底层Ti后仍不会断掉。该结构为了防止钝化层的边缘全部在源漏电极层上，过孔处的源漏电极层会留有部分开口部分如图1中虚线区域，因此会增大共通电极的面积，但降低了开口率。

发明内容

为了解决现有技术的问题，本发明揭示一种阵列基板，包括：一基板，以及在所述基板上依次形成的栅极和共通电极，栅极绝缘层，半导体层，源漏电极层，钝化层和像素电极层；

在位于所述源漏电极层的漏电极上方的所述钝化层上形成有一过孔，所述的源漏电极层的漏电极通过该过孔与所述的像素电极层相连接；其中，过孔位置对应的像素电极和共通电极与设在两者之间的栅极绝缘层和半导体层形成存储容；所述的过孔过蚀刻至半导体层，与该过孔位置对应的半导体层的厚500A-1000A。

进一步，所述的过孔过蚀刻至栅极绝缘层，与该过孔位置对应的栅极绝缘层被刻蚀的厚度为500A-1000A。

进一步，所述的漏电极包括漏极上层金属层和漏极下层金属层；其中，所述的漏上金属层为铝金属，所述的漏下金属层为钛或钼金属。

本发明还给出了一种阵列基板的制造方法，包括如下步骤：

第一步、在透明基板上，沉积金属薄膜，在该金属薄膜上刻蚀出栅极和共通电极；

第二步、形成栅极绝缘层；

第三步、沉积半导体薄膜，形成半导体层；

第四步、在以上步骤基础上形成金属层，该金属层包括数据线、源电极和漏电极；

第五步、在步骤四上形成钝化层，；

第六步、在漏电极上方的钝化层上形成有一过孔；

第七步、对暴露出过孔位置对应的半导体层进行刻蚀，使该过孔位置处的半导体层的厚度为500A-1000A；

第八步、形成像素电极层，像素电极层通所述的过孔与漏电极连接。

进一步，在步骤六中形成过孔时，对暴露出过孔位置对应的漏电极的漏极上金属层刻蚀掉。

进一步，在步骤七中所述的过孔可过蚀刻至栅极绝缘层，与该过孔位置对应的栅极绝缘层被刻蚀的厚度为500A-1000A。

有益效果：本发明通过将钝化层上的过孔进行过蚀刻至半导体层或栅极绝缘层，减小了像素电极层和共通电极层这两存储电容电极板之间的距离，即增加了存储电容。因电容的大小与电容电极板之间的重叠面积成正比，与电容电极板之间的间距成反比。有效地解决了现有技术中因增大存储电容而导致的共通电极层与漏极层之间的静电增大的问题以及开口率的问题。

附图说明

图1为现有阵列基板像素区域的结构示意图；

图2为图1中AA’位置的截面示意图；

图3为图1中BB’位置的截面示意图；

图4为本发明的阵列基板像素区域的结构示意图；

图5为图4中CC’位置的截面示意图；

图6为图4中CC’位置的过蚀刻至栅极绝缘层的截面示意图；

图7a为本发明第二实施例步骤1的图4的CC’位置的截面示意图；

图7b未本发明第二实施例步骤3的图4的CC’位置的截面示意图；

图7c未本发明第二实施例步骤5的图4的CC’位置的截面示意图；

图7d未本发明第二实施例步骤6的图4的CC’位置的截面示意图；

图7e为本发明第二实施例步骤8的图4的CC’位置的截面示意图；

图7f为本发明第二实施例步骤8的图4的CC’位置的的过孔可过蚀刻至栅极绝缘层的截面示意图。

具体实施方式

下面结合附图和具体实施例，进一步阐明本发明，应理解这些实施例仅用于说明本发明而不用于限制本发明的范围，在阅读了本发明之后，本领域技术人员对本发明的各种等价形式的修改均落于本申请所附权利要求所限定的范围。

本发明提供一种阵列基板，该阵列基板像素区域的结构示意图如图4所示， 图5为图4中CC’位置的截面示意图，下面结合图4和图5对本发明的阵列基板进行说明。

本发明的阵列基板包括：基板10，以及在所述基板上依次形成的共通电极11和栅极(图中未示)，栅极绝缘层12，半导体层13，源漏电极层14(图中未示)，钝化层15，像素电极层17。其中，在位于源漏电极层的漏电极上方的钝化层上形成有过孔16，所述的源漏电极层的漏电极通过该过孔16与所述的像素电极层17相连接；所述的过孔16过蚀刻至半导体层13，与该过孔位置对应的半导体层的厚度d1为500A-1000A，如图5所示。过孔16位置对应的像素电极17和共通电极11与设在两者之间的栅极绝缘层12和半导体层13形成存储电容。因电容的大小与电容电极板之间的重叠面积成正比，与电容电极板之间的间距成反比，当过孔位置对应的半导体层的厚度d1为500A-1000A时，即减小了存储电容电极板之间的距离，从而增加了存储电容。

或者所述的过孔16过蚀刻至栅极绝缘层12，与该过孔位置对应的栅极绝缘层被刻蚀的厚度d2为500A-1000A，如图6所示。过孔位置对应的像素电极和共通电极与设在两者之间的栅极绝缘层形成存储电容，存储电容电极板之间的距离变得更小，增加了存储电容。

所述的源漏电极层包含源漏上金属层和源漏下金属层，源漏上金属层为Al，源漏下金属层为下金属层为钛或钼。

本提案在利用现有阵列基板的制程，通过半导体层过蚀刻来减小存储电容电极板之间的距离，来增大存储电容。有效地解决了现有技术中因增大存储电容而导致的共通电极层与漏极层之间的静电增大的问题以及开口率的问题。

本发明还给出了第二实施例一种阵列基板的制造方法，参照5的CC’位置的截面示意图,该方法包括如下步骤：

第一步、在透明基板10上，沉积金属薄膜，在该金属薄膜上刻蚀出共通电极11和栅极(图中未示)，如图7a所示；

第二步、形成栅极绝缘层12；

第三步、沉积半导体薄膜，在该薄膜上刻蚀出图案，形成半导体层13如图7b所示；

第四步、在以上步骤基础上先沉积一层钛或钼金属薄膜，再沉积一层Al金 属薄膜，形成金属层；该金属层包括括数据线(图中未示)、源电极(图中未示)和漏电极(图中未示)；

第五步、在步骤四上形成钝化层15，如图7c所示。

第六步、在漏电极上的钝化层上形成过孔16，如图7d所示。

第七步、对暴露出过孔位置对应的漏上金属层进行湿刻，保留漏下金属层；

第八步、对暴露出过孔位置对应的半导体层进行刻蚀，使该过孔位置处的半导体层的厚度为500A-1000A，如图7e所示；

第九步、形成像素电极层17，像素电极层通所述的过孔16与漏电极连接，如图5所示。

在步骤八中所述的过孔可过蚀刻至栅极绝缘层12，与该过孔位置对应的栅极绝缘层被刻蚀的厚度d2为500A-1000A，如图7f所示。再形成像素电极层17，像素电极层通所述的过孔16与漏电极连接，如图6所示。

Claims (6)

1.一种阵列基板，包括：一基板，以及在所述基板上依次形成的栅极和共通电极，栅极绝缘层，半导体层，源漏电极层，钝化层和像素电极层；

在位于所述源漏电极层的漏电极上方的所述钝化层上形成有一过孔，所述的源漏电极层的漏电极通过该过孔与所述的像素电极层相连接；其中，过孔位置对应的像素电极和共通电极与设在两者之间的栅极绝缘层和半导体层形成存储容；所述的过孔过蚀刻至半导体层，与该过孔位置对应的半导体层的厚500A-1000A。

2.根据权利要求1所述的一种阵列基板，其特征在于：所述的过孔过蚀刻至栅极绝缘层，与该过孔位置对应的栅极绝缘层被刻蚀的厚度为500A-1000A。

3.根据权利要求1所述的一种阵列基板，其特征在于：所述的漏电极包括漏极上层金属层和漏极下层金属层；其中，所述的漏上金属层为铝金属，所述的漏下金属层为钛或钼金属。

4.一种阵列基板的制造方法，包括如下步骤：

第一步、在透明基板上，沉积金属薄膜，在该金属薄膜上刻蚀出栅极和共通电极；

第二步、形成栅极绝缘层；

第三步、沉积半导体薄膜，形成半导体层；

第四步、在以上步骤基础上形成金属层，该金属层包括数据线、源电极和漏电极；

第五步、在步骤四上形成钝化层，；

第六步、在漏电极上方的钝化层上形成有一过孔；

第七步、对暴露出过孔位置对应的半导体层进行刻蚀，使该过孔位置处的半导体层的厚度为500A-1000A；

第八步、形成像素电极层，像素电极层通所述的过孔与漏电极连接。

5.根据权利要求4所述的一种阵列基板，其特征在于：在步骤六中形成过孔时，对暴露出过孔位置对应的漏电极的漏极上金属层刻蚀掉。

6.根据权利要求4所述的一种阵列基板，其特征在于：在步骤七中所述的过孔可过蚀刻至栅极绝缘层，与该过孔位置对应的栅极绝缘层被刻蚀的厚度为500A-1000A。