KR101231842B1 - 박막 트랜지스터 기판 및 그 제조방법 - Google Patents

Abstract

본 발명은 게이트 절연막 상에 활성층을 사이에 두지 않고 데이터 라인을 직접 형성시킨 박막 트랜지스터 기판 및 그 제조방법에 관한 것이다.

본 발명에 따른 박막 트랜지스터 기판은, 기판상에 형성된 게이트 라인; 게이트 절연막을 사이에 두고 게이트 라인과 교차 형성된 데이터 라인; 게이트 라인에 접속된 게이트 전극, 데이터 라인에 접속된 소스전극, 채널을 사이에 두고 소스전극과 대향하는 드레인 전극 및 채널을 형성하는 반도체 패턴을 포함하는 박막 트랜지스터; 박막 트랜지스터가 형성된 게이트 절연막을 덮는 보호막; 및 보호막을 관통하는 제 1 콘택홀을 통해 드레인 전극에 접속되는 화소전극을 포함하고, 데이터 라인은 반도체 패턴을 사이에 두지 않고 게이트 절연막 상에 직접 형성된 것을 특징으로 한다.

Description

박막 트랜지스터 기판 및 그 제조방법{THIN FILM TRANSISTOR ARRAY SUBSTRATE AND FABRICATING METHOD THEREOF}

도 1은 종래의 액정표시패널을 구성하는 박막 트랜지스터 기판의 평면도.

도 2는 도 1에서 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ'선을 따라 절취한 박막 트랜지스터 기판의 단면도.

도 3a 내지 도 3k는 종래의 액정표시패널을 구성하는 박막 트랜지스터의 제조 공정도.

도 4는 종래의 에칭 공정시에 박막 트랜지스터의 데이터 라인과 중첩되는 활성층의 양측단에 형성되는 활성 리던던시를 도시한 확대도.

도 5는 본 발명에 따른 액정표시패널을 구성하는 박막 트랜지스터 기판의 평면도.

도 6은 도 5에서 Ⅳ-Ⅳ', Ⅴ-Ⅴ', Ⅵ-Ⅵ'선을 따라 절취된 박막 트랜지스터 기판의 단면도.

도 7a 및 도 7b는 본 발명에 따른 제 1 도전성 패턴이 형성된 박막 트랜지스터 기판의 평면도 및 단면도.

도 8a 내지 도 8c는 본 발명에 따른 제 1 도전성 패턴을 형성하는 과정을 도시한 제조 공정도.

9a 및 도 9b는 본 발명에 따른 채널을 형성하는 활성층 및 오믹 접촉층을 포함하는 반도체 패턴이 형성된 박막 트랜지스터 기판의 평면도 및 단면도.

도 10a 내지 도 10d는 본 발명에 따른 반도체 패턴이 형성된 박막 트랜지스터의 제조 공정도.

도 11a 및 도 11b는 본 발명에 따른 제 2 도전성 패턴이 형성된 박막 트랜지스터 기판의 평면도 및 단면도.

도 12a 내지 12g는 본 발명에 따른 제 2 도전성 패턴이 형성된 박막 트랜지스터 기판의 제조 공정도.

도 13a 및 도 13b는 본 발명에 따른 보호막 상에 제 3 도전성 패턴이 형성된 박막 트랜지스터 기판의 평면도 및 단면도.

도 14a 내지 도 14i는 본 발명에 따른 보호막 및 제 3 도전성 패턴이 형성된 박막 트랜지스터 기판의 제조 공정도.

< 도면의 주요 부분에 대한 부호의 설명 >

100 : 박막 트랜지스터 기판 110 : 기판

120 : 게이트 라인 121 : 게이트 금속층

122 : 게이트 라인 130 : 데이터 라인

131 : 데이터 금속층 132 : 소스전극

133 : 드레인 전극 134 : 활성층

135 : 오믹 접촉층 137 : 채널 보호막

140 : 박막 트랜지스터 150 : 보호막

151 : 제 1 콘택홀 152 : 제 2 콘택홀

153 : 제 3 콘택홀 160 : 화소전극

161 : 화소영역 170 : 스토리지 캐패시터

180 : 게이트 패드 181 : 게이트 패드 하부전극

182 : 게이트 패드 상부전극 190 : 데이터 패드

191 : 데이터 패드 하부전극 192 : 데이터 패드 상부전극

200 : 제 1 마스크 300 : 제 2 마스크

400 : 제 3 마스크 500 : 제 4 마스크

600 : 제 1 포토레지스트 700 : 제 2 포토레지스트

본 발명은 박막 트랜지스터 기판 및 그 제조방법에 관한 것으로서, 특히 게이트 절연막 상에 활성층을 사이에 두지 않고 데이터 라인이 직접 형성된 박막 트랜지스터 기판 및 그 제조방법에 관한 것이다.

액정 표시 장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이러한 액정 표시 장치는 액정 표시 장치는 상하부 기판에 대향하게 배치된 화소 전극과 공통 전극 사이에 형성되는 전계에 의해 액정을 구동하게 된다.

액정 표시 장치는 서로 대향하여 합착된 박막 트랜지스터 기판 및 칼라 필터 기판, 두 기판 사이에서 셀갭을 일정하게 유지시키기 위한 스페이서 및 그 셀갭에 채워진 액정을 구비한다.

박막 트랜지스터 기판은 다수의 신호 배선들 및 박막 트랜지스터와, 그들 위에 액정 배향을 위해 도포된 배향막으로 구성된다. 칼라필터 어레이 기판은 칼러 구현을 위한 칼라 필터, 빛샘 방지를 위한 블랙 매트릭스 및 그들 위에 액정 배향을 위해 도포된 배향막으로 구성된다.

이러한 액정 표시 장치에서 박막 트랜지스터 어레이 기판은 반도체 공정을 포함함과 아울러 다수의 마스크 공정을 필요로 함에 따라 제조 공정이 복잡하여 액정 패널 제조 단가 상승의 중요 원인이 되고 있다.

상술한 바와 같은 문제점을 해결하기 위하여 박막 트랜지스터 기판은 마스크 공정수를 줄이는 방향으로 발전하고 있는데, 이는 하나의 마스크 공정이 박막 증착 공정, 세정 공정, 포토리소그래피 공정, 식각 공정, 포토레지스트 박리 공정, 검사 공정 등과 같은 많은 공정을 포함하고 있기 때문이다.

따라서, 최근에는 박막 트랜지스터 기판의 표준 마스크 공정이던 5 마스크 공정에서 하나의 마스크 공정을 줄인 4 마스크 공정이 대두되고 있다.

도 1은 종래의 4 마스크 공정을 이용한 박막 트랜지스터 기판을 나타내는 평면도이고, 도 2는 도 1에서 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ'선을 따라 절취한 박막 트랜지스터 기판을 나타내는 단면도이다.

도 1 및 도 2를 참조하면, 종래 액정표시패널을 구성하는 박막 트랜지스터 기판은, 기판(10)상에 게이트 절연막(25)을 사이에 두고 교차 형성되어 화소영역 (61)을 정의하는 형성된 게이트 라인(20) 및 데이터 라인(30), 그 교차부마다 형성된 박막 트랜지스터(40), 박막 트랜지스터(40)를 덮는 보호막(50)을 관통하는 콘택홀을 통해 박막 트랜지스터(40)에 접속된 화소 전극(60), 게이트 라인(20)과 스토리지 전극(65)의 중첩부에 형성된 스토리지 캐패시터(70), 게이트 라인(20)과 접속된 게이트 패드(80) 및 데이터 라인(30)과 접속된 데이터 패드(90)를 구비한다.

여기서, 박막 트랜지스터(40)는 게이트 라인(20)의 게이트 신호에 응답하여 데이터 라인(30)의 화소 신호를 화소 전극(60)에 충전시키는 역할을 수행한다. 이를 위해, 박막 트랜지스터(40)는 게이트 라인(20)에 접속된 게이트 전극(22), 데이터 라인(30)에 접속된 소스 전극(32), 채널을 사이에 두고 소스전극(32)과 대향하는 동시에 보호막(50)을 관통하는 제 1 콘택홀(51)을 통해 화소전극(60)에 접속된 드레인 전극(33)을 구비한다.

이때, 박막 트랜지스터(40)는 게이트 전극(22)과 게이트 절연막(25)을 사이에 두고 중첩되면서 소스 전극(32)과 드레인 전극(33) 사이에 채널을 형성하는 활성층(34) 및 오믹 접촉층(35)으로 구성된 반도체 패턴을 더 구비한다.

여기서, 활성층(34)은 데이터 라인(30), 데이터 패드 하부 전극(91) 및 스토리지 전극(65)과도 중첩되게 형성된다. 또한, 활성층(34) 상에는 데이터 라인(30), 소스 전극(32), 드레인 전극(33), 데이터 패드 하부 전극(91) 및 스토리지 전극(65)과 오믹 접촉을 위한 오믹 접촉층(35)이 더 형성되어 있다.

보호막(passivation)(50)은 게이트 절연막(25) 상에 형성된 박막 트랜지스터(40)를 덮는 동시에 채널을 형성하는 활성층(34) 및 화소영역(61)을 후속 공정시에 발생 가능한 습기나 스크래치(scratch)로부터 보호하는 역할을 수행한다.

이때, 보호막(50)에는 마스크를 이용한 포토리소그래피 공정을 통해 제 1 내지 제 4 콘택홀(51,52,53,54)이 형성된다. 여기서, 제 1 콘택홀(51)은 보호막(50)을 관통하여 드레인 전극(33)을 노출시키고, 제 2 콘택홀(52)은 보호막(50) 및 게이트 절연막(25)을 관통하여 게이트 패드 하부 전극(81)을 노출시키고, 제 3 콘택홀(53)은 보호막(50)을 관통하여 데이터 패드 하부전극(91)을 노출시키고, 제 4 콘택홀(54)은 보호막(50)을 관통하여 스토리지 전극(65)을 노출시킨다.

화소 전극(60)은 보호막(50)을 관통하는 제 1 콘택홀(51)을 통해 박막 트랜지스터(40)의 드레인 전극(33)과 접속되어 화소 영역(61)에 형성된다. 이때, 박막 트랜지스터(40)를 통해 화소 신호가 공급된 화소 전극(60)과 기준 전압이 공급된 공통 전극(도시하지 않음) 사이에는 전계가 형성된다.

따라서, 화소전극(60)과 공통전극 사이에 형성된 전계는 기판 사이에 충진된 액정분자들을 유전 이방성에 의해 회전시키고, 액정분자들의 회전 정도에 따라 화소 영역(5)을 투과하는 광 투과율을 달라지게 함으로써 계조를 구현한다.

스토리지 캐패시터(70)는 게이트 라인(20)과, 그 게이트 라인(20)과 게이트 절연막(25), 활성층(34) 및 오믹 접촉층(35)을 사이에 두고 중첩되는 스토리지 전극(65)으로 구성된다. 여기서, 스토리지 전극(65)은 보호막(50)에 형성된 제 4 콘택홀(54)을 통해 화소전극(60)과 접속된다. 이러한 스토리지 캐패시터(70)는 화소 전극(60)에 충전된 화소 신호가 다음 화소 신호가 충전될 때까지 안정적으로 유지되게 한다.

게이트 패드(80)는 게이트 드라이버(도시하지 않음)와 접속되어 게이트 라인(20)에 게이트 신호를 공급한다. 이러한 게이트 패드(80)는 게이트 라인(20)으로부터 연장되는 게이트 패드 하부 전극(81)과, 게이트 절연막(25) 및 보호막(50)을 관통하는 제 2 콘택홀(52)을 통해 게이트 패드 하부 전극(81)과 접속된 게이트 패드 상부 전극(82)으로 구성된다.

데이터 패드(90)는 데이터 드라이버(도시하지 않음)와 접속되어 데이터 라인(30)에 데이터 신호를 공급한다. 이러한 데이터 패드(90)는 데이터 라인(30)으로부터 연장되는 데이터 패드 하부 전극(91)과, 보호막(50)을 관통하는 제 3 콘택홀(53)을 통해 데이터 패드 하부 전극(91)과 접속된 데이터 패드 상부 전극(92)으로 구성된다.

이하, 첨부도면을 참조하여 종래의 4 마스크 공정을 통한 박막 트랜지스터 기판의 제조 방법에 대해 상세하게 설명한다.

도 3a에 도시된 바와 같이, 제 1 마스크 공정을 통해 하부 기판(10) 상에 게이트 라인(20), 게이트 전극(22) 및 게이트 패드 하부 전극(81)을 포함하는 제 1 도전성 패턴을 형성한다.

이를 보다 구체적으로 설명하면, 하부 기판(10) 상에 스퍼터링 방법 등의 증착 방법을 통해 게이트 금속층을 형성한다. 이후, 제 1 마스크를 이용한 포토리소그래피 공정을 수행함으로써, 게이트 금속층을 노출시키기 위한 포토레지스트 패턴을 형성한다.

이때, 포토레지스트 패턴에 의해 노출된 게이트 금속층을 습식 에칭(wet etching)함으로써, 하부 기판(10)상에 게이트 라인(20), 게이트 전극(22) 및 게이트 패드 하부 전극(81)을 포함하는 제 1 도전성 패턴을 형성한다.

상술한 바와 같이 하부 기판상에 제 1 도전성 패턴을 형성한 후, 도 3b에 도시된 바와 같이, 제 1 도전성 패턴이 형성된 하부 기판(10)상에 게이트 절연막(25)을 도포한다.

이후, 제 2 마스크 공정을 통해 게이트 절연막(25) 상에 채널을 형성하는 활성층(34) 및 오믹 접촉층(35)을 포함하는 반도체 패턴과; 데이터 라인(30), 소스 전극(32), 드레인 전극(33), 데이터 패드 하부 전극(91) 및 스토리지 전극(65)을 포함하는 제 2 도전성 패턴을 형성한다.

이를 보다 구체적으로 설명하면, 도 3c에 도시된 바와 같이, 제 1 도전성 패턴이 형성된 하부 기판(10)을 덮는 게이트 절연막(25) 상에 PECVD, 스퍼터링 등의 증착 방법을 통해 비정질 실리콘층(34a), n+ 비정질 실리콘층(35a) 및 데이터 금속층(30a)을 순차적으로 형성한다.

이후, 데이터 금속층(30a) 상에 포토레지스트를 형성한 후 제 2 마스크를 이용한 포토리소그래피 공정을 수행함으로써, 도 3d에 도시된 바와 같이, 데이터 금속층(30a)을 노출시키기 위한 포토레지스트 패턴을 형성한다.

이때, 제 2 마스크로는 박막 트랜지스터(40)의 채널영역에 회절 노광부가 대응되는 회절 노광 마스크(Half Tone Mask)를 이용함으로써, 채널 영역에 형성된 포토레지스트 패턴은 다른 영역에 형성된 포토레지스트 패턴보다 낮은 높이로 형성된다.

상술한 바와 같이 데이터 금속층(30a) 상에 소정의 높이편차를 갖는 포토레지스트 패턴을 형성한 후, 도 3e에 도시된 바와 같이, 포토레지스트 패턴에 의해 노출된 데이터 금속층(30a)을 습식 에칭(wet etching)을 통해 제거한다.

이후, 데이터 금속층(30a)이 습식 에칭을 통해 제거됨에 따라 노출되는 n+ 비정질 실리콘층(35a) 및 비정질 실리콘층(34a)을 건식 에칭(dry etching)을 통해 순차적으로 제거한다.

상술한 바와 같이 포토레지스트 패턴에 의해 노출된 n+ 비정질 실리콘층(35a) 및 비정질 실리콘층(34a)을 순차적으로 제거한 후, 도 3f에 도시된 바와 같이, 산소(O₂) 플라즈마를 이용한 애싱(ashing) 공정을 통해 채널 영역에 형성된 포토레지스트 패턴을 제거하여 채널 영역에 형성된 데이터 금속층(30a)을 노출시킨다.

이때, 산소(O₂) 플라즈마를 이용한 애싱(ashing) 공정에 의해 회절 노광 마스크의 차단부에 대응하는 포토레지스트 패턴도 제거됨에 따라 차단영역에 형성된 데이터 금속층(30a)도 또한 노출된다.

이후, 채널영역 및 차단영역에 노출된 데이터 금속층(30a)을 건식 에칭을 통해 제거함으로써, 도 3g에 도시된 바와 같이, 데이터 금속층(30a)을 데이터 라인(30), 데이터 라인(30)에 접속된 소스 전극(32), 소스전극과 대향하여 분리되는 드레인 전극(33) 및 스토리지 캐패시터(70)를 구성하는 스토리지 전극(65)을 형성한다.

이때, 데이터 금속층(30a)이 소스 전극(32)과 드레인 전극(33)으로 분리됨에 따라, 박막 트랜지스터(40)의 채널 영역에 형성된 n+ 비정질 실리콘층(35a)이 오픈된다.

상술한 바와 같이 채널 영역에 형성된 n+ 비정질 실리콘층(35a)이 오픈된 상태에서, 도 3h에 도시된 바와 같이, 채널 영역에 형성된 n+ 비정질 실리콘층(35a)을 건식 에칭함으로써 채널을 형성하는 비정질 실리콘층(34a)을 오픈시킨다.

이후, 게이트 절연막(25) 상에 잔류하는 포토레지스트 패턴을 제거함으로써,도 3i에 도시된 바와 같이, 채널을 형성하는 활성층(34) 및 오믹 접촉층(35)으로 구성된 반도체 패턴과, 데이터 라인(30), 데이터 라인(30)에 접속된 소스전극(32), 채널을 사이에 두고 소스전극(32)과 대응하는 드레인 전극(33), 스토리지 캐패시터를 형성하는 스토리지 전극(65) 및 데이터 패드 하부전극(91)을 포함하는 제 2 도전성 패턴을 형성한다.

상술한 바와 같이 게이트 절연막(25) 상에 채널을 형성하는 반도체 패턴 및 제 2 도전성 패턴을 형성한 후, 도 3j에 도시된 바와 같이, 제 3 마스크 공정을 통해 게이트 절연막(12) 상에 제 1 내지 제 4 콘택홀(51,52,53,54)을 갖는 보호막(50)을 형성한다.

이를 보다 구체적으로 설명하면, 제 2 도전성 패턴이 형성된 게이트 절연막(25) 상에 PECVD 등의 증착 방법을 통해 보호막(50)을 전면 증착시킨다.

이후, 보호막(50) 상에 포토레지스트를 도포한 후 제 3 마스크를 이용한 포토리소그래피공정을 수행함으로써, 보호막(50) 상에 1 내지 제 4 콘택홀 (51,52,53,54)을 형성시키기 위해 포토레지스트 패턴을 형성한다.

상술한 바와 같이 보호막(50) 상에 포토레지스트 패턴을 형성한 후, 포토레지스트 패턴에 의해 노출된 보호막(50)을 건식 에칭을 통해 패터닝함으로써 제 1 내지 제 4 콘택홀(51,52,53,54)을 형성한다.

이때, 제 1 콘택홀(51)은 보호막(50)을 관통하여 드레인 전극(33)을 노출시키고, 제 2 콘택홀(52)은 보호막(50) 및 게이트 절연막(25)을 관통하여 게이트 패드 하부 전극(81)을 노출시키고, 제 3 콘택홀(53)은 보호막(50)을 관통하여 데이터 패드 하부 전극(91)을 노출시키고, 제 4 콘택홀(54)은 보호막(50)을 관통하여 스토리지 전극(65)을 노출시킨다.

상술한 바와 같이 게이트 절연막 상에 보호막(50)을 형성한 후, 도 3k에 도시된 바와 같이, 제 4 마스크 공정을 통해 보호막 상에 화소 전극(60), 게이트 패드 상부 전극(82), 데이터 패드 상부 전극(92)을 포함하는 제3 도전성 패턴을 형성한다.

이를 보다 구체적으로 설명하면, 제 1 내지 제 4 콘택홀(51,52,53,54)이 형성된 보호막(18) 상에 스퍼터링 등의 증착 방법을 통해 투명 도전막(ITO)을 증착시킨다.

이후, 투명 도전막 상에 포토레지스트를 전면 도포한 후 제 4 마스크를 이용한 포토리소그래피 공정을 통해 포토레지스트 패턴을 형성한다.

상술한 바와 같이 포토레지스트 패턴을 형성한 후, 포토레지스트 패턴에 의해 노출된 투명 도전막(ITO)을 습식 에칭을 통해 패터닝함으로써 화소 전극(60), 게이트 패드 상부 전극(82), 데이터 패드 상부 전극(92)을 포함하는 제 3 도전성 패턴을 형성한다.

여기서, 화소 전극(60)은 제 1 콘택홀(51)을 통해 드레인 전극(33)과 전기적으로 접속되며, 제 4 콘택홀(54)을 통해 스토리지 전극(65)과 전기적으로 접속된다. 이때, 제 4 콘택홀(54)을 통해 화소전극(60)에 접속되는 스토리지 전극(65)은 활성층(34) 및 오믹 접촉층(35)과 게이트 절연막(25)을 사이에 두고 게이트 라인(22)과 중첩되어 스토리지 캐패시터(70)를 형성한다.

그리고, 게이트 패드 상부 전극(82)은 제 2 콘택홀(52)을 통해 게이트 패드 하부 전극(81)과 전기적으로 접속되며, 데이터 패드 상부 전극(92)은 제 3 콘택홀(53)을 통해 데이터 패드 하부 전극(91)과 전기적으로 접속된다.

종래, 상술한 바와 같은 공정을 통해 박막 트랜지스터 기판을 제조하는 경우, 도 4에 도시된 바와 같이, 데이터 라인(30)에 중첩되어 형성되는 활성층(34)의 양측단에는 데이터 금속층(30a), n+ 비정질 실리콘층(35a) 및 비정질 실리콘층(34a)으로 건식 에칭(dry etching)이 수행됨에 따라 건식 에칭에 의해 제거되지 않은 활성 리던던시(active redundancy)가 생성된다.

이때, 활성층(34)의 양측단에 형성되는 활성 리던던시를 커버하기 위해, 컬러필더기판의 블랙 매트릭스를 제조시에 소정의 마진을 고려함으로써 화소영역(61)의 개구율이 저하된다는 문제점이 있었다.

또한, 활성층(34)의 양측단에 형성된 활성 리던던시는 백라이트로부터 입사되는 광에 노출되는 경우 웨이브 노이즈(wave noise)를 발생시킴으로써 화면상에 플리커(flicker) 현상을 야기시킨다는 문제점이 있었다.

상술한 바와 같은 문제점을 해결하기 위해, 본 발명의 목적은 게이트 절연막 상에 활성층을 개재하지 않은 상태로 데이터 라인을 직접 형성함으로써, 에칭 공정시에 활성층의 양측단에 활성 리던던시의 발생을 방지하여 개구율이 향상된 박막 트랜지스터 기판 및 그 제조방법을 제공하는 데 있다.

또한, 본 발명은 게이트 절연막 상에 반도체 패턴을 구성하는 활성층을 개재하지 않은 상태로 데이터 라인을 직접 형성함으로써, 활성층의 양측단에 형성되는 활성 리던던시와 입사광이 반응하여 형성되는 웨이브 노이즈의 발생을 방지할 수 있는 박막 트랜지스터 기판 및 그 제조방법을 제공하는 데 있다.

상기 목적을 달성하기 위하여, 본 발명에 따른 박막 트랜지스터 기판은, 기판상에 형성된 게이트 라인; 게이트 절연막을 사이에 두고 게이트 라인과 교차 형성된 데이터 라인; 게이트 라인에 접속된 게이트 전극, 데이터 라인에 접속된 소스전극, 채널을 사이에 두고 소스전극과 대향하는 드레인 전극 및 채널을 형성하는 반도체 패턴을 포함하는 박막 트랜지스터; 박막 트랜지스터가 형성된 게이트 절연막을 덮는 보호막; 및 보호막을 관통하는 콘택홀을 통해 박막 트랜지스터의 드레인 전극에 접속되는 화소전극을 포함하고, 데이터 라인은 반도체 패턴을 구성하는 활성층을 사이에 두지 않고 게이트 절연막 상에 직접 형성된 것을 특징으로 한다.

상기 목적을 달성하기 위하여, 본 발명에 따른 박막 트랜지스터 기판의 제조 방법은, 기판상에 게이트 라인을 형성하는 단계; 게이트 절연막을 사이에 두고 게이트 라인과 교차 형성된 데이터 라인을 형성하는 단계; 게이트 라인에 접속된 게이트 전극, 데이터 라인에 접속된 소스전극, 채널을 사이에 두고 소스전극과 대향하는 드레인 전극 및 채널을 형성하는 반도체 패턴을 포함하는 박막 트랜지스터를 형성하는 단계; 박막 트랜지스터가 형성된 게이트 절연막을 덮는 보호막을 형성하는 단계; 및 보호막을 관통하는 콘택홀을 통해 드레인 전극에 접속되는 화소전극을 형성하는 단계를 포함하고, 데이터 라인은 반도체 패턴을 구성하는 활성층을 사이에 두지 않고 게이트 절연막 상에 직접 형성된 것을 특징으로 한다.

상기 목적을 달성하기 위해, 본 발명에 따른 박막 트랜지스터 기판의 제조방법은, 기판상에 게이트 라인, 게이트 라인에 접속된 게이트 전극 및 게이트 패드 하부 전극을 포함하는 제 1 도전성 패턴을 형성하는 단계; 제 1 도전성 패턴이 형성된 기판상에 게이트 절연막, 채널을 형성하는 오믹 접촉층 및 활성층을 포함하는 반도체 패턴을 형성하는 단계; 게이트 절연막 상에 데이터 라인, 데이터 라인에 접속된 소스전극 및 채널을 사이에 두고 소스전극과 대향하는 드레인 전극을 포함하는 제 2 도전성 패턴을 형성하는 단계; 및 제 2 도전성 패턴이 형성된 게이트 절연막 상에 보호막을 형성한 후, 상기 보호막 상에 화소전극, 게이트 패드 상부전극 및 데이터 패드 상부전극을 포함하는 제 3 도전성 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.

상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.

이하, 첨부도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게 설명한다.

먼저, 도 5 및 도 6을 참조하여 본 발명에 따른 박막 트랜지스터 기판의 구조 및 동작에 대해 설명한다. 여기서, 도 5는 본 발명에 따른 박막 트랜지스터 깊나의 평면도이고, 도 6은 도 5에서 Ⅳ-Ⅳ', Ⅴ-Ⅴ', Ⅵ-Ⅵ'선을 따라 절취된 박막 트랜지스터 기판의 단면도이다.

도 5 및 도 6을 참조하면, 본 발명에 따른 박막 트랜지스터 기판은 하부 기판(110) 위에 형성된 게이트 라인(120), 게이트 절연막(125) 상에 게이트 라인(120)과 교차되어 화소 영역을 정의하는 데이터 라인(130), 게이트 라인(110) 및 데이터 라인(130)의 교차부마다 형성된 박막 트랜지스터(140), 게이트 절연막(125) 상에 형성된 박막 트랜지스터를 덮는 보호막(150), 보호막(150)을 관통하는 콘택홀을 통해 박막 트랜지스터(140)에 접속되는 화소전극(160) 및 게이트 라인(120)과 화소전극(160)의 중첩부에 형성된 스토리지 캐패시터(170)를 포함한다.

그리고, 본 발명에 따른 박막 트랜지스터는 게이트 라인(110)에 접속된 게이트 패드(180)와, 데이터 라인(130)에 접속된 데이터 패드(190)를 더 구비한다.

여기서, 게이트 라인(120)은 게이트 패드(180)에 접속되는 게이트 드라이버 (미도시)로부터 공급되는 게이트 신호를 박막 트랜지스터(140)를 구성하는 게이트 전극(122)으로 전달한다.

데이터 라인(130)은 데이터 패드(190)에 접속되는 데이터 드라이버(미도시)로부터 공급되는 데이터 신호를 게이트 전극(122)의 온/오프에 연동하여 박막 트랜 지스터(140)를 구성하는 소스전극(132) 및 드레인 전극(133)으로 전달하는 역할을 수행한다.

여기서, 데이터 라인(130)은 게이트 절연막(125) 상에 몰리브덴(Mo) 등으로 구성된 데이터 금속층(130a)을 전면 증착시킨 후, 제 1 마스크(200)를 이용한 포토리소그래피 공정을 통해 데이터 금속층(130a)을 패터닝시킴으로써 게이트 절연막(125) 상에 직접적으로 형성된다.

즉, 데이터 라인(130)이 후술하는 활성층(134) 및 오믹 접촉층(135)으로 구성된 반도체 패턴을 사이에 두지않고 게이트 절연막(125) 상에 직접적으로 형성됨에 따라, 데이터 금속층(130), 오믹 접촉층(135) 및 활성층(134)으로 순차 진행되는 건식 에칭(dry etching) 과정에서 활성층(134)의 양측단에 생성되는 활성 리던던시(active redundancy)의 발생을 방지할 수 있다.

따라서, 활성층(134)의 양측단에 발생되는 활성 리던던시를 보상하기 위해 칼라필터기판의 블랙 매트릭스를 크게 형성할 필요가 없고, 이에 의해 화소영역(161)의 개구율이 감소되는 것을 방지할 수 있다.

또한, 백라이트로부터 입사되는 광과 반응하는 활성 리던던시가 생성되지 않음에 따라, 활성 리던던시와 입사광이 반응하여 생성되는 웨이브 노이즈의 발생을 방지함으로써 화면상의 플리커 현상을 방지할 수 있다.

박막 트랜지스터(140)는 게이트 라인(120)의 게이트 신호에 응답하여 데이터 라인(130)의 화소신호를 화소전극(160)에 충전시키는 역할을 수행하는 것으로서, 게이트 라인(120)에 접속된 게이트 전극(122), 데이터 라인(130)에 접속된 소스 전 극(132), 채널을 사이에 두고 소스전극(132)과 대향하는 동시에 보호막(150)을 관통하는 제 1 콘택홀(151)을 통해 화소전극(160)에 접속된 드레인 전극(133)을 구비한다.

이때, 박막 트랜지스터(140)는 게이트 절연막(125)을 사이에 두고 게이트 전극(122)과 상호 중첩되면서 소스 전극(132)과 드레인 전극(133) 사이에 채널을 형성하는 활성층(134) 및 오믹 접촉층(135)으로 구성된 반도체 패턴을 더 구비한다.

여기서, 활성층(134)은 데이터 패드 하부전극(191)과도 중첩되게 형성된다. 이때, 활성층(134) 상에는 소스 전극(132), 드레인 전극(133) 및 데이터 패드 하부전극(191)과의 오믹 접촉을 위한 오믹 접촉층(135)이 더 형성되어 있다.

이때, 오믹 접촉층(135)에 의해 오픈된 활성층(134) 상에는 외부환경으로부터 채널을 보호하기 위해 산화실리콘(SiOx) 또는 질화실리콘(SiNx)으로 형성된 채널 보호막(136)이 더 형성되어 있다.

즉, 채널 보호막(136)은 소스 전극(132), 드레인 전극(133) 및 화소전극(160)을 형성시에 이용되는 포토레지스트 패턴을 제거하는 스트립 공정 및 세정공정 등으로부터 채널을 형성하는 활성층(134)을 보호하는 역할을 수행한다.

보호막(passivation)(150)은 게이트 절연막(125) 상에 형성된 박막 트랜지스터(140)를 덮는 동시에 채널을 형성하는 활성층(134) 및 화소영역(161)을 후속 공정시에 발생 가능한 습기나 스크래치(scratch)로부터 보호하는 역할을 수행한다.

여기서, 보호막(150)은 질화실리콘 등의 무기절연물질, 아크릴(acryl)계 유기화합물, BCB(benzocyclobutene) 또는 PFCB (perfluorocyclobutane) 등의 유기절 연물질을 이용한 스퍼터링 또는 PECVD 방식에 의해 게이트 절연막(125) 상에 증착된다.

이때, 보호막(150)에는 마스크를 이용한 포토리소그래피 공정을 통해 제 1 내지 제 3 콘택홀(151,152,153)이 형성된다. 여기서, 제 1 콘택홀(151)은 보호막(150)을 관통하여 드레인 전극(133)을 노출시키고, 제 2 콘택홀(152)은 보호막(150) 및 게이트 절연막(125)을 관통하여 게이트 패드 하부 전극(181)을 노출시키고, 제 3 콘택홀(153)은 보호막(150) 및 데이터 패드 하부전극(191)을 관통하여 반도체 패턴을 노출시킨다.

화소 전극(160)은 보호막(150)을 관통하는 제 1 콘택홀(151)을 통해 박막 트랜지스터(140)의 드레인 전극(133)과 접속되어 화소 영역(161)에 형성된다. 이때, 박막 트랜지스터(140)를 통해 화소 신호가 공급된 화소 전극(160)과 기준 전압이 공급된 공통 전극(도시하지 않음) 사이에는 전계가 형성된다.

따라서, 화소전극(160)과 공통전극 사이에 형성된 전계에 의해 기판 사이에 충진된 액정분자들이 유전 이방성에 의해 회전하게 되고, 액정분자들의 회전 정도에 따라 화소 영역(161)을 투과하는 광 투과율이 달라지게 됨으로써 계조를 구현하게 된다.

스토리지 캐패시터(170)는 게이트 라인(120)과 화소전극(160)이 게이트 절연막(125) 및 보호막(150)을 사이에 두고 상호 중첩된 형상으로 구성되어 있다. 이러한 스토리지 캐패시터(170)는 화소 전극(160)에 충전된 화소 신호가 다음 화소 신호가 충전될 때까지 안정적으로 유지되게 한다.

게이트 패드(180)는 게이트 드라이버(도시하지 않음)와 접속되어 게이트 라인(120)에 게이트 신호를 공급한다.

이러한 게이트 패드(180)는 게이트 라인(120)으로부터 연장되는 게이트 패드 하부 전극(181), 게이트 절연막(125) 및 보호막(150)을 관통하는 제 2 콘택홀(152) 및 제 2 콘택홀(152)을 통해 게이트 패드 하부 전극(181)과 접속된 게이트 패드 상부 전극(182)으로 구성된다.

이때, 게이트 패드 상부전극(182)은 제 2 콘택홀(152)의 내부 및 게이트 패드(180)상에 돌출된 형상으로 형성됨으로써, 게이트 패드(180) 상에 실장되는 소정의 구동회로와 양호한 전기적 접촉을 수행할 수 있다

데이터 패드(190)는 데이터 드라이버(도시하지 않음)와 접속되어 데이터 라인(130)에 데이터신호를 공급한다.

이러한 데이터 패드(190)는 데이터 라인(130)으로부터 연장되는 데이터 패드 하부 전극(191), 보호막(150)을 관통하는 제 3 콘택홀(153) 및 제 3 콘택홀(153)을 통해 데이터 패드 하부 전극(191)과 접속된 데이터 패드 상부 전극(192)으로 구성된다.

이때, 데이터 패드 상부전극(192)은 제 3 콘택홀(153)의 내부 및 데이터 패드(190) 상에 돌출된 형상으로 형성됨으로써, 데이터 패트(190) 상에 실장되는 소정의 구동회로와 양호한 전기적 접촉을 수행할 수 있다.

이하, 첨부도면을 참조하여 본 발명에 따른 박막 트랜지스터 기판의 제조 방법에 대해 상세하게 설명한다.

먼저, 도 7a 및 도 7b를 참조하여 본 발명에 따른 박막 트랜지스터 기판의 제 1 도전성 패턴을 형성하는 과정에 대해 설명한다. 여기서, 도 7a 및 도 7b는 본 발명에 따른 제 1 도전성 패턴이 형성된 박막 트랜지스터 기판의 평면도 및 단면도이다.

도 7a 및 도 7b를 참조하면, 제 1 마스크 공정을 이용하여 하부 기판(110)상에 게이트 라인(120), 게이트 전극(122) 및 게이트 패드 하부 전극(181)을 포함하는 제 1 도전성 패턴을 형성한다.

이를 보다 구체적으로 설명하면, 도 8a에 도시된 바와 같이, 하부 기판(110) 상에 스퍼터링 방법 등의 증착 방법을 통해 게이트 금속층(120a)을 형성한다. 여기서, 게이트 금속층(120a)으로는 알루미늄(Al)계 금속, 구리(Cu), 크롬(Cr), 몰리브덴 등으로 구성된다.

이때, 제 1 도전성 패턴을 형성하는 게이트 금속층(120a)이 저저항 배선인 알루미늄(Al)계 금속으로 형성된 경우, 제 3 도전성 패턴을 형성하는 투명 도전막(ITO)과의 접촉저항을 향상시키기 위해 AlNd/Mo 등과 같이 이중구조로 형성될 수도 있다.

이후, 도 8b에 도시된 바와 같이, 게이트 금속층(120a)에 포토레지스트를 도포한 후 제 1 마스크(200)를 이용한 포토리소그래피 공정을 수행함으로써, 게이트 금속층(120a) 상에 소정의 포토레지스트 패턴(250a)을 형성한다.

여기서, 포토레지스트 패턴(250a)에 의해 노출된 게이트 금속층(120a)에 대한 습식 에칭(wet etching)을 수행한 후 잔류하는 포토레지스트 패턴(250a)에 대한 스트립 공정을 수행함으로, 도 8c에 도시된 바와 같이, 하부 기판(110)상에 게이트 라인(120), 게이트 라인(120)에 접속된 게이트 전극(122) 및 게이트 패드 하부 전극(181)을 포함하는 제 1 도전성 패턴을 형성한다.

상술한 바와 같이 하부 기판상에 제 1 도전성 패턴을 형성한 후, 도 9a 및 도 9b에 도시된 바와 같이, 제 2 마스크 공정을 통해 제 1 도전성 패턴을 덮는 게이트 절연막(125) 상에 채널형성을 위한 활성층(134) 및 오믹 접촉층(135)으로 구성된 반도체 패턴을 형성한다. 여기서, 도 9a 및 도 9b는 본 발명에 따른 반도체 패턴이 형성된 박막 트랜지스터 기판의 평면도 및 단면도이다.

이를 보다 구체적으로 설명하면, 도 10a에 도시된 바와 같이, 제 1 도전성 패턴이 형성된 하부 기판(110)상에 PECVD, 스퍼터링 등의 증착 방법을 통해 게이트 절연막(125), 비정질 실리콘층(134a) 및 n+ 비정질 실리콘층(135a)을 순차적으로 증착시킨다.

여기서, 게이트 절연막(125)은 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연물질로 구성된다.

이후, n+ 비정질 실리콘층(135a) 상에 포토레지스트(250)를 도포한 후 제 2 마스크(300)를 이용한 포토리소그래피 공정을 수행함으로써, 도 10b에 도시된 바와 같이, n+ 비정질 실리콘층(135a) 상에 포토레지스트 패턴(350a)을 형성한다.

상술한 바와 같이 n+ 비정질 실리콘층(135a) 상에 포토레지스트 패턴(350a)을 형성한 후, 도 10c에 도시된 바와 같이, 포토레지스트 패턴(350a)에 의해 노출된 n+ 비정질 실리콘(135a) 및 비정질 실린콘층(134a)에 대한 건식 에칭(dry etching)을 순차적으로 수행한다.

이후, n+ 비정질 실리콘(135a)층에 잔류하는 포토레지스트 패턴(350a)을 스트립 공정을 통해 제거함으로써, 도 10d에 도시된 바와 같이, 박막 트랜지스터(140)의 채널영역 및 데이터 패드(190) 상에 활성층(134) 및 오믹 접촉층(135)으로 구성된 반도체 패턴을 형성한다.

상술한 바와 같이 게이트 절연막(125) 상에 반도체 패턴을 형성한 후, 도 11a 및 도 11b에 도시된 바와 같이, 제 3 마스크 공정을 통해 반도체 패턴이 형성된 게이트 절연막(125) 상에 제 2 도전성 패턴을 형성한다. 여기서, 도 11a 및 도 11b는 제 2 도전성 패턴이 형성된 박막 트랜지스터 기판의 평면도 및 단면도이다.

도 11a 및 도 11b를 참조하면, 제 2 도전성 패턴이 형성된 게이트 절연막 (125)상에 제 3 마스크를 이용한 포토리소그래피 공정을 통해 데이터 라인(130), 데이터 라인(130)에 접속된 소스전극(131) 및 채널을 사이에 두고 소스전극(131)과 대향하는 드레인 전극(132)을 포함하는 제 2 도전성 패턴을 형성한다.

이를 보다 구체적으로 설명하면, 도 12a에 도시된 바와 같이 반도체 패턴이 형성된 게이트 절연막(125) 상에 PECVD, 스퍼터링 등의 증착 방법을 통해 데이터 금속층(130a)을 형성한다. 이때, 데이터 금속층(130a)은 몰리브덴(Mo), 티타늄, 탄탈륨 및 몰리브덴 합금(Mo alloy) 등으로 형성된다.

이후, 데이터 금속층(130a) 상에 포토레지스트(400)를 전면 도포한 후 회절 노광 마스크인 제 3 마스크(400)를 이용한 포토리소그래피 공정을 수행함으로써, 도 12b에 도시된 바와 같이, 데이터 금속층(130a) 상에 단차를 갖는 포토레지스트 패턴(450)을 형성한다.

여기서, 제 3 마스크(400)는 박막 트랜지스터(140)의 채널이 형성될 영역에 대응하여 회절 노광부(또는 반투과부)(410)가 형성된 회절 노광 마스크이다.

따라서, 박막 트랜지스터(140)의 채널영역에 형성된 포토레지스트 패턴(450a)은 데이터 라인이 형성될 영역의 포토레지스트 패턴(450b) 또는 데이터 패드(190)의 반도체층 상의 포토레지스트 패턴(450c)보다 낮은 높이로 형성된다.

상술한 바와 같이 데이터 금속층(130a) 상에 단차가 형성된 포토레지스트 패턴(450)을 형성한 후, 도 12c에 도시된 바와 같이, 포토레지스트 패턴(450)에 의해 노출된 데이터 금속층(130a)을 습식 에칭(wet etching)을 통해 제거한다.

이후, 산소(O₂) 플라즈마를 이용한 애싱(ashing) 공정을 통해 채널 영역을 덮고 있는 포토레지스트 패턴(350a)을 제거함으로써, 도 12d에 도시된 바와 같이, 박막 트랜지스터(140)의 채널 영역에 형성된 데이터 금속층(130a)을 노출시킨다.

이때, 산소(O₂) 플라즈마를 이용한 애싱(ashing) 공정에 의해 스토리지 캐패시터(170)가 형성될 영역 및 데이터 패드(190)에 형성된 반도체 패턴을 덮고 있는 포토레지스트 패턴(350b),(350c)의 일부도 제거된다.

이후, 애싱된 포토레지스트 패턴(450)에 의해 노출된 데이터 금속층(130a)을 건식 에칭(dry etching)을 통해 제거함으로써, 도 12e에 도시된 바와 같이, 데이터 라인, 데이터 라인에 접속된 소스 전극(132) 및 소스전극과 대향하는 형태로 분리된 드레인 전극(133)을 형성한다.

이때, 데이터 금속층(130a)이 소스전극(132) 및 드레인 전극(133)으로 상호 분리됨에 따라, 반도체 패턴을 구성하는 동시에 채널 영역에 오믹 접촉층(135)이 오픈된다.

상술한 바와 같이 채널영역에 오픈된 오믹 접촉층(135)을 건식 에칭(dry etching)을 통해 제거함으로써, 도 12f에 도시된 바와 같이, 박막 트랜지스터(140)의 소스전극(132)과 드레인 전극(133) 사이에 채널을 형성하는 활성층(134)을 오픈시킨다.

이후, 박막 트랜지스터(140)의 채널을 형성하는 활성층(134)을 외부환경으로부터 보호하는 채널 보호막(135)을 형성한 후, 도 12g에 도시된 바와 같이, 데이터 금속층(131)에 잔류하는 포토레지스트 패턴(450)을 스트립 공정을 통해 제거함으로써 데이터 라인(130), 데이터 라인(130)에 접속된 소스전극(132), 채널을 사이에 두고 소스전극(132)과 대향하는 드레인 전극(133) 및 데이터 패드 하부전극(191)을 포함하는 제 2 도전성 패턴을 형성한다.

상술한 바와 같이 제 2 도전성 패턴을 형성한 후, 도 13a 및 도 13b에 도시된 바와 같이, 제 4 마스크 공정을 통해 다수의 콘택홀이 형성된 보호막 상에 제 3 도전성 패턴을 형성한다. 여기서, 도 13a 및 도 13b는 제 3 도전성 패턴이 형성된 박막 트랜지스터 기판의 평면도 및 단면도이다.

도 13a 및 도 13b를 참조하면, 제 2 도전성 패턴이 형성된 게이트 절연막(125) 상에 제 4 마스크(500)를 이용한 포토리소그래피 공정을 통해 제 1 내지 제 3 콘택홀(151,152,153)이 형성된 보호막(150)과, 보호막(150) 상에 형성된 화소전 극(160), 게이트 패드 상부전극(182) 및 데이터 패드 상부전극(192)을 포함하는 제 3 도전성 패턴을 형성한다.

이를 보다 구체적으로 설명하면, 도 14a에 도시된 바와 같이, 제 2 도전성 패턴이 형성된 게이트 절연막(125) 상에 보호막(150)을 전면 증착시킨다.

이후, 보호막(150) 상에 제 1 포토레지스트(600)를 전면 증착시킨 후 회절 노광 마스크인 제 4 마스크(500)를 이용한 포토리소그래피 공정을 수행함으로써, 도 14b에 도시된 바와 같이, 보호막(150) 상에 단차를 갖는 포토레지스트 패턴(650)을 형성한다.

여기서, 제 4 마스크(500)는 화소전극(160)이 형성될 영역에는 회절 노광부(또는 반투과부)(510)가 형성되고, 컨택홀(151),(152),(153)이 형성될 영역에는 투과부(520)가 형성되며 그 이외의 영역에는 차단부(530)가 형성된 회절 노광 마스크이다.

따라서, 제 4 마스크(500)를 이용한 포토리소그래피 공정을 통해 보호막 상에 형성된 포토레지스트 패턴(650)은, 보호막(150) 상에 콘택홀(151,152,153)을 형성시키기 위한 오픈홀(650a), 제 3 도전성 패턴이 형성될 영역에 형성된 포토레지스트 패턴(650b) 및 그 이외의 영역에 형성된 포토레지스트 패턴(650c)으로 형성된다.

이때, 제 4 마스크(500)의 회절 노광부에 의해 제 3 도전성 패턴이 형성될 영역에 형성된 포토레지스트 패턴(650b)은 그 이외의 영역에 형성된 포토 레지스트 패턴(650c)보다 낮은 높이로 형성된다.

상술한 바와 같이 보호막(150) 상에 단차를 갖는 포토레지스트 패턴(650)을 형성한 후, 도 14c에 도시된 바와 같이, 오픈홀(650a)에 의해 노출된 보호막(150)에 대한 건식 에칭을 수행함으로써 1 내지 제 3 콘택홀(151,152,153)을 형성한다.

여기서, 제 1 콘택홀(151)은 보호막(150)을 관통하여 드레인 전극(133)을 노출시키고, 제2 콘택홀(152)은 보호막(150) 및 게이트 절연막(125)을 관통하여 게이트 패드 하부 전극(181)을 노출시키고, 제 3 콘택홀(153)은 보호막(150)을 관통하여 데이터 패드 하부전극(191)을 노출시킨다.

상술한 바와 같이 보호막(150) 상에 제 1 내지 제 3 콘택홀(151,152,153)을 형성한 후, 도 14d에 도시된 바와 같이, 산소(O₂) 플라즈마를 이용하여 포토레지스트 패턴(650)에 대한 애싱(ashing) 공정을 수행함으로써 제 3 도전성 패턴이 형성될 영역을 덮는 포토레지스트 패턴(650b)을 제거한다.

이때, 포토레지스트 패턴(650b)이 제거됨에 따라 제 3 도전성 패턴이 형성될 보호막(150)이 노출된다.

이후, 도 14e에 도시된 바와 같이 애싱된 포토레지스트 패턴(650) 및 노출된 보호막(150) 상에 화소전극(160), 게이트 패드 상부전극(182) 및 데이터 패드 상부전극(192)을 포함하는 제 3 도전성 패턴을 형성하기 위한 투명 도전막(ITO)을 전면 증착시킨다.

상술한 바와 같이 애싱된 포토레지스트 패턴(650) 및 보호막(150) 상에 투명 도전막(ITO)을 전면 증착시킨 후, 도 14f에 도시된 바와 같이, 투명 도전막(ITO)이 형성된 포토레지스트 패턴(650) 및 보호막(150) 상에 2 포토레지스트(700)를 전면 증착시킨 후 열처리를 수행한다.

이때, 열처리에 의해 포토레지스트 패턴(650) 상에 형성된 투명 도전막(ITO)은 아모포스(amorphous) 구조를 갖는 반면에 제 2 포토레지스트(700)에 도포된 투명 도전막(ITO)은 폴리(poly)구조로 변화된다.

이후, 산소(O₂) 플라즈마를 이용하여 제 2 포토레지스트(600)에 대한 애싱(ashing) 공정을 수행함으로써, 도 14g에 도시된 바와 같이, 제 1 포토레지스트(600)에 의해 형성된 포토레지스트 패턴(650) 상에 형성된 투명 도전막(ITO)을 노출시킨다.

상술한 바와 같이 포토레지스트 패턴(650) 상에 형성된 투명 도전막(ITO)을 노출시킨 후, 도 14h에 도시된 바와 같이, 포토레지스트 패턴(650) 상에 노출된 투명 도전막(ITO)을 습식 에칭을 통해 제거한다.

이때, 제 2 포토레지스트(700)에 의해 덮여진 제 3 도전성 패턴을 형성하는 투명 도전막(ITO)은 포토레지스트 패턴(650) 상에 형성된 아모포스(amorphous) 구조를 갖는 투명 도전막(ITO)과의 에칭 선택비로 인하여 제거되지 않는다.

이후, 보호막(150) 상에 잔류하는 포토레지스트 패턴(650) 및 제 2 포토레지스트(700)를 스트립 공정을 통해 제거함으로써, 도 14i에 도시된 바와 같이, 보호막(150) 상에 화소전극(160), 게이트 패드 상부 전극(182) 및 데이터 패드 상부 전극(192)을 포함하는 제 3 도전성 패턴을 형성한다.

여기서, 화소전극(160)은 보호막(150)을 관통하는 제 1 콘택홀(151)을 통해 박막 트랜지스터(140)의 드레인 전극(133)에 접속되어 공통전극과 함께 액정배향을 위한 전계를 형성한다. 이때, 화소전극(160)은 게이트 절연막(125) 및 보호막(150)을 사이에 두고 게이트 라인(120)과 중첩되도록 형성됨으로써 스토리지 캐패시터(170)를 또한 형성한다.

게이트 패드 상부 전극(182)은 보호막(150) 및 게이트 절연막(125)을 관통하는 제 2 콘택홀(152)을 통해 게이트 패드 상부전극(182)과 접속된다. 여기서, 게이트 패드 상부전극(182)은 게이트 패드(180) 상에 돌출된 형상으로 형성된다.

그리고, 데이터 패드 상부 전극(192)은 보호막을 관통하는 제 3 콘택홀(153)을 통해 데이터 패드 하부전극(192)과 접속된다. 여기서, 데이터 패드 상부전극(192)은 데이터 패드(190) 상에 돌출된 형상으로 형성된다.

상술한 바와 같이, 본 발명에 따른 박막 트랜지스터 기판 및 그 제조방법은 게이트 절연막 상에 활성층을 사이에 두지 않고 데이터 라인을 직접 형성함으로써, 활성층의 양측단에 활성 리던던시가 발생되는 것을 방지하여 개구율을 향상시킬 수 있다는 효과를 제공한다.

또한, 본 발명은 게이트 절연막 상에 활성층을 사이에 두지 않고 데이터 라인을 직접 형성함으로써, 활성층의 양측단에 발생되는 활성 리던던시와 입사광이 상호 반응하여 형성되는 웨이브 노이즈의 발생을 방지할 수 있다는 효과를 제공한다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (24)

1. 기판상에 형성된 게이트 라인;

   게이트 절연막을 사이에 두고 상기 게이트 라인과 교차 형성된 데이터 라인;

   상기 게이트 라인에 접속된 게이트 전극, 상기 데이터 라인에 접속된 소스전극, 채널을 사이에 두고 소스전극과 대향하는 드레인 전극 및 상기 채널을 형성하는 활성층 및 오믹 접촉층으로 구성된 반도체 패턴을 포함하는 박막 트랜지스터;

   상기 박막 트랜지스터가 형성된 게이트 절연막을 덮는 보호막; 및

   상기 보호막을 관통하는 콘택홀을 통해 박막 트랜지스터의 드레인 전극에 접속되는 화소전극을 포함하고,

   상기 데이터 라인은 활성층을 사이에 두지 않고 게이트 절연막 상에 직접 형성되고,

   상기 박막 트랜지스터는

   상기 오믹 접촉층에 의해 오픈되어 상기 채널을 형성하는 상기 활성층을 외부환경으로부터 보호하기 위해 산화실리콘(SiOx) 또는 질화실리콘(SiNx)으로 형성된 채널 보호막을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
2. 삭제
3. 제 1 항에 있어서,

   상기 게이트 라인과, 상기 게이트 절연막 및 보호막을 사이에 두고 게이트 라인과 중첩되는 화소전극으로 구성된 스토리지 캐패시터를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
4. 제 1 항에 있어서,

   상기 게이트 라인으로부터 신장된 게이트 패드를 더 구비하며;

   상기 게이트 패드는,

   상기 게이트 라인에 접속된 게이트 패드 하부전극;

   상기 보호막 및 게이트 절연막을 관통하여 게이트 패드 하부전극을 노출시키는 콘택홀; 및

   상기 제 2 콘택홀을 통해 게이트 패드 하부전극과 접속된 게이트 패드 상부전극을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
5. 제 4 항에 있어서,

   상기 게이트 패드 상부전극은 게이트 패드 상에 돌출된 형상으로 형성된 것을 특징으로 하는 박막 트랜지스터 기판.
6. 제 1 항에 있어서,

   상기 데이터 라인으로부터 신장된 데이터 패드를 더 구비하며;

   상기 데이터 패드는,

   상기 데이터 라인에 접속된 데이터 패드 하부전극;

   상기 보호막을 관통하여 데이터 패드 하부전극을 노출시키는 콘택홀; 및

   상기 콘택홀을 통해 데이터 패드 하부전극과 접속된 데이터 패드 상부전극을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
7. 제 6 항에 있어서,

   상기 데이터 패드 상부전극은 데이터 패드 상에 돌출된 형상으로 형성된 것을 특징으로 하는 박막 트랜지스터 기판.
8. 기판상에 게이트 라인을 형성하는 단계;

   게이트 절연막을 사이에 두고 상기 게이트 라인과 교차 형성된 데이터 라인을 형성하는 단계;

   상기 게이트 라인에 접속된 게이트 전극, 상기 데이터 라인에 접속된 소스전극, 채널을 사이에 두고 소스전극과 대향하는 드레인 전극 및 상기 채널을 형성하는 활성층 및 오믹 접촉층으로 구성된 반도체 패턴을 포함하는 박막 트랜지스터를 형성하는 단계;

   상기 박막 트랜지스터가 형성된 게이트 절연막을 덮는 보호막을 형성하는 단계; 및

   상기 보호막을 관통하는 콘택홀을 통해 박막 트랜지스터의 드레인 전극에 접속되는 화소전극을 형성하는 단계를 포함하고,

   상기 데이터 라인은 활성층을 사이에 두지 않고 게이트 절연막 상에 직접 형성되고,

   상기 박막 트랜지스터의 반도체 패턴을 형성하는 단계는,

   상기 게이트 절연막 상에 소스 전극 및 드레인 전극 사이에 채널을 형성하기 위한 활성층을 형성하는 단계; 및

   상기 활성층 상에 소스 전극 및 드레인 전극과의 오믹 접촉을 수행하는 오믹 접촉층을 형성하는 단계를 포함하고,

   상기 박막 트랜지스터를 형성하는 단계는

   상기 소스 전극, 드레인 전극 및 화소전극 형성시에 이용되는 포토레지스트 패턴을 제거하는 스트립 공정 및 세정공정 등으로부터 상기 채널을 형성하는 활성층을 외부환경으로부터 보호하기 위해 산화실리콘(SiOx) 또는 질화실리콘(SiNx)으로 형성된 채널 보호막을 형성하는 단계를 더 포함하는 박막 트랜지스터 기판의 제조방법.
9. 삭제
10. 삭제
11. 제 8 항에 있어서,

    상기 게이트 라인으로부터 신장된 게이트 패드를 형성하는 단계를 더 포함하며;

    상기 게이트 패드를 형성하는 단계는,

    상기 게이트 라인과 접속된 게이트 패드 하부전극을 형성하는 단계;

    상기 보호막 및 게이트 절연막을 관통하여 게이트 패드 하부전극을 노출시키는 콘택홀을 형성하는 단계; 및

    상기 콘택홀을 통해 게이트 패드 하부전극과 접속된 게이트 패드 상부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
12. 삭제
13. 제 8 항에 있어서,

    상기 데이터 라인으로부터 신장된 데이터 패드를 형성하는 단계를 더 포함하며;

    상기 데이터 패드를 형성하는 단계는,

    상기 데이터 라인에 접속된 데이터 패드 하부전극을 형성하는 단계

    상기 보호막을 관통하여 데이터 패드 하부전극을 노출시키는 콘택홀을 형성하는 단계; 및

    상기 제 3 콘택홀을 통해 데이터 패드 하부전극과 접속된 데이터 패드 상부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
14. 삭제
15. 기판상에 게이트 라인, 상기 게이트 라인에 접속된 게이트 전극 및 게이트 패드 하부 전극을 포함하는 제 1 도전성 패턴을 형성하는 단계;

    상기 제 1 도전성 패턴이 형성된 기판상에 게이트 절연막, 채널을 형성하는 오믹 접촉층 및 활성층을 포함하는 반도체 패턴을 형성하는 단계;

    상기 게이트 절연막 상에 데이터 라인, 상기 데이터 라인에 접속된 소스전극 , 채널을 사이에 두고 상기 소스전극과 대향하는 드레인 전극 및 데이터 패드 하부전극을 포함하는 제 2 도전성 패턴을 형성하는 단계; 및

    상기 제 2 도전성 패턴이 형성된 게이트 절연막 상에 콘택홀이 형성된 보호막, 상기 보호막 상에 형상된 화소전극, 게이트 패드 상부전극 및 데이터 패드 상부전극을 포함하는 제 3 도전성 패턴을 형성하는 단계를 포함하고,

    상기 제 3 도전성 패턴을 형성하는 단계는,

    상기 게이트 절연막 상에 보호막 및 제 1 포토레지스트를 순차적으로 증착시킨 후, 제 4 마스크를 이용한 포로리소그래피 공정을 통해 보호막 상에 단차가 형성된 포토레지스트 패턴을 형성하는 단계;

    상기 포토레지스트 패턴에 의해 노출된 보호막에 대한 건식 에칭을 수행하여 콘택홀을 형성하는 단계;

    상기 포토레지스트 패턴에 대한 애싱 공정을 통해 제 3 도전성 패턴이 형성될 영역의 보호막을 노출시키는 단계;

    상기 애싱된 포토레지스트 패턴 및 노출된 보호막 상에 투명 도전막(ITO)을 전면 증착시키는 단계;

    상기 애싱된 포토레지스트 패턴이 형성된 보호막 상에 제 2 포토레지스트를 전면 증착시킨 후, 상기 제 2 포토레지스트에 대한 애싱 공정을 수행하여 포토레지스트 패턴 상에 형성된 투명 도전막을 노출시키는 단계;

    상기 포토레지스트 패턴 상에 노출된 투명 도전막을 습식 에칭을 통해 제거하는 단계; 및

    상기 보호막 상에 잔류하는 포토레지스트 패턴 및 제 2 포토레지스트를 스트립 공정을 통해 제거하는 단계를 포함하고,

    상기 포토레지스트 패턴 상에 노출된 투명 도전막을 습식 에칭하기 이전에, 열처리 과정을 수행하여 제 2 포토레지스트에 덮여있는 투명 도전막을 폴리화(poly)하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
16. 제 15항에 있어서,

    상기 게이트 라인과, 상기 게이트 절연막 및 보호막을 사이에 두고 게이트 라인과 중첩되는 화소전극으로 구성된 스토리지 캐패시터를 형성하는 단계를 더 포 함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
17. 제 15 항에 있어서,

    상기 제 1 도전성 패턴을 형성하는 단계는,

    상기 기판상에 게이트 금속층을 형성한 후, 제 1 마스크를 이용한 포토리소그래피 공정을 통해 포토레지스트 패턴을 형성하는 단계;

    상기 포토레지스트 패턴에 의해 노출된 게이트 금속층을 습식 에칭을 통해 패터닝하는 단계; 및

    상기 패터닝된 게이트 금속층 상에 잔류하는 포토레지스트 패턴을 제거하여 기판상에 상기 제 1 도전성 패턴을 형성하는 단계

    를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
18. 제 15 항에 있어서,

    상기 반도체 패턴을 형성하는 단계는,

    상기 제 1 도전성 패턴이 형성된 기판상에 게이트 절연막, 비정질 실리콘층 및 n+ 비정질 실리콘층을 순차적으로 증착시키는 단계;

    제 2 마스크를 이용한 포토리소그래피 공정을 통해 상기 n+ 비정질 실리콘층 상에 포토레지스트 패턴을 형성하는 단계;

    상기 포토레지스트 패턴에 의해 노출된 n+ 비정질 실리콘 및 비정질 실린콘층을 순차적으로 건식 에칭하는 단계; 및

    상기 게이트 절연막 상에 잔류하는 포토레지스트 패턴을 스트립 공정을 통해 제거함으로써, 채널영역 및 데이터 패드 상에 채널을 형성하는 활성층 및 오믹 접촉층으로 구성된 반도체 패턴을 형성하는 단계

    를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
19. 제 15 항에 있어서,

    상기 제 2 도전성 패턴을 형성하는 단계는,

    상기 반도체 패턴이 형성된 게이트 절연막 상에 데이터 금속층을 증착시킨 후, 제 3 마스크를 이용한 포토리소그래피 공정을 통해 단차가 형성된 포토레지스트 패턴을 형성하는 단계;

    상기 포토레지스트 패턴에 의해 노출된 데이터 금속층을 습식 에칭한 후, 상기 포토레지스트 패턴을 애싱하여 채널영역 및 스토리지 캐패시터 영역에 노출된 데이터 금속층을 노출시키는 단계;

    상기 노출된 데이터 금속층을 건식 에칭하여 소스전극 및 드레인 전극을 형성한 후, 상기 소스전극 및 드레인 전극 사이에 노출된 오믹 접촉층을 건식 에칭하여 채널을 설정하는 활성층을 형성하는 단계; 및

    상기 게이트 절연막 상에 잔류하는 포토레지스트 패턴을 스트립 공정을 통해 제거하는 단계

    를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
20. 제 19 항에 있어서,

    상기 채널을 형성하는 활성층 상에 외부환경으로부터 상기 활성층을 보호하기 위한 채널 보호막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
21. 제 19 항에 있어서,

    상기 데이터 금속층 상에 단차를 갖는 포토레지스트 패턴을 형성하는 단계는,

    상기 데이터 금속층 상에 포토레지스트를 전면 증착시키는 단계;

    상기 제 3 마스크를 이용한 포토리소그래피 공정을 통해 데이터 패드 영역, 스토리지 캐패시터 영역 및 채널영역 상에 포토레지스트 패턴을 형성하는 단계를 포함하고,

    상기 채널영역 상에 형성된 포토레지스트 패턴은 상기 데이터 패드 영역 및 스토리지 캐패시터 영역에 형성된 포토레지스트 패턴보다 낮은 높이로 형성되는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
22. 삭제
23. 제 15 항에 있어서,

    상기 보호막 상에 콘택홀을 형성하는 단계는,

    상기 보호막을 관통하여 드레인 전극을 노출시키는 제 1 콘택홀을 형성하는 단계;

    상기 보호막 및 게이트 절연막을 관통하여 게이트 패드 하부전극을 노출시키는 제 2 컨택홀을 형성하는 단계; 및

    상기 보호막을 관통하여 데이터 패드 하부전극을 노출시키는 제 3 콘택홀을 형성하는 단계

    를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
24. 삭제

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