JP4375935B2 - 不正読み出し防止機能付き半導体不揮発性メモリ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は，書き換え可能な不揮発性メモリに関し，特に不正な読み出しを防止する機能を有する半導体不揮発性メモリに関する。
【０００２】
【従来の技術】
書き換え可能な半導体不揮発性メモリは，プログラムやデータ（以下コンテンツ）を記憶させるメモリとして広く利用されている。特に，電源オフにした状態でもコンテンツが保持されることから，携帯電話，携帯情報端末などに広く採用されている。
【０００３】
不揮発性メモリを購入したユーザは，自ら記憶させたいコンテンツを書き込み，その後誤ってコンテンツが消去または変更されないように，プログラムプロテクトまたは消去プロテクト機能を利用して，プロテクト状態にする。かかるプロテクト機能は，記憶されているコンテンツの変更を防止することはできる。
【０００４】
【発明が解決しようとする課題】
ユーザがメモリに記憶させるコンテンツは，例えばゲームプログラムのように，それ自体に価値があり，従って，不正にコピーされることが望ましくない場合がある。しかしながら，従来の不揮発性メモリは，上記のライトプロテクト機能はあっても，読み出しを禁止する機能はない。メモリの機能上，記憶されたコンテンツを自由に読み出せるようにしておく必要があるからである。そのため，例え価値のあるコンテンツであっても，不正に読み出され，別のメモリにコピーされる可能性がある。
【０００５】
例えば，ゲームプログラムを記憶したメモリを有するゲーム装置において，ゲーム装置の価値が殆どゲームプログラムによる場合がある。そのような場合は，上記のような不正なコピーによりゲームプログラムが別のメモリにコピーされると，ゲーム装置を低コストで製造することが可能になり，その損害は大きくなる。従って，メモリ内のコンテンツを不正に読み出されないような機能が求められる。
【０００６】
そこで，本発明の目的は，正規のユーザだけが正常にコンテンツを読み出すことができる不揮発性メモリを提供することにある。
【０００７】
また，本発明の目的は，不正に読み出すことができないメモリを提供することにある。
【０００８】
【課題を解決するための手段】
上記の目的を達成するために，本発明は，データを記憶するメモリセルアレイと，メモリセルアレイから読み出されたデータを所定の演算処理により復号化する復号化回路と，読み出し動作時に，外部から供給される復号化コマンドに応答して，前記復号化回路を活性化する復号化制御回路とを有し、復号化制御回路は，復号化コマンドに応答して，外部から供給される復号化対象アドレスを記憶し，読み出し時において，復号化コマンドに応答して，復号化回路を活性化する復号化モードに入り，リード対象アドレスと復号化対象アドレスとが一致するときに復号化回路を活性化し，不一致の時に非活性化し，更に，イグジットコマンドに応答して，復号化モードからイグジットする不揮発性メモリである。
【０００９】
上記のメモリでは，メモリにデータを書き込んでその後読み出す正規のユーザが，データを書き込む時に任意のアドレスには，符号化（例えば反転）されたデータを書き込み，それ以外のアドレスには符号化せず（反転せず）にデータを書き込む。そして，正規のユーザであれば，符号化されているアドレスと符号化されていないアドレスを知っているので，読み出し時においては，符号化されているアドレスのデータを読み出す時に復号化コマンドを与えて，内蔵された復号化回路を活性化して復号化されたデータを出力し，符号化されていないアドレスのデータを読み出す時は，復号化せずにそのままデータを出力することができる。その結果，正常なデータを読み出すことができる。一方，不正に読み出そうとする場合は，どのアドレスに符号化されたデータが書き込まれているか知り得ないので，正常なデータを読み出すことができない。
【００１０】
上記の側面において，復号化制御回路は，復号化コマンドに応答して，外部から供給される復号化対象アドレスを記憶可能に構成される。そして，復号化制御回路は，読み出し時において，復号化コマンドに応答して，復号化回路を活性化する復号化モードに入り，リードアドレスと上記復号化対象アドレスとが一致するときに前記復号化回路を活性化し，不一致の時に非活性化する。復号化制御回路は，この復号化対象アドレスを，書き換え可能に構成されている。更に，イグジットコマンドに応答して，復号化モードからイグジットする。
【００１１】
上記の好ましい実施例では，正規のユーザのみが知り得る復号化対象アドレスを復号化制御回路に記憶させ，アクセスされたアドレスと一致するときにのみ復号化回路を活性化させることができ，正規のユーザのみが正常なデータを読み出すことができる。この方法によれば，リード動作の最初または所定のタイミングで復号化対象アドレスを記憶させれば，自動的に復号化制御回路が符号化と非符号化とを制御することができる。
【００１２】
【発明の実施の形態】
以下，図面を参照して本発明の実施の形態例を説明する。しかしながら，本発明の保護範囲は，以下の実施の形態例に限定されるものではなく，特許請求の範囲に記載された発明とその均等物にまで及ぶものである。
【００１３】
図１は，本実施の形態における不揮発性半導体記憶装置の構成図である。このメモリ装置は，外部から供給されるコマンド信号CMDを入力するコマンドバッファ１０と，アドレスADDを入力するアドレスバッファ１２と，データの入力バッファ３０と，データの出力バッファ２８とを有する。コマンドとデータは，メモリ制御回路１４に供給され，メモリ制御回路１４は，これらコマンドとデータとを解読して，メモリ内の必要な制御を行う。典型的な制御は，読み出し回路１６，消去回路１８，プログラム回路２０の制御であり，リードコマンド，イレーズコマンド，プログラムコマンドに応答して，それらの制御が行われる。
【００１４】
メモリセルアレイMCAは，図示しないが，複数のセクタに分割され，各セクタ内に複数の不揮発性メモリセルを有する。このメモリセルは，フローティングゲートを有するセル，強誘電体材料からなるキャパシタを有するセルなど，電源がオフの状態でも記憶データを保持することができる書き換え可能なメモリセルであれば，どのようなものでもよい。アドレスバッファ１２により入力されたアドレスAddは，アドレスラッチ回路２２を介してデコーダ２１に供給され，セルアレイ内のワード線，セクタの選択が行われる。
【００１５】
セクタ及びその中のワード線が選択されると，メモリセル内のデータがビット線を介してセンスアンプSAに供給され，検出される。本実施の形態では，センスアンプSAと出力バッファ２８との間に，復号化回路２６が設けられている。そして，この復号化回路２６は，復号化制御回路２４からの制御信号S24により活性化または非活性化される。
【００１６】
復号化回路２４には，メモリ制御回路１４を介して外部からのコマンドCmdが供給され，更にアドレスバッファ１２を介して外部からのアドレスAdd，例えばセクタアドレスが供給される。
【００１７】
メモリへのデータの書き込み時において，ユーザは，任意のアドレスのセクタには，データを所望のロジックで符号化演算して書き込み，それ以外のアドレスのセクタには，符号化することなくデータをそのまま書き込む。従って，ユーザは，どのアドレスのデータが符号化され，どのアドレスのデータが符号化されていないかを知りうる立場にある。
【００１８】
図２は，復号化回路の具体例を示す図である。この例では，メモリセルアレイにデータを書き込む時に，符号化演算として，データの反転を行う。従って，復号化回路内の復号化演算回路として，インバータ３１が設けられている。センスアンプからのデータDoutは，この復号化演算回路のインバータ３１に入力される。インバータ３１の出力は，復号化制御回路２４が出力する活性化信号S24がＨレベルの時に導通するトランジスタ３２を介して出力バッファ２８に出力される。また，復号化活性化信号S4がＬレベルの時は，トランジスタ３４が導通して，センスアンプからのデータDoutがそのまま出力バッファ２８に供給される。
【００１９】
図３は，復号化制御回路の具体例を示す図である。この復号化制御回路２４は，復号化が必要なセクタアドレスを記憶するセクタアドレスメモリ４０と，復号化モードへのエントリーとイグジットを制御するエントリ・イグジット制御回路４２と，セクタアドレスメモリ４０に記憶されたセクタアドレスSCAddと外部から供給されるセクタアドレスAddとを比較し，一致する時にＨレベルの復号化制御信号S24を出力するアドレス比較回路４４とを有する。
【００２０】
アドレス比較回路４４は，復号化モードへのエントリコマンドに応答して生成される復号化モード信号DModeが活性化状態の時に，上記のアドレス比較を行い，一致するときに制御信号S24をＨレベルにし，不一致のときに制御信号S24をＬレベルにする。また，アドレス比較回路４４は，復号化モードからイグジットするコマンドに応答して復号化モード信号DModeが非活性になると，アドレスの比較にかかわらず，制御信号S24をＬレベルにする。
【００２１】
次に，図２，図３の復号化制御回路２４と復号化回路２６の動作について説明する。図４は，コマンドシーケンスとそれに対応する書き込みサイクルでのアドレスとデータの関係を示す図である。また，図５は，通常の読み出し時のタイミングチャートであり，図６は，復号化モードでの読み出し時のタイミングチャート図である。
【００２２】
図５に示される通常の読み出しでは，ライトイネーブル信号/WEが非活性状態（Ｈレベル）になってから，アドレスが供給されるとリードサイクルになる。チップイネーブル信号/CEが活性化状態（Ｌレベル）なると，供給されたアドレスが入力され，リード動作が始まる。そして，アウトプットイネーブル信号/OEが活性化状態（Ｌレベル）になると，復号化されていないデータが，出力バッファ２８から出力される。通常の読み出しでは，復号化モードにエントリーされていないので，復号化回路２６は，メモリセルアレイから読み出されたデータをそのまま復号化することなく，出力する。
【００２３】
図６に示される復号化モードでの読み出しでは，最初に，チップイネーブル/CEが活性化状態（Ｌレベル）になり，外部から供給されるアドレス，例えばセクタアドレスが取り込まれる。そして，ライトイネーブル信号/WEが活性化状態（Ｌレベル）になると，ライトサイクルになる。この時，データ入力端子からエントリーコマンド「60H」が入力されると，メモリ制御回路１４が，エントリーコマンドを復号化制御回路２４に供給する。それに応答して，復号化制御回路２４内のエントリ・イグジット制御回路４２は，セット・リセット信号S/RをＨレベルにして，外部から供給されているセクタアドレスAddをセクタアドレスメモリ４０に記憶する。セクタアドレスメモリ４０は，例えば，電源が投入されている間のみデータを保持することができるSRAMやDRAMである。また，エントリ・イグジット制御回路４２は，復号化モード信号DModeを活性化状態にする。
【００２４】
その後，ライトイネーブル信号/WEが非活性状態（Ｈレベル）になると，リードサイクルに入る。外部からアドレスが供給され，メモリセルのデータが読み出される。外部から供給されるセクタアドレスAddと，セクタアドレスメモリ４０内に記憶されている復号化対象のセクタアドレスとがアドレス比較回路４４で比較され，アドレスが一致するときに，復号化制御信号S24がＨレベルに，不一致の時にＬレベルにそれぞれ制御される。
【００２５】
それに伴い，復号化モードでの読み出し動作では，入力アドレスが復号化対象のセクタアドレスの時は，それに伴って読み出されたデータは，復号化回路２６で復号化，ここでの例では反転され，復号化された（反転された）データが出力される。また，入力アドレスが復号化対象のセクタアドレスでない時は，それに伴って読み出されたデータは，復号化されることなく，そのまま出力される。従って，正規のユーザが読み出す時は，正常なデータが読み出されることになる。
【００２６】
リードサイクルが終了して，ライトイネーブル信号/WEが活性化状態（Ｌレベル）になると，再びライトサイクルになり，この時，データ入力端子からイグジットコマンド「70H」が入力されると，メモリ制御回路１４が，イグジットコマンドを復号化制御回路２４に供給する。それに応答して，復号化制御回路２４内のエントリ・イグジット制御回路４２は，セット・リセット信号S/RをＬレベルにして，セクタアドレスメモリ４０をリセットして、自動的にすべてのメモリセルに「０」を上書きして、記憶されていたセクタアドレスAddを消去する。更に，復号化モード信号DModeが非活性状態になり，復号化制御回路２４内のアドレス比較回路４４は，アドレスにかかわらず，復号化制御信号S24をＬレベルにする。この結果，メモリ装置は，復号化モードからイグジットされる。
【００２７】
バックアップ電源などによってセクタアドレスメモリ４０が復号化対象アドレスを保持する場合でも，復号化モードからイグジットするときに，セクタアドレスメモリ４０をリセットすることにより，その後の不正なアクセスを防止することができる。通常，メモリは，ＣＰＵやメモリコントローラにより制御される。従って，ゲームプログラムを格納したメモリ装置がゲーム装置内に搭載されている場合，ＣＰＵやメモリコントローラにより復号化モードにエントリされ，復号化対象セクタアドレスを書き込まれる。従って，復号化モードのイグジットによりその復号化対象セクタアドレスを消去することにより，その後の不正アクセスに対して，正常なデータの読み出しを防止することができる。
【００２８】
図７は，本実施の形態での読み出し動作の対象となるメモリセルアレイの構成例を示す図である。このメモリセルアレイMCAは，４つのセクタSEC0〜SEC3に分割されている。そして，ユーザは，このメモリセルアレイのセクタSEC0とSEC2に符号化データを書き込み，セクタSEC1とSEC3には符号化せずにデータを書き込んだとする。
【００２９】
図８，９，１０は，図７の例に対する読み出し動作制御の例を示す図である。各図とも，水平方向の時間に対して動作モードがどのように変化するかが示されている。いずれの例も，セクタSEC0，SEC1，SEC3，SEC2の順に読み出す場合を示す。
【００３０】
図８のリード制御例（１）では，復号化対象セクタを読み出す時に，復号化モードへのエントリーコマンドと復号化対象アドレスとを入力して，アドレスの記憶を行って復号化モードに入り，そのセクタの読み出しを終了した後に，復号化モードのイグジットコマンドと復号化対象アドレスとを入力して，アドレスの消去を行って復号化モードからイグジットする。
【００３１】
従って，最初にセクタSEC0を読み出す前に，エントリーコマンドとそのセクタアドレスを入力し，セクタアドレスをセクタアドレスメモリ４０に書き込み，復号化モードにエントリーする。そして，セクタSEC0についてリード動作が行われると，イグジットコマンドとそのセクタアドレスを入力し，セクタアドレスをセクタアドレスメモリ４０から消去し，復号化モードから抜ける。その後，セクタSEC1,SEC3が通常のリード動作で読み出される。そして，最後にセクタSEC2に対して，エントリコマンドとそのセクタアドレスを入力して，復号化モードに入り，セクタSEC2を読み出した後，イグジットコマンドとセクタアドレスを入力して，復号化モードからイグジットする。
【００３２】
メモリにデータを書き込んだ正規のユーザは，どのセクタに符号化されたデータを書き込んだかを知っているので，そのセクタの読み出しの前に，復号化モードにエントリーし，復号化回路を活性化させて正常なデータの読み出しを行うことができる。不正ユーザは，どのセクタに符号化されたデータが入っているかを知り得ないので，正常なデータの読み出しができない。
【００３３】
図９の第２のリード制御では，最初に復号化対象セクタのアドレスを記憶し，その後は，復号化モードで全てのセクタを読み出す。復号化モードでは，復号化制御信号２４が，記憶した復号化対象セクタのアドレスと外部から供給されるアドレスとを比較し，一致するときのみ復号化制御信号S24を活性化状態（Ｈレベル）にするので，図８のように，復号化対象セクタの読み出しの前後でエントリとイグジットを繰り返す必要はない。
【００３４】
図９に示されるとおり，最初にエントリーコマンドとセクタSEC0のアドレスが入力され，セクタSEC0のアドレスがセクタアドレスメモリ４０に書き込まれる。更に，エントリーコマンドとセクタSEC2のアドレスが入力され，そのアドレスも書き込まれる。その後，セクタSEC0，SEC1，SEC3，SEC2の順にリード動作が行われる。復号化制御回路２４内のアドレス比較回路４４は，入力アドレスが記憶された復号化対象のセクタアドレスと一致するときのみ，復号化制御信号S24を活性化し，リードデータの復号化を行わせる。従って，正常なデータが読み出される。
【００３５】
そして，全てのリード動作が終了すると，イグジットコマンドとセクタアドレスがそれぞれ入力され，セクタアドレスがリセットされ，復号化モードからイグジットされる。
【００３６】
図１０は，復号化制御回路２４が，セクタアドレスメモリやアドレス比較回路を有しない場合の例である。即ち，復号化制御回路２４は，エントリーコマンドに応答して，復号化制御信号S24を活性化状態（Ｈレベル）にし，イグジットコマンドに応答して，非活性状態（Ｌレベル）にする。
【００３７】
従って，図１０のリード制御例では，復号化対象セクタのリード動作前に，エントリーコマンドを入力して，復号化モードにエントリする。復号化モードでは，全てのリードデータが復号化回路により復号化されて出力される。そして，復号化対象セクタの読み出しが終了して，復号化対象でないセクタの読み出しを行う前に，イグジットコマンドが入力される。それに応答して，復号化モードが解除され，通常のリードモードになる。その後のリードデータは，全て復号化されることなく出力される。この場合、エントリ，イグジットの際に，セクタアドレスの入力は特に必要としない。
【００３８】
図１０に示される通り，セクタSEC0とセクタSEC2をリードする前に，それぞれエントリーコマンドが入力され，それらのリード動作が終了して，セクタSEC1とセクタSEC3をリードする前に，イグジットコマンドが入力される。
【００３９】
図１０のリード制御例３では，復号化対象のセクタアドレスがメモリ４０に記憶されないので，むしろ不正コピー防止には好都合である。即ち，正規のユーザは，復号化対象のセクタを読み出す前にエントリーコマンドを入力し，復号化対象以外のセクタを読み出す前にイグジットコマンドを入力しなければならないので，リード時の制御は煩雑である。しかし，セクタアドレスメモリが存在せず復号化対象アドレスが誤って記憶されたままになっていることがないので，不正なアクセスをしようとする者は，正常なデータを読み出すことが極めて困難になる。
【００４０】
上記の実施の形態において，復号化回路２６は，メモリセルアレイから読み出されたデータの全てのビットに対して復号化演算を行うようにしてもよく，また，一部のビットに対してのみ復号化演算を行うようにしてもよい。また，復号化対象アドレス毎に復号化演算を行うビットの位置を変更するようにしても良い。その場合は，復号化エントリーコマンドに，どのビットが復号化対象であるかを指定するデータが含まれる。それにより，不正なコピーがより困難になる。
【００４１】
また，復号化回路２６は，複数種類の復号化演算回路を有していて，復号化対象アドレス毎に，いずれの復号化演算回路が活性化されるようにしても良い。その場合は，復号化エントリーコマンドにどの復号化演算回路を選択するかの選択信号が含まれる。復号化演算回路は，その選択信号に応じて，対応する復号化演算回路を活性化する。それにより，不正なコピーがより困難になる。
【００４２】
また，上記の実施の形態では，復号化制御回路２４と復号化回路２６とがメモリチップ内に内蔵されている。しかしながら，これらの復号化制御回路２４と復号化回路２６とが，メモリチップとは別のチップで実現されてもよい。その場合は，メモリ装置と復号化装置とからなるチップセットとして使用される。図１１は，そのチップセットとなるメモリシステムの構成図である。半導体メモリ装置５０のデータ出力Doutが，復号化装置５２の復号化回路２６に供給され，復号化制御回路２４により活性化された時に，出力データDoutが復号化される。復号化制御回路２４と復号化回路２６は，前述のものと同じである。
【００４３】
以上，実施の形態例をまとめると以下の付記の通りである。
【００４４】
（付記１）不正読み出し防止機能を有する半導体メモリにおいて，データを記憶するメモリセルアレイと，メモリセルアレイから読み出されたデータを所定の演算処理により復号化する復号化回路と，読み出し動作時に，外部から供給される復号化コマンドに応答して，前記復号化回路を活性化する復号化制御回路とを有することを特徴とする半導体メモリ。
【００４５】
（付記２）付記１において，前記復号化制御回路は，前記復号化コマンドに応答して，外部から供給される復号化対象アドレスを記憶し，更に，読み出し時において，リード対象アドレスと前記復号化対象アドレスとが一致するときに前記復号化回路を活性化し，不一致の時に非活性化することを特徴とする半導体メモリ。
【００４６】
（付記３）付記２において，前記復号化制御回路は，イグジットコマンドに応答して，前記復号化対象アドレスを消去することを特徴とする半導体メモリ。
【００４７】
（付記４）付記２において，前記復号化制御回路は，複数の復号化対象アドレスを記憶し，イグジットコマンドに応答して，指定された復号化アドレスを消去することを特徴とする半導体メモリ。
【００４８】
（付記５）付記１において，前記復号化制御回路は，外部から供給される復号化対象アドレスを記憶するセクタアドレスメモリと，読み出し時において，リード対象アドレスと前記セクタアドレスメモリに記憶された復号化対象アドレスとを比較し，一致するときに前記復号化回路を活性化し，不一致の時に非活性化することを特徴とする半導体メモリ。
【００４９】
（付記６）付記５において，前記復号化制御回路は，更に，エントリコマンドに応答して，前記セクタアドレスメモリに復号化対象アドレスを記憶させ前記アドレス比較回路を復号化モードにエントリし，イグジットコマンドに応答して，前記セクタアドレスメモリが記憶する復号化対象アドレスを消去させ前記アドレス比較回路を復号化モードからイグジットするエントリ・イグジット制御回路を有することを特徴とする半導体メモリ。
【００５０】
（付記７）付記１において，前記復号化回路は，活性化された時に，前記メモリセルから読み出されたデータを復号化し，非活性化された時に，前記メモリセルから読み出されたデータを復号化しないことを特徴とする半導体メモリ。
【００５１】
（付記８）付記１において，前記復号化制御回路は，前記復号化コマンドに応答して，前記復号化回路を活性化する復号化モードに入り，イグジットコマンドに応答して，前記復号化モードからイグジットすることを特徴とする半導体メモリ。
【００５２】
（付記９）付記１において，前記復号化回路は，活性化時において，前記読み出されたデータの一部のビットを復号化し，残りのビットは復号化しないことを特徴とする半導体メモリ。
【００５３】
（付記１０）付記１において，前記復号化回路は，複数の復号化演算回路を有し，活性化時において，復号化コマンドに含まれた復号化選択信号に従って，対応する復号化演算を行うことを特徴とする半導体メモリ。
【００５４】
（付記１１）不正読み出し防止機能を有するメモリシステムにおいて，データを記憶するメモリセルアレイを有する半導体メモリと，前記半導体メモリから読み出されたデータを所定の演算処理により復号化する復号化回路と，読み出し動作時に，復号化コマンドに応答して，前記復号化回路を活性化する復号化制御回路とを有する復号化装置とを有することを特徴とするメモリシステム。
【００５５】
（付記１２）付記１１において，前記復号化制御回路は，前記復号化コマンドに応答して，外部から供給される復号化対象アドレスを記憶し，更に，読み出し時において，リード対象アドレスと前記復号化対象アドレスとが一致するときに前記復号化回路を活性化し，不一致の時に非活性化することを特徴とするメモリシステム。
【００５６】
【発明の効果】
以上，本発明によれば，半導体不揮発性メモリに記憶されたコンテンツを不正に読み出されてコピーされることが防止できる。
【図面の簡単な説明】
【図１】本実施の形態における不揮発性半導体記憶装置の構成図である。
【図２】復号化回路の具体例を示す図である。
【図３】復号化制御回路の具体例を示す図である。
【図４】コマンドシーケンスとそれに対応する書き込みサイクルでのアドレスとデータの関係を示す図である。
【図５】通常の読み出し時のタイミングチャートである。
【図６】復号化モードでの読み出し時のタイミングチャート図である。
【図７】本実施の形態での読み出し動作の対象となるメモリセルアレイの構成例を示す図である。
【図８】図７の例に対する読み出し動作制御の例１を示す図である。
【図９】図７の例に対する読み出し動作制御の例２を示す図である。
【図１０】図７の例に対する読み出し動作制御の例３を示す図である。
【図１１】本実施の形態におけるメモリシステムの構成図である。
【符号の説明】
ＭＣＡ メモリセルアレイ
２４ 復号化制御回路
２６ 復号化回路
３０ 復号化演算回路，インバータ
４０ セクタアドレスメモリ
４２ エントリ・イグジット制御回路
４４ アドレス比較回路
【発明の属する技術分野】
本発明は，書き換え可能な不揮発性メモリに関し，特に不正な読み出しを防止する機能を有する半導体不揮発性メモリに関する。
【０００２】
【従来の技術】
書き換え可能な半導体不揮発性メモリは，プログラムやデータ（以下コンテンツ）を記憶させるメモリとして広く利用されている。特に，電源オフにした状態でもコンテンツが保持されることから，携帯電話，携帯情報端末などに広く採用されている。
【０００３】
不揮発性メモリを購入したユーザは，自ら記憶させたいコンテンツを書き込み，その後誤ってコンテンツが消去または変更されないように，プログラムプロテクトまたは消去プロテクト機能を利用して，プロテクト状態にする。かかるプロテクト機能は，記憶されているコンテンツの変更を防止することはできる。
【０００４】
【発明が解決しようとする課題】
ユーザがメモリに記憶させるコンテンツは，例えばゲームプログラムのように，それ自体に価値があり，従って，不正にコピーされることが望ましくない場合がある。しかしながら，従来の不揮発性メモリは，上記のライトプロテクト機能はあっても，読み出しを禁止する機能はない。メモリの機能上，記憶されたコンテンツを自由に読み出せるようにしておく必要があるからである。そのため，例え価値のあるコンテンツであっても，不正に読み出され，別のメモリにコピーされる可能性がある。
【０００５】
例えば，ゲームプログラムを記憶したメモリを有するゲーム装置において，ゲーム装置の価値が殆どゲームプログラムによる場合がある。そのような場合は，上記のような不正なコピーによりゲームプログラムが別のメモリにコピーされると，ゲーム装置を低コストで製造することが可能になり，その損害は大きくなる。従って，メモリ内のコンテンツを不正に読み出されないような機能が求められる。
【０００６】
そこで，本発明の目的は，正規のユーザだけが正常にコンテンツを読み出すことができる不揮発性メモリを提供することにある。
【０００７】
また，本発明の目的は，不正に読み出すことができないメモリを提供することにある。
【０００８】
【課題を解決するための手段】
上記の目的を達成するために，本発明は，データを記憶するメモリセルアレイと，メモリセルアレイから読み出されたデータを所定の演算処理により復号化する復号化回路と，読み出し動作時に，外部から供給される復号化コマンドに応答して，前記復号化回路を活性化する復号化制御回路とを有し、復号化制御回路は，復号化コマンドに応答して，外部から供給される復号化対象アドレスを記憶し，読み出し時において，復号化コマンドに応答して，復号化回路を活性化する復号化モードに入り，リード対象アドレスと復号化対象アドレスとが一致するときに復号化回路を活性化し，不一致の時に非活性化し，更に，イグジットコマンドに応答して，復号化モードからイグジットする不揮発性メモリである。
【０００９】
上記のメモリでは，メモリにデータを書き込んでその後読み出す正規のユーザが，データを書き込む時に任意のアドレスには，符号化（例えば反転）されたデータを書き込み，それ以外のアドレスには符号化せず（反転せず）にデータを書き込む。そして，正規のユーザであれば，符号化されているアドレスと符号化されていないアドレスを知っているので，読み出し時においては，符号化されているアドレスのデータを読み出す時に復号化コマンドを与えて，内蔵された復号化回路を活性化して復号化されたデータを出力し，符号化されていないアドレスのデータを読み出す時は，復号化せずにそのままデータを出力することができる。その結果，正常なデータを読み出すことができる。一方，不正に読み出そうとする場合は，どのアドレスに符号化されたデータが書き込まれているか知り得ないので，正常なデータを読み出すことができない。
【００１０】
上記の側面において，復号化制御回路は，復号化コマンドに応答して，外部から供給される復号化対象アドレスを記憶可能に構成される。そして，復号化制御回路は，読み出し時において，復号化コマンドに応答して，復号化回路を活性化する復号化モードに入り，リードアドレスと上記復号化対象アドレスとが一致するときに前記復号化回路を活性化し，不一致の時に非活性化する。復号化制御回路は，この復号化対象アドレスを，書き換え可能に構成されている。更に，イグジットコマンドに応答して，復号化モードからイグジットする。
【００１１】
上記の好ましい実施例では，正規のユーザのみが知り得る復号化対象アドレスを復号化制御回路に記憶させ，アクセスされたアドレスと一致するときにのみ復号化回路を活性化させることができ，正規のユーザのみが正常なデータを読み出すことができる。この方法によれば，リード動作の最初または所定のタイミングで復号化対象アドレスを記憶させれば，自動的に復号化制御回路が符号化と非符号化とを制御することができる。
【００１２】
【発明の実施の形態】
以下，図面を参照して本発明の実施の形態例を説明する。しかしながら，本発明の保護範囲は，以下の実施の形態例に限定されるものではなく，特許請求の範囲に記載された発明とその均等物にまで及ぶものである。
【００１３】
図１は，本実施の形態における不揮発性半導体記憶装置の構成図である。このメモリ装置は，外部から供給されるコマンド信号CMDを入力するコマンドバッファ１０と，アドレスADDを入力するアドレスバッファ１２と，データの入力バッファ３０と，データの出力バッファ２８とを有する。コマンドとデータは，メモリ制御回路１４に供給され，メモリ制御回路１４は，これらコマンドとデータとを解読して，メモリ内の必要な制御を行う。典型的な制御は，読み出し回路１６，消去回路１８，プログラム回路２０の制御であり，リードコマンド，イレーズコマンド，プログラムコマンドに応答して，それらの制御が行われる。
【００１４】
メモリセルアレイMCAは，図示しないが，複数のセクタに分割され，各セクタ内に複数の不揮発性メモリセルを有する。このメモリセルは，フローティングゲートを有するセル，強誘電体材料からなるキャパシタを有するセルなど，電源がオフの状態でも記憶データを保持することができる書き換え可能なメモリセルであれば，どのようなものでもよい。アドレスバッファ１２により入力されたアドレスAddは，アドレスラッチ回路２２を介してデコーダ２１に供給され，セルアレイ内のワード線，セクタの選択が行われる。
【００１５】
セクタ及びその中のワード線が選択されると，メモリセル内のデータがビット線を介してセンスアンプSAに供給され，検出される。本実施の形態では，センスアンプSAと出力バッファ２８との間に，復号化回路２６が設けられている。そして，この復号化回路２６は，復号化制御回路２４からの制御信号S24により活性化または非活性化される。
【００１６】
復号化回路２４には，メモリ制御回路１４を介して外部からのコマンドCmdが供給され，更にアドレスバッファ１２を介して外部からのアドレスAdd，例えばセクタアドレスが供給される。
【００１７】
メモリへのデータの書き込み時において，ユーザは，任意のアドレスのセクタには，データを所望のロジックで符号化演算して書き込み，それ以外のアドレスのセクタには，符号化することなくデータをそのまま書き込む。従って，ユーザは，どのアドレスのデータが符号化され，どのアドレスのデータが符号化されていないかを知りうる立場にある。
【００１８】
図２は，復号化回路の具体例を示す図である。この例では，メモリセルアレイにデータを書き込む時に，符号化演算として，データの反転を行う。従って，復号化回路内の復号化演算回路として，インバータ３１が設けられている。センスアンプからのデータDoutは，この復号化演算回路のインバータ３１に入力される。インバータ３１の出力は，復号化制御回路２４が出力する活性化信号S24がＨレベルの時に導通するトランジスタ３２を介して出力バッファ２８に出力される。また，復号化活性化信号S4がＬレベルの時は，トランジスタ３４が導通して，センスアンプからのデータDoutがそのまま出力バッファ２８に供給される。
【００１９】
図３は，復号化制御回路の具体例を示す図である。この復号化制御回路２４は，復号化が必要なセクタアドレスを記憶するセクタアドレスメモリ４０と，復号化モードへのエントリーとイグジットを制御するエントリ・イグジット制御回路４２と，セクタアドレスメモリ４０に記憶されたセクタアドレスSCAddと外部から供給されるセクタアドレスAddとを比較し，一致する時にＨレベルの復号化制御信号S24を出力するアドレス比較回路４４とを有する。
【００２０】
アドレス比較回路４４は，復号化モードへのエントリコマンドに応答して生成される復号化モード信号DModeが活性化状態の時に，上記のアドレス比較を行い，一致するときに制御信号S24をＨレベルにし，不一致のときに制御信号S24をＬレベルにする。また，アドレス比較回路４４は，復号化モードからイグジットするコマンドに応答して復号化モード信号DModeが非活性になると，アドレスの比較にかかわらず，制御信号S24をＬレベルにする。
【００２１】
次に，図２，図３の復号化制御回路２４と復号化回路２６の動作について説明する。図４は，コマンドシーケンスとそれに対応する書き込みサイクルでのアドレスとデータの関係を示す図である。また，図５は，通常の読み出し時のタイミングチャートであり，図６は，復号化モードでの読み出し時のタイミングチャート図である。
【００２２】
図５に示される通常の読み出しでは，ライトイネーブル信号/WEが非活性状態（Ｈレベル）になってから，アドレスが供給されるとリードサイクルになる。チップイネーブル信号/CEが活性化状態（Ｌレベル）なると，供給されたアドレスが入力され，リード動作が始まる。そして，アウトプットイネーブル信号/OEが活性化状態（Ｌレベル）になると，復号化されていないデータが，出力バッファ２８から出力される。通常の読み出しでは，復号化モードにエントリーされていないので，復号化回路２６は，メモリセルアレイから読み出されたデータをそのまま復号化することなく，出力する。
【００２３】
図６に示される復号化モードでの読み出しでは，最初に，チップイネーブル/CEが活性化状態（Ｌレベル）になり，外部から供給されるアドレス，例えばセクタアドレスが取り込まれる。そして，ライトイネーブル信号/WEが活性化状態（Ｌレベル）になると，ライトサイクルになる。この時，データ入力端子からエントリーコマンド「60H」が入力されると，メモリ制御回路１４が，エントリーコマンドを復号化制御回路２４に供給する。それに応答して，復号化制御回路２４内のエントリ・イグジット制御回路４２は，セット・リセット信号S/RをＨレベルにして，外部から供給されているセクタアドレスAddをセクタアドレスメモリ４０に記憶する。セクタアドレスメモリ４０は，例えば，電源が投入されている間のみデータを保持することができるSRAMやDRAMである。また，エントリ・イグジット制御回路４２は，復号化モード信号DModeを活性化状態にする。
【００２４】
その後，ライトイネーブル信号/WEが非活性状態（Ｈレベル）になると，リードサイクルに入る。外部からアドレスが供給され，メモリセルのデータが読み出される。外部から供給されるセクタアドレスAddと，セクタアドレスメモリ４０内に記憶されている復号化対象のセクタアドレスとがアドレス比較回路４４で比較され，アドレスが一致するときに，復号化制御信号S24がＨレベルに，不一致の時にＬレベルにそれぞれ制御される。
【００２５】
それに伴い，復号化モードでの読み出し動作では，入力アドレスが復号化対象のセクタアドレスの時は，それに伴って読み出されたデータは，復号化回路２６で復号化，ここでの例では反転され，復号化された（反転された）データが出力される。また，入力アドレスが復号化対象のセクタアドレスでない時は，それに伴って読み出されたデータは，復号化されることなく，そのまま出力される。従って，正規のユーザが読み出す時は，正常なデータが読み出されることになる。
【００２６】
リードサイクルが終了して，ライトイネーブル信号/WEが活性化状態（Ｌレベル）になると，再びライトサイクルになり，この時，データ入力端子からイグジットコマンド「70H」が入力されると，メモリ制御回路１４が，イグジットコマンドを復号化制御回路２４に供給する。それに応答して，復号化制御回路２４内のエントリ・イグジット制御回路４２は，セット・リセット信号S/RをＬレベルにして，セクタアドレスメモリ４０をリセットして、自動的にすべてのメモリセルに「０」を上書きして、記憶されていたセクタアドレスAddを消去する。更に，復号化モード信号DModeが非活性状態になり，復号化制御回路２４内のアドレス比較回路４４は，アドレスにかかわらず，復号化制御信号S24をＬレベルにする。この結果，メモリ装置は，復号化モードからイグジットされる。
【００２７】
バックアップ電源などによってセクタアドレスメモリ４０が復号化対象アドレスを保持する場合でも，復号化モードからイグジットするときに，セクタアドレスメモリ４０をリセットすることにより，その後の不正なアクセスを防止することができる。通常，メモリは，ＣＰＵやメモリコントローラにより制御される。従って，ゲームプログラムを格納したメモリ装置がゲーム装置内に搭載されている場合，ＣＰＵやメモリコントローラにより復号化モードにエントリされ，復号化対象セクタアドレスを書き込まれる。従って，復号化モードのイグジットによりその復号化対象セクタアドレスを消去することにより，その後の不正アクセスに対して，正常なデータの読み出しを防止することができる。
【００２８】
図７は，本実施の形態での読み出し動作の対象となるメモリセルアレイの構成例を示す図である。このメモリセルアレイMCAは，４つのセクタSEC0〜SEC3に分割されている。そして，ユーザは，このメモリセルアレイのセクタSEC0とSEC2に符号化データを書き込み，セクタSEC1とSEC3には符号化せずにデータを書き込んだとする。
【００２９】
図８，９，１０は，図７の例に対する読み出し動作制御の例を示す図である。各図とも，水平方向の時間に対して動作モードがどのように変化するかが示されている。いずれの例も，セクタSEC0，SEC1，SEC3，SEC2の順に読み出す場合を示す。
【００３０】
図８のリード制御例（１）では，復号化対象セクタを読み出す時に，復号化モードへのエントリーコマンドと復号化対象アドレスとを入力して，アドレスの記憶を行って復号化モードに入り，そのセクタの読み出しを終了した後に，復号化モードのイグジットコマンドと復号化対象アドレスとを入力して，アドレスの消去を行って復号化モードからイグジットする。
【００３１】
従って，最初にセクタSEC0を読み出す前に，エントリーコマンドとそのセクタアドレスを入力し，セクタアドレスをセクタアドレスメモリ４０に書き込み，復号化モードにエントリーする。そして，セクタSEC0についてリード動作が行われると，イグジットコマンドとそのセクタアドレスを入力し，セクタアドレスをセクタアドレスメモリ４０から消去し，復号化モードから抜ける。その後，セクタSEC1,SEC3が通常のリード動作で読み出される。そして，最後にセクタSEC2に対して，エントリコマンドとそのセクタアドレスを入力して，復号化モードに入り，セクタSEC2を読み出した後，イグジットコマンドとセクタアドレスを入力して，復号化モードからイグジットする。
【００３２】
メモリにデータを書き込んだ正規のユーザは，どのセクタに符号化されたデータを書き込んだかを知っているので，そのセクタの読み出しの前に，復号化モードにエントリーし，復号化回路を活性化させて正常なデータの読み出しを行うことができる。不正ユーザは，どのセクタに符号化されたデータが入っているかを知り得ないので，正常なデータの読み出しができない。
【００３３】
図９の第２のリード制御では，最初に復号化対象セクタのアドレスを記憶し，その後は，復号化モードで全てのセクタを読み出す。復号化モードでは，復号化制御信号２４が，記憶した復号化対象セクタのアドレスと外部から供給されるアドレスとを比較し，一致するときのみ復号化制御信号S24を活性化状態（Ｈレベル）にするので，図８のように，復号化対象セクタの読み出しの前後でエントリとイグジットを繰り返す必要はない。
【００３４】
図９に示されるとおり，最初にエントリーコマンドとセクタSEC0のアドレスが入力され，セクタSEC0のアドレスがセクタアドレスメモリ４０に書き込まれる。更に，エントリーコマンドとセクタSEC2のアドレスが入力され，そのアドレスも書き込まれる。その後，セクタSEC0，SEC1，SEC3，SEC2の順にリード動作が行われる。復号化制御回路２４内のアドレス比較回路４４は，入力アドレスが記憶された復号化対象のセクタアドレスと一致するときのみ，復号化制御信号S24を活性化し，リードデータの復号化を行わせる。従って，正常なデータが読み出される。
【００３５】
そして，全てのリード動作が終了すると，イグジットコマンドとセクタアドレスがそれぞれ入力され，セクタアドレスがリセットされ，復号化モードからイグジットされる。
【００３６】
図１０は，復号化制御回路２４が，セクタアドレスメモリやアドレス比較回路を有しない場合の例である。即ち，復号化制御回路２４は，エントリーコマンドに応答して，復号化制御信号S24を活性化状態（Ｈレベル）にし，イグジットコマンドに応答して，非活性状態（Ｌレベル）にする。
【００３７】
従って，図１０のリード制御例では，復号化対象セクタのリード動作前に，エントリーコマンドを入力して，復号化モードにエントリする。復号化モードでは，全てのリードデータが復号化回路により復号化されて出力される。そして，復号化対象セクタの読み出しが終了して，復号化対象でないセクタの読み出しを行う前に，イグジットコマンドが入力される。それに応答して，復号化モードが解除され，通常のリードモードになる。その後のリードデータは，全て復号化されることなく出力される。この場合、エントリ，イグジットの際に，セクタアドレスの入力は特に必要としない。
【００３８】
図１０に示される通り，セクタSEC0とセクタSEC2をリードする前に，それぞれエントリーコマンドが入力され，それらのリード動作が終了して，セクタSEC1とセクタSEC3をリードする前に，イグジットコマンドが入力される。
【００３９】
図１０のリード制御例３では，復号化対象のセクタアドレスがメモリ４０に記憶されないので，むしろ不正コピー防止には好都合である。即ち，正規のユーザは，復号化対象のセクタを読み出す前にエントリーコマンドを入力し，復号化対象以外のセクタを読み出す前にイグジットコマンドを入力しなければならないので，リード時の制御は煩雑である。しかし，セクタアドレスメモリが存在せず復号化対象アドレスが誤って記憶されたままになっていることがないので，不正なアクセスをしようとする者は，正常なデータを読み出すことが極めて困難になる。
【００４０】
上記の実施の形態において，復号化回路２６は，メモリセルアレイから読み出されたデータの全てのビットに対して復号化演算を行うようにしてもよく，また，一部のビットに対してのみ復号化演算を行うようにしてもよい。また，復号化対象アドレス毎に復号化演算を行うビットの位置を変更するようにしても良い。その場合は，復号化エントリーコマンドに，どのビットが復号化対象であるかを指定するデータが含まれる。それにより，不正なコピーがより困難になる。
【００４１】
また，復号化回路２６は，複数種類の復号化演算回路を有していて，復号化対象アドレス毎に，いずれの復号化演算回路が活性化されるようにしても良い。その場合は，復号化エントリーコマンドにどの復号化演算回路を選択するかの選択信号が含まれる。復号化演算回路は，その選択信号に応じて，対応する復号化演算回路を活性化する。それにより，不正なコピーがより困難になる。
【００４２】
また，上記の実施の形態では，復号化制御回路２４と復号化回路２６とがメモリチップ内に内蔵されている。しかしながら，これらの復号化制御回路２４と復号化回路２６とが，メモリチップとは別のチップで実現されてもよい。その場合は，メモリ装置と復号化装置とからなるチップセットとして使用される。図１１は，そのチップセットとなるメモリシステムの構成図である。半導体メモリ装置５０のデータ出力Doutが，復号化装置５２の復号化回路２６に供給され，復号化制御回路２４により活性化された時に，出力データDoutが復号化される。復号化制御回路２４と復号化回路２６は，前述のものと同じである。
【００４３】
以上，実施の形態例をまとめると以下の付記の通りである。
【００４４】
（付記１）不正読み出し防止機能を有する半導体メモリにおいて，データを記憶するメモリセルアレイと，メモリセルアレイから読み出されたデータを所定の演算処理により復号化する復号化回路と，読み出し動作時に，外部から供給される復号化コマンドに応答して，前記復号化回路を活性化する復号化制御回路とを有することを特徴とする半導体メモリ。
【００４５】
（付記２）付記１において，前記復号化制御回路は，前記復号化コマンドに応答して，外部から供給される復号化対象アドレスを記憶し，更に，読み出し時において，リード対象アドレスと前記復号化対象アドレスとが一致するときに前記復号化回路を活性化し，不一致の時に非活性化することを特徴とする半導体メモリ。
【００４６】
（付記３）付記２において，前記復号化制御回路は，イグジットコマンドに応答して，前記復号化対象アドレスを消去することを特徴とする半導体メモリ。
【００４７】
（付記４）付記２において，前記復号化制御回路は，複数の復号化対象アドレスを記憶し，イグジットコマンドに応答して，指定された復号化アドレスを消去することを特徴とする半導体メモリ。
【００４８】
（付記５）付記１において，前記復号化制御回路は，外部から供給される復号化対象アドレスを記憶するセクタアドレスメモリと，読み出し時において，リード対象アドレスと前記セクタアドレスメモリに記憶された復号化対象アドレスとを比較し，一致するときに前記復号化回路を活性化し，不一致の時に非活性化することを特徴とする半導体メモリ。
【００４９】
（付記６）付記５において，前記復号化制御回路は，更に，エントリコマンドに応答して，前記セクタアドレスメモリに復号化対象アドレスを記憶させ前記アドレス比較回路を復号化モードにエントリし，イグジットコマンドに応答して，前記セクタアドレスメモリが記憶する復号化対象アドレスを消去させ前記アドレス比較回路を復号化モードからイグジットするエントリ・イグジット制御回路を有することを特徴とする半導体メモリ。
【００５０】
（付記７）付記１において，前記復号化回路は，活性化された時に，前記メモリセルから読み出されたデータを復号化し，非活性化された時に，前記メモリセルから読み出されたデータを復号化しないことを特徴とする半導体メモリ。
【００５１】
（付記８）付記１において，前記復号化制御回路は，前記復号化コマンドに応答して，前記復号化回路を活性化する復号化モードに入り，イグジットコマンドに応答して，前記復号化モードからイグジットすることを特徴とする半導体メモリ。
【００５２】
（付記９）付記１において，前記復号化回路は，活性化時において，前記読み出されたデータの一部のビットを復号化し，残りのビットは復号化しないことを特徴とする半導体メモリ。
【００５３】
（付記１０）付記１において，前記復号化回路は，複数の復号化演算回路を有し，活性化時において，復号化コマンドに含まれた復号化選択信号に従って，対応する復号化演算を行うことを特徴とする半導体メモリ。
【００５４】
（付記１１）不正読み出し防止機能を有するメモリシステムにおいて，データを記憶するメモリセルアレイを有する半導体メモリと，前記半導体メモリから読み出されたデータを所定の演算処理により復号化する復号化回路と，読み出し動作時に，復号化コマンドに応答して，前記復号化回路を活性化する復号化制御回路とを有する復号化装置とを有することを特徴とするメモリシステム。
【００５５】
（付記１２）付記１１において，前記復号化制御回路は，前記復号化コマンドに応答して，外部から供給される復号化対象アドレスを記憶し，更に，読み出し時において，リード対象アドレスと前記復号化対象アドレスとが一致するときに前記復号化回路を活性化し，不一致の時に非活性化することを特徴とするメモリシステム。
【００５６】
【発明の効果】
以上，本発明によれば，半導体不揮発性メモリに記憶されたコンテンツを不正に読み出されてコピーされることが防止できる。
【図面の簡単な説明】
【図１】本実施の形態における不揮発性半導体記憶装置の構成図である。
【図２】復号化回路の具体例を示す図である。
【図３】復号化制御回路の具体例を示す図である。
【図４】コマンドシーケンスとそれに対応する書き込みサイクルでのアドレスとデータの関係を示す図である。
【図５】通常の読み出し時のタイミングチャートである。
【図６】復号化モードでの読み出し時のタイミングチャート図である。
【図７】本実施の形態での読み出し動作の対象となるメモリセルアレイの構成例を示す図である。
【図８】図７の例に対する読み出し動作制御の例１を示す図である。
【図９】図７の例に対する読み出し動作制御の例２を示す図である。
【図１０】図７の例に対する読み出し動作制御の例３を示す図である。
【図１１】本実施の形態におけるメモリシステムの構成図である。
【符号の説明】
ＭＣＡ メモリセルアレイ
２４ 復号化制御回路
２６ 復号化回路
３０ 復号化演算回路，インバータ
４０ セクタアドレスメモリ
４２ エントリ・イグジット制御回路
４４ アドレス比較回路
Claims (5)
- 不正読み出し防止機能を有する半導体メモリにおいて，
データを記憶するメモリセルアレイと，
メモリセルアレイから読み出されたデータを所定の演算処理により復号化する復号化回路と，
読み出し動作時に，外部から供給される復号化コマンドに応答して，前記復号化回路を活性化する復号化制御回路とを有し、
前記復号化制御回路は，
前記復号化コマンドに応答して，外部から供給される復号化対象アドレスを記憶し，
読み出し時において，前記復号化コマンドに応答して，前記復号化回路を活性化する復号化モードに入り，リード対象アドレスと前記復号化対象アドレスとが一致するときに前記復号化回路を活性化し，不一致の時に非活性化し，更に，イグジットコマンドに応答して，前記復号化モードからイグジットすることを特徴とする半導体メモリ。 - 請求項１において，
前記復号化制御回路は，イグジットコマンドに応答して，前記復号化対象アドレスを消去することを特徴とする半導体メモリ。 - 請求項１において，
前記復号化回路は，活性化時において，前記読み出されたデータの一部のビットを復号化し，残りのビットは復号化しないことを特徴とする半導体メモリ。 - 請求項１において，
前記復号化回路は，複数の復号化演算回路を有し，活性化時において，復号化コマンドに含まれた復号化選択信号に従って，対応する復号化演算を行うことを特徴とする半導体メモリ。 - 不正読み出し防止機能を有するメモリシステムにおいて，
データを記憶するメモリセルアレイを有する半導体メモリと，
前記半導体メモリから読み出されたデータを所定の演算処理により復号化する復号化回路と，
読み出し動作時に，復号化コマンドに応答して，前記復号化回路を活性化する復号化制御回路とを有し、
前記復号化制御回路は，
前記復号化コマンドに応答して，外部から供給される復号化対象アドレスを記憶し，
読み出し時において，前記復号化コマンドに応答して，前記復号化回路を活性化する復号化モードに入り，リード対象アドレスと前記復号化対象アドレスとが一致するときに前記復号化回路を活性化し，不一致の時に非活性化し，更に，イグジットコマンドに応答して，前記復号化モードからイグジットする復号化装置とを有することを特徴とするメモリシステム。
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