JP2008021283A - メモリおよび制御装置 - Google Patents

Abstract

【課題】電源の立下げ時に、次回の電源の立上げ時に使用するデータを不揮発性メモリに保持するためのマイコンの制御を簡素化することが可能なメモリを提供する。
【解決手段】このメモリは、データを順次記憶する複数のメモリセル１９を含む不揮発性の強誘電体メモリセルアレイ１と、強誘電体メモリセルアレイ１の第１データが記憶されるメモリ領域の先頭アドレスである第１アドレスを保持する第１保持回路１５と、強誘電体メモリセルアレイ１の第１データが記憶されるメモリ領域の終端アドレスである第２アドレスまたは第１データのサイズ量を保持する第２保持回路１６と、第１保持回路１５と第２保持回路１６との書き換えの動作を制御する動作制御回路１４とを備える。
【選択図】図１

Description

本発明は、メモリおよび制御装置に関する。

従来、ＣＤやＤＶＤなどに記録された音楽や映像を再生するための光ディスク装置において、電源の立上げ時に前回再生を行っていた箇所の続きから音楽や映像の再生を行いたいというユーザの要望がある。この要望を実現するための方法として、電源の立下げ時に、次回の電源の立上げ時に使用するデータ（光ディスクからデータを読み出し、デコードした後のデータ）を保持している揮発性メモリの内容およびマイコンなどの中央処理装置の内部状態を示す情報を不揮発性メモリに記憶・退避させてから電源の立下げを終了する方法が提案されている（たとえば、特許文献１参照）。

特開２００５−１１５７２０号公報

しかしながら、上記特許文献１に記載の電源の立下げ時に、次回の電源の立上げ時に使用するデータを保持する方法では、電源の立下げ時にマイコンが揮発性メモリの内容を一旦読み出して、その後に不揮発性メモリに書き込むという動作と、マイコンの内部状態を示す情報を不揮発性メモリに書き込むという動作とが必要となり、マイコンの制御が煩雑になるという問題点がある。

この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、電源の立下げ時に、次回の電源の立上げ時に使用するデータを不揮発性メモリに保持するためのマイコンの制御を簡素化することが可能なメモリを提供することである。

課題を解決するための手段および発明の効果

上記目的を達成するために、この発明の第１の局面におけるメモリは、データを順次記憶する複数の不揮発性メモリセルを含む不揮発性メモリセルアレイと、不揮発性メモリセルアレイの第１データが記憶されるメモリ領域の先頭アドレスである第１アドレスを保持する第１保持回路と、不揮発性メモリセルアレイの第１データが記憶されるメモリ領域の終端アドレスである第２アドレスと第１データのサイズ量との少なくともどちらか一方を保持する第２保持回路と、不揮発性メモリセルアレイを制御する制御信号に基づいて、第１保持回路に記憶された第１アドレスを書き換える動作と、第２保持回路に記憶された第２アドレスまたは第１データのサイズ量を書き換える動作と、第１保持回路に記憶された第１アドレスおよび第２保持回路に記憶された第２アドレスまたは第１データのサイズ量を継続して保持する動作とを行う動作制御回路とを備える。

この発明の第１の局面によるメモリでは、上記のように、データを順次記憶する複数の不揮発性メモリセルを含む不揮発性メモリセルアレイと、不揮発性メモリセルアレイの第１データが記憶されるメモリ領域の先頭アドレスである第１アドレスを保持する第１保持回路と、不揮発性メモリセルアレイの第１データが記憶されるメモリ領域の終端アドレスである第２アドレスまたは第１データのサイズ量を保持する第２保持回路と、第１保持回路と第２保持回路との書き換えの動作を制御する動作制御回路とを備えることによって、たとえば、次回の電源の立上げ時に必要なデータを第１データとした場合、データは、電源の立下げ後も不揮発性メモリに記憶されるとともに、次回の電源の立上げ時に必要な第１データの先頭の第１アドレスと、終端の第２アドレスまたは第１データのサイズ量とは、第１保持回路および第２保持回路に保持されているので、電源の立下げ時にマイコンが行う次回の電源の立上げのための動作としては、第１アドレスと、第２アドレスまたは第１データのサイズ量との２つのデータを不揮発性メモリセルに書き込むだけである。これにより、電源の立下げ時に揮発性メモリの内容とマイコンの状態とを不揮発性メモリセルアレイに書き込む従来の場合に比べて、電源の立下げ時の制御を簡素化することができる。また、不揮発性メモリセルアレイを制御する制御信号に基づいて、第１保持回路および第２保持回路の動作の制御を行うことにより、第１保持回路および第２保持回路を制御するために特別な信号線を別途付加することなしに、第１保持回路および第２保持回路の動作の制御を行うことができるので、汎用の不揮発性メモリを用いて、本発明のメモリを実現することができる。その結果、本発明のメモリを実現するために専用のメモリを製造する必要が無いので、本発明のメモリの製造コストを低減することができる。

上記第１の局面によるメモリにおいて、好ましくは、電源を立下げるときに、第１アドレスと第２アドレスまたは第１データのサイズ量とを不揮発性メモリセルに書き込む。このように構成すれば、不揮発性メモリセルに記憶されたデータは、電源の立下げ後も保持されるので、容易に、次回の電源の立上げ時まで第１アドレスと第２アドレスまたは第１データのサイズ量とを保持することができる。

上記第１の局面によるメモリにおいて、好ましくは、不揮発性メモリセルアレイの第２データが記憶されるメモリ領域の先頭アドレスである第３アドレスを保持する第３保持回路と、不揮発性メモリセルアレイの第２データが記憶されるメモリ領域の終端アドレスである第４アドレスと第２データのサイズ量との少なくともどちらか一方を保持する第４保持回路とをさらに備え、動作制御回路は、第２データに対応するメモリ領域への書込みの禁止または書込みの許可の制御を行う。このように構成すれば、動作制御回路により、不揮発性メモリセルアレイの第３アドレスと、第４アドレスまたは第２データのサイズ量とで指定される任意のアドレスの範囲に対して、データの書込みの禁止または書込みの許可の制御を行うことができるので、電源の立下げ時や電源の立上げ時の不安定な状態において、マイコンやロジックが一部暴走して不要な動作を行った場合でも、第２データが書き換えられるのを抑制することができる。また、第１データを、第２データの領域に書き込むことにより、または、第１データの領域と第２データの領域とを同じにすることにより、容易に、マイコンやロジックが一部暴走して不要な動作を行った場合でも、第１データが書き換えられるのを抑制することができる。また、第１データの一部を第２データとすることにより、容易に、マイコンやロジックが一部暴走して不要な動作を行った場合でも、第１データの一部が書き換えられるのを抑制することができる。

この発明の第２の局面における制御装置は、光ディスクから読み出したデータをデコードするデコード回路と、デコード回路がデコードを行った後のデータを順次記憶する複数の不揮発性メモリセルを含む不揮発性メモリセルアレイと、不揮発性メモリセルアレイの第１データが記憶されるメモリ領域の先頭アドレスである第１アドレスを保持する第１保持回路と、不揮発性メモリセルアレイの第１データが記憶されるメモリ領域の終端アドレスである第２アドレスまたは第１データのサイズ量を保持する第２保持回路と、不揮発性メモリセルアレイを制御する制御信号に基づいて、第１保持回路に記憶された第１アドレスを書き換える動作と、第２保持回路に記憶された第２アドレスまたは第１データのサイズ量を書き換える動作と、第１保持回路に記憶された第１アドレスおよび第２保持回路に記憶された第２アドレスまたは第１データのサイズ量を継続して保持する動作とを行う動作制御回路とを含むメモリと、メモリおよびデコード回路を制御する制御回路とを備える。

この発明の第２の局面による制御装置では、上記のように、光ディスクから読み出したデータを順次記憶する複数の不揮発性メモリセルを含む不揮発性メモリセルアレイと、不揮発性メモリセルアレイに記憶されたデコード回路がデコードを行った後のデータである第１データが記憶されるメモリ領域の先頭アドレスである第１アドレスを保持する第１保持回路と、不揮発性メモリセルアレイの第１データが記憶されるメモリ領域の終端アドレスである第２アドレスまたは第１データのサイズ量を保持する第２保持回路と、第１保持回路と第２保持回路との書き換えの動作を制御する動作制御回路とを備え、電源を立下げるときに、第１アドレスと、第２アドレスまたは第１データのサイズ量とを不揮発性メモリセルに書き込むことによって、たとえば、次回の電源の立上げ時に必要なデータを第１データとした場合、次回の電源の立上げ時に必要な第１データは、常時、不揮発性メモリセルに記憶されているとともに、電源の立下げ時に、第１データの先頭の第１アドレスと、終端の第２アドレスまたは第１データのサイズ量とが不揮発性メモリセルに記憶されるので、電源の立下げ時に揮発性メモリの内容とマイコンの状態とを不揮発性メモリセルに書き込む従来の方法に比べて、電源の立ち下げ時の制御回路の制御を簡素化することができる。また、光ディスクのデータのデコードのためのメモリとして、不揮発性メモリを使用することによって、電源の立下げ時にデータの退避を行う必要や、電源の立上げ時にデータの読出しを行う必要がなくなるので、電源の立上げ後の再生復帰を高速化することができる。

上記第２の局面による制御装置において、好ましくは、不揮発性メモリセルアレイに記憶されている第１データを再生するのに要する時間が、光ディスクからデータを読み出してからデータのデコードが完了するまでに要する時間より長い。このように構成すれば、電源の立上げ後に第１アドレスと第２アドレスとの間に記憶されたデータが再生されている間に、光ディスクから新たなデータがデコードされるので、電源の立上げ後も間断なく再生を続けることができる。

以下、本発明の実施形態を図面に基づいて説明する。

（第１実施形態）
図１は、本発明の第１実施形態によるメモリの全体構成を示したブロック図である。まず、図１を参照して、本発明の第１実施形態によるメモリの構成について説明する。

第１実施形態によるメモリは、強誘電体メモリセルアレイ１と、センスアンプ２と、カラムデコーダ３と、ロウデコーダ４と、ビット線ソースドライバ５と、ワード線ソースドライバ６と、電圧生成回路７と、カラムアドレスバッファ８と、ロウアドレスバッファ９と、ライトアンプ１０と、リードアンプ１１と、入力バッファ１２と、出力バッファ１３と、動作制御回路１４と、ラッチ回路（図示せず）などからなる第１保持回路１５と、ラッチ回路（図示せず）などからなる第２保持回路１６と、電源立下げ検知回路１７とを備えている。なお、強誘電体メモリセルアレイ１は、本発明の「不揮発性メモリセルアレイ」の一例である。ここで、第１実施形態では、動作制御回路１４の中には、モード判定回路１４ａが含まれている。モード判定回路１４ａは、後述するバンク活性化コマンド、読出しコマンド、書込みコマンドおよびレジスタ設定コマンドの４つのコマンドを判定する機能を有する。また、第１実施形態では、第１保持回路１５には、強誘電体メモリセルアレイ１の第１データ（たとえば、光ディスクからデコードされたデータ）が記憶されるメモリ領域の先頭アドレスである第１アドレスが保持されるとともに、第２保持回路１６には、強誘電体メモリセルアレイ１の第１データが記憶されるメモリ領域の終端アドレスである第２アドレスが保持される。

また、強誘電体メモリセルアレイ１には、たとえば、１２８本のワード線ＷＬと１２８本のビット線ＢＬとが交差するように配置されているとともに、その各交差位置に単一の強誘電体キャパシタ１８のみからなるメモリセル１９がマトリックス状に配置されている。また、強誘電体キャパシタ１８は、ワード線ＷＬと、ビット線ＢＬと、ワード線ＷＬおよびビット線ＢＬの間に配置された強誘電体膜（図示せず）とを含んでいる。また、ワード線ＷＬには、ロウデコーダ４が接続されている。

また、ビット線ソースドライバ５およびワード線ソースドライバ６は、それぞれ、センスアンプ２およびロウデコーダ４に接続されている。また、ビット線ソースドライバ５およびワード線ソースドライバ６には、電圧生成回路７で生成される所定の電位を有する信号が供給されている。また、カラムアドレスバッファ８およびロウアドレスバッファ９は、それぞれ、カラムデコーダ３およびロウデコーダ４に接続されている。また、ライトアンプ１０およびリードアンプ１１は、センスアンプ２に接続されているとともに、入力バッファ１２および出力バッファ１３は、それぞれ、ライトアンプ１０およびリードアンプ１１に接続されている。また、動作制御回路１４は、カラムデコーダ３、ビット線ソースドライバ５、ワード線ソースドライバ６、カラムアドレスバッファ８、ロウアドレスバッファ９、ライトアンプ１０およびリードアンプ１１に接続されている。ここで、第１実施形態では、第１保持回路１５および第２保持回路１６は、カラムアドレスバッファ８、ロウアドレスバッファ９、ライトアンプ１０、リードアンプ１１、入力バッファ１２および動作制御回路１４に接続されている。

また、第１実施形態では、動作制御回路１４には、／ＲＡＳ、／ＣＡＳおよび／ＷＥの３つの制御信号が入力される。また、カラムアドレスバッファ８、ロウアドレスバッファ９および動作制御回路１４には、ロウアドレスおよびカラムアドレスを指定するＮ＋１個のアドレス信号（Ａ０〜ＡＮ）、および、強誘電体メモリセルアレイ１のバンクを選択するバンク選択信号（ＢＳ０およびＢＳ１）の制御信号が入力される。

図２は、本発明の第１実施形態によるメモリの制御を行うための制御信号の入力タイミング図である。次に、図１および図２を参照して、本発明の第１実施形態によるメモリの動作について説明する。

図２に示すように、３つの制御信号（／ＲＡＳ、／ＣＡＳおよび／ＷＥ）の入力の電位（Ｈｉｇｈ（Ｈ）レベルまたはＬｏｗ（Ｌ）レベル）の組み合わせと、バンク選択信号ＢＳ０およびＢＳ１の入力の電位（ＨレベルまたはＬレベル）の組み合わせとによって、バンク活性化コマンド（Ａｃｔｉｖｅ）、読出しコマンド（Ｒｅａｄ）、書込みコマンド（Ｗｒｉｔｅ）およびレジスタ設定コマンド（ＭＲＳ）のうちのいずれであるかが図１に示すモード判定回路１４ａによって判定され、この結果にしたがって動作制御回路１４によりメモリの制御が行われる。

また、モード判定回路１４ａは、読出しコマンドまたは書込みコマンドが入力された場合に、バンク選択信号（ＢＳ０およびＢＳ１）に入力された電位（ＨレベルまたはＬレベル）の組み合わせとして、たとえば、ＢＳ１としてＬレベルが入力されるとともに、ＢＳ０としてＬレベルが入力された場合（図２に示すＤｅｃが００の場合）には、この時点で入力されているアドレス信号（Ａ０〜ＡＮ）および直前にバンク活性化コマンドによって入力されたアドレス信号が、第１保持回路１５に保持すべきアドレスであると認識する。これにより、バンク活性化コマンドでロウアドレスバッファ９に保持されたアドレスと、読出し（または、書込み）コマンドでカラムアドレスバッファ８に保持されたアドレスとが第１保持回路１５に書き込まれるとともに保持される。また、ＢＳ１としてＨレベルが入力されるとともに、ＢＳ０としてＬレベルが入力された場合（図２に示すＤｅｃが１０の場合）には、第１データが記憶されるメモリ領域の終端アドレスである第２アドレスについての制御が選択され、第２アドレスが第２保持回路１６に書き込まれるとともに保持される。また、ＢＳ１およびＢＳ０が、上記した組み合わせ（ＢＳ１がＬレベルでＢＳ０がＬレベル、および、ＢＳ１がＨレベルでＢＳ０がＬレベル）以外の組み合わせの場合（図２に示すＤｅｃが、その他の場合）は、第１保持回路１５および第２保持回路１６への書込みは行われずに、保持されているアドレスが引き続き保持される。

また、電源立下げ検知回路１７により電源の立下げが検知された場合、または、電源の立下げの情報がコマンド入力や信号入力などの何らかの方法で図示しないマイコンやロジックから伝達された場合に、第１保持回路１５および第２保持回路１６に保持されているアドレス情報が強誘電体メモリセルアレイ１のメモリセル１９に書き込まれる。書き込まれるメモリセル１９は、外部からはアクセスできないアドレス（Ａ０〜ＡＮでは指定できないアドレス）にしておく。また、書き込むアドレス情報のビット数と、書込みデータのビット数とが異なる場合は、アドレス情報が複数に分割されてメモリセル１９に書き込まれる。たとえば、アドレスが２４ビットであるのに対して、データのビット数が８ビットの場合には、アドレスを８ビットづつ３つに分割してから書き込まれる。また、第１アドレスの情報が書き込まれた後に続けて、自動的に第２アドレスの情報が書き込まれるように動作制御回路１４が制御を行う。

また、電源が立上げられたときに、図示しないマイコン（ロジック）が、たとえば、ＭＲＳコマンド（レジスタ設定コマンド）として、第１アドレスの情報と第２アドレスの情報との読出しをメモリに対して要求するコマンドを入力すると、動作制御回路１４は、第１アドレスの情報と第２アドレスの情報とを順次出力バッファ１３より出力を行う。

第１実施形態では、上記のように、複数のメモリセル１９を含む強誘電体メモリセルアレイ１と、強誘電体メモリセルアレイ１の第１データが記憶されるメモリ領域の先頭アドレスである第１アドレスを保持する第１保持回路１５と、強誘電体メモリセルアレイ１の第１データが記憶されるメモリ領域の終端アドレスである第２アドレスを保持する第２保持回路１６と、第１保持回路１５と第２保持回路１６との書き換えの動作を制御する動作制御回路１４とを備えることによって、たとえば、次回の電源の立上げ時に必要なデータを第１データとした場合、その第１データは、電源の立下げ後も不揮発性の強誘電体メモリセルアレイ１に記憶されるとともに、電源立下げ検知回路１７が電源の立下げを検知したときに、第１アドレスと第２アドレスとがメモリセル１９に書き込まれる。電源の立下げ時に図示しないマイコンが行う次回の電源の立上げのための動作としては、第１アドレスと第２アドレスとをメモリセル１９に書き込むだけでよいので、電源の立下げ時に揮発性メモリの内容とマイコンの状態とを不揮発性メモリセルアレイに書き込む従来の方法に比べて、電源の立下げ時の制御を簡素化することができる。

（第２実施形態）
図３は、本発明の第２実施形態によるメモリの全体構成を示したブロック図である。図３を参照して、この第２実施形態では、上記第１実施形態と異なり、ラッチ回路（図示せず）などからなる第３保持回路２１と、ラッチ回路（図示せず）などからなる第４保持回路２２と、プロテクト判定回路２３とをさらに備えたメモリについて説明する。

第２実施形態によるメモリは、図３に示すように、第３保持回路２１および第４保持回路２２は、カラムアドレスバッファ８、ロウアドレスバッファ９、第１保持回路１５、第２保持回路１６、およびプロテクト判定回路２３に接続されている。また、プロテクト判定回路２３は、動作制御回路１４に接続されている。ここで、第２実施形態では、第３保持回路２１は、強誘電体メモリセルアレイ１の第２データ（たとえば、光ディスクのシステム情報など）が記憶されるメモリ領域の先頭アドレスである第３アドレスを保持するとともに、第４保持回路２２は、強誘電体メモリセルアレイ１の第２データが記憶されるメモリ領域の終端アドレスである第４アドレスを保持する。また、プロテクト判定回路２３は、第３アドレスと第４アドレスとの間にあるアドレスに対応するメモリ領域への書込みの禁止または書込みの許可の制御を行う機能を有する。なお、第２実施形態のその他の構成は、上記第１実施形態と同様である。

次に、図２および図３を参照して、本発明の第２実施形態によるメモリの動作について説明する。

たとえば、図２に示したＭＲＳコマンド（レジスタ設定コマンド）により、第２データが記憶されるメモリ領域の先頭アドレスである第３アドレスの情報および第２データが記憶されるメモリ領域の終端アドレスである第４アドレスの情報の書込みをメモリセル１９に対して行うコマンドが、モード判定回路１４ａに入力された場合、ロウアドレスバッファ９およびカラムアドレスバッファ８に入力されているアドレスは、順次第３保持回路２１および第４保持回路２２にそれぞれ書き込まれるとともに保持される。

また、電源立下げ検知回路１７により電源の立下げが検知された場合には、第１保持回路１５および第２保持回路１６に保持されているアドレスの情報は、メモリセル１９に書き込まれるとともに、第３保持回路２１および第４保持回路２２に保持されているアドレスの情報も、メモリセル１９に書き込まれる。

また、プロテクト判定回路２３は、第３保持回路２１に保持されている第３アドレスと、第４保持回路２２に保持されている第４アドレスとを認識する。そして、プロテクト判定回路２３は、図２に示したバンク活性化コマンド（Ａｃｔｉｖｅ）および書込みコマンド（Ｗｒｉｔｅ）により書込みの要求が発生した場合に、書込みが要求されるアドレスが、第３アドレスと第４アドレスとの範囲内（第３アドレスおよび第４アドレスを含む）にあるか、範囲外にあるかを判断する。このプロテクト判定回路２３による判断結果に基づいて、動作制御回路１４は、書込みが要求されるアドレスが第３アドレスと第４アドレスとの範囲内であれば、書込みを行わないように制御信号を出力するとともに、書込みが要求されるアドレスが第３アドレスと第４アドレスとの範囲内でなければ、書込みを行うように制御信号を出力する。

また、モード判定回路１４ａは、たとえば、ＭＲＳコマンド(レジスタ設定コマンド)により第３アドレスの情報および第４アドレスの情報のリセットを行うコマンドが入力されたのを受けて、第３保持回路２１と第４保持回路２２とをリセットする。これにより、第３保持回路２１と第４保持回路２２とに保持されるアドレスは、初期状態（ゼロ）に戻るので、第３保持回路２１と第４保持回路２２とに保持されるアドレスは、同一のアドレスとなる。その結果、強誘電体メモリセルアレイ１の全領域を書込み可能とするように制御することや、全領域を書込み禁止とするように制御することも可能となる。

第２実施形態では、上記のように、強誘電体メモリセルアレイ１の第２データが記憶されるメモリ領域の先頭アドレスである第３アドレスを保持する第３保持回路２１と、強誘電体メモリセルアレイの第２データが記憶されるメモリ領域の終端アドレスである第４アドレスを保持する第４保持回路２２とを備え、動作制御回路１４は、第３アドレスと第４アドレスとの間にあるアドレスに対応するメモリ領域への書込みの禁止または書込みの許可の制御を行うことによって、動作制御回路１４により、強誘電体メモリセルアレイ１の第３アドレスと第４アドレスとで指定される任意のアドレスの範囲に対して、データの書込みの禁止または書込みの許可の制御を行うことができるので、電源の立下げ時や電源の立上げ時の不安定な状態において、図示しないマイコンやロジックが一部暴走して不要な動作を行った場合でも、第３アドレスと第４アドレスとの間のアドレスの範囲のデータが書き換えられるのを抑制することができる。

なお、第２実施形態のその他の効果は、上記第１実施形態と同様である。

（第３実施形態）
図４は、本発明の第３実施形態による光ディスク再生装置の全体構成を示したブロック図である。図４を参照して、この第３実施形態では、上記第２実施形態のメモリを応用した光ディスク再生装置の構成について説明する。なお、この第３実施形態では、制御装置の一例として、光ディスク再生装置について説明する。

第３実施形態の光ディスク再生装置は、図４に示すように、ピックアップ３１と、ピックアップ制御部３２と、アナログ信号処理部３３と、デジタル信号処理部３４と、デコーダ３５と、強誘電体メモリ３６と、表示部３７と、マイコン（ＣＰＵ）３８と、フラッシュメモリ３９とを備えている。なお、強誘電体メモリ３６は、本発明の「メモリ」の一例である。また、マイコン３８は、本発明の「制御回路」の一例である。また、光ディスク再生装置には、光ディスク３０が交換可能に収納されている。

光ディスク３０には、映像などの圧縮された再生用データが記録に適したデータに変調されて記録されている。ピックアップ３１は、光ディスク３０にレーザ光を照射するとともに、その照射されたレーザ光の反射光を検出することにより、光ディスク３０に記録されたデータを電気信号として取り出す機能を有する。ピックアップ制御部３２は、光ディスク３０に対するピックアップ３１の位置を制御することにより、光ディスク３０から読み出されるデータを制御する機能を有する。アナログ信号処理部３３は、ピックアップ３１により取り出された電気信号の変化に基づいて所定のパルス信号を生成する機能を有する。デジタル信号処理部３４は、アナログ信号処理部３３により生成されたパルス信号を復調するとともに、復調された信号に対して誤り訂正処理を施すことにより、圧縮された再生用データを生成する機能を有する。

デコーダ３５は、デジタル信号処理部３４から供給される圧縮された再生用データをデコードする機能を有する。また、デコーダ３５は、デコードされた再生用データを強誘電体メモリ３６に記憶するとともに、強誘電体メモリ３６に記憶された再生用データを表示部３７に出力する機能も有する。また、デコーダ３５は、表示部３７に出力された再生用データを強誘電体メモリ３６から消去する機能も有する。

ここで、第３実施形態では、強誘電体メモリ３６は、複数のメモリセルを有するとともに、複数のメモリセルが強誘電体キャパシタにより構成されていることによって、不揮発性を有する。また、複数のメモリセルには、それぞれ、強誘電体メモリ３６内の位置を示すアドレスが割り当てられている。また、強誘電体メモリ３６は、デコーダ３５から供給されるデコードされた再生用データを複数のメモリセルのアドレスの順に記憶するように構成されている。

また、デコーダ３５が、再生用データをデコードするために強誘電体メモリ３６にアクセス(書込みや読出し)を行うときに、何のためのアクセスか（データのバッファリングのための書込みか、エラー訂正のためのアクセスか、表示再生のための読出しか）を表すモード（図２に示した、第１実施形態のＤｅｃに相当）を制御信号（バンク選択信号のＢＳ１およびＢＳ０）に載せて強誘電体メモリ３６に伝達する。これにより、強誘電体メモリ３６は、デコードされた再生用のデータの先頭（第１アドレス）および終端（第２アドレス）のメモリセルのアドレスの情報を記憶する。なお、エラーとは、光ディスク３０に傷がある場合などに、データのビットが部分的に反転していることを意味する。また、エラー訂正とは、パリティビット（与えられた２進数のデータに１が偶数個存在するか、奇数個存在するかを示す、０または１の符号が与えられた、データに付与されたビット）を利用して、データに付与されているパリティビットと実際のデータから演算によって求められたパリティビットとを比較することにより、エラーを検出することを意味する。

また、第３実施形態では、マイコン３８は、ピックアップ制御部３２、アナログ信号処理部３３、デジタル信号処理部３４、デコーダ３５およびフラッシュメモリ３９の動作を制御する機能を有する。また、マイコン３８は、光ディスク再生装置の電源がオン状態にされて光ディスク３０の再生が再開（復帰）されるとともに、強誘電体メモリ３６に先頭および終端のメモリセルのアドレス情報が記憶されている場合には、先頭のメモリセルのアドレス情報を強誘電体メモリ３６から読み出してデコーダ３５により先頭のメモリセルに記憶された再生用データから順次表示部３７に出力させるとともに、終端のメモリセルのアドレス情報を強誘電体メモリ３６から読み出して終端のメモリセルに記憶された再生用データの続きを順に記憶するように構成されている。フラッシュメモリ３９には、マイコン３８用の制御プログラムが格納されている。

また、マイコン３８は、新規の光ディスク３０の再生時には、まず光ディスク３０のシステム情報（何曲目の音楽データ、何章目の映像データが光ディスク３０のどのセクタに書かれているかなどの光ディスク３０の特有の情報）を読み出して、強誘電体メモリ３６に書き込む。また、マイコン３８は、光ディスク３０の入替えが発生しない限り、強誘電体メモリ３６に書き込まれたシステム情報が上書き（書き換え）されないように、強誘電体メモリ３６に対して書き換えを行わないように設定するアドレスの範囲を示す先頭アドレス（第３アドレス）と終端アドレス（第４アドレス）とを強誘電体メモリ３６に対して書き込む。

図５、図６および図７は、図４に示した第３実施形態による光ディスク再生装置の強誘電体メモリのメモリ空間を示した概略図である。次に、図４〜図７を参照して、第３実施形態による光ディスク再生装置の動作について説明する。

まず、光ディスク３０の再生が開始されると、マイコン３８により、ピックアップ３１、アナログ信号処理部３３およびデジタル信号処理部３４を介して、光ディスク３０に記録された再生用データがデコーダ３５に順次供給される。

このとき、光ディスク３０の再生が光ディスク３０を入れ替えた後の初めての再生であった場合には、マイコン３８によって、光ディスク３０のシステム情報が読み出され、強誘電体メモリ３６に書き込まれる。また、図７に示すように、強誘電体メモリ３６に対して書き換えを行わないよう設定するアドレスの範囲（第３アドレスと第４アドレス）が強誘電体メモリ３６に対して書き込まれる。これにより、デコード後のデータが、第３アドレスと第４アドレスとの間のアドレスに書き込まれることが禁止される。また、以前に読み出した光ディスク３０を再度再生する場合には、光ディスク３０からのシステム情報の読出しは不要となる。

そして、デコーダ３５により、圧縮された再生用データがデコードされるとともに、そのデコードされた再生用データが強誘電体メモリ３６にメモリセルのアドレスの順に記憶される。次に、デコーダ３５により、強誘電体メモリ３６に記憶された再生用データが順次表示部３７に出力されるとともに、その出力された再生用データが強誘電体メモリ３６から消去される。

このように、デコード後の再生データが順次強誘電体メモリ３６に書き込まれるとともに、出力された再生用データが強誘電体メモリ３６から消去されることにより、第１アドレスと第２アドレスとの間のデコード後の再生データの領域は、図７に示す場合では、強誘電体メモリ空間の一方端から第３アドレスに向かって移動していく。そして、第２アドレスと第３アドレスとが重なる場合には、第２アドレスは、強誘電体メモリ空間の一方端に設定される。

ここで、第３実施形態では、光ディスク３０の再生中、デコーダ３５が再生用のデータをデコードするために強誘電体メモリ３６にアクセス（書込みや読出し）を行うときに、何のためのアクセスか（データのバッファリングのための書込みか、エラー訂正のためのアクセスか、表示再生のための読出しか）を表すモード（図２に示した、第１実施形態のＤｅｃに相当）が制御信号（バンク選択信号のＢＳ１およびＢＳ０）に載せて強誘電体メモリ３６に伝達されることにより、強誘電体メモリ３６にデコードされた再生用のデータの先頭および終端のメモリセルのアドレスの情報が記憶される。また、第３実施形態では、再生用のデータの先頭と終端との間のビット容量のデータ（図５〜図７に示した、デコード後の再生データが記憶されるメモリ領域）の再生時間が、光ディスク３０からデータを読み出してからデータのデコードが完了するまでに要する時間よりも長くなるように調整されている。

また、光ディスク再生装置の電源がオフ状態（停止）にされた場合には、図５に示すように、マイコン３８により、デコーダ３５を介してデコードされた再生用データが記憶された強誘電体メモリ３６のメモリセルのうち先頭および終端のメモリセルのアドレス情報（第１アドレスおよび第２アドレス）が強誘電体メモリ３６に記憶される。

その後、光ディスク再生装置の電源がオン状態にされて光ディスク３０の再生が再開（復帰）された場合には、図６に示すように、マイコン３８により、強誘電体メモリ３６に記憶された先頭のメモリセルのアドレス情報（第１アドレス）を読み出してデコーダ３５により先頭のメモリセルに記憶された再生用データから順次表示部３７に出力させることにより、再生表示が行われる。この再生表示と並行して、マイコン３８により、強誘電体メモリ３６に記憶された終端のメモリセルのアドレス情報（第２アドレス）を読み出すとともに、その終端のメモリセルに記憶された再生用データの続きが光ディスク３０から読み出される。そして、デコーダ３５により、その読み出された再生用データのデコードを行うとともに、そのデコードされた再生用データが停止時の終端の再生用データと連続するように強誘電体メモリ３６に順次記憶される。

第３実施形態では、上記のように、再生用データを不揮発性メモリである強誘電体メモリ３６に記憶するとともに、再生用データの先頭と終端のアドレスとを電源の立下げ時に強誘電体メモリ３６に記憶することによって、電源の立下げ時に揮発性メモリの内容とマイコンの状態とを、別途不揮発性メモリセルに書き込む必要がないので、電源の立ち下げ時のマイコン３８の制御を簡素化することができる。また、光ディスク３０のデータのデコードのためのメモリとして、不揮発性メモリである強誘電体メモリ３６を使用することにより、電源の立下げ時にデータの退避を行う必要や、電源の立上げ時にデータの読出しを行う必要がなくなるので、電源の立上げ後の再生復帰を高速化することができる。

また、第３実施形態では、上記のように、デコーダ３５によりデコードされた再生用データを複数のメモリセルに順次記憶する不揮発性の強誘電体メモリ３６を設けることによって、光ディスク３０の再生中に光ディスク再生装置の電源がオフ状態にされた後、光ディスク再生装置の電源がオン状態にされて光ディスク３０の再生が再開された場合に、光ディスク再生装置の電源がオフ状態にされる前にデコーダ３５により強誘電体メモリ３６に記憶された再生用データを、光ディスク再生装置の電源がオン状態にされて光ディスク３０の再生が再開された後に、デコーダ３５により表示部３７に出力することができるので、その分、光ディスク３０の再生が再開されるまでの時間を短くすることができる。

また、第３実施形態では、上記のように、強誘電体メモリ３６に対して書き換えを行わないよう設定するアドレスの範囲（第３アドレスと第４アドレス）にシステム情報が書き込まれることにより、以前に読み出した光ディスク３０を再度再生する場合には、光ディスク３０からのシステム情報の読出しは不要となるので、再度再生が行われるまでの時間を短縮することができる。

また、第３実施形態では、上記のように、不揮発性メモリである強誘電体メモリ３６に記憶されている再生用のデータを再生するのに要する時間が、光ディスク３０からデータを読み出してからデータのデコードが完了するまでに要する時間よりも長くなるように調整されることによって、電源の立上げ後に強誘電体メモリ３６に記憶された再生用データが再生されている間に、光ディスク３０から新たなデータがデコードされるので、電源の立上げ後も間断なく再生を続けることができる。

（第４実施形態）
図８は、本発明の第４実施形態による携帯型ビデオプレーヤの全体構成を示したブロック図である。図８を参照して、この第４実施形態では、制御装置の一例として携帯型ビデオプレーヤについて説明する。

第４実施形態による携帯型ビデオプレーヤは、図８に示すように、アンテナ５１と、ＲＦ（無線周波数）変換部５２と、アナログベースバンド処理部５３と、デジタルベースバンド処理部５４と、マイコン（ＣＰＵ）５５と、デコーダ３５と、強誘電体メモリ３６と、表示部３７と、フラッシュメモリ３９とを備えている。そして、アンテナ５１は、図示しない基地局装置と通信するために設けられている。ＲＦ（無線周波数）変換部５２は、アンテナ５１により受信した受信信号をＩＦ（中間周波数）信号に変換する機能を有する。アナログベースバンド処理部５３は、ＲＦ変換部５２により変換されたＩＦ（中間周波数）信号をアナログベースバンド信号に変換するとともに、アナログベースバンド信号をデジタルベースバンド信号に変換する機能を有する。デジタルベースバンド処理部５４は、アナログベースバンド処理部５３により変換されたデジタルベースバンド信号によって圧縮された再生用データを生成する機能を有する。マイコン（ＣＰＵ）５５は、アナログベースバンド処理部５３、デジタルベースバンド処理部５４、デコーダ３５およびフラッシュメモリ３９の動作を制御する機能を有する。

次に、図８を参照して、本発明の第４実施形態による携帯型ビデオプレーヤの動作について説明する。

まず、携帯型ビデオプレーヤのユーザによって入力または選択された情報に従って、マイコン５５によって、アナログベースバンド処理部５３を介してデータ配信要求信号が図示しない基地局装置に送信される。

次に、送信されたデータ配信要求信号に従って、ビデオデータが図示しない基地局装置から送信されてくる。なお、図示しない基地局装置から送信されたビデオデータは、エラー訂正のためのパリティビットを付加するなどのエンコード処理と、デジタルベースバンド処理と、アナログベースバンド処理と、ＲＦ変換処理が施された状態で送信されてくる。このビデオデータは、アンテナ５１により受信され、ＲＦ変換部５２と、アナログベースバンド処理部５３と、デジタルベースバンド処理部５４と、デコーダ３５とによって元のビデオデータに戻される。

また、デジタルベースバンド処理部５４で変換され、デコーダ３５に入力されるデジタルベースバンド信号は、図４に示す、上記第３実施形態の光ディスク再生装置におけるデジタル信号処理部３４からデコーダ３５に入力されるデータと同様に圧縮されたビデオデータである。また、デコーダ３５は、上記第３実施形態と同様に、デコードされたビデオデータを強誘電体メモリ３６に記憶するとともに、強誘電体メモリ３６に記憶されたビデオデータを表示部３７に出力する機能も有する。また、デコーダ３５は、表示部３７に出力されたビデオデータを強誘電体メモリ３６から消去する機能も有する。

また、携帯型ビデオプレーヤの電源がオフ状態にされた後、ビデオデータの再生を、再度携帯型ビデオプレーヤの電源がオフ状態にされる前の続きから行う場合、携帯型ビデオプレーヤの電源がオフ状態にされる前の続きのビデオデータを再度図示しない基地局装置から送信させるために、データ配信要求信号を図示しない基地局装置に送信する。

なお、携帯型ビデオプレーヤの電源がオフ状態（停止）にされた場合には、上記第３実施形態と同様に、マイコン５５により、デコーダ３５を介してデコードされたビデオデータが記憶された強誘電体メモリ３６のメモリセルのうち先頭および終端のメモリセルのアドレス情報（第１アドレスおよび第２アドレス）が強誘電体メモリ３６に記憶される。

また、携帯型ビデオプレーヤの電源がオン状態にされてビデオデータの再生が再開（復帰）された場合には、上記第３実施形態と同様に、マイコン５５により、強誘電体メモリ３６に記憶された先頭のメモリセルのアドレス情報（第１アドレス）を読み出してデコーダ３５により先頭のメモリセルに記憶されたビデオデータから順次表示部３７に出力させることにより、再生表示が行われる。この再生表示と並行して、マイコン５５により、強誘電体メモリ３６に記憶された終端のメモリセルのアドレス情報（第２アドレス）を読み出すとともに、その終端のメモリセルに記憶されたビデオデータの続きのデータのデータ配信要求信号を図示しない基地局装置に送信する。そして受信されたビデオデータは、デコーダ３５によりデコードされるとともに、そのデコードされたビデオデータは、停止時の終端のビデオデータと連続するように強誘電体メモリ３６に順次記憶される。

第４実施形態では、上記のように、ビデオデータを不揮発性メモリである強誘電体メモリ３６に記憶するとともに、ビデオデータの先頭と終端のアドレスとを電源の立下げ時に強誘電体メモリ３６に記憶することによって、携帯型ビデオプレーヤの電源がオン状態にされてビデオデータの再生が再開（復帰）されたとき、ビデオデータの続きが図示しない基地局装置から携帯型ビデオプレーヤに受信され、この受信されたビデオデータが再生可能なデータとして強誘電体メモリ３６に書き込まれるまでの間、携帯型ビデオプレーヤの電源がオフ状態になる前に強誘電体メモリ３６に記憶されたビデオデータを順次再生表示を行うことができるので、電源の立上げ後の携帯型ビデオプレーヤの再生の復帰を高速に行うことができる。

なお、第４実施形態のその他の効果は、上記第３実施形態と同様である。

なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。

たとえば、上記第１実施形態では、第２保持回路１６には、第１データが記憶されるメモリ領域の終端アドレスである第２アドレスが保持される例を示したが、本発明はこれに限らず、第２アドレスの代わりに第１データのサイズ量を第２保持回路１６に保持してもよい。この場合、第１アドレスと、第１データのサイズ量とから、容易に、第１データが記憶されるメモリ領域の終端アドレスである第２アドレスを求めることが可能となる。また、第２アドレスおよび第１データのサイズ量の両方を第２保持回路１６に保持してもよい。

また、上記第２実施形態第では、第４保持回路２２には、第２データが記憶されるメモリ領域の終端アドレスである第４アドレスが保持される例を示したが、本発明はこれに限らず、第４アドレスの代わりに第２データのサイズ量を第４保持回路２２に保持してもよい。この場合、第３アドレスと、第２データのサイズ量とから、容易に、第２データが記憶されるメモリ領域の終端アドレスである第４アドレスを求めることが可能となる。また、第４アドレスおよび第２データのサイズ量の両方を第４保持回路２２に保持してもよい。

また、上記第３実施形態第では、マイコン３８により、デコーダ３５を介してデコードされた再生用データが記憶された強誘電体メモリ３６のメモリセルのうち先頭および終端のメモリセルのアドレス情報（第１アドレスおよび第２アドレス）が強誘電体メモリ３６に記憶される例を示したが、本発明はこれに限らず、第２アドレスの代わりに、マイコン３８により、デコーダ３５を介してデコードされた再生用データが記憶された強誘電体メモリ３６のメモリセルのうち先頭のメモリセルのアドレス情報（第１アドレス）と再生用データのサイズ量とを強誘電体メモリ３６に記憶してもよい。この場合、第１アドレスと、再生用データのサイズ量とから、容易に、再生用データが記憶されるメモリ領域の終端アドレスである第２アドレスを求めることが可能となる。また、第２アドレスおよび再生用データのサイズ量の両方を強誘電体メモリ３６に記憶してもよい。

また、上記第４実施形態第では、マイコン５５により、デコーダ３５を介してデコードされたビデオデータが記憶された強誘電体メモリ３６のメモリセルのうち先頭および終端のメモリセルのアドレス情報（第１アドレスおよび第２アドレス）が強誘電体メモリ３６に記憶される例を示したが、本発明はこれに限らず、マイコン５５により、デコーダ３５を介してデコードされたビデオデータが記憶された強誘電体メモリ３６のメモリセルのうち先頭のアドレス情報（第１アドレス）とビデオデータのサイズ量とを強誘電体メモリ３６に記憶してもよい。この場合、第１アドレスと、ビデオデータのサイズ量とから、容易に、ビデオデータが記憶されるメモリ領域の終端アドレスである第２アドレスを求めることが可能となる。また、第２アドレスおよびビデオデータのサイズ量の両方を強誘電体メモリ３６に記憶してもよい。

また、上記第３実施形態第では、強誘電体メモリ３６内の１つの領域にデコードされた再生用データを記憶するとともに、その１つの領域の先頭および終端のメモリセルのアドレスを強誘電体メモリ３６に記憶する例を示したが、本発明はこれに限らず、強誘電体メモリ３６内の複数の領域にデコードされた再生用データを記憶するとともに、その複数の領域の先頭および終端のメモリセルのアドレスを強誘電体メモリ３６に記憶するようにしてもよい。

また、上記第３実施形態では、先頭および終端のメモリセルのアドレスを強誘電体メモリ３６に記憶する例を示したが、本発明はこれに限らず、先頭および終端のメモリセルのアドレスを不揮発性の外部メモリに記憶するようにしてもよい。

また、上記第３実施形態では、マイコン３８用の制御プログラムをフラッシュメモリ３９に格納する例を示したが、本発明はこれに限らず、マイコン３８用の制御プログラムを強誘電体メモリ３６に格納してもよい。この場合、フラッシュメモリ３９は不要となる。

本発明の第１実施形態によるメモリの全体構成を示したブロック図である。 本発明の第１実施形態によるメモリの制御を行うための制御信号の入力タイミング図である。 本発明の第２実施形態によるメモリの全体構成を示したブロック図である。 本発明の第３実施形態による光ディスク再生装置の全体構成を示したブロック図である。 図４に示した第３実施形態による光ディスク再生装置の強誘電体メモリのメモリ空間を示した概略図である。 図４に示した第３実施形態による光ディスク再生装置の強誘電体メモリのメモリ空間を示した概略図である。 図４に示した第３実施形態による光ディスク再生装置の強誘電体メモリのメモリ空間を示した概略図である。 本発明の第４実施形態による携帯型ビデオプレーヤの全体構成を示したブロック図である。

符号の説明

１ 強誘電体メモリセルアレイ（不揮発性メモリセルアレイ）
１４ 動作制御回路
１５ 第１保持回路
１６ 第２保持回路
１９ メモリセル（不揮発性メモリセル）
２１ 第３保持回路
２２ 第４保持回路
３５ デコーダ
３６ 強誘電体メモリ（メモリ）
３８ マイコン（制御回路）

Claims (5)

1. データを順次記憶する複数の不揮発性メモリセルを含む不揮発性メモリセルアレイと、
   前記不揮発性メモリセルアレイの第１データが記憶されるメモリ領域の先頭アドレスである第１アドレスを保持する第１保持回路と、
   前記不揮発性メモリセルアレイの前記第１データが記憶されるメモリ領域の終端アドレスである第２アドレスと前記第１データのサイズ量との少なくともどちらか一方を保持する第２保持回路と、
   前記不揮発性メモリセルアレイを制御する制御信号に基づいて、前記第１保持回路に記憶された前記第１アドレスを書き換える動作と、前記第２保持回路に記憶された前記第２アドレスまたは前記第１データのサイズ量を書き換える動作と、前記第１保持回路に記憶された前記第１アドレスおよび前記第２保持回路に記憶された前記第２アドレスまたは前記第１データのサイズ量を継続して保持する動作とを行う動作制御回路とを備えた、メモリ。
2. 電源を立下げるときに、前記第１アドレスと前記第２アドレスまたは前記第１データのサイズ量とを前記不揮発性メモリセルに書き込む、請求項１に記載のメモリ。
3. 前記不揮発性メモリセルアレイの第２データが記憶されるメモリ領域の先頭アドレスである第３アドレスを保持する第３保持回路と、
   前記不揮発性メモリセルアレイの前記第２データが記憶されるメモリ領域の終端アドレスである第４アドレスと前記第２データのサイズ量との少なくともどちらか一方を保持する第４保持回路とをさらに備え、
   前記動作制御回路は、前記第２データに対応するメモリ領域への書込みの禁止または書込みの許可の制御を行う、請求項１または２に記載のメモリ。
4. 光ディスクから読み出したデータをデコードするデコード回路と、
   前記デコード回路がデコードを行った後のデータを順次記憶する複数の不揮発性メモリセルを含む不揮発性メモリセルアレイと、前記不揮発性メモリセルアレイに記憶された前記デコード回路がデコードを行った後のデータである第１データが記憶されるメモリ領域の先頭アドレスである第１アドレスを保持する第１保持回路と、前記不揮発性メモリセルアレイの前記第１データが記憶されるメモリ領域の終端アドレスである第２アドレスまたは前記第１データのサイズ量を保持する第２保持回路と、前記不揮発性メモリセルアレイを制御する制御信号に基づいて、前記第１保持回路に記憶された前記第１アドレスを書き換える動作と、前記第２保持回路に記憶された前記第２アドレスまたは前記第１データのサイズ量を書き換える動作と、前記第１保持回路に記憶された前記第１アドレスおよび前記第２保持回路に記憶された前記第２アドレスまたは前記第１データのサイズ量を継続して保持する動作とを行う動作制御回路とを含むメモリと、
   前記メモリおよび前記デコード回路を制御する制御回路とを備えた、制御装置。
5. 前記不揮発性メモリセルアレイに記憶されている前記第１データを再生するのに要する時間が、前記光ディスクからデータを読み出してからデータのデコードが完了するまでに要する時間よりも長い、請求項４に記載の制御装置。

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