JPH11110293A - 不揮発性メモリ制御回路 - Google Patents

Abstract

(57)【要約】 【課題】 メモリセルに書き込んでおいた重要なデータ
やプログラムが、第三者によって簡単に消去されてしま
う恐れがあった。 【解決手段】 不揮発性メモリ制御回路は、電源投入時
に不揮発性メモリの所定のアドレスのデータを読み出
し、そのデータが不揮発性メモリへのデータの書き込み
動作／読み出し動作／消去動作のうち少なくとも一動作
の禁止を指示するデータである場合、このデータによっ
て禁止を指示された動作を禁止する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、主として電気的
にデータの書き込み及び消去が可能な不揮発性メモリを
制御する不揮発性メモリ制御回路に関するものである。

【０００２】

【従来の技術】図１４は従来の不揮発性メモリ制御回路
を示す構成図であり、図において、１はデータを電気的
に書き込み又は消去することのできるフラッシュメモリ
等の不揮発性メモリのメモリセル、２はメモリセル１の
水平方向のアドレスの選択を行うワード線をデコードす
るためのワードデコーダ、３はメモリセル１の垂直方向
のアドレスの選択を行うビット線セレクタ４をデコード
するためのセレクタデコーダ、４はセレクタデコーダ３
から出力されるセレクタデコード信号に基づいてビット
線の選択を行うビット線セレクタである。

【０００３】また、５はデータバス、６はアドレスバ
ス、７はデータバス５に送信されるメモリ制御コマンド
やメモリセル１への書き込みデータをラッチするための
データラッチ、８はメモリセル１の読み出しや書き込み
を行うアドレスを指定するアドレス信号をラッチするた
めのアドレスラッチ、９はメモリセル１へのデータの書
き込み若しくは読み出し又は消去動作を行う書き込み／
読み出し／消去制御回路、１０はデータバス、１１はア
ドレスバス、１２はアドレスバス６上のアドレス信号を
アドレスラッチ８によりラッチするためのアドレスラッ
チ信号を発生させるアドレスラッチ信号発生回路、１３
はアドレスラッチ信号を伝達する信号線、１４はセレク
タデコーダ３から出力されるセレクタデコード信号を伝
達するセレクタデコード線、１５はワードデコーダ２か
ら出力されるワードデコード信号を伝達するワードデコ
ード線である。

【０００４】さらに、１６はこの不揮発性メモリ制御回
路が動作することを許可するための信号であるチップイ
ネーブル信号ＣＥバーを発生させるチップイネーブル信
号発生回路、１７はチップイネーブル信号発生回路１６
で発生させたチップイネーブル信号ＣＥバーを伝達する
信号線、１８はメモリセル１から読み出したデータを書
き込み／読み出し／消去制御回路９を介してデータバス
５に出力することを許可するための信号であるアウトプ
ットイネーブル信号ＯＥバーを発生させるアウトプット
イネーブル信号発生回路、１９はアウトプットイネーブ
ル信号ＯＥバーを伝達する信号線、２０はこの不揮発性
メモリ制御回路の外部から不揮発性メモリ制御回路に入
力されるコマンドデータやメモリセル１ヘの書き込みデ
ータをラッチさせるための信号であるライトイネーブル
信号ＷＥバーを発生させるライトイネーブル信号発生回
路、２１はライトイネーブル信号発生回路２０の発生し
たライトイネーブル信号ＷＥバーを伝達する信号線であ
る。

【０００５】さらに、２２はデータバス１０上のコマン
ドデータをラッチするコマンドラッチ、２３はデータバ
ス、２４はデータバス２３を介して入力されたコマンド
データが書き込み動作を指示するコマンドか、読み出し
動作を指示するコマンドか、消去動作を指示するコマン
ドかを判断するためのコマンドデコーダ、２５はメモリ
セル１ヘデータを書き込むための書き込み信号を発生さ
せる書き込み信号発生回路、２６はメモリセル１からデ
ータを読み出すための読み出し信号を発生させる読み出
し信号発生回路、２７はメモリセル１上のデータを消去
するための消去信号を発生させる消去信号発生回路、２
８，２９，３０はコマンドデコーダ２４から発生された
コマンドデコード信号を伝達する信号線、３１，３２，
３３は書き込み信号、読み出し信号、消去信号をそれぞ
れ伝達する信号線である。

【０００６】さらに、３４はメモリセル１の書き込み／
読み出し／消去動作の基準となるクロックを発生させる
クロック発生分周回路、３５，３６はクロックを伝達す
る信号線、３７はコマンドラッチ信号を発生させるコマ
ンドラッチ信号発生回路、３８はコマンドラッチ信号を
伝達する信号線である。

【０００７】次に動作について説明する。図１５は図１
４に示した従来の不揮発性メモリ制御回路において、メ
モリセル１ヘデータを書き込む時のタイミングを示すタ
イミングチャートであり、図１５において、３９はコマ
ンドラッチ信号発生回路３７から信号線３８上に出力さ
れるコマンドラッチ信号、４０はアドレスラッチ信号発
生回路１２から信号線１３上に出力されるアドレスラッ
チ信号である。

【０００８】メモリセル１へのデータの書き込み動作
は、データバス５上の書き込みコマンドの処理（第１サ
イクル）と書き込みデータの処理（第２サイクル）を２
サイクルの動作として行う。具体的には、まず第１サイ
クル目のコマンド入力動作を行うために、信号線１７上
のチップイネーブル信号ＣＥバーを論理値“１”から論
理値“０”に変化させ、続いて信号線２１上のライトイ
ネーブル信号ＷＥバーを論理値“１”から論理値“０”
に変化させ、書き込み／読み出し／消去制御回路９をコ
マンド入力待ち状態にする。次に書き込み動作を行うた
めのコマンドデータ“４０Ｈ”（Ｈは１６進法による表
記であることを表す）をこの不揮発性メモリ制御回路の
外部から入力し、ライトイネーブル信号ＷＥバーを論理
値“０”から論理値“１”にすることにより、信号線３
８上にコマンドラッチ信号３９が出力され、コマンドラ
ッチ２２はコマンドデータ“４０Ｈ”をラッチする。コ
マンドラッチ信号３９は第１サイクル目のこのタイミン
グでのみ１パルス出力される。コマンドデータをラッチ
すると、コマンドデコーダ２４がコマンドデータをデコ
ードして、信号線２８上の書き込みコマンドデコード信
号を論理値“１”に立ち上げる。続いて信号線１７上の
チップイネーブル信号ＣＥバーを論理値“０”から論理
値“１”に立ち上げることにより、第１サイクル目のコ
マンド入力動作が終了する。

【０００９】次に第２サイクル目の書き込みアドレスデ
ータと書き込みデータの入力を行う。例えばメモリセル
１中の“４０００Ｈ”アドレスに“００Ｈ”のデータを
書き込む場合、メモリ外部よりアドレス信号“４０００
Ｈ”をアドレスバス６に入力したまま、信号線１７上の
チップイネーブル信号ＣＥバーを論理値“１”から論理
値“０”、信号線２１上のライトイネーブル信号ＷＥバ
ーを論理値“１”から論理値“０”にと順次変化させる
ことにより、ライトイネーブル信号ＷＥバーが論理値
“０”に立ち下がる時に、アドレスラッチ信号発生回路
１２から信号線１３上にアドレスラッチ信号４０が出力
され、メモリセル１の書き込みアドレスがアドレスラッ
チ８にラッチされる。なお、アドレス信号“４０００
Ｈ”がアドレスバス６上に入力された時点で、アドレス
“４０００Ｈ”に対応するセレクタデコード線１４とワ
ードデコード線１５とは論理値“１”となっているが、
アドレスラッチ信号４０が出力された時点で、このセレ
クタデコード線１４とワードデコード線１５の選択が確
定する。

【００１０】次に外部より書き込みデータ“００Ｈ”を
データバス５に入力し、ライトイネーブル信号ＷＥバー
を論理値“０”から論理値“１”に変化させることによ
り、データラッチ７にデータ“００Ｈ”をラッチする。
書き込みアドレスと書き込みデータとをアドレスラッチ
８とデータラッチ７にそれぞれラッチすると、書き込み
信号発生回路２５から、信号線３１上に書き込み信号が
出力され、同時に信号線３５上にクロック発生分周回路
３４を起動する信号が出力される。アドレス“４０００
Ｈ”に対応したセレクタデコード線１４及びワードデコ
ード線１５上のデコード信号は論理値“１”となってい
るので、メモリセル１のアドレス“４００Ｈ”にデータ
“００Ｈ”が格納される。書き込み信号は、クロック発
生分周回路３４から信号線３６上に出力されるクロック
信号を書き込み信号発生回路２５でカウントして所定の
値となったときに論理値“０”に立ち下がる。

【００１１】図１６は図１４に示した従来の不揮発性メ
モリ制御回路において、メモリセル１からデータを読み
出す時のタイミングを示すタイミングチャートである。
データ読み出し時、データ書き込み時と同様に、コマン
ド入力は最初の１サイクルのみで行う。データを読み出
す手順としては、最初にチップイネーブル信号ＣＥバー
が論理値“０”を取って、書き込み／読み出し／消去制
御回路９が入力待ち状態となり、続いてライトイネーブ
ル信号ＷＥバーが論理値“０”となって、データラッチ
７を介してデータバス１０上に読み出しコマンドデータ
“１０Ｈ”が入力され、コマンドラッチ２２を介してデ
ータバス２３上に出力される。

【００１２】この状態でライトイネーブル信号ＷＥバー
が論理値“１”に立ち上がると、コマンドラッチ信号発
生回路３７からコマンドラッチ信号３９が出力され、読
み出しコマンドデータ“１０Ｈ”がコマンドラッチ２２
にラッチされる。コマンドデコーダ２４は、データバス
２３上にラッチされたデータが読み出しコマンドである
ことを判断し、信号線２９上に論理値“１”の信号を出
力する。読み出し信号発生回路２６は信号線２９上の信
号を受けて、信号線３２上に論理値“１”の読み出し要
求信号を出力する。書き込み／読み出し／消去制御回路
９は読み出し要求信号によって読み出し制御状態に切り
換わる。

【００１３】続いて、アドレスデータ“４０００Ｈ”が
アドレスバス６に入力され、アドレスラッチ８を介して
アドレスバス１１に出力され、チップイネーブル信号Ｃ
Ｅバーが論理値“０”に立ち下がった時点で、ワードデ
コーダ２，セレクタデコーダ３，ビット線セレクタ４に
より、アドレス“４０００Ｈ”に対応したセレクタデコ
ード線１４及びワードデコード線１５が論理値“１”と
なる。続いて信号線１９上のアウトプットイネーブル信
号ＯＥバーが論理値“０”に立ち下がり、書き込み／読
み出し／消去制御回路９が読み出し動作を開始すること
により、メモリセル１のアドレス“４０００Ｈ”に格納
されたデータが読み出され、データバス５上に出力され
る。

【００１４】図１７は図１４に示した従来の不揮発性メ
モリ制御回路において、メモリセル１からデータを消去
する時のタイミングを示すタイミングチャートである。
図１７において、４１はコマンドラッチ信号発生回路３
７から信号線３８上に出力される２サイクル目のコマン
ドラッチ信号である。消去動作は、書き込み動作と同様
のタイミングで、２サイクル分のデータラッチを行うこ
とによって実行される。消去時の手順としては、第１サ
イクル目のコマンド入力動作で最初に消去コマンドデー
タ“２０Ｈ”をコマンドラッチ２２にラッチし、第２サ
イクル目のコマンド入力動作で再度消去コマンドデータ
“２０Ｈ”をコマンドラッチ２２にラッチすることによ
り、コマンドデコーダ２４から信号線３０上に２回の連
続したデコード信号を受けた消去信号発生回路２７が信
号線３３上に消去信号を出力する。これにより、メモリ
セル１全体の消去を行うように構成されている。信号線
３３上の消去信号は、クロック発生分周回路３４から出
力される信号線３６上のクロック信号を消去信号発生回
路２７でカウントして、カウント値が所定の値となった
とき論理値“０”に立ち下がる。

【００１５】

【発明が解決しようとする課題】従来の不揮発性メモリ
制御回路は以上のように構成されているので、あらかじ
め設定された書き込みや読み出し、消去のコマンドデー
タを決まった手順で入力すれば、誰もが必ず各動作を行
えるようになっている。しかし、誰もが必ず上記の動作
を行える反面、メモリセルに書き込んだデータを誰もが
消去可能なため、メモリセルに書き込んでおいた重要な
データやプログラムが、その重要性を知らない第三者の
手によって簡単に消去されてしまう恐れがあるという課
題があった。

【００１６】この発明は上記のような課題を解決するた
めになされたもので、第三者が簡単にメモリセルに格納
された内容を消去できないようにすることのできる不揮
発性メモリ制御回路を得ることを目的とする。

【００１７】

【課題を解決するための手段】この発明に係る不揮発性
メモリ制御回路は、電源投入時に不揮発性メモリの所定
のアドレスのデータを読み出し、そのデータが不揮発性
メモリへのデータの書き込み動作／読み出し動作／消去
動作のうち少なくとも一動作の禁止を指示するデータで
ある場合、このデータによって禁止を指示された動作を
禁止するものである。

【００１８】この発明に係る不揮発性メモリ制御回路
は、不揮発性メモリの所定のアドレスのデータを一時的
に保持するレジスタを更に設けたものである。

【００１９】この発明に係る不揮発性メモリ制御回路
は、不揮発性メモリの第１の所定のアドレスに格納され
た予め設定したパスワードが入力されたときであって、
しかも不揮発性メモリの第２の所定のアドレスに格納さ
れたデータが不揮発性メモリへのデータの書き込み／読
み出し／消去を禁止するデータでない場合に、不揮発性
メモリに書き込み／読み出し／消去の動作を行えるもの
である。

【００２０】この発明に係る不揮発性メモリ制御回路
は、異なる種類の体系のコマンドをデコードする少なく
とも２個のコマンドデコーダを備え、コマンドの種類を
選択し得るようにしたものである。

【００２１】この発明に係る不揮発性メモリ制御回路
は、通常のデータを格納する第１の不揮発性メモリと、
この第１の不揮発性メモリへのデータの書き込み／読み
出し／消去の動作を禁止するためのデータを格納する第
２の不揮発性メモリとを備えたものである。

【００２２】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１による不
揮発性メモリ制御回路の構成の一部を示すブロック図で
あり、図において、１はデータを電気的に書き込み又は
消去することのできるフラッシュメモリ等の不揮発性メ
モリのメモリセル（不揮発性メモリ）、２はメモリセル
１の水平方向のアドレスの選択を行うワード線をデコー
ドするためのワードデコーダ、３はメモリセル１の垂直
方向のアドレスの選択を行うビット線セレクタ４をデコ
ードするためのセレクタデコーダ、４はセレクタデコー
ダ３から出力されるセレクタデコード信号に基づいてビ
ット線の選択を行うビット線セレクタである。

【００２３】また、５はデータバス、６はアドレスバ
ス、７はデータバス５に送信されるメモリ制御コマンド
やメモリセル１への書き込みデータをラッチするための
データラッチ、８はメモリセル１の読み出しや書き込み
を行うアドレスを指定するアドレス信号をラッチするた
めのアドレスラッチ、９はメモリセル１へのデータの書
き込み若しくは読み出し又は消去動作を行う書き込み／
読み出し／消去制御回路（書き込み／読み出し／消去手
段）、１０はデータバス、１１はアドレスバス、１２は
アドレスバス６上のアドレス信号をアドレスラッチ８に
よりラッチするためのアドレスラッチ信号を発生させる
アドレスラッチ信号発生回路、１３はアドレスラッチ信
号を伝達する信号線、１４はセレクタデコーダ３から出
力されるセレクタデコード信号を伝達するセレクタデコ
ード線、１５はワードデコーダ２から出力されるワード
デコード信号を伝達するワードデコード線である。

【００２４】さらに、１７はチップイネーブル信号ＣＥ
バーを伝達する信号線、１９はアウトプットイネーブル
信号ＯＥバーを伝達する信号線、２１はライトイネーブ
ル信号ＷＥバーを伝達する信号線である。

【００２５】さらに、２２はデータバス１０上のコマン
ドデータをラッチするコマンドラッチ、２３はデータバ
ス、２５はメモリセル１ヘデータを書き込むための書き
込み信号を発生させる書き込み信号発生回路、２７はメ
モリセル１上のデータを消去するための消去信号を発生
させる消去信号発生回路、２８，２９，３０はコマンド
デコーダ４７から発生されたコマンドデコード信号を伝
達する信号線、３１，３２，３３は書き込み信号、読み
出し信号、消去信号をそれぞれ伝達する信号線である。

【００２６】さらに、３５，３６はクロックを伝達する
信号線、３７はコマンドラッチ信号を発生させるコマン
ドラッチ信号発生回路、３８はコマンドラッチ信号を伝
達する信号線である。

【００２７】さらに、４２は動作禁止／許可レジスタ４
５に格納するデータを書き込むためのメモリセル１中の
特定のアドレスのメモリセル、４３はワードデコーダ２
の一部として設けられた、メモリセル４２からデータを
読み出すための専用のワードデコーダ、４４はワードデ
コーダ４３から出力されるワードデコード信号を伝達す
るワードデコード線、４５はメモリセル１へのデータの
書き込み若しくは読み出し又は消去動作を許可又は禁止
することを示すデータを格納する動作禁止／許可レジス
タ（レジスタ）、４６は動作禁止／許可レジスタ４５か
ら読み出したデータを伝達する信号線、４７はデータバ
ス２３を介して入力されたコマンドデータが書き込み動
作を指示するコマンドか、読み出し動作を指示するコマ
ンドか、消去動作を指示するコマンドか、動作禁止又は
動作許可を示すデータかを判断するためのコマンドデコ
ーダ、４８はメモリセル１及びメモリセル４２からデー
タを読み出すための読み出し信号を発生する読み出し信
号発生回路である。

【００２８】さらに、４９はメモリセル１及びメモリセ
ル４２の書き込み／読み出し／消去動作の基準となるク
ロックを発生させ、パワーオンリセット信号発生回路５
３から制御信号の入力を受け、かつ動作禁止／許可レジ
スタ４５，読み出し信号発生回路４８，アドレス自動生
成回路５０，アドレス切換回路５８に対する制御信号を
出力するクロック発生分周回路（データ読み出し指示手
段）、５０は電源投入時に発生されるリセット信号とク
ロック発生分周回路４９からのクロック信号によってメ
モリセル１及びメモリセル４２に対して自動的にアドレ
ス信号を発生するアドレス自動生成回路（アドレス信号
発生手段）、５１，５２はクロック信号を伝達する信号
線、５３は電源投入時に周辺回路に対して自動的にリセ
ット信号を出力するパワーオンリセット信号発生回路、
５４はパワーオンリセット信号発生回路５３で発生させ
られたリセット信号を伝達する信号線である。

【００２９】さらに、５５はクロック発生分周回路４９
で発生させられた制御信号を伝達する信号線、５６はア
ドレス自動生成回路で自動生成されたアドレス信号を伝
達するためのアドレスバス、５７はクロック発生分周回
路４９で発生させられた制御信号を伝達する信号線、５
８は外部から入力されるアドレスバス６上のアドレス信
号とアドレス自動生成回路５０で生成されるアドレスバ
ス５６上のアドレス信号とを切り換えるためのアドレス
切換回路、５９はアドレス切換回路５８で切り換えて出
力されたアドレス信号を伝達するアドレスバスである。

【００３０】図２は図１中の動作禁止／許可レジスタ４
５，コマンドラッチ２２，コマンドデコーダ４７の各回
路について詳しく示した回路図であり、図において、６
０，６２はＮＡＮＤ回路、６１，６３はＮＯＴ回路、６
４はコマンドデコーダ４７中の消去コマンドをデコード
する消去コマンドデコーダである。図３は図１中の通常
使用メモリセル１と動作禁止／許可レジスタデータ格納
メモリセル４２との関係をアドレスマップの形式で示し
た図である。本発明における実施の形態１のメモリセル
１は領域“４０００Ｈ”から“ＦＦＦＦＨ”までの領域
であり、動作禁止／許可のためのメモリセルは領域“３
ＦＦＦＨ”である。図４は図１に示す不揮発性メモリ制
御回路において、動作禁止／許可レジスタ４５ヘのデー
タ読み出しタイミングについて示したタイミングチャー
トである。図５は図１に示す不揮発性メモリ制御回路に
おいて、消去動作を禁止した場合の動作タイミングにつ
いて示したタイミングチャートである。

【００３１】次に動作について説明する。まず、動作禁
止／許可レジスタ４５にデータを格納するためのメモリ
セル４２からのデータ読み出し及び動作禁止／許可レジ
スタ４５ヘのデータ格納方法を図１及び図４を用いて説
明する。

【００３２】図１において、電源投入時、電源電圧が上
がり切るとパワーオンリセット信号発生回路５３からパ
ワーオンリセット信号が信号線５４上に出力される。パ
ワーオンリセット信号が論理値“１”となることによ
り、クロック発生分周回路４９が動作を開始し、信号線
５１上にクロック信号を出力する。このクロック信号の
入力によって、アドレス自動生成回路５０は、動作禁止
／許可レジスタデータの格納されているメモリセル４２
のアドレス“３ＦＦＦＨ”を示すアドレス信号をアドレ
スバス５６上に出力する。

【００３３】次に、クロック発生分周回路４９は、アド
レス切換回路５８に対し、自動生成アドレス側への切り
換え要求信号を信号線５７上に出力し、アドレス自動生
成回路５０で生成されるアドレスバス５６上のアドレス
信号を選択することによりメモリデコード用アドレスバ
ス５９上の値が“３ＦＦＦＨ”となり、“３ＦＦＦＨ”
のアドレスに対応したワードデコード線４４及びセレク
タデコード線１４が論理値“１”となり、メモリセル４
２が選択される。

【００３４】さらに、クロック発生分周回路４９が信号
線５５上に動作禁止／許可レジスタ読み出し要求信号を
出力することにより、メモリセル４２から読み出された
データが書き込み／読み出し／消去制御回路９を介して
データバス５に出力され、また、動作禁止／許可レジス
タ４５ヘこのデータが格納される。

【００３５】続いて、動作禁止／許可レジスタ４５への
データ格納後の消去動作について図２及び図５を用いて
説明する。動作禁止／許可レジスタ４５及びコマンドデ
コーダ４７の内の消去コマンドデコーダ６４は図２に示
すような回路構成となっている。図２において、動作禁
止／許可レジスタ４５のｂｉｔ０を消去動作禁止／許可
ビットに割り当てており、このｂｉｔ０の値が論理値
“０”のときには、信号線４６上の信号レベルが論理値
“０”となっているため、信号線３０上の消去信号は論
理値“０”に固定される。この働きにより図５の消去動
作タイミング図において、消去コマンドデータ“２０
Ｈ”は第１サイクル目、第２サイクル目ともにコマンド
ラッチ２２にラッチされているが、消去動作禁止／許可
ビットｂｉｔ０のデータが論理値“０”であるため、信
号線３３上に消去信号が出力されず、メモリセル１の消
去は不可能となる。

【００３６】即ち、メモリセル１にプログラムやデータ
を書き込んだ後、動作禁止／許可レジスタのデータを格
納するメモリセル４２に論理値“０”のデータを書き込
んでおけば、メモリセル１に書き込んだデータは消去さ
れることはない。なお、この実施の形態では、図３のよ
うに、動作禁止／許可データを格納したメモリセル４２
のアドレスを“３ＦＦＦＨ”としたが、このアドレスは
通常使用するメモリの領域外であれば、どの領域に設定
してもよい。

【００３７】次に、データの書き込み及び読み出し動作
について説明する。この場合には、電源投入後のパワー
オンリセットの後、前述の図４に示した動作と同様に、
自動的に“３ＦＦＦＨ”のアドレスに対応したメモリよ
り動作禁止／許可レジスタ４５へデータが格納される。
その後、クロック発生分周回路４９は、アドレス切換回
路５８に対し、アドレスラッチ８側への切り換え要求信
号を信号線５７上に出力し、アドレスバス６を介して外
部から入力されるアドレス信号を選択する。

【００３８】図６はこの実施の形態１の不揮発性メモリ
制御回路において、メモリセル１ヘデータを書き込む時
のタイミングを示すタイミングチャートであり、図６に
おいて、３９はコマンドラッチ信号発生回路３７から信
号線３８上に出力されるコマンドラッチ信号、４０はア
ドレスラッチ信号発生回路１２から信号線１３上に出力
されるアドレスラッチ信号である。

【００３９】メモリセル１へのデータの書き込み動作
は、データバス５上の書き込みコマンドの処理（第１サ
イクル）と書き込みデータの処理（第２サイクル）を２
サイクルの動作として行う。具体的には、まず第１サイ
クル目のコマンド入力動作を行うために、信号線１７上
のチップイネーブル信号ＣＥバーを論理値“１”から論
理値“０”に変化させ、続いて信号線２１上のライトイ
ネーブル信号ＷＥバーを論理値“１”から論理値“０”
に変化させ、書き込み／読み出し／消去制御回路９をコ
マンド入力待ち状態にする。次に書き込み動作を行うた
めのコマンドデータ“４０Ｈ”（Ｈは１６進法による表
記であることを表す）をこの不揮発性メモリ制御回路の
外部から入力し、ライトイネーブル信号ＷＥバーを論理
値“０”から論理値“１”にすることにより、信号線３
８上にコマンドラッチ信号３９が出力され、コマンドラ
ッチ２２はコマンドデータ“４０Ｈ”をラッチする。コ
マンドラッチ信号３９は第１サイクル目のこのタイミン
グでのみ１パルス出力される。コマンドデータをラッチ
すると、コマンドデコーダ４７がコマンドデータをデコ
ードして、信号線２８上の書き込みコマンドデコード信
号を論理値“１”に立ち上げる。続いて信号線１７上の
チップイネーブル信号ＣＥバーを論理値“０”から論理
値“１”に立ち上げることにより、第１サイクル目のコ
マンド入力動作が終了する。

【００４０】次に第２サイクル目の書き込みアドレスデ
ータと書き込みデータの入力を行う。例えばメモリセル
１中の“４０００Ｈ”のアドレスに“００Ｈ”のデータ
を書き込む場合、メモリ外部よりアドレス信号“４００
０Ｈ”をアドレスバス６に入力したまま、信号線１７上
のチップイネーブル信号ＣＥバーを論理値“１”から論
理値“０”、信号線２１上のライトイネーブル信号ＷＥ
バーを論理値“１”から論理値“０”にと順次変化させ
ることにより、ライトイネーブル信号ＷＥバーが論理値
“０”に立ち下がる時に、アドレスラッチ信号発生回路
１２から信号線１３上にアドレスラッチ信号４０が出力
され、メモリセル１の書き込みアドレスがアドレスラッ
チ８にラッチされる。なお、アドレス信号“４０００
Ｈ”がアドレスバス６上に入力された時点で、アドレス
“４０００Ｈ”に対応するセレクタデコード線１４とワ
ードデコード線１５とは論理値“１”となっているが、
アドレスラッチ信号４０が出力された時点で、このセレ
クタデコード線１４とワードデコード線１５の選択が確
定する。

【００４１】次に外部より書き込みデータ“００Ｈ”を
データバス５に入力し、ライトイネーブル信号ＷＥバー
を論理値“０”から論理値“１”に変化させることによ
り、データラッチ７にデータ“００Ｈ”をラッチする。
書き込みアドレスと書き込みデータとをアドレスラッチ
８とデータラッチ７にそれぞれラッチすると、書き込み
信号発生回路２５から、信号線３１上に書き込み信号が
出力され、同時に信号線３５上にクロック発生分周回路
４９を起動する信号が出力される。アドレス“４０００
Ｈ”に対応したセレクタデコード線１４及びワードデコ
ード線１５上のデコード信号は論理値“１”となってい
るので、メモリセル１のアドレス“４００Ｈ”にデータ
“００Ｈ”が格納される。書き込み信号は、クロック発
生分周回路４９から信号線３６上に出力されるクロック
信号を書き込み信号発生回路２５でカウントして所定の
値となったときに論理値“０”に立ち下がる。

【００４２】図７はこの実施の形態１の不揮発性メモリ
制御回路において、メモリセル１からデータを読み出す
時のタイミングを示すタイミングチャートである。デー
タ読み出し時、データ書き込み時と同様に、コマンド入
力は最初の１サイクルのみで行う。データを読み出す手
順としては、最初にチップイネーブル信号ＣＥバーが論
理値“０”を取って、書き込み／読み出し／消去制御回
路９が入力待ち状態となり、続いてライトイネーブル信
号ＷＥバーが論理値“０”となって、データラッチ７を
介してデータバス１０上に読み出しコマンドデータ“１
０Ｈ”が入力され、コマンドラッチ２２を介してデータ
バス２３上に出力される。

【００４３】この状態でライトイネーブル信号ＷＥバー
が論理値“１”に立ち上がると、コマンドラッチ信号発
生回路３７からコマンドラッチ信号３９が出力され、読
み出しコマンドデータ“１０Ｈ”がコマンドラッチ２２
にラッチされる。コマンドデコーダ４７は、データバス
２３上にラッチされたデータが読み出しコマンドである
ことを判断し、信号線２９上に論理値“１”の信号を出
力する。読み出し信号発生回路４８は信号線２９上の信
号を受けて、信号線３２上に論理値“１”の読み出し要
求信号を出力する。書き込み／読み出し／消去制御回路
９は読み出し要求信号によって読み出し制御状態に切り
換わる。

【００４４】続いて、アドレスデータ“４０００Ｈ”が
アドレスバス６に入力され、アドレスラッチ８及びアド
レス切換回路５８を介してアドレスバス５９に出力さ
れ、チップイネーブル信号ＣＥバーが論理値“０”に立
ち下がった時点で、ワードデコーダ２，セレクタデコー
ダ３，ビット線セレクタ４により、アドレス“４０００
Ｈ”に対応したセレクタデコード線１４及びワードデコ
ード線１５が論理値“１”となる。続いて信号線１９上
のアウトプットイネーブル信号ＯＥバーが論理値“０”
に立ち下がり、書き込み／読み出し／消去制御回路９が
読み出し動作を開始することにより、メモリセル１のア
ドレス“４０００Ｈ”に格納されたデータが読み出さ
れ、データバス５上に出力される。

【００４５】以上のように、この実施の形態１によれ
ば、動作禁止／許可レジスタ４５のデータを格納するメ
モリセル４２に消去動作を禁止するデータを書き込むこ
とにより、パワーオンリセット時に動作禁止／許可レジ
スタにこのデータが書き込まれ、以後のメモリセル１の
内容の消去が不可能となり、第三者により不用意にデー
タが消去されてしまうことがないという効果が得られ
る。なお、書き込み／読み出し／消去を行うためのコマ
ンドデータは前述の値以外のデータを用いても構わな
い。

【００４６】実施の形態２．図８はこの発明の実施の形
態２による不揮発性メモリ制御回路の構成の一部を示す
回路図であり、図１に示した実施の形態１の不揮発性メ
モリ制御回路中の動作禁止／許可レジスタ４５、コマン
ドラッチ２２、及びコマンドデコーダ４７に相当する部
分を示す。図において、６５はコマンドデコーダのうち
書き込みコマンドをデコードする書き込みコマンドデコ
ーダ、６６は読み出しコマンドをデコードする読み出し
コマンドデコーダであり、それぞれのデコーダの構成
は、図２で示した消去コマンドデコーダ６４の構成と同
一である。動作禁止／許可レジスタ４５のｂｉｔ０を書
き込み禁止／許可ビット、ｂｉｔ１を読み出し禁止／許
可ビット、ｂｉｔ２を消去禁止／許可ビットと設定して
いる。それぞれの禁止／許可ビットの配置は任意に設定
しても構わない。また、この実施の形態２の不揮発性メ
モリ制御回路のその他の構成要素は図１に示した実施の
形態１の不揮発性メモリ制御回路の構成要素と同一であ
り、さらに、図８において図２に示した構成要素と同一
の構成要素には同一符号を付している。これらの共通の
構成要素の説明は省略する。

【００４７】次に動作について説明する。実施の形態１
では消去コマンドデコーダ６４のみについて動作禁止／
許可を選択するため、動作禁止／許可レジスタ４５のｂ
ｉｔ０のみにデータを書き込み、消去動作の禁止／許可
を決定していたが、この実施の形態２では消去動作だけ
でなく、書き込みや読み出しの動作についても禁止／許
可の選択が可能となる。動作禁止／許可レジスタ４５に
格納するデータを書き込むメモリセル４２は同一アドレ
スで変わらないため、メモリセル４２からの読み出し動
作及び動作禁止／許可レジスタ４５に格納する動作のタ
イミングは実施の形態１の動作タイミングと同一であ
る。また、その他の読み出し、書き込み、消去動作が禁
止されるタイミング及び通常の読み出し、書き込み、消
去動作のタイミングも実施の形態１の動作タイミングと
類似ないし同一であるので、その説明を省略する。

【００４８】以上のように、この実施の形態２によれ
ば、メモリセル１に対するデータの上書きや、メモリセ
ル１のデータを読み出し、及びメモリセル１の消去を禁
止することができ、メモリセル１の内容をより安全に保
持することが可能となる効果が得られる。

【００４９】実施の形態３．図９はこの発明の実施の形
態３による不揮発性メモリ制御回路の構成の一部を示す
ブロック図であり、図において、図１の実施の形態１の
構成要素と同一の構成要素には同一符号を付して、その
説明を省略する。

【００５０】図において、６９はパワーオンリセットの
解除後にメモリセル１より読み出したパスワードデータ
を格納するためのパスワードレジスタ、７０はパスワー
ドレジスタ６９へのパスワードデータ書き込みを指示す
る信号を伝達する信号線、７１はパスワードコマンドを
ラッチするためのパスワードラッチ、７２はパスワード
ラッチ７１のラッチ信号を発生するラッチ信号発生回
路、７３はパスワードレジスタ６９に格納されたデータ
とパスワードラッチ７１に格納されたデータを比較する
ためのパスワードデコーダ、７４はパスワードレジスタ
６９とパスワードラッチ７１の値が合致したときに論理
値“１”を取るパスワードデコード信号を伝達する信号
線、７５はパスワードレジスタ６９から出力されるデー
タを伝達する信号線、７６はパスワードラッチ７１へラ
ッチ信号を伝達する信号線である。

【００５１】また、７７はパスワードレジスタ６９に書
き込むためのデータを格納するためにメモリセル１の一
部に設けられたメモリセル、７８はメモリセル７７のア
ドレスを選択した時論理値“１”を取る信号を伝達する
信号線、７９はパスワードラッチ７１から出力されるパ
スワードを伝達する信号線、８０はワードデコーダ２の
一部として設けられ、メモリセル７７からデータを読み
出すための専用のワードデコーダ、８１はデータバス２
３を介して入力されたコマンドデータが書き込み動作を
指示するコマンドか、読み出し動作を指示するコマンド
か、消去動作を指示するコマンドか、動作禁止又は動作
許可を示すデータかをパスワードが一致したときのみ判
断するためのコマンドデコーダである。

【００５２】図１０はこの実施の形態の不揮発性メモリ
制御回路における、パスワードレジスタ６９及び動作禁
止／許可レジスタ４５に格納するデータのメモリセル１
からの読み出し動作と各レジスタヘのデータ格納動作の
タイミングを示すタイミングチャートである。また、図
１１はこの実施の形態の不揮発性メモリ制御回路におけ
る、パスワードデータが合致しなかった場合の書き込み
動作のタイミングを示すタイミングチャートである。

【００５３】次に動作について説明する。まず、パスワ
ードレジスタ６９と動作禁止／許可レジスタ４５にデー
タを格納するためのメモリセル４２，７７からのデータ
読み出し及び各レジスタヘのデータ格納方法を図９，１
０を用いて説明する。メモリセル４２，７７からのデー
タの読み出し及び各レジスタヘのデータ格納方法は、基
本的には実施の形態１に述べた方法と同一であるが、こ
の実施の形態ではメモリセル１上の２アドレス（メモリ
セル４２，７７）に渡ったデータを連続して読み出し、
パスワードレジスタ６９と動作禁止／許可レジスタ４５
に各データを格納する形になっている。

【００５４】パスワードデータを格納するメモリ領域
は、動作禁止／許可レジスタのデータを格納するアドレ
ス（“３ＦＦＦＨ”）に連続したアドレス（“３ＦＦＥ
Ｈ”）上に配置し、実施の形態１の図４で示したような
読み出し動作を２アドレスのメモリセル４２，７７につ
いて連続で行う。

【００５５】実際にデータを各レジスタに読み込むタイ
ミングは図１０に示すように、まず電源投入によって電
源電圧が立ち上がると、パワーオンリセット信号発生回
路５３より信号線５４上にパワーオンリセット信号を出
力する。このパワーオンリセット信号の立ち上がりによ
り、クロック発生分周回路４９が信号線５１上にクロッ
ク信号を出力し、アドレス自動生成回路５０に入力させ
る。アドレス自動生成回路５０はパスワードデータの格
納されているメモリセル７７のアドレス“３ＦＦＥＨ”
を示すアドレス信号をアドレスバス５６上に出力する。

【００５６】続いて、クロック発生分周回路４９からア
ドレス切換回路５８をアドレス自動生成回路５０側に切
り換える制御信号を信号線５７上に出力し、これにより
アドレスバス５９上のアドレス信号の値も“３ＦＦＥ
Ｈ”となり、“３ＦＦＥＨ”のアドレスに対応したワー
ドデコード線７８及びセレクタデコード線１４上に論理
値“１”の信号がビット線セレクタ４及びワードデコー
ダ８０からそれぞれ出力される。続いて、クロック発生
分周回路４９から信号線７０上に論理値“１”の信号が
出力され、読み出し信号が読み出し信号発生回路４８か
ら書き込み／読み出し／消去制御回路９に出力され、メ
モリセル７７に格納されたデータがデータバス５上に読
み出されると同時に、信号線７０上の論理値“１”の信
号はパスワードレジスタ６９にも供給されて、データバ
ス５上に読み出されたデータがパスワードレジスタ６９
に書き込まれる。

【００５７】パスワードデータの読み出しに続いて、ア
ドレス自動生成回路５０は動作禁止／許可レジスタ４５
用のデータの格納されているメモリセル１のアドレス
“３ＦＦＦＨ”を出力し、図４に示した実施の形態１の
動作と同様な動作で、動作禁止／許可レジスタ４５用の
データ格納メモリセル４２から読み出されたデータが動
作禁止／許可レジスタ４５へ格納される。各レジスタヘ
のデータ格納終了後、この不揮発性メモリ制御回路は制
御コマンド入力待ちの状態になる。

【００５８】次に、パスワードデータ及び動作禁止／許
可データを各レジスタに格納後、メモリセル１にデータ
の書き込み動作を行った場合の動作を図９及び図１１を
用いて説明する。この時の各レジスタにはそれぞれ、パ
スワードデータ＝“５５Ｈ”、動作禁止／許可データ＝
“ＦＦＨ”が格納されているものとする。パスワードレ
ジスタ６９に格納したデータは、パスワードデコーダ７
３におけるパスワードラッチ７１に格納されるデータと
の比較に用いる。パスワードレジスタ６９にはパスワー
ドデータ“５５Ｈ”が格納されているため、パスワード
ラッチ７１に格納されるデータが“５５Ｈ”の時のみパ
スワードデコーダ７３より信号線７４上にパスワードデ
コード信号が出力される。また、コマンドデコーダ８１
はパスワードデコード信号が論理値“１”の時のみコマ
ンドラッチ２２からのデータをデコードする。

【００５９】パスワードコマンドの入力を伴うメモリセ
ル１のデータの書き込み動作は、図１１に示すようなタ
イミングで行われる。パスワードコマンドのラッチ動作
は、書き込み／読み出し／消去等のメモリ制御コマンド
のラッチタイミングと同様であるが、コマンドの入力順
としては、第１サイクル目にパスワードコマンドのラッ
チを行い、続いて第２サイクル目以降にメモリ制御のコ
マンドをラッチする。

【００６０】まず、第１サイクル目にパスワードコマン
ド、例えば“ＡＡＨ”（パスワードレジスタに格納され
ているデータと異なる値）を入力すると、ラッチ信号発
生回路７２から信号線７６上にラッチ信号８２が出力さ
れ、パスワードラッチ７１にデータ“ＡＡＨ”が格納さ
れる。ここでパスワードレジスタ６９のデータ“５５
Ｈ”とパスワードラッチ７１に格納されたデータ“ＡＡ
Ｈ”との比較がパスワードデコーダ７３において行われ
る。しかしこの場合には両データが合致しないため、信
号線７４上のパスワードデコード信号は論理値“０”を
取り続ける。

【００６１】続いて、第２サイクルで書き込みコマンド
データ“４０Ｈ”、及び第３サイクルで書き込みアドレ
ス“４０００Ｈ”と書き込みデータ“００Ｈ”とをデー
タラッチ７及びアドレスラッチ８に格納するが、信号線
７４上のパスワードデコード信号が論理値“０”である
ため、コマンドデコーダ８１はコマンドラッチ２２から
のコマンドデータ“４０Ｈ”をデコードせず、したがっ
て信号線２８上の書き込みコマンドデコード信号も論理
値“０”のままである。これによりデータ“００Ｈ”の
書き込み動作は実行されず、メモリの内容を書き換える
ことは不可能となる。読み出し、消去の各メモリ制御コ
マンド入力についても同様で、パスワードコマンドの値
がパスワードレジスタ６９に格納されているデータと異
なる場合には、各メモリ制御コマンドは使用不可能とな
る。

【００６２】パスワードコマンドの値がパスワードレジ
スタ６９に格納されているデータと合致する場合は、信
号線７４上のパスワードデコード信号は図１１の破線の
ように論理値“１”となり、コマンドデコーダ８１は各
メモリ制御コマンドのデコードが可能となり、書き込み
／読み出し／消去動作が行えるようになる。即ち、パス
ワードレジスタ６９の格納データを知り、パスワードデ
ータを入力できる者、すなわちメモリセル１にデータを
書き込んだ者、のみがこのメモリセル１の制御を行える
ことになり、メモリセル１の内容を安全に保持すること
が可能となる。

【００６３】なお、図１１に示した例では、動作禁止／
許可レジスタ４５に格納された内容は“ＦＦＨ”とし、
パスワードデータ合致後の書き込み／読み出し／消去の
メモリ制御コマンドを全て許可していたが、メモリセル
４２に任意の値を書き込むことにより、パスワードデー
タと動作禁止／許可レジスタとを組み合わせた２重の保
護、例えばパスワードデータを入力してメモリセル１の
内容は読み出し可能だが、動作禁止／許可レジスタによ
って書き込み／消去は不可能といった形でメモリセル１
の内容をより安全に保持することが可能となる。

【００６４】以上のように、この実施の形態３によれ
ば、パスワードデータを入力できる者、すなわちメモリ
セル１にデータを書き込んだ者、のみがこのメモリセル
１の制御を行えることになり、メモリセル１の内容を安
全に保持することが可能となる効果が得られる。

【００６５】実施の形態４．図１２はこの発明の実施の
形態４による不揮発性メモリ制御回路の構成の一部を示
すブロック図であり、図において、８３は動作禁止／許
可レジスタ４５のｂｉｔ７に接続され、コマンドデコー
ダの切り換えを指示する信号を伝達する信号線、８４は
コマンドラッチ２２のデータを２個のコマンドデコーダ
のいずれか一方に出力するためのコマンドデコーダ切換
回路（選択手段）、８５，８６はコマンドデコーダ切換
回路８４から出力されるコマンドデータを伝達する信号
線、８７は一方のコマンドデコーダ、８８は他方のコマ
ンドデコーダ、８９はコマンドデコーダ８７，８８に選
択信号を伝達する信号線である。本実施の形態の他の構
成部分は実施の形態３と同様である。

【００６６】次に動作について説明する。実施の形態１
及び実施の形態２においては、動作禁止／許可レジスタ
４５に一度データを書き込んでメモリ制御動作を禁止し
た場合は、以後は動作禁止／許可レジスタ４５により禁
止される動作は全く行えなくなる。この実施の形態４に
おいては、従来のコマンド体系のコマンドデコーダ８７
及び全く異なるコマンド体系のコマンドデコーダ８８と
いった２つのコマンドデコーダを用意し、動作禁止／許
可レジスタ４５の書き込みデータ、ここでは動作禁止／
許可レジスタ４５のｂｉｔ７の値によってコマンドデコ
ーダ８７かコマンドデコード８８のどちらか一方を選択
するようにし、書き込み／読み出し／消去の動作を従来
使用していたコマンドデータと異なるデータで受け付け
ることが可能である。

【００６７】以上のように、この実施の形態４によれ
ば、従来のコマンドしか知らない者は書き込み／読み出
し／消去が全く不可能となり、メモリの内容を安全に保
持することが可能となる効果が得られる。

【００６８】実施の形態５．図１３はこの発明の実施の
形態５による不揮発性メモリ制御回路の構成の一部を示
すブロック図である。この実施の形態は、動作禁止／許
可レジスタ４５に格納するデータを格納するメモリセル
をメモリセル１と物理的に分割して、書き込み／読み出
し／消去を行えるようにしたものである。

【００６９】図において、９０，９１，９２はコマンド
デコード信号を伝達する信号線、９３は動作禁止／許可
レジスタ４５に格納するデータを格納するメモリセルへ
のデータの書き込みを指示する書き込み信号を発生する
書き込み信号発生回路、９４は書き込み信号を伝達する
信号線、９５は動作禁止／許可レジスタ４５に格納する
データを格納したメモリセルからそのデータを読み出す
ことを指示する読み出し信号を発生する読み出し信号発
生回路、９６は読み出し信号を伝達する信号線、９７は
動作禁止／許可レジスタ４５に格納するデータを格納す
るメモリセルのデータの消去を指示する消去信号を発生
する消去信号発生回路、９８は消去信号を伝達する信号
線である。

【００７０】また、９９は動作禁止／許可レジスタ４５
に格納するデータを格納するメモリセルの水平方向のア
ドレスの選択を行うワードデコーダ、１００は動作禁止
／許可レジスタ４５に格納するデータを格納するメモリ
セルの垂直方向のアドレスの選択を行うビット線セレク
タをデコードするためのセレクタデコーダ、１０１は動
作禁止／許可レジスタ４５に格納するデータを格納する
メモリセル（第２の不揮発性メモリ）、１０２はセレク
タデコーダ１００から出力されるセレクタデコード信号
に基づいてビット線の選択を行うビット線セレクタ、１
０３はワードデコーダ９９から出力されるワードデコー
ド信号を伝達する信号線、１０４はセレクタデコーダ１
００から出力されるセレクタデコード信号を伝達する信
号線、１０５はメモリセル１０１へのデータの書き込み
若しくは読み出し又は消去動作を行う書き込み／読み出
し／消去制御回路（第２の書き込み／読み出し／消去手
段）、１０６はデータバス２３を介して入力されたコマ
ンドデータがメモリセル１への書き込み動作を指示する
コマンドか、読み出し動作を指示するコマンドか、消去
動作を指示するコマンドか、動作禁止若しくは動作許可
を示すデータか、又はメモリセル１０１への書き込み動
作を指示するコマンドか、読み出し動作を指示するコマ
ンドか、消去動作を指示するコマンドかを判断するため
のコマンドデコーダである。

【００７１】次に動作について説明する。上記実施の形
態１から実施の形態４では、動作禁止／許可レジスタ４
５に格納するデータを格納するメモリセル４２は通常使
用するメモリセル１の一部として存在するため、一度デ
ータを書き込んだ後でそのデータを初期状態に戻す必要
がある場合、結局はメモリセル１の全領域の消去動作を
行うしかない。この実施の形態５では、動作禁止／許可
レジスタ４５に格納するデータを格納するメモリセル１
０１は通常使用するメモリセル１と物理的に分割して配
置し、それぞれのメモリセルに対して書き込み、読み出
し、消去の動作を行えるよう別々に信号発生回路及び書
き込み／読み出し／消去制御回路を設けている。書き込
み、読み出し、消去のコマンドはコマンドデコーダ１０
６によって各メモリセル毎に異なるコマンドコードにて
デコードするようにしており、また動作禁止／許可レジ
スタ４５のデータは通常使用するメモリセル１の側に対
する書き込み／読み出し／消去の動作のみに適用され
る。このため、一度禁止してしまった動作についても、
メモリセル１０１のデータを書き換えることにより、初
期状態、即ち動作許可の状態に戻すことが可能である。

【００７２】以上のように、この実施の形態５によれ
ば、動作禁止／許可レジスタ４５のデータとして誤った
データを書き込んでしまい、メモリの消去や書き込みが
行えなくなっても、このメモリセル１０１のデータを消
去することで改めてデータを書き込むことが可能となる
効果が得られる。

【００７３】

【発明の効果】以上のように、この発明によれば、電源
投入時に不揮発性メモリの所定のアドレスのデータを読
み出し、そのデータが不揮発性メモリへのデータの書き
込み動作／読み出し動作／消去動作のうち少なくとも一
動作の禁止を指示するデータである場合、このデータに
よって禁止を指示された動作を禁止するように構成した
ので、第三者によりメモリ内容が消去されたり、データ
が上書きされたりすることを防ぐことができ、メモリに
書き込まれたデータを安全に保持することが可能になる
効果がある。

【００７４】また、この発明によれば、不揮発性メモリ
の所定のアドレスのデータを一時的に保持するレジスタ
を更に設けるように構成したので、多くのバスを引き回
すことなく、コマンドデコーダのデコード動作を行うこ
とができる効果がある。

【００７５】さらに、この発明によれば、パスワードデ
ータを入力できる者、すなわちメモリセルにデータを書
き込んだ者のみがこのメモリセルの制御を行えるように
構成したので、メモリセルの内容を安全に保持すること
が可能となる効果がある。

【００７６】さらに、この発明によれば、異なる種類の
体系のコマンドをデコードする少なくとも２個のコマン
ドデコーダを設け、コマンドの種類を選択し得るように
構成したので、従来のコマンドしか知らない者は書き込
み／読み出し／消去が全く不可能となり、メモリの内容
を安全に保持することが可能となる効果がある。

【００７７】さらに、この発明によれば、通常のデータ
を格納する第１の不揮発性メモリと、この第１の不揮発
性メモリへのデータの書き込み／読み出し／消去の動作
を禁止するためのデータを格納する第２の不揮発性メモ
リとを設けるように構成したので、第２の不揮発性メモ
リに誤ったデータを書き込んでしまい、第１の不揮発性
メモリの消去や書き込みが行えなくなっても、第２の不
揮発性メモリのみのデータを消去することにより改めて
第１の不揮発性メモリにデータの書き込み／読み出し／
消去を行うことができるようになる効果がある。

【図面の簡単な説明】

【図１】 この発明の実施の形態１による不揮発性メモ
リ制御回路の構成の一部を示すブロック図である。

【図２】 図１中の動作禁止／許可レジスタ，コマンド
ラッチ，コマンドデコーダの各回路について詳しく示し
た回路図である。

【図３】 図１中の通常使用メモリセルと動作禁止／許
可レジスタデータ格納メモリセルとの関係をアドレスマ
ップの形式で示した図である。

【図４】 図１に示す不揮発性メモリ制御回路におい
て、動作禁止／許可レジスタヘのデータ読み出しタイミ
ングについて示したタイミングチャートである。

【図５】 図１に示す不揮発性メモリ制御回路におい
て、消去動作を禁止した場合の動作タイミングについて
示したタイミングチャートである。

【図６】 図１の不揮発性メモリ制御回路において、メ
モリセルヘデータを書き込む時のタイミングを示すタイ
ミングチャートである。

【図７】 図１の不揮発性メモリ制御回路において、メ
モリセルからデータを読み出す時のタイミングを示すタ
イミングチャートである。

【図８】 この発明の実施の形態２による不揮発性メモ
リ制御回路の構成の一部を示す回路図である。

【図９】 この発明の実施の形態３による不揮発性メモ
リ制御回路の構成の一部を示すブロック図である。

【図１０】 図９の実施の形態３による不揮発性メモリ
制御回路における、パスワードレジスタ及び動作禁止／
許可レジスタに格納するデータのメモリセルからの読み
出し動作と各レジスタヘのデータ格納動作のタイミング
を示すタイミングチャートである。

【図１１】 図９の実施の形態３による不揮発性メモリ
制御回路における、パスワードデータが合致しなかった
場合の書き込み動作のタイミングを示すタイミングチャ
ートである。

【図１２】 この発明の実施の形態４による不揮発性メ
モリ制御回路の構成の一部を示すブロック図である。

【図１３】 この発明の実施の形態５による不揮発性メ
モリ制御回路の構成の一部を示すブロック図である。

【図１４】 従来の不揮発性メモリ制御回路の構成を示
すブロック図である。

【図１５】 図１４に示した従来の不揮発性メモリ制御
回路において、メモリセルヘデータを書き込む時のタイ
ミングを示すタイミングチャートである。

【図１６】 図１４に示した従来の不揮発性メモリ制御
回路において、メモリセルからデータを読み出す時のタ
イミングを示すタイミングチャートである。

【図１７】 図１４に示した従来の不揮発性メモリ制御
回路において、メモリセルからデータを消去する時のタ
イミングを示すタイミングチャートである。

【符号の説明】

１ メモリセル（不揮発性メモリ、第１の不揮発性メモ
リ）、９ 書き込み／読み出し／消去制御回路（書き込
み／読み出し／消去手段、第１の書き込み／読み出し／
消去手段）、４２ メモリセル（不揮発性メモリ）、４
５ 動作禁止／許可レジスタ（レジスタ）、４７，８
１，８７，８８ コマンドデコーダ、４９クロック発生
分周回路（データ読み出し指示手段）、５０ アドレス
自動生成回路（アドレス信号発生手段）、８４ コマン
ドデコーダ切換回路（選択手段）、１０１ メモリセル
（第２の不揮発性メモリ）、１０５ 書き込み／読み出
し／消去制御回路（第２の書き込み／読み出し／消去手
段）。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 データを電気的に書き込み、書き込まれ
   たデータを読み出し、かつ書き込まれたデータを消去す
   ることが可能な不揮発性メモリと、 該不揮発性メモリへのデータの書き込み、又は該不揮発
   性メモリからのデータの読み出し若しくは消去を行う書
   き込み／読み出し／消去手段と、 電源投入時に前記不揮発性メモリの所定のアドレスを指
   定するアドレス信号を発生するアドレス信号発生手段
   と、 該アドレス信号発生手段の発生した前記アドレス信号で
   指定された前記所定のアドレスのデータを読み出すこと
   を前記書き込み／読み出し／消去手段に指示する信号を
   発生するデータ読み出し指示手段と、 前記書き込み／読み出し／消去手段の動作を指示するコ
   マンドをデコードすると共に、前記データ読み出し指示
   手段の指示により前記所定のアドレスから読み出した前
   記データが前記不揮発性メモリへのデータの書き込み動
   作、読み出し動作及び消去動作のうちの少なくとも一動
   作の禁止を指示するデータである場合に、該データによ
   り禁止を指示された動作を禁止するコマンドデコーダと
   を備えたことを特徴とする不揮発性メモリ制御回路。
2. 【請求項２】 書き込み／読み出し／消去手段が読み出
   した不揮発性メモリの所定のアドレスのデータを一時的
   に保持するレジスタを更に設けたことを特徴とする請求
   項１記載の不揮発性メモリ制御回路。
3. 【請求項３】 アドレス信号発生手段が第１及び第２の
   所定のアドレスを指定するアドレス信号を発生し、 データ読み出し指示手段が前記第１及び第２の所定のア
   ドレスに格納されたデータをそれぞれ読み出すことを指
   示する信号を発生し、 コマンドデコーダが、前記第１の所定のアドレスから読
   み出したデータが操作者が入力したパスワードと同一で
   はない場合に以後の前記不揮発性メモリへのデータの書
   き込み動作、読み出し動作及び消去動作を禁止し、かつ
   前記第２の所定のアドレスから読み出したデータが前記
   動作の禁止を指示するデータである場合に、該データに
   より禁止を指示された動作を禁止することを特徴とする
   請求項１記載の不揮発性メモリ制御回路。
4. 【請求項４】 データを電気的に書き込み、書き込まれ
   たデータを読み出し、かつ書き込まれたデータを消去す
   ることが可能な不揮発性メモリと、 該不揮発性メモリへのデータの書き込み、又は該不揮発
   性メモリからのデータの読み出し若しくは消去を行う書
   き込み／読み出し／消去手段と、 該書き込み／読み出し／消去手段の動作を指示する異な
   る種類の体系のコマンドをデコードする少なくとも２個
   のコマンドデコーダと、 入力されたコマンドをデコードするコマンドデコーダを
   選択する選択手段とを備えたことを特徴とする不揮発性
   メモリ制御回路。
5. 【請求項５】 データを電気的に書き込み、書き込まれ
   たデータを読み出し、かつ書き込まれたデータを消去す
   ることが可能な第１の不揮発性メモリと、 該第１の不揮発性メモリへのデータの書き込み、又は該
   第１の不揮発性メモリからのデータの読み出し若しくは
   消去を行う第１の書き込み／読み出し／消去手段と、 データを電気的に書き込み、書き込まれたデータを読み
   出し、かつ書き込まれたデータを消去することが可能な
   第２の不揮発性メモリと、 該第２の不揮発性メモリへのデータの書き込み、又は該
   第２の不揮発性メモリからのデータの読み出し若しくは
   消去を行う第２の書き込み／読み出し／消去手段と、 電源投入時に前記第２の不揮発性メモリの所定のアドレ
   スを指定するアドレス信号を発生するアドレス信号発生
   手段と、 該アドレス信号発生手段の発生した前記アドレス信号で
   指定された前記第２の不揮発性メモリの所定のアドレス
   のデータを読み出すことを前記第２の書き込み／読み出
   し／消去手段に指示する信号を発生するデータ読み出し
   指示手段と、 前記第１及び第２の書き込み／読み出し／消去手段の動
   作を指示するコマンドをデコードすると共に、前記デー
   タ読み出し指示手段の指示により前記所定のアドレスか
   ら読み出した前記データが前記第１の不揮発性メモリへ
   のデータの書き込み動作、読み出し動作及び消去動作の
   うちの少なくとも一動作の禁止を指示するデータである
   場合に、前記第１の書き込み／読み出し／消去手段の該
   データにより禁止を指示された動作を禁止するコマンド
   デコーダとを備えたことを特徴とする不揮発性メモリ制
   御回路。