JP2004185790A

JP2004185790A - 拡張メモリ部を備えた強誘電体メモリ装置

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Publication number: JP2004185790A
Application number: JP2003284278A
Authority: JP
Inventors: Hee Bok Kang; ▲煕▼福姜
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Filing date: 2003-07-31
Publication date: 2004-07-02
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Abstract

【課題】
強誘電体メモリ装置の内部に拡張メモリ領域を備え、従来の制御回路をそのまま利用することができ、特殊な機能のためにのみ別の制御回路を配置することにより、チップのレイアウトの大きさが過度に増加しないようにする。
【解決手段】
メインビットラインプルアップ制御部とカラム選択制御部との間に備えられたメインビットライン、及び前記メインビットラインと連結され複数の単位セルが連結された複数のサブビットラインに階層化されたビットラインを備えるセルアレイブロック、前記カラム選択制御部と連結されるデータバス部、前記データバス部と連結されたセンスアンプアレイを含む入／出力回路部、前記セルアレイブロックに含まれた前記メインビットラインを共有して前記セルアレイブロックとは別に制御することができる複数のセルブロックを含む拡張メモリ部、及び外部制御信号を受信して前記拡張メモリ部を制御する拡張メモリ制御部を含む。
【選択図】図４

Description

本発明は、強誘電体メモリ装置に関し、特に、従来のメモリセルには書き込むことができなかったディバイス情報等の付加情報を貯蔵することができる拡張メモリ部を備えた強誘電体メモリ装置に関する。

一般に、強誘電体メモリ装置、すなわち、ＦｅＲＡＭは、ＤＲＡＭ程度のデータ処理速度を有し、電源のオフ時にもデータが保存される特性のため次世代記憶素子として注目されている。

ＦｅＲＡＭは、ＤＲＡＭと殆ど類似の構造を有する記憶素子であり、キャパシタの材料に強誘電体を用いて強誘電体の特性である高い残留分極を利用したものである。このような残留分極特性により電界を除去してもデータが消滅しないのである。

図１は、一般的な強誘電体のヒステリシスループを示す図である。図１に示されているように、電界により誘起された分極は電界を除去しても残留分極又は自活分極の存在により消滅せず、一定量（ｄ、ａ状態）を維持していることが分かる。強誘電体メモリセルは、ｄ、ａ状態をそれぞれ１、０に対応させて記憶素子に応用したものである。

図２は、強誘電体メモリの単位セルを示す図である。図２に示されているように、一方向にビットラインＢＬが形成され、ビットラインと交差する方向にワードラインＷＬが形成され、ワードラインに一定の間隔を置いてワードラインと同一の方向にプレートラインＰＬが形成され、ゲートはワードラインに連結され、ソースはビットラインに連結されるようトランジスタＴ１が形成され、２つの端子のうち第１の端子がトランジスタＴ１のドレインに連結され、第２の端子はプレートラインに連結されるよう強誘電体キャパシタＦＣ１が形成される。

このような強誘電体メモリ素子のデータ入／出力動作は次の通りである。図３ａは、強誘電体メモリ素子のライト動作を示すタイミング図である。図３ｂは、リードモード動作を示すタイミング図である。

図３ａに示されているライト動作を説明すると、外部から印加されるチップイネーブル信号ＣＳＢｐａｄがハイからローに活性化され、同時にライトイネーブル信号ＷＥＢｐａｄをハイからローに印加すればライトモードが始まる。次に、ライトモードでアドレスディコーディングが始まると、該当ワードラインに印加されるパルスが「ロー」から「ハイ」に遷移してセルが選択される。

選択されたセルにロジック値「１」を書き込むためにはビットラインに「ハイ」信号を印加してプレートラインには「ロー」信号を印加し、セルにロジック値「０」を書き込むためにはビットラインに「ロー」信号を印加してプレートラインには「ハイ」信号を印加する。

次に、図３ｂに示されているリード動作を説明する。外部でチップイネーブル信号ＣＳＢｐａｄを「ハイ」から「ロー」に活性化させると、該当ワードラインが選択される前に全てのビットラインはイコライズ信号により「ロー」電圧に等電位となる。

そして、各ビットラインを非活性化させた後アドレスをディコーディングし、ディコーディングされたアドレスにより該当ワードラインには「ロー」信号が「ハイ」信号に遷移して該当セルを選択する。選択されたセルのプレートラインに「ハイ」信号を印加し、強誘電体メモリに貯蔵されたロジック値「１」に相応するデータＱｓを破壊する。もし、強誘電体メモリにロジック値「０」が貯蔵されていれば、それに相応するデータＱｎｓは破壊されない。

このように破壊されたデータと破壊されないデータは、前述のヒステリシスループの原理により互いに異なる値を出力することになり、センスアンプはロジック値「１」又は「０」を感知することになる。すなわち、データが破壊された場合は図１のヒステリシスループでのようにｄからｆに変更された場合に該当し、データが破壊されない場合はａからｆに変更されることに該当する。

したがって、一定時間が経過した後センスアンプがイネーブルされると、データが破壊された場合に増幅されてロジック値「１」を出力し、データが破壊されない場合に増幅されてロジック値「０」を出力する。このように、センスアンプでデータを増幅した後は元来のデータを復元しなければならないので、該当ワードラインに「ハイ」信号を印加した状態でプレートラインを「ハイ」から「ロー」に非活性化させる。

従来の強誘電体メモリ装置はディバイスＩＤ、製造会社コード及び保安コード等のような情報を貯蔵することができる付加的な記憶領域を有していなかった。したがって、付加的な情報を貯蔵するためメモリの外部に別の記憶空間を割り当てなければならないという問題点があった。

さらに、従来のメモリ装置ではメモリ装置をシステムに取り付けて用いる途中に発生するフェイルセルに対する救済のため、メモリ外部のシステムにＥＣＣ（Error Correcting Circuit）装置を設けた。これにより、システムではフェイルセルを使用できなくし、メモリ装置の外部にフェイルセルを取り替える別の記憶領域を設けなければならなかった。このとき、フェイルセルに対する全ての処理をシステムで行うことにより、全体的な動作性能が低下する問題があった。

本発明は、前述のような従来の技術の問題点を解決するため、強誘電体メモリ装置の内部に拡張メモリ領域を備える。本発明は、拡張メモリ部の構成をメインセルアレイブロックの構成と基本的に同様にする。したがって、拡張メモリ部を制御する場合従来の制御回路をそのまま利用することができ、特殊な機能のためにのみ別の制御回路を配置することにより、チップのレイアウトの大きさが過度に増加しないようにすることができる。

さらに、本発明はＥＣＣ制御部をメモリ装置に内蔵し、ＥＣＣ制御部と拡張メモリ部を有機的に連結して用いることにより、メモリ装置をシステムに取り付けて用いる途中に発生するフェイルセルに対する救済を行うようにする。

本発明による拡張メモリ部を備えた強誘電体メモリ装置は、メインビットラインプルアップ制御部とカラム選択制御部との間に備えられたメインビットライン、及び前記メインビットラインと連結され複数の単位セルが連結された複数のサブビットラインに階層化されたビットラインを備えたセルアレイブロック、前記カラム選択制御部と連結されるデータバス部、前記データバス部と連結されたセンスアンプアレイを含む入／出力回路部、前記セルアレイブロックに含まれた前記メインビットラインを共有し、前記セルアレイブロックとは別に制御することができる複数のセルブロックを含む拡張メモリ部、及び外部制御信号を受信して前記拡張メモリ部を制御する拡張メモリ制御部を含む。

前記メインビットラインプルアップ制御部はゲートに制御信号が入力され、ソースが陽の電源に連結され、ドレインが前記メインビットラインと連結されたＰＭＯＳトランジスタであることを特徴とする。

前記カラム選択制御部はゲートに制御信号が入力され、両端にそれぞれメインビットラインとデータバスラインが連結されたスイッチ装置であることを特徴とする。

前記セルアレイブロックは前記それぞれのサブビットラインに対応する複数のサブセルブロックを含み、前記サブセルブロックはゲートに前記サブビットラインの第１端が連結され、ドレインが前記メインビットラインに連結された電流調節用の第１のＮＭＯＳトランジスタ、ゲートに第３の制御信号が連結され、ドレインが前記第１のＮＭＯＳトランジスタのソースに連結され、ソースが接地されている第２のＮＭＯＳトランジスタ、ゲートに第４の制御信号が連結され、ドレインが前記サブビットラインの第２端に連結され、ソースが接地されている第３のＮＭＯＳトランジスタ、ゲートに第５の制御信号が連結され、ソースが前記サブビットラインの第２端に連結され、ドレインが第６の制御信号に連結される第４のＮＭＯＳトランジスタ、及びゲートに第７の制御信号が連結され、ドレインが前記メインビットラインに連結され、ソースが前記サブビットラインの第２端に連結される第５のＮＭＯＳトランジスタを含むことを特徴とする。

前記拡張メモリ部に含まれた前記セルブロックは、前記サブセルブロックと同様の構造であることを特徴とする。

前記セルブロックの一部は前記リダンダンシーセル領域に用い、残りの部分は拡張セル領域に用いることを特徴とする。

前記拡張メモリ領域を備えたメモリ装置は、前記リダンダンシーセル領域に接近する場合前記リダンダンシーセル領域に含まれたワードライン及びプレートラインを駆動するリダンダンシーディコーダ、前記拡張セル領域に接近する場合前記拡張セル領域に含まれたワードライン及びプレートラインを駆動する拡張メモリディコーダ、及び前記リダンダンシーセル領域又は拡張セル領域に接近する場合、前記サブセルブロックの前記第１の制御信号〜第７の制御信号に対応する複数の制御信号を前記セルブロックに提供するサブビットライン制御部をさらに含むことを特徴とする。

前記拡張メモリ部は前記サブセルブロックと同様の構造のセルブロックを含むが、前記セルブロックは前記サブセルブロックに含まれた単位セルより少ない個数の単位セル及び前記単位セルの個数の差により発生するキャパシタンスの差を補償するキャパシタを含み、前記キャパシタは前記セルブロックに含まれたサブビットラインとグラウンドとの間に連結されたことを特徴とする。

前記拡張メモリ部は、前記セルブロックに含まれた単位セルの一部を前記リダンダンシーセル領域に用い、残りの単位セルを拡張セル領域に用いることを特徴とする。

前記拡張メモリ領域を備えたメモリ装置は、前記リダンダンシーセル領域に接近しようとする場合にのみ用いられ、前記リダンダンシーセル領域に含まれたワードライン及びプレートラインを駆動するリダンダンシーディコーダ、前記拡張セル領域に接近しようとする場合にのみ用いられれば、拡張セル領域に含まれたワードライン及びプレートラインを駆動する拡張メモリディコーダ、及び前記拡張セル領域又は前記リダンダンシーセル領域に接近する場合、前記サブセルブロックで用いられる前記第１の制御信号〜第７の制御信号に対応する複数の制御信号を出力するサブビットライン制御部をさらに含むことを特徴とする。

外部命令信号に応答し所定のキー値を生成して貯蔵し、外部制御信号が前記キー値に定められた所定の条件を満足する場合に活性化され、前記外部制御信号に対応する拡張メモリ制御信号を出力し、電源のない状態でも前記貯蔵されたキー値を維持する制御部、及び前記拡張メモリ制御信号に応答して所定のデータを貯蔵する複数のセルを含み、前記複数のセルは既存のビットラインを共有するように配置された拡張メモリ部を含むことを特徴とする。

前記制御部は、前記外部命令信号をディコーディングしてプログラム命令信号を出力するプログラム命令ディコーダ、電源がついた後電源が安定化されたときに非活性化されるリセット信号を出力するパワーアップ回路、前記プログラム命令信号が活性化されるとプログラム過程を制御し、前記リセット信号が非活性化されるとプログラム結果を読み出す過程を制御するレジスタ制御信号を出力するレジスタ制御部、前記レジスタ制御信号に応答して外部から提供されるデータ信号に対応するキー値を貯蔵し、前記貯蔵されたキー値を外部に出力して前記貯蔵されたキー値を電源のない状態でも維持する機能を行うレジスタ、及び前記レジスタから出力されたキー値及び外部制御信号に応答し、前記拡張メモリ部を制御する拡張メモリ制御部を含むことを特徴とする。

前記レジスタは第１の制御信号に応答し第１のノード及び第２のノードのうち電圧の高いノードの電圧を陽の電圧に増幅して固定させる第１の増幅部、第２の制御信号に応答し前記第１のノード及び前記第２のノードのうち電圧の低いノードの電圧をグラウンド電圧に増幅して固定させる第２の増幅部、第３の制御信号に応答し前記第１のノード及び第２のノードにデータ信号を提供する入力部、及び第４の制御信号に応答して前記第１のノード及び第２のノードに提供された信号を貯蔵し、電源のない状態でも貯蔵された情報を維持する貯蔵部を含み、前記第２のノードの電圧を外部に出力することを特徴とする。

前記第１の増幅部はゲートに前記第１の制御信号が入力され、ソースが陽の電源に連結された第１のＰＭＯＳトランジスタ、ゲートが前記第１のノードと連結され、ソースが前記第１のＰＭＯＳトランジスタのドレインと連結され、ドレインが前記第２のノードに連結された第２のＰＭＯＳトランジスタ、及びゲートが前記第２のノードと連結され、ソースが前記第１のＰＭＯＳトランジスタのドレインと連結され、ドレインが前記第１のノードに連結された第３のＰＭＯＳトランジスタを含むことを特徴とする。

前記第２の増幅部はゲートが前記第１のノードと連結され、ドレインが前記第２のノードと連結された第１のＮＭＯＳトランジスタ、ゲートが前記第２のノードと連結され、ドレインが前記第１のノードと連結された第２のＮＭＯＳトランジスタ、及びゲートに前記第２の制御信号が入力され、ドレインが前記第１のＮＭＯＳトランジスタのソース及び第２のＮＭＯＳトランジスタのソースと連結され、ソースはグラウンドと連結された第３のＮＭＯＳトランジスタを含むことを特徴とする。

前記入力部は、ゲートに前記データ信号と前記第３の制御信号をＮＡＮＤ演算した結果が入力され、ソースが陽の電源に連結され、ドレインが前記第２のノードに連結された第１のＰＭＯＳトランジスタ、ゲートに前記データ信号と前記第３の制御信号をＡＮＤ演算した結果が入力され、ソースがグラウンドに連結され、ドレインが前記第１のノードに連結された第１のＮＭＯＳトランジスタ、ゲートに前記データ信号と逆レベルの信号と前記第３の制御信号をＡＮＤ演算した結果が入力され、ソースがグラウンドに連結され、ドレインが前記第２のノードに連結された第２のＮＭＯＳトランジスタ、及びゲートに前記データ信号と逆レベルの信号及び前記第３の制御信号をＮＡＮＤ演算した結果が入力され、ソースが陽の電源に連結され、ドレインが前記第１のノードに連結された第２のＰＭＯＳトランジスタを含むことを特徴とする。

前記貯蔵部は、第１端に前記第４の制御信号が入力され、第２端が前記第１のノードと連結された第１の強誘電体キャパシタ、第１端に前記第４の制御信号が入力され第２端が前記第２のノードと連結された第２の強誘電体キャパシタ、第１端が前記第１のノードと連結され第２端がグラウンドと連結された第３の強誘電体キャパシタ、及び第１端が前記第２のノードと連結され第２端がグラウンドと連結された第４の強誘電体キャパシタを含むことを特徴とする。

本発明に係る拡張メモリ領域を備えた強誘電体メモリ装置は、フェイルセルに接近したとき活性化される救済指示信号に応答して拡張メモリ制御信号を出力し、前記フェイルセルを非活性化させるＥＣＣ制御部、前記フェイルセルを取り替えるリダンダンシーセルを含む拡張メモリ部、及び前記拡張メモリ制御信号に応じて前記拡張メモリ部を制御する拡張メモリ制御部を含むことを特徴とする。

前記拡張メモリ部は、前記フェイルセルのアドレスと前記リダンダンシーセルのアドレスを対応させて記憶する第１の拡張メモリ部、及び前記リダンダンシーセルを含む第２の拡張メモリ部を含み、前記拡張メモリ制御部は前記第１の拡張メモリ部を参照して得た前期リダンダンシーセルの住所を利用し、前記リダンダンシーセルを制御することを特徴とする。

本発明に係るメモリ装置に含まれた拡張メモリ部にはハードウェア情報、保安情報等の付加情報を書き込むことができる。拡張メモリ部は、基本的に一般的なセルアレイと同様の構造を取るので殆どの制御回路を共有することができ、拡張メモリ部を制御するのに固有に必要な一部回路等のみ追加すれば良い。したがって、チップの大きさを大きく増加させなくとも拡張メモリ部を追加することができる。

さらに、ＥＣＣ制御部をメモリに内蔵しこれを拡張メモリ部と連繋して用いることにより、メモリ装置をシステムに取り付けて用いる途中に発生するフェイルセルに対し、リダンダンシー処理を行うことができるという効果がある。

以下、本発明に係る実施の形態を図面を参照して詳しく説明する。

図４は、本発明の１つの実施の形態に係る拡張メモリ部を備えた強誘電体メモリ装置の構成を示すブロック図である。

本発明に係る強誘電体メモリ装置は大きくセル領域１、データバス部４０、入／出力制御領域２及び拡張メモリ制御部２００に区分される。

セル領域１にはメインビットラインプルアップ制御部２０、セルアレイブロック１０、拡張メモリ部１００及びカラム選択制御部３０が含まれる。本発明では、ビットラインをメインビットラインと、メインビットラインと連結された複数のサブビットラインに階層化する。単位セル等はサブビットラインに連結される。それぞれのサブビットラインは、メインビットラインとスイッチを介して連結される。特定のセルに接近する場合は、該当セルを含むサブビットラインだけがメインビットラインに連結される。メインビットラインプルアップ制御部１０は、メインビットラインを陽の電圧にプルアップさせる役割を果たす。セルアレイブロック１０には複数のサブセルブロックが含まれる。拡張メモリ部１００は、基本的にサブセルブロックと同様に構成される。カラム選択制御部３０は、メインビットラインとデータバス部４０に含まれたデータバスラインと連結する。

入／出力制御領域２は共通センスアンプアレイ５０、リード／ライト制御部６０及びデータ入／出力バッファ７０を含む。リード動作でセルアレイブロック１０に貯蔵されたデータは、センスアンプアレイ５０を経由してデータ入／出力バッファ７０に出力される。センスアンプアレイ５０は、リードしたデータを増幅してこれを同一のセルに貯蔵することにより、リード過程で破壊されたセルデータを復旧する。ライト動作においてセンスアンプアレイ５０は、外部から入力されたデータを増幅してセルに提供する。拡張メモリ制御部２００は、外部から入力された命令をディコーディングして拡張メモリ部１００を制御する。

図５は、図４に示されているメインビットラインプルアップ制御部２０の詳細な構成を示す図である。メインビットラインプルアップ制御部２０は、プリチャージ動作で制御信号ＭＢＰＵＣに応答してメインビットラインをＶｐｐ（Ｖｃｃ）にプルアップする。

図６は、図４に示されているカラム選択制御部３０の詳細な構成を示す図である。カラム選択制御部３０は、リード及びライト動作で制御信号ＣＳＮ、ＣＳＰに応答してメインビットラインとデータバスラインを連結する。

図７ａ及び図７ｂは、図４のセルアレイブロック１０に含まれたサブセルブロックの構成を示す図である。サブセルブロックの構成方式は、プレートラインＰＬ＜ｎ＞を配置する方式に従い２種類に区分される。第一はそれぞれの単位セル毎に１つのプレートラインＰＬ＜ｎ＞を配置する方式であり、第二は２つの単位セル毎に１つのプレートラインＰＬ＜ｎ＞を配置する方式である。前者の場合をオープンビットライン（Open ＢＬ）方式の構成といい（図７ａ）、後者の場合をフォルデッドビットライン（Folded ＢＬ）方式という（図７ｂ）。

セルの個数が同一のとき、オープンビットライン方式での１つのメインビットラインＭＢＬは、フォルデッドビットライン方式での２つのメインビットラインＭＢＬに対応する。すなわち、図７ｂ全体は図７ａの右側又は左側の半分に対応する（記号参照）。両者は、主な動作において同一であるので、以下ではオープンビットライン方式の構成を基準に説明する。

サブセルブロックは、それぞれワードラインＷＬ＜ｎ＞及びプレートラインＰＬ＜ｎ＞に連結された複数の単位メモリセルに共通に連結されたサブビットラインＳＢＬ、ゲートにサブビットラインＳＢＬの第１端が連結され、ドレインがメインビットラインＭＢＬに連結された電流調節用ＮＭＯＳトランジスタＮ１、ゲートに制御信号ＭＢＳＷが連結され、ドレインが電流調節用ＮＭＯＳトランジスタＮ１のソースに連結され、ソースが接地されているＮＭＯＳトランジスタＮ２、ゲートに制御信号ＳＢＰＤが連結され、ドレインがサブビットラインＳＢＬの第２端に連結され、ソースが接地されているＮＭＯＳトランジスタＮ３、ゲートに制御信号ＳＢＳＷ２が連結され、ソースがサブビットラインＳＢＬの第２端に連結され、ドレインが制御信号ＳＢＰＵに連結されるＮＭＯＳトランジスタＮ４、及びゲートに制御信号ＳＢＳＷ１が連結され、ドレインがメインビットラインＭＢＬに連結され、ソースがサブビットラインＳＢＬの第２端に連結されるＮＭＯＳトランジスタＮ５で構成されている。

１つのメインビットラインＭＢＬには、複数のサブビットラインＳＢＬが連結される。セルに接近する場合は、該当セルが連結されたサブビットラインＳＢＬのみメインビットラインＭＢＬに連結されるので、メインビットラインＭＢＬ駆動負荷を１つのサブビットラインＳＢＬの駆動負荷水準に減少させることができる。サブビットラインＳＢＬをメインビットラインＭＢＬに連結することは、制御信号ＳＢＳＷ１により行われる。

プルダウンＮＭＯＳトランジスタＮ３は、制御信号ＳＢＰＤが活性化されるとサブビットラインＳＢＬの電位をグラウンドレベルに調整する。

制御信号ＳＢＰＵは、サブビットラインＳＢＬに供給する電源電圧を調節する信号である。高電圧が必要な場合、Ｖｃｃ電圧より高い電圧を生成して供給する。

ＳＢＳＷ１はメインビットラインＭＢＬとサブビットラインＳＢＬの間の信号の流れを制御し、ＳＢＳＷ２はＳＢＰＵとサブビットラインＳＢＬの間の信号の流れを制御する。サブビットラインＳＢＬには、複数の単位セルが連結されている。

サブビットラインＳＢＬは、ＮＭＯＳトランジスタＮ１のゲートに連結されてメインビットラインＭＢＬのセンシング電圧を調節する。サブセルブロックの具体的な動作方式に対しては後述する。

図８ａは、図７ａに示されているサブセルブロックでのライト動作を示す図である。

アドレスが入力されてライトイネーブル信号が活性化されると（ｔ１）ワードラインＷＬ及びプレートラインＰＬが活性化され、セルに貯蔵されていた電荷がビットラインに移動してセルのデータを感知することになる（ｔ２、ｔ３）。

セルに書き込まれたデータのレベルを感知する原理は次の通りである。メインビットラインは、抵抗性トランジスタ（図示省略）を経由して陽の電源に連結される。セルのデータが「ハイ」であればサブビットラインＳＢＬの電圧も「ハイ」レベルになるので、ＮＭＯＳトランジスタＮ１に流れる電流が大きくなる。したがって、抵抗性トランジスタ（図示省略）での電圧降下が大きくなるので、レファレンスレベルよりメインビットラインＭＢＬの電圧が低くなる。逆に、セルのデータが「ロー」であればサブビットラインＳＢＬも「ロー」レベルになるのでＮＭＯＳトランジスタＮ１に流れる電流が小さくなり、抵抗性トランジスタ（図示省略）での電圧降下が小さくなるのでレファレンス電圧よりメインビットライン１０の電圧が高くなる。このように、セルに貯蔵されたデータを感知することができる。

ｔ４区間は、セルフブースティングのための準備期間である。ＳＢＰＵが「ロー」に維持される状態でＳＢＳＷ２を「ハイ」にすると、トランジスタＮ４のゲートとソース又はドレイン間の寄生キャパシタに電荷が充電される。ｔ５区間でＳＢＰＵを「ハイ」にすると、前記充電された電荷による電位差ほどＳＢＳＷ２、サブビットラインＳＢＬ及びワードラインＷＬの電位がブースティングされる。ｔ５区間ではサブビットラインＳＢＬが「ハイ」でプレートラインＰＬが「ロー」であるので、セルに「１」が自動的に貯蔵される。

もし、入／出力バッファを介してメインビットラインＭＢＬに提供された値が「０」の場合ＳＢＳＷ１を活性化し、ＳＢＳＷ２を非活性化した後プレートラインＰＬを「ハイ」にすると、サブビットラインＳＢＬの電位が「ロー」になるのでセルに貯蔵されていた電荷がサブビットラインＳＢＬに移動しながらセルに「０」が書き込まれる（ｔ６）。逆に、メインビットラインＭＢＬに提供された値が「１」の場合は、プレートラインＰＬ及びサブビットラインＳＢＬの電圧が全て「ハイ」になるので、ｔ５区間に貯蔵されていた「１」が維持される。

図８ｂは、図７ａに示されているサブセルブロックでのリード動作を示す図である。

ｔ２、ｔ３区間は感知区間であり、ｔ５区間はデータ「１」を書き込む区間である。ｔ６区間は、データ「０」を復旧する区間である。

ｔ２〜ｔ４区間の動作は、図９に対する説明と同様である。ただ、リード動作後はリード動作で破壊されたセルのデータを復旧するための復旧動作が行われなければならないが、ｔ５、ｔ６区間が復旧動作を行う。ｔ５区間では、元々貯蔵されていた値が「１」か「０」かに係わりなく「１」を復旧する。「０」はｔ６区間で復旧される。復旧動作は、書き込み動作と同様であるので説明を省略する。

図９は、図４に示されている拡張メモリ部１００の第１の実施の形態の構成を示す図である。本実施の形態で拡張メモリ部１００は、図７ａ又は図７ｂに示されているサブセルブロック２１と同様の構成を有し、全体の単位セルをメモリ領域に用いる。

図１０ａ及び図１０ｂは、図９に示されている拡張メモリ部１００の第１の実施の形態の詳細な回路図である。本実施の形態の拡張メモリ部は、図７ａ及び図７ｂに示されているサブセルブロック２１と同様な構成を有する。サブセルブロック２１がオープンビットライン方式の場合は拡張メモリ部１００もオープンビットライン方式で構成され（図１０ａ）、サブセルブロック２１がフォルデッドビットライン方式の場合は拡張メモリ部１００もフォルデッドビットライン方式で構成される（図１０ｂ）。拡張メモリ部１００は、図１０ａ又は図１０ｂに示されているセルブロックを複数で含むことができる。

図１１は、図４に示されている拡張メモリ部１００の第２の実施の形態の構成を示す図である。本実施の形態による拡張メモリ部１００は、サブセルブロック２１の構成と同様である。ただ、拡張セル領域１１０に含まれた単位セルの個数が、サブセルブロック２１に含まれた単位セルの個数より少ない。不足な個数のセルに代えてこれに対応するキャパシタンスを有するダミーキャパシタ１２０を連結することにより、駆動特性がサブセルブロック２１と同様であるようにする。

図１２ａ及び図１２ｂは、図１１に示されている拡張メモリ部１００の第２の実施の形態の詳細な回路図である。サブセルブロック２１がオープンビットライン方式の場合は拡張メモリ部１１０もオープンビットライン方式で構成され（図１２ａ）、サブセルブロック２１がフォルデッドビットライン方式の場合は拡張メモリ部１００もフォルデッドビットライン方式で構成される（図１２ｂ）。

図１３は、図４に示されている拡張メモリ部１００の第３の実施の形態の構成を示す図である。本実施の形態では、拡張メモリ部１００にリダンダンシー処理のためのリダンダンシーセル領域１３０と拡張セル領域１１０が共に含まれる。

図１４ａ及び図１４ｂは、図１３に示されている拡張メモリ部１００の第３の実施の形態の詳細な回路図である。サブセルブロック２１がオープンビットライン方式の場合は拡張メモリ部１００もオープンビットライン方式で構成され（図１４ａ）、サブセルブロック２１がフォルデッドビットライン方式の場合は拡張メモリ部１００もフォルデッドビットライン方式で構成される（図１４ｂ）。

図１５は、図４に示されている拡張メモリ部１００の第４の実施の形態の構成を示す図である。本実施の形態は、第２の実施の形態と第３の実施の形態が混合された形である。一部の単位セル等はリダンダンシーセル領域１３０に割り当て、一部の単位セル等は拡張セル領域１１０に割り当て、残りのセル等はダミーキャパシタ１２０に取り替える。

図１６ａ及び図１６ｂは、図１５に示されている拡張メモリ部の第４の実施の形態の詳細な回路図である。サブセルブロック２１がオープンビットライン方式の場合は拡張メモリ部１００もオープンビットライン方式で構成され（図１６ａ）、サブセルブロック２１がフォルデッドビットライン方式の場合は拡張メモリ部１００もフォルデッドビットライン方式で構成される（図１６ｂ）。

図１７は、拡張メモリ部１００にリダンダンシーセル領域１３０と拡張セル領域１１０が含まれた実施の形態の場合、拡張メモリ部１００の制御方法を示すブロック図である。本構成は、図１３〜図１６に示されている実施の形態の場合に適用される。以下では、図１４ａを参照しながら説明する。

図１４ａでリダンダンシーセル領域１３０及び拡張セル領域１１０には単位セル等のみ含まれる。したがって、プレートライン、ワードラインを除いたその他の制御信号（図１４ａのＭＢＳＷ、ＳＢＰＤ、ＳＢＰＵ、ＳＢＳＷ２、ＳＢＳＷ１）を制御する作業は、２つの領域中何れかの領域にでも接近する場合必ず行われなければならない。しかし、それぞれのプレートライン及びワードラインに対する作業は該当領域別に行われる。

リダンダンシーセル領域１３０に接近する場合、リダンダンシー制御部３は制御信号ＲＥＤ＿ＥＮを活性化する。拡張セル領域１１０に接近する場合、拡張メモリ制御部２００は制御信号ＥＸＴ＿ＥＮを活性化する。制御信号ＲＥＤ＿ＥＮが活性化されると、リダンダンシーディコーダ４が作動してリダンダンシーセル領域１３０を制御する。制御信号ＥＸＴ＿ＥＮが活性化されると、拡張メモリディコーダ３１０が作動して拡張セル領域１１０を制御する。サブビットライン制御部５は、制御信号ＲＥＤ＿ＥＮ又は制御信号ＥＸＴ＿ＥＮが活性化された場合に作動してサブビットライン制御スイッチ１４０を制御する。サブビットライン制御スイッチ１４０は、図１４ａの制御信号ＭＢＳＷ、ＳＢＰＤ、ＳＢＰＵ、ＳＢＳＷ２及びＳＢＳＷ１の活性化の可否を制御する。

図１８は、レジスタ５００を利用して拡張メモリ制御部２００を制御する実施の形態を示すブロック図である。

本実施の形態ではプログラム命令ディコーダ３００、レジスタ制御部４００、レジスタ５００、パワーアップ回路６００及び制御バッファブロック７００が追加して含まれる。

レジスタ５００は、強誘電体キャパシタを含んで外部から入力されたデータを電源のない状態でも維持することができ、追って貯蔵されたデータを読み出すことができる。レジスタ５００の具体的な構成に対しては後述する。

プログラム命令ディコーダ３００は、外部の命令信号をディコーディングしてレジスタをプログラムするための命令か否かを把握する。レジスタ制御部４００は、プログラム命令ディコーダ３００の出力が活性化された場合レジスタ５００の内部に所定のデータを貯蔵するプログラム動作を行う。メモリ装置を実際のシステムに取り付けて用いる場合、システムの電源がつくとパワーアップ回路６００でレジスタ制御部４００を制御する。レジスタ制御部４００は、パワーアップ回路６００で発生したリセット信号ＲＥＳＥＴが活性化されると、レジスタ５００に貯蔵されたデータを読み出すことができるようにする。レジスタ５００をプログラムすることにより、制御信号ＡＣＴＩＶＥの活性化の可否を制御することができる。

制御バッファブロック７００には、レジスタ５００から提供された制御信号ＡＣＴＩＶＥ及び外部制御パッドから提供される外部制御信号が入力される。本実施の形態において制御バッファブロック７００は、制御信号ＡＣＴＩＶＥが活性化された場合外部制御信号を利用して拡張メモリ制御部２００を制御する。したがって、制御信号ＡＣＴＩＶＥを非活性化すると外部制御パッドに如何なる信号が入力されても拡張メモリ部１００に接近することができなくなる。

さらに他の実施の形態では、個別的に情報を貯蔵することができるレジスタ５００を複数で用いることにより、任意に選択可能な複数のビットを有する制御信号ＡＣＴＩＶＥを生成することができる。制御バッファブロック７００は、制御信号ＡＣＴＩＶＥを暗号コードに用いて外部制御パッドから入力される外部制御信号が暗号コードに符合すれば外部制御信号をディコーディングし、外部制御信号に対応する制御信号を生成して拡張メモリ制御部２００に提供する。しかし、外部制御信号が暗号コードに符合しない場合は拡張メモリ制御部２００を非活性化し、外部制御信号をもって拡張メモリ部１００を制御することができないようにする。

図１９は、図１８に示されているレジスタ５００の回路図である。レジスタ５００は大きく第１の増幅部５１０、入力部５２０、貯蔵部５３０及び第２の増幅部５４０で構成されている。

第１の増幅部５１０はゲートに第１の制御信号ＥＮＰが入力され、ソースが陽の電源に連結されたＰＭＯＳトランジスタＰ１、ゲートが第１のノードと連結され、ソースがＰＭＯＳトランジスタＰ１のドレインと連結され、ドレインが第２のノードに連結されたＰＭＯＳトランジスタＰ２、及びゲートが第２のノードと連結され、ソースがＰＭＯＳトランジスタＰ１のドレインと連結され、ドレインが第１のノードに連結されたＰＭＯＳトランジスタＰ３で構成されている。

第２の増幅部５４０はゲートが第１のノードと連結され、ドレインが第２のノードと連結されたＮＭＯＳトランジスタＮ３、ゲートが第２のノードと連結され、ドレインが第１のノードと連結されたＮＭＯＳトランジスタＮ４、及びゲートに第２の制御信号ＥＮＮが入力され、ドレインがＮＭＯＳトランジスタＮ３のソース及びＮＭＯＳトランジスタＮ４のソースと連結され、ソースはグラウンドと連結されたＮＭＯＳトランジスタＮ５で構成されている。

入力部５２０は、ゲートにデータ信号ＳＥＴ／ＲＥＳＥＴと第３の制御信号ＥＮＷをＮＡＮＤ演算した結果が入力され、ソースには陽の電源が連結され、ドレインには第２のノードが連結されたＰＭＯＳトランジスタＰ４、ゲートにデータ信号ＳＥＴ／ＲＥＳＥＴと第３の制御信号ＥＮＷをＡＮＤ演算した結果が入力され、ソースにはグラウンドが連結され、ドレインには第１のノードが連結されたＮＭＯＳトランジスタＮ１、ゲートにデータ信号ＳＥＴ／ＲＥＳＥＴをインバーティングした信号と第３の制御信号ＥＮＷをＡＮＤ演算した結果が入力され、ソースにはグラウンドが連結され、ドレインには第２のノードが連結されたＮＭＯＳトランジスタＮ２、及びゲートにデータ信号ＳＥＴ／ＲＥＳＥＴをインバーティングした信号と第３の制御信号ＥＮＷをＮＡＮＤ演算した結果が入力され、ソースには陽の電源が連結され、ドレインには第１のノードが連結されたＰＭＯＳトランジスタＰ５で構成されている。

貯蔵部は、第４の制御信号ＣＰＬラインと第１のノードとの間に連結された強誘電体キャパシタＦＣ１、第４の制御信号ＣＰＬラインと第２のノードとの間に連結された強誘電体キャパシタＦＣ２、第１のノードとグラウンドとの間に連結された強誘電体キャパシタＦＣ３、及び第２のノードとグラウンドとの間に連結された強誘電体キャパシタＦＣ４で構成されている。

第１の増幅部５１０と第２の増幅部５４０は、制御信号ＥＮＰが「ロー」で制御信号ＥＮＮが「ハイ」のとき、第１のノードと第２のノードとの電圧差に従いこれらをそれぞれＶＣＣ及びＶＳＳ（又はその逆）に固定させる役割を果たす。制御信号ＥＮＰが「ハイ」で制御信号ＥＮＮが「ロー」であれば、レジスタ５００は電源から遮断される。

入力部５２０は、制御信号ＥＮＷが「ハイ」の場合データ信号ＳＥＴ／ＲＥＳＥＴが「ハイ」であれば第１のノードを「ロー」、第２のノードを「ハイ」にし、データ信号ＳＥＴ／ＲＥＳＥＴが「ロー」であれば第１のノードを「ハイ」、第２のノードを「ロー」にする。制御信号ＥＮＷが「ロー」の場合は、第１のノードと第２のノードはデータ信号ＳＥＴ／ＲＥＳＥＴから遮断される。

貯蔵部５３０は、制御信号ＣＰＬを調節して第１のノードと第２のノードに提供されたデータを強誘電体キャパシタＦＣ１、ＦＣ２、ＦＣ３、ＦＣ４に貯蔵する。

出力信号ＡＣＴＩＶＥは第２のノードから提供される。レジスタ５００の具体的な動作に対しては以下で説明する。

図２０ａは、図１９に示されているレジスタ５００にデータをライトする場合のタイミング図である。

ｔ２区間で、プログラムサイクルが始まるとレジスタ制御信号が活性化される。レジスタ制御信号が活性化されると、制御信号ＥＮＷが活性化されてデータ信号ＳＥＴ／ＲＥＳＥＴが第１のノードと第２のノードに提供される。ＣＰＬが「ハイ」となれば、第１のノードと第２のノードの電圧に従い強誘電体キャパシタＦＣ１〜ＦＣ４に信号が貯蔵される。たとえば、第１のノードが「ロー」で第２のノードが「ハイ」の場合であれば、ＦＣ１とＦＣ４に電荷が貯蔵される。

ｔ３区間で制御信号ＥＮＷが「ロー」となれば、データ信号ＳＥＴ／ＲＥＳＥＴが第１のノードと第２のノードで分離される。第１のノードと第２のノードの電圧は、第１の増幅器５１０と第２の増幅器５４０により増幅して維持される。

ｔ４区間で制御信号ＣＰＬが「ロー」となれば、ＦＣ１〜ＦＣ４でそれぞれ電荷の再分配が行われる。このとき、第１のノードと第２のノードの電圧にも変動が生じる。前記の例で第２のノードの電圧は、第１のノードの電圧より高い水準になる。強誘電体キャパシタＦＣ１〜ＦＣ４は電源のない状態でも貯蔵された電荷を維持する。

図２０ｂは、図１９に示されているレジスタ５００に貯蔵された信号をリードする動作を示すタイミング図である。

ｔ１区間で、電源が安定したレベルに到達すればリセットＲＥＳＥＴ信号が発生する。リセットＲＥＳＥＴ信号を利用して制御信号ＣＰＬを「ロー」にすると、強誘電体キャパシタＦＣ１〜ＦＣ４に貯蔵された電荷により、第１のノードと第２のノードとの間に電位差が発生する。前記の例では、第２のノードの電圧が第１のノードより高く表われる。

ｔ２区間で制御信号ＥＮＮが「ハイ」、制御信号ＥＮＰが「ロー」に遷移すれば、第１の増幅器５１０及び第２の増幅器５４０が活性化されて第１のノードと第２のノードの電圧を増幅して固定する。前記の例で第１のノードは「ロー」に、第２のノードは「ハイ」に固定される。

ｔ３区間では、制御信号ＣＰＬを「ロー」にして強誘電体キャパシタＦＣ１〜ＦＣ４に貯蔵された元のデータを復旧する。

図２１は、本発明に係る拡張メモリ領域を備えた強誘電体メモリ装置のさらに他の実施の形態を示すブロック図である。本実施の形態は、図４に示されている実施の形態にＥＣＣ制御部８００を追加して含む。

ＥＣＣ制御部８００は、システム（図示省略）から提供される制御信号ＥＣＣ＿ＡＣＴにより活性化される。ＥＣＣ制御部８００は、メモリ装置をシステムに取り付けて用いる途中にフェイルセルが発生する場合、拡張メモリ制御部２００を制御してフェイルセル及びフェイルセルを取り替えるリダンダンシーセルの情報を拡張メモリ部１００に書き込むことにより、拡張メモリ部１００でフェイルセルに対する救済を行うことができるようにする。

リダンダンシーセル領域１３０で行うリダンダンシー処理は、メモリ装置を用いる前にこれを検査する過程で発見したフェイルセルに対し、リダンダンシーディコーダプログラム等の過程を経てフェイルセルに該当するアドレスが入力された場合、リダンダンシーセル領域１３０に含まれたセルをもってフェイルセルを取り替える作業である。したがって、メモリをシステムに取り付けて用いる途中に発生したフェイルセルに対しては、別の救済手段が必要である。このような機能をＥＣＣ制御部８００が行う。ＥＣＣ制御部８００は、メモリ装置内に配置されて拡張メモリ制御部２００、拡張メモリ部１００と共にフェイルセルの救済を担当する。ＥＣＣ制御部８００の動作に関しては以下で説明する。

図２２は、図２１に示されているＥＣＣ制御部８００の動作を説明するブロック図である。ＥＣＣ制御部８００は、システムから制御信号ＥＣＣ＿ＡＣＴを提供される。システム制御部は、メモリ装置をテストしてセルアレイの状態を検査する。もし、フェイルセルが発見されればフェイルセルのアドレスを記憶し、フェイルセルに接近する場合ＥＣＣ＿ＡＣＴ信号を活性化する。ＥＣＣ＿ＡＣＴ信号が活性化されるとＥＣＣ制御部８００が活性化され、フェイルセルの代りに拡張メモリ部１００に含まれたセルに接近することができるようにする。

図２３は、図２１に示されている拡張メモリ部１００の構成を示す図である。

拡張メモリ部１００は、第１の拡張メモリ部１０１と第２の拡張メモリ部１０２を含む。第２の拡張メモリ部１０２は、フェイルセルを取り替えるセルを含む。第１の拡張メモリ部１０１は、フェイルセルのアドレスとこれを取り替えるセルのアドレスを書き込む。図２４を参照しながらＥＣＣ制御部８００の動作に対し説明する。

図２４は、フェイルセルの救済においてＥＣＣ制御部８００の動作を示す図である。ＥＣＣ＿ＡＣＴ信号が活性化されると、ＥＣＣ制御部８００は第１の拡張メモリ部１０１を参照して入力されたフェイルセルのアドレスに対応する取替セルのアドレスを得る。次に、ＥＣＣ制御部８００はフェイルセルが含まれたセルアレイブロック１０を非活性化して取替セルを含む第２の拡張メモリ部１０２を活性化する。したがって、システム動作中に発見されたフェイルセルに対しリダンダンシー処理を行うことができる。

強誘電体キャパシタに提供される電圧と電荷量との関係を示すヒステリシス曲線である。強誘電体メモリ装置の単位セルの構成を示す図である。強誘電体メモリ装置の単位セルでのリード、ライト動作を示すタイミング図である。強誘電体メモリ装置の単位セルでのリード、ライト動作を示すタイミング図である。本発明の１つの実施の形態に係る拡張メモリ部を備えた強誘電体メモリ装置の構成を示すブロック図である。図４に示されているメインビットラインプルアップ制御部の回路図である。図４に示されているカラム選択制御部の回路図である。図４に示されているセルアレイブロックに含まれたサブセルブロックの回路図である。図４に示されているセルアレイブロックに含まれたサブセルブロックの回路図である。図７ａに示されているサブセルブロックのリード、ライトタイミング図である。図７ａに示されているサブセルブロックのリード、ライトタイミング図である。図４に示されている拡張メモリ部の構成を示す１つの実施の形態である。図９に示されている拡張メモリ部の回路図である。図９に示されている拡張メモリ部の回路図である。図４に示されている拡張メモリ部の構成を示す他の実施の形態である。図１１に示されている拡張メモリ部の回路図である。図１１に示されている拡張メモリ部の回路図である。図４に示されている拡張メモリ部の構成を示すさらに他の実施の形態である。図１３に示されている拡張メモリ部の回路図である。図１３に示されている拡張メモリ部の回路図である。図４に示されている拡張メモリ部の構成を示すさらに他の実施の形態である。図１５に示されている拡張メモリ部の回路図である。図１５に示されている拡張メモリ部の回路図である。リダンダンシーセル領域と拡張セル領域と全て含む拡張メモリ部の構成を示すブロック図である。レジスタを利用して拡張メモリ部を制御する実施の形態を示すブロック図である。図１８に示されているレジスタの構成を示す図である。図１９に示されているレジスタをプログラムする過程を示すタイミング図である。図１９に示されているレジスタでデータをリードする過程を示すタイミング図である。本発明の他の実施の形態に係る拡張メモリ部を備えた強誘電体メモリ装置の構成を示すブロック図である。図２１に示されているＥＣＣ制御部と外部システムとの動作関係を説明する図である。図２２に示されているメモリチップ領域の構成を示すブロック図である。図２１に示されているＥＣＣ制御部の機能を説明するブロック図である。

符号の説明

１セル領域
２入／出力制御領域
３リダンダンシー制御部
４リダンダンシーディコーダ
５サブビットライン制御部
１０セルアレイブロック
２０メインビットラインプルアップ制御部
２１サブセルブロック
３０カラム選択制御部
４０データバス部
５０センスアンプアレイ
６０リード／ライト制御部
７０データ入／出力バッファ
１００拡張メモリ部
１０１第１の拡張メモリ部
１０２第２の拡張メモリ部
１１０拡張セル領域
１２０ダミーキャパシタ
１３０リダンダンシーセル領域
１４０サブビットライン制御スイッチ
２００拡張メモリ制御部
３００プログラム命令ディコーダ
３１０拡張メモリディコーダ
４００レジスタ制御部
５００レジスタ
５１０第１の増幅部
５２０入力部
５３０貯蔵部
５４０第２の増幅部
６００パワーアップ回路
７００制御バッファブロック
８００ＥＣＣ制御部

Claims

メインビットラインプルアップ制御部とカラム選択制御部との間に備えられたメインビットライン、及びそれぞれ前記メインビットラインと連結されそれぞれ複数の単位セルが連結された複数のサブビットラインに階層化されたビットラインを備えたセルアレイブロック、
前記カラム選択制御部と連結されるデータバス部、
前記データバス部と連結されたセンスアンプアレイを含む入／出力回路部、
前記セルアレイブロックに含まれた前記メインビットラインを共有し、前記セルアレイブロックとは別に制御することができる複数のセルブロックを含む拡張メモリ部、及び
外部制御信号を受信して前記拡張メモリ部を制御する拡張メモリ制御部を含むことを特徴とする拡張メモリ領域を備えた強誘電体メモリ装置。
前記セルアレイブロックは前記それぞれのサブビットラインに対応する複数のサブセルブロックを含み、前記サブセルブロックはゲートに前記サブビットラインの第１端が連結され、ドレインが前記メインビットラインに連結された電流調節用の第１のＮＭＯＳトランジスタ、
ゲートに第３の制御信号が連結され、ドレインが前記第１のＮＭＯＳトランジスタのソースに連結され、ソースが接地されている第２のＮＭＯＳトランジスタ、
ゲートに第４の制御信号が連結され、ドレインが前記サブビットラインの第２端に連結され、ソースが接地されている第３のＮＭＯＳトランジスタ、
ゲートに第５の制御信号が連結され、ソースが前記サブビットラインの第２端に連結され、ドレインが第６の制御信号に連結される第４のＮＭＯＳトランジスタ、及び
ゲートに第７の制御信号が連結され、ドレインが前記メインビットラインに連結され、ソースが前記サブビットラインの第２端に連結される第５のＮＭＯＳトランジスタを含むことを特徴とする請求項１に記載の拡張メモリ領域を備えた強誘電体メモリ装置。
前記拡張メモリ部に含まれた前記セルブロックは、前記サブセルブロックと同様の構造であることを特徴とする請求項２に記載の拡張メモリ領域を備えた強誘電体メモリ装置。
前記セルブロックの一部はリダンダンシーセル領域に用い、残りの部分は拡張セル領域に用いることを特徴とする請求項３に記載の拡張メモリ領域を備えた強誘電体メモリ装置。
前記拡張メモリ領域を備えたメモリ装置は、前記リダンダンシーセル領域に接近する場合前記リダンダンシーセル領域に含まれたワードライン及びプレートラインを駆動するリダンダンシーディコーダ、
前記拡張セル領域に接近する場合、前記拡張セル領域に含まれたワードライン及びプレートラインを駆動する拡張メモリディコーダ、及び
前記リダンダンシーセル領域又は拡張セル領域に接近する場合、前記サブセルブロックの前記第１の制御信号〜第７の制御信号に対応する複数の制御信号を前記セルブロックに提供するサブビットライン制御部をさらに含むことを特徴とする請求項４に記載の拡張メモリ領域を備えた強誘電体メモリ装置。
前記拡張メモリ部は前記サブセルブロックと同様の構造のセルブロックを含むが、
前記セルブロックは前記サブセルブロックに含まれた単位セルより少ない個数の単位セル及び前記単位セルの個数の差により発生するキャパシタンスの差を補償するキャパシタを含み、前記キャパシタは前記セルブロックに含まれたサブビットラインとグラウンドとの間に連結されたことを特徴とする請求項３に記載の拡張メモリ領域を備えた強誘電体メモリ装置。
前記拡張メモリ部は、前記セルブロックに含まれた単位セルの一部を前記リダンダンシーセル領域に用い、残りの単位セルを拡張セル領域に用いることを特徴とする請求項６に記載の拡張メモリ領域を備えた強誘電体メモリ装置。
前記拡張メモリ領域を備えたメモリ装置は、前記リダンダンシーセル領域に接近しようとする場合にのみ用いられ、前記リダンダンシーセル領域に含まれたワードライン及びプレートラインを駆動するリダンダンシーディコーダ、
前記拡張セル領域に接近しようとする場合にのみ用いられれば、拡張セル領域に含まれたワードライン及びプレートラインを駆動する拡張メモリディコーダ、及び
前記拡張セル領域又は前記リダンダンシーセル領域に接近する場合、前記サブセルブロックで用いられる前記第１の制御信号〜第７の制御信号に対応する複数の制御信号を出力するサブビットライン制御部をさらに含むことを特徴とする請求項７に記載の拡張メモリ領域を備えた強誘電体メモリ装置。
外部命令信号に応答し所定のキー値を生成して貯蔵し、外部制御信号が前記キー値に定められた所定の条件を満足する場合に活性化され、前記外部制御信号に対応する拡張メモリ制御信号を出力し、電源のない状態でも前記貯蔵されたキー値を維持する制御部、及び
前記拡張メモリ制御信号に応答して所定のデータを貯蔵する複数のセルを含み、前記複数のセルは既存のビットラインを共有するように配置された拡張メモリ部を含むことを特徴とする拡張メモリ領域を備えた強誘電体メモリ装置。
前記制御部は、前記外部命令信号をディコーディングしてプログラム命令信号を出力するプログラム命令ディコーダ、
電源がついた後、電源が安定化されたときに非活性化されるリセット信号を出力するパワーアップ回路、
前記プログラム命令信号が活性化されるとプログラム過程を制御し、前記リセット信号が非活性化されるとプログラム結果を読み出す過程を制御するレジスタ制御信号を出力するレジスタ制御部、
前記レジスタ制御信号に応答し、外部から提供されるデータ信号に対応するキー値を貯蔵し、前記貯蔵されたキー値を外部に出力して前記貯蔵されたキー値を電源のない状態でも維持する機能を行うレジスタ、及び
前記レジスタから出力されたキー値及び外部制御信号に応答し、前記拡張メモリ部を制御する拡張メモリ制御部を含むことを特徴とする請求項９に記載の拡張メモリ領域を備えた強誘電体メモリ装置。
前記レジスタは第１の制御信号に応答し、第１のノード及び第２のノードのうち電圧の高いノードの電圧を陽の電圧に増幅して固定させる第１の増幅部、
第２の制御信号に応答し、前記第１のノード及び前記第２のノードのうち電圧の低いノードの電圧をグラウンド電圧に増幅して固定させる第２の増幅部、
第３の制御信号に応答し、前記第１のノード及び第２のノードにデータ信号を提供する入力部、及び
第４の制御信号に応答し、前記第１のノード及び第２のノードに提供された信号を貯蔵して電源のない状態でも貯蔵された情報を維持する貯蔵部を含み、前記第２のノードの電圧を外部に出力することを特徴とする請求項１０に記載の拡張メモリ領域を備えた強誘電体メモリ装置。
フェイルセルに接近したとき活性化される救済指示信号に応答して拡張メモリ制御信号を出力し、前記フェイルセルを非活性化させるＥＣＣ制御部、
前記フェイルセルを取り替えるリダンダンシーセルを含む拡張メモリ部、及び
前記拡張メモリ制御信号に応じて前記拡張メモリ部を制御する拡張メモリ制御部を含むことを特徴とする拡張メモリ領域を備えた強誘電体メモリ装置。
前記拡張メモリ部は、前記フェイルセルのアドレスと前記リダンダンシーセルのアドレスを対応させて記憶する第１の拡張メモリ部、及び
前記リダンダンシーセルを含む第２の拡張メモリ部を含み、
前記拡張メモリ制御部は前記第１の拡張メモリ部を参照して得た前期リダンダンシーセルの住所を利用し、前記リダンダンシーセルを制御することを特徴とする請求項１２に記載の拡張メモリ領域を備えた強誘電体メモリ装置。