KR100375217B1

KR100375217B1 - 전기적으로 재기입 가능한 불휘발성 메모리를 구비하는마이크로컨트롤러

Info

Publication number: KR100375217B1
Application number: KR10-2000-0061457A
Authority: KR
Inventors: 안종근; 유범석; 라상주; 김종인
Original assignee: 삼성전자주식회사
Priority date: 1999-10-21
Filing date: 2000-10-19
Publication date: 2003-03-07
Also published as: ITTO20000999A0; DE10052877B4; DE10052877A1; IT1320721B1; US6839774B1; KR20010070149A; ITTO20000999A1; TW486668B

Abstract

본 발명에 따른 단일-칩 데이터 처리장치 또는 마이크로컨트롤러는 전기적으로 소거 및 프로그램 가능한 불휘발성 메모리와, 이 불휘발성 메모리를 제어하기 위한 메모리 제어기를 구비한다. 마이크로컨트롤러의 외부로부터 제공되는 명령 또는 그것의 내부에서 생성되는 명령에 의거해서 불휘발성 메모리에 정보를 저장할 때에는 마이크로컨트롤러의 중앙처리장치(CPU)가 불휘발성 메모리 동작의 제어에 개입하지 않는다. 특히, 외부 명령일 경우에는 마이크로컨트롤러의 중앙처리장치, 신호 버스들, 입/출력 포트들, 통신 인터페이스가 비활성화 되며, 메모리 제어기가 마이크로컨트롤러의 외부로부터 제공되는 명령 및 어드레스를 받아들이고 이들에 근거하여 중앙처리장치의 개입 없이 불휘발성 메모리의 동작을 제어한다.

Description

전기적으로 재기입 가능한 불휘발성 메모리를 구비하는 마이크로컨트롤러{MICROCONTROLLER INCORPORATING AN ELECTRICALLY REWRITABLE NON-VOLATILE MEMORY}

본 발명은 제어 프로그램 및 데이터를 저장하기 위한 불휘발성 메모리를 내장하는 집적회로 데이터 처리장치에 관한 것으로, 더 구체적으로는 전기적으로 재기입 가능한 불휘발성 메모리를 내장하는 집적회로 데이터 처리장치에 관한 것이다.

디지털 데이터 프로세싱 시스템 또는 컴퓨터를 VLSI 칩 형태로 제조하면 소형화, 경량화, 저비용, 전력 소모 감소, 그리고 높은 신뢰성 등의 장점을 얻을 수 있다. 그와 같은 단일-칩 컴퓨터(즉, 마이크로컴퓨터 또는 마이크로컨트롤러)는 오늘날의 모든 가정 또는 상업적/산업적 분야의 응용처들에서 컴퓨터 공학이 사용될 수 있도록 하는 여건을 조성하고 있다.

마이크로컨트롤러를 동작시키는데 필요한 제어 프로그램은 전형적으로 ROM(Read Only Memory), 예컨대, 마스크(Mask) ROM, EPROM(Erasable and Programmable ROM), EEPROM(Electrically Erasable and Programmable ROM), 또는 플래시(Flash) EEPROM에 저장된다.

프로그램 메모리로서 내장형 마스크 ROM을 갖는 마이크로컨트롤러는 재기입 하는 것이 불가능하기 때문에 제어 프로그램의 갱신이 불가능하다. 이와는 대조적으로, EPROM, EEPROM 또는 플래시 EEPROM이 내장된 마이크로컨트롤러는 제어 프로그램의 변경이 필요할 때 전체적으로 재기입하거나 또는 부분적으로 갱신하는 것이 가능하다.

현재, 플래시 메모리를 내장하는 마이크로 컴퓨터들이 다양한 응용처, 예를 들면, 휴대용 전화기들, 콜러 아이디 장치들(Caller ID Boxes), 소형 휴대용 컴퓨터들, DVD 플레이어들, 스마트 카드들, 그리고 셋-탑 박스들(Set-Top Boxes)에서 널리 사용되고 있다. 이러한 마이크로컨트롤러들은 시스템의 인쇄 회로 기판(printed circuit board) 상에 장착되어 있는 동안 즉, "온-보드(on-board)" 상태에서 프로그램 하는 것이 가능하다.

전형적인 플래시 메모리 내장형 마이크로컨트롤러는 CPU, 이 CPU용 제어 프로그램을 저장하는 플래시 EEPROM, 제어 프로그램을 플래시 메모리에 기입하기 위한 기입 프로그램(writing program)을 저장하는 ROM, 플래시 메모리에 기입할 데이터를 임시로 저장하기 위한 RAM(random access memory), 그리고 마이크로컨트롤러의 다양한 모드를 설정하기 위한 모드 제어 유니트를 구비한다.

종래 기술에 따른 플래시 메모리 내장형 마이크로컨트롤러의 한 예가 미국 특허 제 5,872,994 호에 개시되어 있다. 그와 같은 종래의 마이크로컨트롤러의 온-보드 기입 동작 모드에서는 제어 프로그램 소스가 어댑터를 통해 직렬 통신 인터페이스 또는 입/출력 포트에 연결된다. 모드 제어 유니트가, 상기 입/출력 포트 등으로부터 제공되는 데이터 신호에 의해, 온-보드 기입 동작을 인식하는 경우에 모드 제어 유니트는 직렬 통신 인터페이스, 플래시 메모리, RAM, CPU를 신호 버스에 연결한다. 이 모드에서, CPU는, ROM에 저장된 기입 프로그램에 따라서, 제어 프로그램 소스로부터 직렬 통신 인터페이스를 통해 제어 프로그램을 읽어 들이고, 그리고 상기 RAM에 상기 제어 프로그램을 일시적으로 저장한다. 하지만, 상기 ROM은 온-보드 기입 동작 모드 동안에만 활성화된다. 바꾸어 말해서, 상기 ROM은 다른 동작 모드들 동안에는 비활성화 된다. 따라서, 상기 ROM이 단일 칩의 상기 마이크로컨트롤러 내에 구비되는 경우에는 상기 마이크로컨트롤러의 칩 면적이 증가하게 되고, 이로써 제조 수율이 감소한다.

이런 문제를 해소하기 위해, 상기 종래기술은 또한 상기 ROM 대신에 RAM이 기입 프로그램을 저장하도록 하는 온-보드 기입 방법을 제안하고 있다. 하지만, 이 방법은 프로그램을 저장할 수 있는 RAM을 필수 구성요소로서 구비해야 한다.

또, 상기 종래기술의 마이크로컨트롤러는 온-보드 기입 동작 동안에 시스템 클럭을 감시함으로써 프로그램의 수신 속도를 검출하는 데이터 수신 시간 검출기를 구비하고 있다. 그 결과, 수신 속도가 높으면, CPU가, 플래시 메모리로 프로그램을 기입하기 전에, 자신의 버퍼나 상기 RAM에 프로그램을 일시적으로 저장한다. 반면에, 수신 속도가 낮으면, CPU는 곧바로 프로그램을 플래시 메모리에 기입한다. 나아가, 상기 종래기술 마이크로컨트롤러는 기입 동작 시간 주기와 플래시 소거 동작 시간 주기를 변경시킬 수 있다. 하지만, 이러한 기능들은 마이크로컨트롤러의 비용 증가 및 회로의 복잡화를 불러오는 경향이 있다.

위와 같은 플래시 메모리를 내장한 마이크로컨트롤러의 다른 예들이 미국 특허 제 5,398,208 호 및 제 5,493,534 호에 개시되어 있는데, 이들 특허에 개시된 사항들을 본 발명의 종래 기술에 대한 설명의 일부로서 여기에서 참고한다.

본 발명의 일반적인 목적은 어떤 시스템에 장착된 상태에서 즉, 온-보드 상태에서 재 프로그램 가능한 새로운 형태의 그리고 소형 저가의 단일 칩 데이터 처리장치(또는 마이크로컨트롤러)를 제공하는 것이다.

본 발명의 다른 목적은 전기적으로 소거 및 프로그램 가능한 불휘발성 반도체 메모리를 내장하고, 시스템 환경에 상관없이 상기 불휘발성 메모리가 일정한 소거 시간 및 일정한 프로그램 시간을 갖도록 보장하는 마이크로컨트롤러를 제공하는 것이다.

본 발명의 또 다른 목적은 제어 프로그램 및 데이터를 저장하기 위한 전기적으로 소거 및 프로그램 가능한 불휘발성 반도체 메모리를 내장하고, 전기적으로 소거 및 프로그램 가능한 불휘발성 메모리 이외의 별도의 메모리 없이 온-보드 프로그래밍 동작을 수행할 수 있는 마이크로컨트롤러를 제공하는 것이다.

본 발명의 또 다른 목적은 칩 면적의 축소가 가능한 아키텍처를 갖는 플래시 메모리 내장 마이크로컨트롤러를 제공하는 것이다.

본 발명의 또 다른 목적은 버퍼 메모리들을 갖지 않는 로우-엔드(low-end) 마이크로컨트롤러들에 적용 가능한 온-보드 프로그래밍 아키텍츄어를 제공하는 것이다.

본 발명의 또 다른 목적은 전기적으로 소거 및 프로그램 가능한 불휘발성 반도체 메모리를 내장하는 마이크로컨트롤러를 동작시키는 새로운 방법을 제공하는 것이다.

도 1은 본 발명에 따른 마이크로컨트롤러의 한 실시예를 보여주는 블럭 회로도;

도 2는 도 1의 마이크로컨트롤러의 주요 구성요소들을 보여주는 블럭 회로도;

도 3은 도 1의 마이크로컨트롤러의 사용자 프로그래밍 모드의 타이밍도;

도 4 내지 7은 도 1의 메모리 제어기 내의 키 레지스터들, 사용자 프로그래밍 제어 레지스터, 사용자 프로그래밍 에러 레지스터, 그리고 섹터 보호 플래그 레지스터를 각각 보여주는 도면들; 그리고

도 8은 본 발명에 따른 마이크로컨트롤러의 다른 실시예를 보여주는 블럭 회로도이다.

*도면의 주요 부분에 대한 부호의 설명*

110 : 모드 제어기

120 : 중앙처리장치(CPU)

130 : 소거 및 프로그램 가능한 불휘발성 메모리

140 : 입/출력(I/O) 포트

150 : 직/병렬 통신 인터페이스

160 : 메모리 제어기

164 : 직렬 인터페이스

166 : 메모리 인터페이스

170 : 신호 버스들

180 : 소거/프로그램 타이밍 제어기

본 출원발명의 전형적인 특징들에 대해서 아래에 간단히 기술한다.

본 발명의 한 바람직한 특징에 따르면, 어떤 시스템에 장착된 상태에서 프로그램 가능한 마이크로컨트롤러는 전기적으로 소거 및 프로그램 가능한 불휘발성 메모리(EEP-NVM)와 이 EEP-NVM을 제어하기 위한 NVM 제어기를 내장한다.

툴 모드 동작에서, 상기 마이크로컨트롤러 내의 중앙처리장치(Central Processing Unit: CPU), 버스들, 그리고 통신 인터페이스들은 비활성화 상태로 된다. 그리고, NVM 제어기는 그것에 연결된 직렬 입출력(I/O) 포트로부터 명령, 데이터, 그리고 어드레스를 받아들이고 상기 명령 및 어드레스에 기초하여 CPU의 개입 없이 EEP-NVM의 내부 동작(예컨대, 읽기, 쓰기, 또는 소거 동작)을 제어한다.

사용자 프로그래밍 모드에서, CPU는 통신 인터페이스들로부터 명령, 데이터, 그리고 어드레스를 받아들이고, 받아들여진 데이터 및 어드레스를 NVM 제어기로 보낸다. 받아들여진 명령은 그것이 디코딩 될 때까지는 CPU 내에 저장되며, CPU는 NVM 제어기의 제어 레지스터로 제어 데이터(또는 워드)를 기록함으로써 내부 동작모드를 설정한다.

본 발명의 다른 바람직한 특징에 따르면, 온-보드 프로그래밍이 가능한 마이크로컨트롤러는 CPU, 복수의 버스들, 모드 제어기, 하나 또는 그 이상의 통신 인터페이스들, EEP-NVM, NVM 제어기, 그리고 NVM 제어기에 연결된 직렬 I/O 포트를 포함한다. CPU, EEP-NVM, 통신 인터페이스들, 그리고 NVM 제어기는 상기 버스들에 연결된다. 모드 제어기는 모드 선택 신호들에 응답해서 마이크로컨트롤러의 프로그래밍 모드들을 설정한다. 프로그래밍 모드로는 툴 모드와 사용자 프로그래밍 모드가 있다.

NVM 제어기는 명령들, 어드레스들, 그리고 데이터(예컨대, 마이크로컨트롤러용 제어 프로그램 세트)을 저장하기 위한 래치 또는 레지스터 회로를 구비한다. 받아들여진 명령이 기입 명령이면, NVM 제어기는 받아들여진 어드레스에 따라서 받아들여진 데이터의 적어도 한 부분을 EEP-NVM으로 직접 기입한다. EEP-NVM으로서는 EEPROM 또는 플래시 EEPROM이 사용되는 것이 바람직하지만, 강유전체 RAM(Ferroelectric RAM)이 사용될 수도 있다.

본 발명의 또 다른 바람직한 특징에 따르면, 직렬 I/O 동작을 위한 직렬 I/O 포트; 외부 장치들과 직렬 또는 병렬 통신을 수행하는 통신 인터페이스(예컨대, 동기형 SIO, UART, I²C 버스, USB 또는 병렬 인터페이스); CPU; EEP-NVM; 이 EEP-NVM을 제어기하기 위한 NVM 제어기; 버퍼 메모리; 통신 인터페이스들, EEP-NVM, NVM 제어기 및 버퍼 메모리를 상호 선택적으로 연결하기 위한 버스; 그리고 다양한 마이크로컨틀로러 동작 모드들 및 테스트 모드들을 설정하는 모드 제어기를 포함하는 마이크로컨트롤러를 프로그램 하는 방법이 제공된다.

모드 제어기는 모드 선택 신호들(이 신호들은 바람직하게는 모드 제어기에 연결된 입력 포트로부터 공급됨)에 응답하여 마이크로컨트롤러의 프로그래밍 모드들 및 테스트 모드들 중 하나를 설정한다.

만일 모드 선택 신호가 제 1 프로그램 모드(툴 모드)를 나타내면, 모드 제어기는 CPU와 통신 인터페이스를 비활성화 시킨다. 이 모드에서는 명령, 어드레스 및 데이터 세트가 직렬 I/O 포트를 통해 NVM 제어기로 직렬로 제공된다.

제 2 프로그래밍 모드(사용자 프로그래밍 모드)는 ROM 라이트 또는 호스트 컴퓨터와 같은 외부 제어 프로그램 소스 장치로부터 발생된 모드 설정 명령에 의해 설정된다. 이 제 2 프로그래밍 모드에서는 모드 제어기가 NVM 제어기에 연결된 직렬 I/O 포트를 비활성화 시키고, CPU는 통신 인터페이스를 통해 내부 동작 명령을 받아들여서 디코딩 한다. 그 후에, CPU는 디코딩 된 내부 동작 명령에 응답해서 NVM 제어기 내의 제어 비트들 각각의 값을 설정한다. 만일 디코딩 된 내부 동작 명령이 독출 및 소거 동작 중 어느 하나를 나타내면, CPU는 통신 인터페이스로부터의 어드레스 만이 NVM 제어기로 제공되도록 한다. 만일 디코딩 된 내부 동작 명령이 기입 동작을 나타내면, CPU는 통신 인터페이스로부터의 어드레스들 및 데이터가 NVM 제어기로 제공되도록 한다. 그 후에는, NVM 제어기가 EEP-NVM의 기입 동작이 완료될 때까지 CPU의 동작을 중지시킨다.

<실시예>

이하 첨부된 도면들에 의거하여 본 발명을 상세히 설명한다.

도 1은 본 발명에 따른 플래시 메모리 내장 마이크로컨트롤러(100)의 한 실시예를 보여주고 있다. 도 1을 참조하여, 본 발명의 마이크로컨트롤러(100)는, 예컨대, 32-bit 단일 칩 데이터 처리장치로서, 모드 제어기(110), 중앙처리장치(CPU)(120), 그리고 프로그램 메모리로서 사용되는 전기적으로 소거 및 프로그램 가능한 불휘발성 메모리(EEP-NVM)(예컨대, EEPROM 또는 플래시 EEPROM)(130)를 구비하고 있다. CPU(120) 및 EEP-NVM(130)은 신호 버스들(170)에 연결된다. 버스들(170)은 어드레스 버스(172), 데이터 버스(174) 및 제어 버스(176)로 구성된다.

모드 제어기(110)는 외부로부터 자신의 입력 포트(112)를 통해 인가되는 모드 선택 신호들(RESET#, TEST0, TEST1 및 TEST2)을 받아들이고, 모드 선택 신호들(RESET#, TEST0, TEST1 및 TEST2)의 논리 조합에 따라서 마이크로컨트롤러(100)의 각 회로 부분에서 다양한 동작 모드들, 예컨대, '툴' 모드(제 1 프로그래밍 모드), '사용자 프로그래밍' 모드(제 2 프로그래밍 모드), 그리고 다수의 테스트 모드들 등을 설정하기 위한 모드 제어 신호들(MCS)을 발생한다.

마이크로컨트롤러(100)는 하나 또는 그 이상의 비트마다 프로그램 가능한 통신 인터페이스들(Bit-Programmable Communication Interfaces)(150)을 더 구비하고 있다. 통신 인터페이스들(150)로서는 적어도 하나의 직렬 인터페이스(예컨대, 동기형 SIO, UART, I²C, USB) 그리고/또는 적어도 하나의 병렬 인터페이스가 사용된다. 통신 인터페이스들(150)은 모드 제어기(110)로부터의 모드 제어 신호들(MCS), 상기 내부 모드 설정 신호들 또는 상기 모드 설정 명령들에 응답해서 내부 버스들(170)에 선택적으로 연결된다. 통신 인터페이스들(150)은 하나 또는 그 이상의 I/O 인터페이스들(예컨대, 비트마다 프로그램 가능한 I/O 포트들)을 내부에 구비할 수도 있다는 것은 이 기술분야의 당업자에게 자명하다. 이와는 달리, 마이크로컨트롤러(100)는 외부 통신 장치들과의 통신을 위해 통신 인터페이스와 별도로 분리되어 있는 I/O 포트들을 구비할 수도 있다. CPU(120)는 모드 제어기(110)에 의해 설정된 동작 모드들에 따라서 EEP-NVM(130), 입/출력 포트들(140) 및 통신 인터페이스들(150)을 제어한다.

또, 마이크로컨트롤러(100)는 직렬 인터페이스(도 2의 164 참조)와 병렬 인터페이스(도 2의 166 참조)를 갖는 NVM 제어기(160)를 구비하고 있다. NVM 제어기(160)의 직렬 인터페이스는 직렬 포트(162)를 갖는다. 이 직렬 포트(162)에는 클럭 입력 핀(SCL)과 직렬 데이터 입/출력 핀(SDA)이 제공된다. 직렬 포트(162)는 본 발명의 다른 실시예들에서 다수의 다른 핀, 예컨대, 전원(Vdd) 핀, 접지(Vss) 핀, 다수의 테스트 핀, 그리고 다수의 예비 핀을 더 구비할 수도 있다.

마이크로컨트롤러(100)를 제어하기 위한 제어 프로그램 세트에 의해 마이크로컨트롤러(100)가 프로그램 되는 툴 모드에서, NVM 제어기(160)는 마이크로컨트롤러(100)의 외부로부터 모드 명령, 데이터 그리고 어드레스 세트를 데이터 I/O핀(SDA)를 통해 받아들이고, CPU(120)의 개입 없이 받아들여진 명령 및 어드레스에 근거해서 EEP-NVM(130)의 동작을 직접적으로 제어한다.

마이크로컨트롤러(100)의 그와 같은 직렬 프로그래밍 모드에서, NVM 제어기(160)는 직렬 데이터를 병렬 포맷으로 정렬한다. 이 병렬 포맷은 명령 필드(예컨대, 4 bits), 어드레스 필드(예컨대, 20 bits) 및 데이터 필드를 포함하고 있다. 그리고, NVM 제어기(160)는, 다수의 제어 신호들(CONT)과 함께, 어드레스(ADDR) 및 데이터(DATA)를 EEP-NVM(130)으로 병렬로 제공한다. 그 후에, NVM 제어기(160)는 상기 기입 명령 및 어드레스에 근거하여 EEP-NVM(130)의 기입 동작을 제어한다. 위와 같은 프로그래밍 동작 후에, EEP-NVM(130)은 마이크로컨트롤러(100)의 부트 메모리(즉, 프로그램 메모리)로서 사용될 수 있다.

이상에서 기술한 바와 같이, 본 발명의 마이크로컨트롤러는 기입 프로그램을 저장하기 위한 EEP-NVM(130) 이외의 별도의 메모리(예컨대, ROM 그리고/또는 RAM) 없이 온-보드 프로그램을 수행하는 것이 가능하다. 이와 같이, 본 발명에 따르면, ROM 그리고/또는 RAM과 같은 기입 프로그램 저장용 메모리가 불필요하기 때문에, 마이크로컨트롤러의 칩 면적 및 생산 단가를 줄일 수 있다.

다른 동작 모드들, 예컨대, EEP-NVM(130)의 기입 모드에 해당하는 사용자 프로그래밍 모드, EEP-NVM의 동작 모드들(즉, 독출 모드, 기입 모드, 소거 모드, 기입 검증 모드 및 소거 검증 모드) 그리고 다수의 테스트 모드들은 ROM 라이트 또는 호스트 컴퓨터와 같은 외부 제어 프로그램 소스 장치로부터 발행된 모드 설정 명령에 의해 설정된다. 이 제 2 프로그래밍 모드에서, 모드 제어기(110)은 NVM제어기(160)와 연결된 직렬 I/O 포트(162)를 비활성화 시키고, CPU(120)는 통신 인터페이스들(150)을 통해 내부 동작 명령을 받아들여서 그것을 디코딩 한다. 그 후에, CPU(120)는 디코딩 된 내부 동작 명령에 응답해서 NVM 제어기(160) 내의 제어 비트들을 설정한다. 만일 디코딩 된 내부 동작 명령이 독출 또는 소거 동작을 나타내면, CPU(120)는 통신 인터페이스들(150)로부터의 관련 어드레스 만을 받아들이고 그것을 NVM 제어기(160)로 제공한다. 만일 디코딩 된 내부 동작 명령이 기입 동작을 나타내면, CPU(120)는 통신 인터페이스로부터의 관련 어드레스 및 데이터를 NVM 제어기(160)로 제공한다. 그 후에는, NVM 제어기(160)가 EEP-NVM(130)의 기입 동작이 완료될 때까지 CPU(120)의 동작을 중지시킨다.

EEP-NVM(130)으로서 EEPROM이나 플래시 EEPROM이 사용되는 경우에, 마이크로컨트롤러(100)는 소거/프로그램 타이밍 제어기(180)를 더 구비하는 것이 바람직하다. 이 소거/프로그램 타이밍 제어기(180)는, 마이크로컨트롤러(100)가 적용되는 시스템의 환경에 무관하게, EEPROM 또는 플래시 메모리가 일정한 속도로 소거되거나 프로그램되도록 한다. 소거/프로그램 타이밍 제어기(180)는 소거 그리고/또는 프로그램을 위한 일정 주파수의 동기 클럭 신호(ICKL)를 발생하는 클럭 발생기(도시되지 않음)를 구비하고 있다. 동기 클럭 신호(ICLK)는 EEPROM 또는 플래시 메모리로 제공되며, 이로써, EEPROM 또는 플래시 메모리는 마이크로컨트롤러(100)로 인가되는 메인 시스템 클럭에 상관없이 일정한 속도로 소거되거나 프로그램 될 수 있다.

위에서 기술한 바와 같이, 본 발명의 마이크로컨트롤러는 시스템 환경에 무관하게 일정한 소거 시간 및 프로그램 시간을 가질 수 있기 때문에, EEPROM이나 플래시 메모리의 과소거 또는 기입곤란과 같은 문제들의 발생을 막을 수 있다.

도 2는 도 1에 도시된 CPU(120), EEP-NVM(130), 그리고 NVM 제어기(160)의 연결을 예시하는 블럭 회로도이다. 도 2를 참조하면, EEP-NVM(130)은 EEPROM 셀 어레이, 플래시 메모리 셀 어레이 또는 강유전체 메모리 셀 어레이와 같은 불휘발성 메모리 셀 어레이(132)를 갖는다. 또, EEP-NVM(130)은 불휘발성 메모리 셀 어레이(132)와 플래시 메모리의 특성상 필요한 긴 기록 시간 동안 데이터를 유지하기 위한 데이터 버퍼(134)를 구비하고 있다. 이와 동일한 목적으로, CPU(120)는 또한 데이터를 일시적으로 저장하기 위한 레지스터 파일(122)을 내장할 수도 있다.

EEP-NVM(130)으로서 EEPROM이나 플래시 메모리가 채용되는 경우에는, 프로그램 및 소거 동작들을 위해, EEP-NVM(130)은 챠지 펌프 회로와 같은 고전압 제어 회로(136)를 구비해야 한다. 또, 각 EEPROM의 메모리 셀 어레이는 복수의 섹터들(SEC1, SEC2, ..., SECn)로 분할된다. 더 나아가, 각 EEPROM은 각 섹터들에 대한 소거 금지 기능 그리고/또는 프로그램 금지 기능을 갖는다. 이로써, 소거 금지된 그리고/또는 프로그램 금지된 섹터들에 대한 오소거 및 오기입을 방지할 수 있다. 이러한 기능들에 대해서는 추후 상세히 설명한다.

NVM 제어기(160)는 직렬 인터페이스(164)와 메모리 인터페이스(166)를 구비하고 있다. 직렬 인터페이스(164)는, 전술한 바와 같이, 툴 모드에서 마이크로컨트롤러(100) 외부의 장치들과의 통신을 위한 것이다. 메모리 인터페이스 회로(166)는 어드레스 레지스터(166a), 데이터 레지스터(166b), 제어 레지스터 회로(166c) 그리고 어드레스 선택기(166d)를 갖는다.

툴 모드에서, 레지스터 회로들(166a, 166b, 166c)은 직렬 인터페이스(164)로부터 어드레스, 데이터 그리고 명령을 각각 받아들인다. 그리고, 레지스터 회로들(166a, 166b, 166c)은 또한 어드레스 버스(172), 데이터 버스(174) 및 제어 버스(176)에 각각 연결되는데, 특히, 상기 레지스터들(166a, 166b, 166c)은 어드레스 디코더(166e)를 통해 어드레스 버스(172)에 연결된다. 하지만, 사용자 프로그래밍 모드에서, CPU(120)는 통신 인터페이스들(150)을 통해 내부 동작 명령을 받아들여서 그것을 디코딩 한다. 그 후에, CPU(120)는 NVM 제어기(160) 내의 제어 비트들을 설정한다. 만일 디코딩 된 내부 동작 명령이 독출 또는 소거 동작을 나타내면, CPU(120)는 통신 인터페이스들(150)로부터의 어드레스들 만을 받아들이고 그들을 어드레스 레지스터(166a)에 격납한다. 만일 디코딩 된 내부 동작 명령이 기입 동작을 나타내면, CPU(120)는 통신 인터페이스로부터 어드레스들 및 데이터를 가져와서 어드레스 버스(172) 및 데이터 버스(174)를 각각 통해 어드레스 레지스터(166a) 및 데이터 레지스터(166b)에 격납한다. 그 후에는, NVM 제어기(160)가 EEP-NVM(130)의 기입 동작이 완료될 때까지 CPU(120)의 동작을 중지시킨다.

툴 모드, 사용자 프로그래밍 모드 및 다수의 테스트 모드들을 포함하는 마이크로컨트롤러(100)의 동작 모드들은 모드 제어기(110)로부터 인가되는 모드 선택 명령 신호들(RESET#, TEST0-TEST2)의 조합에 의해 설정된다.

툴 모드에서, 모드 제어기(110)는 다른 동작 모드가 발생될 때까지 CPU(120)와 통신 인터페이스들(150)을 비활성화 시킨다. 툴 모드에서는, 명령, 어드레스 및데이터가 바람직하게는 직렬 I/O 포트(162)를 통해 직렬로 NVM 제어기(160)로 제공된다. 그 결과, 마이크로컨트롤러(100)가 ROM 또는 RAM과 같은 다른 기입 프로그램 저장 수단 없이도 EEP-NVM(130)의 온-보드 프로그래밍을 수행할 수 있게 된다. NVM 제어기(160)는 받아들인 어드레스에 따라서 EEP-NVM(130)의 어드레스 지정된 영역으로 제어 프로그램 세트(즉, 데이터)를 직접 기입한다. 이렇게 프로그램 된, EEP-NVM(130)은 마이크로컨트롤러(100)의 부트 메모리로서 이용될 수 있다. 한편, 그와 같은 제어 프로그램 세트는 ROM 라이트, 호스트 컴퓨터 등을 이용하여 마이크로컨트롤러(100)의 오프-보드 상태에서 EEP-NVM(130)으로 기입될 수도 있음은 이 기술분야의 당업자에게는 자명한 것이다.

사용자 프로그래밍 모드에서, 모드 제어기(110)는 직렬 I/O 포트(162)를 비활성화 시킨다. CPU(120)는 통신 인터페이스들(150) 중 하나로부터 모드 설정 명령을 읽와서 그 명령을 디코딩 함으로써 제어 레지스터 회로(166c)의 내부 동작 제어 비트들(바람직하게는 5 자리의 비트들)을 설정한다. 만일 디코딩 된 내부 동작 명령이 독출 동작이나 소거 동작을 나타내면, CPU(120)는 통신 인터페이스(150)로부터의 어드레스를 어드레스 레지스터(166a)로 옮긴다. 만일 디코딩 된 내부 동작 명령이 기입 동작을 나타내면, CPU(120)는 통신 인터페이스(150)로부터의 데이터 및 어드레스를 어드레스 레지스터(166a) 및 데이터 레지스터(166b)로 각각 옮긴다. 그 후에, NVM 제어기(160)은 EEP-NVM(130)의 기입 동작이 완료될 때까지 CPU(120)의 동작을 중지시킨다.

사용자 프로그래밍 모드에서, CPU(120)는 EEP-ROM(130) 내에 저장되어 있는제어 프로그램 세트의 일부분에 해당하는 갱신 프로그램에 대한 EEP-NVM의 기입 동작을 수행해야 할 것을 NVM 제어기(160)에게 알리는 기입 명령을 발생한다. 이 기입 명령은 NVM 제어기(160)를 통해 EEP-NVM(130)으로 전달된다. 상기 갱신 프로그램(즉, 부분적인 제어 프로그램 세트)은 마이크로컨트롤러(100) 외부의 장치로부터 신호 버스들(170)을 통해 NVM 제어기(160)로 제공되며, EEP-NVM(130)에 저장된 제어 프로그램 세트를 갱신하는데 사용된다. 상기 갱신 프로그램 역시 마이크로컨트롤러(100)가 어떤 시스템 상에 장착되어 있는 상태로 EEP-NVM(130)으로 기입된다.

한편, NVM 제어기(160)는, CPU(120)로부터의 기입명령에 응답해서 CPU 중지신호(HALT)를 발생함으로써 CPU(120)의 동작을 중지시킨다(도 3 참조). 사용자 프로그래밍 모드의 타이밍도를 보여주는 도 3에 도시된 바와 같이, CPU 대기 신호는 갱신 프로그램이 EEP-NVM(130)으로 기입되고 있는 중에 CPU(120)가 아무런 처리를 수행하지 않도록 그의 동작을 중지시킨다. CPU 대기 시간 동안에, EEPROM이나 플래시 메모리를 위한 고전압 인에이블 신호(HVE) 및 프로그램/소거 인에이블 신호(PGM/Erase)가 활성화 된다.

도 4는 NVM 제어기(160)에 내장된 키 레지스터들을 보여주고 있다. 도 4를 참조하면, 4개의 8-bit 레지스터들(KR1-KR4)이 주어진다. 키 레지스터들(KR1-KR4)은 그들로 미리 정해진 제 1 내지 제 4의 키 값들이 각각 기록될 때에만 NVM 제어기(160)에 대한 억세스를 허용한다. 다시 말해, 키 레지스터들(KR1-KR4)이 제 1 내지 제 4의 미리 주어진 값들, 예컨대, 5Ah, A5h, 5Ah, A5h를 각각 갖지 않는다면, 제어 레지스터 회로(166c) 내의 레지스터들에 대한 기입이 불가능하다.

도 5는 NVM 제어기(160)에 내장된 16-bit의 사용자 프로그래밍 제어 레지스터의 포맷을 보여주고 있다. 이 레지스터의 각 비트는 프로그램 가능하다. 도 5를 참조하여, 사용자 프로그래밍 제어 레지스터는 고속동작을 위한 FAST 비트, EEP-NVM(130)의 억세스 사이클을 지정하기 위한 ACC0-ACC2 비트, SDPD(software data protection) 비트, STRSTP(operation start/stop#) 비트, SPGM(sector program enable) 비트, OSPGM(option sector program enable) 비트, SERS(sector erase enable) 비트 및 OSERS(option sector erase enable) 비트를 갖는다. 이들 중에서, SPGM, OSPGM, SERS 및, OSERS 비트는 특히 EEPROM 또는 플래시 메모리를 위한 것이다. 사용자 프로그래밍 제어 레지스터의 16 비트 모두는 초기에 로직 '0'으로 설정된다.

FAST 비트가 로직 '1'로 설정되면, EEP-NVM(130)의 내부 회로들이 인터리브 모드(interleaved mode)와 같은 고속 동작 모드로 구성된다.

ACC0-ACC2 비트는 EEP-NVM(130)의 억세스 모드를 나타낸다. 예컨대, '000' 값은 3 사이클을, '001'은 1 사이클을, '010'은 2 사이클을, 그리고 '011'은 '뱅크 디스에이블'을 나타낸다.

사용자 프로그래밍 제어 레지스터를 구성함에 있어서, 먼저, SPDP 비트와, SPGM, OSPGM, SERS 및 OSERS 비트 중 어느 하나를 로직 '1'로 설정한다. 이런 상태에서, STRSTP 비트가 로직 '1'로 설정되면, EEP-NVM(130)은 동작하기 시작한다. EEP-NVM(130)이 동작하고 있는 동안에, CPU(120)는 앞에서 설명한 바와 같이 동작을 중지하고 대기 상태에 있게 된다. 이때, CPU(120)는 EEP-NVM(130)의 동작이 완료될 때까지는 동작하지 않는다.

도 6은 NVM 제어기(160)에 내장된 사용자 프로그래밍 오류 레지스터의 포맷을 보여주고 있다. 도 6을 참조하여, 사용자 프로그래밍 오류 레지스터는 CFGERR(configuration error) 비트, PGMERR(program error) 비트, 그리고 VTGERR(voltage error) 비트를 갖는다.

CFGERR 비트는, 상기 사용자 프로그래밍 제어 레지스터의 SPGM, OSPGM, SERS 및 OSERS 비트 중 2 개 이상이 동시에 로직 '1'로 설정될 때, 로직 '1'로 설정된다. 이 CFGERR 한번 로직 '1'로 설정되면, 그것이 로직 '0'으로 다시 설정될 때까지는 사용자 프로그래밍 제어 레지스터에 대한 억세스가 불가하다.

PGMERR 비트는, 프로그램 동작 동안에 프로그램 된 데이터가 실제의 프로그램 데이터와 불일치 할 때, 로직 '1'로 설정된다. 프로그램 동작 후에 프로그래밍의 결과는 곧 바로 내부적으로 비교된다.

VTGERR 비트는 동작 전압들, 예컨대, EEPROM 또는 플래시 메모리의 프로그램 또는 소거 전압들이 하부 제한 레벨들 아래로 하강하거나 상부 제한 레벨들을 초과해서 상승하는 경우에 로직 '1'로 설정된다.

도 7은 상기 EEP-NVM(130)이 256 Kbyte의 EEPROM 또는 플래시 EEPROM(이들 각 메모리는 16 개의 2 Kbyte 메모리 셀 섹터들과 7 개의 32 Kbyte 메모리 셀 섹터들을 구비함)인 경우에 있어서 NVM 제어기(160)에 구비되는 섹터 보호 플래그 레지스터의 포맷을 보여주고 있다. 도 7을 참조하여, 비트 L0 내지 LF는 16 개의 2 Kbyte 섹터들을 위한 보호 플래그들이고, 비트 U1 내지 U7은 32 Kbyte 섹터들을 위한 보호 플래그들이다. 각 보호 비트들이 로직 '1'로 설정될 때, 대응하는 섹터들이 소거/프로그램 금지된다. 이 섹터 보호 플래그 레지스터는 상기 NVM 제어기가 아닌, EEP-NVM 셀 어레이 또는 그 주변에 구현될 수도 있다.

도 8은 본 발명의 제 2 실시예에 따른 마이크로컨트롤러(100')를 보여주고 있다. 도 8로부터 알 수 있는 바와 같이, 이 실시예에 따른 마이크로컨트롤러(100')는, SRAM 또는 FRAM과 같은 버퍼 RAM(190)과, 통신 인터페이스(150) 대신에 또는 그와는 별도로 추가적으로 사용되는 I/O 포트들(140)을 더 구비하는 것을 제외하고는, 도 1에 도시된 마이크로컨트롤러(100)와 동일한 구성을 갖고 있다. 버퍼 메모리(190)는 신호 버스들(170)에 연결되며, 예컨대, 사용자 프로그래밍 모드에서 갱신 프로그램(즉, 부분적인 제어 프로그램)과 같은 데이터를 일시적으로 저장하는데 사용된다. 이 경우, CPU(120)는 NVM 제어기(160)의 제어 레지스터 회로(166c)(도 2 참조)를 설정함으로써 버퍼 메모리(190)에 임시로 저장된 데이터가 NVM 제어기(160)를 통해 EEP-NVM(130)에 기입된다. 또, 버퍼 메모리(190)는 마이크로컨트롤러(100)가 완전한 한 세트의 제어 프로그램들에 의해 프로그램되는 툴 모드에서, 모드 제어기(110)에 의해, CPU(120), 입/출력 포트들(140), 통신 인터페이스들(150), 그리고 버스들(170)과 함께, 비활성 상태로 된다.

한편, 외부 데이터는, 예컨대 사용자 프로그래밍 모드에서, CPU(120) 내의 레지스터 파일(122)에 일시적으로 저장될 수도 있다. 이 경우도, CPU(120)가 NVM 제어기(160)의 제어 레지스터 회로(166c)를 설정함으로써 레지스터 파일(122)에 임시로 저장된 데이터가 NVM 제어기(160)를 통해 상기 EEP-NVM(130)에 기입된다.

본 발명의 다른 실시예서, 외부 데이터는, 예컨대, 사용자 프로그래밍 모드에서, EEP-NVM(130) 내의 데이터 버퍼(134)(도 2 참조)에 일시적으로 저장된다. 이 경우도, CPU(120)가 NVM 제어기(160)의 제어 레지스터 회로(166c)를 설정함으로써 데이터 버퍼(134)에 임시로 저장된 데이터가 NVM 제어기(160)를 통해 EEP-NVM(130)에 기입된다.

위에서 기술한 바와 같은 데이터 버퍼링 동작 이외에, 도 8의 마이크로컨트롤러(100')의 나머지 동작들은 도 1의 마이크로컨트롤러(100)의 그것들과 동일하다.

이상에서 설명한 바와 같이, 본 발명에 따르면, 첫째, 마이크로컨트롤러가 EEP-NVM이 아닌 그리고 제어 프로그램 또는 데이터를 저장하기 위한 ROM 및/또는 RAM과 같은 어떤 메모리가 없어도 온-보드 프로그래밍 동작을 수행할 수 있다. 둘째, 시스템 환경에 상관없이 마이크로컨트롤러에 내장된 불휘발성 메모리가 일정한 소거 시간 및 일정한 프로그램 시간을 갖도록 보장하기 때문에 과소거 및 기입 장애와 같은 문제가 발생되지 않는다. 셋째, 본 발명에 따르면, 온-보드 프로그래밍 동작을 위한 ROM 그리고/또는 RAM과 같은 메모리가 불필요하므로 마이크로컨트롤러의 칩 면적 및 생산단가를 줄일 수 있다. 넷째, 본 발명에 따른 온-보드 프로그래밍 구조는 다양한 종류의 NVM 메모리를 갖는 마이크로컨트롤러들에 적용할 수 있을 뿐만 아니라, NVM 메모리를 갖는 다양한 성능의 마이크로컨트롤러들(즉, 저성능 마이크로컨트롤러들에서 고성능 마이크로컨트롤러들)에 적용할 수 있다.

Claims

마이크로컨트롤러에 있어서:

복수의 버스들과;

상기 버스들에 연결되는 중앙처리장치(CPU)와;

모드 선택 신호들에 응답하여 모드 제어 신호들을 발생해서 상기 마이크로컨트롤러의 동작 모드들을 설정하는 모드 제어 신호들을 발생하는 모드 제어기와;

상기 복수의 버스들에 선택적으로 연결되는 적어도 하나의 통신 인터페이스와;

데이터 및 제어 프로그램을 저장하기 위한 전기적으로 재기입 가능한 불휘발성 메모리(NVM); 그리고

직렬 인터페이스를 구비하고, 상기 복수의 버스들이나 상기 적어도 하나의 통신 인터페이스 중 어느 하나에 동작 가능하도록 접속되는 그리고 상기 모드 제어 신호들에 응답해서 상기 적어도 하나의 통신 인터페이스와 상기 직렬 인터페이스 중 어느 하나를 통해 NVM 명령, 그리고 상기 어드레스와 상기 데이터 중 적어도 하나를 받아들이는 메모리 제어기를 구비하는 것을 특징으로 하는 마이크로컨트롤러.
제 1 항에 있어서,

상기 NVM 명령은 독출 동작, 기입 동작 및 소거 동작을 갖는 상기 전기적으로 재기입 가능한 불휘발성 메모리(NVM)의 내부 동작을 나타내는 것을 특징으로 하는 마이크로컨트롤러.
제 2 항에 있어서,

상기 메모리 제어기는 상기 독출 동작 및 상기 소거 동작 중 어느 하나에서 NVM 명령과 어드레스를 받아들이는 것을 특징으로 하는 마이크로컨트롤러.
제 2 항에 있어서,

상기 메모리 제어기는 상기 기입 동작에서 NVM 명령, 어드레스 및 데이터 세트를 받아들이는 것을 특징으로 하는 마이크로컨트롤러.
제 1 항에 있어서,

프로그래밍 모드 동안에, 상기 중앙처리장치는 동작하는 것을 중지하고 비활성 상태로 유지되는 것과 아울러 상기 메모리 제어기는 상기 전기적으로 재기입 가능한 불휘발성 메모리(NVM)의 내부 동작을 제어하는 것을 특징으로 하는 마이크로컨트롤러.
제 5 항에 있어서,

상기 메모리 제어기는 상기 마이크로컨트롤러의 외부로부터 상기 직렬 인터페이스를 통해 상기 NVM 명령과, 어드레스 및 데이터 중 적어도 하나를 받아들이는 것을 특징으로 하는 마이크로컨트롤러.
제 5 항에 있어서,

상기 받아들여진 데이터는 상기 마이크로컨트롤러를 프로그램 하기 위한 일련의 프로그램 명령들 및 프로그램 데이터를 포함하는 제어 프로그램 세트인 것을 특징으로 하는 마이크로컨트롤러.
제 5 항에 있어서,

상기 메모리 제어기는 제어 프로그램 세트와 데이터를 직렬로 받아들여서 상기 제어 프로그램 세트와 데이터를 상기 전기적으로 재기입 가능한 불휘발성 메모리(NVM)에 병렬로 기입하는 것을 특징으로 하는 마이크로컨트롤러.
제 1 항에 있어서,

상기 중앙처리장치는 상기 적어도 하나의 통신 인터페이스로부터 내부 동작을 위한 NVM 명령을 받아들여서 디코딩 하고, 디코딩 된 명령에 응답하여 상기 전기적으로 재기입 가능한 불휘발성 메모리(NVM)의 복수의 제어 비트들을 기입하는 것을 특징을 하는 마이크로컨트롤러.
제 9 항에 있어서,

상기 메모리 제어기는 갱신 프로그램이 상기 전기적으로 재기입 가능한 불휘발성 메모리(NVM)에 기입되고 있는 동안에 상기 중앙처리장치로부터 제공된 기입명령에 응답하여 상기 중앙처리장치의 동작을 중지시키는 것을 특징으로 하는 마이크로컨트롤러.
제 9 항에 있어서,

상기 메모리 제어기에 포함되는 상기 직렬 인터페이스는 비활성 상태에 있는 것을 특징으로 하는 마이크로컨트롤러.
제 9 항에 있어서,

상기 버스들에 연결된 적어도 하나의 버퍼 메모리와, 상기 중앙처리장치에 포함되는 레지스터 파일, 그리고 제어 프로그램 세트와 데이터를 일시적으로 저장하기 위한 상기 전기적으로 재기입 가능한 불휘발성 메모리(NVM)에 포함되는 데이터 버퍼를 더 포함하는 것을 특징으로 하는 마이크로컨트롤러.
제 1 항에 있어서,

상기 메모리 제어기는 상기 버스들 중 하나 또는 상기 직렬 인터페이스에 동작 가능 하도록 연결되는 제어 레지스터, 어드레스 레지스터 및 데이터 레지스터를 더 포함하는 것을 특징으로 하는 마이크로컨트롤러.
제 13 항에 있어서,

상기 제어 레지스터, 상기 어드레스 레지스터 및 상기 데이터 레지스터는 어드레스 디코더를 통해 어드레스 버스에 연결되는 것을 특징으로 하는 마이크로컨트롤러.
제 13 항에 있어서,

상기 메모리 제어기는 상기 제어 레지스터로부터의 어드레스 선택 신호에 응답하여 상기 버스들 중의 어드레스 버스의 출력과 상기 어드레스 레지스터의 출력 중 하나를 선택적으로 출력하는 멀티플렉스를 더 포함하는 것을 특징으로 하는 마이크로컨트롤러.
제 13 항에 있어서,

상기 메모리 제어기는 기입-금지된 셀 섹터로의 비정상적인 기입을 방지하는 섹터 보호 플래그 레지스터를 더 포함하는 것을 특징으로 하는 마이크로컨트롤러.
제 1 항에 있어서,

상기 마이크로컨트롤러가 장착된 시스템의 환경에 무관하게 일정한 프로그램/소거 속도로 상기 전기적으로 재기입 가능한 불휘발성 메모리(NVM)를 유지하는 프로그램/소거 타이밍 제어기를 더 포함하는 것을 특징으로 하는 마이크로컨트롤러.
제 17 항에 있어서,

상기 프로그램/소거 타이밍 제어기는 상기 마이크로컨트롤러로 인가되는 메인 클럭에 무관하게 프로그램/소거 동기 클럭 신호를 발생하는 클럭 발생기를 포함하는 것을 특징으로 하는 마이크로컨트롤러.
마이크로컨트롤러에 있어서:

복수의 버스들에 연결되는 중앙처리장치(CPU)와;

모드 선택 신호에 응답해서 상기 마이크로컨트롤러의 동작 모드들을 설정하는 모드 제어 신호들을 발생하는 모드 제어기와;

상기 복수의 버스들에 연결되고, 상기 마이크로컨트롤러 외부의 장치들을 인터페이싱 하기 위한 통신 인터페이스와;

전기적으로 재기입 가능한 불휘발성 메모리(NVM)로 이루어지고, 데이터 및 제어 프로그램을 저장하는 메모리 장치; 그리고

상기 전기적으로 재기입 가능한 불휘발성 메모리(NVM)에 연결되고, 상기 복수의 버스들 및 상기 통신 인터페이스에 동작 가능 하도록 연결되며, 상기 모드 제어 신호들에 응답하여 NVM 명령 그리고 어드레스 및 데이터 중 적어도 하나를 받아들이는 메모리 제어기를 포함하는 것을 특징으로 하는 마이크로컨트롤러.
제 19 항에 있어서,

상기 메모리 제어기는 상기 중앙처리장치의 개입 없이 상기 메모리 장치로부터의 독출 동작이나 상기 메모리 장치로의 기입 동작을 위한 명령, 데이터 및 어드레스를 직렬로 받아들이기 위한 직렬 인터페이스를 더 포함하는 것을 특징으로 하는 마이크로컨트롤러.
제 19 항에 있어서,

하나의 프로그래밍 모드 동안에, 상기 중앙처리장치가 상기 통신 인터페이스로부터의 어드레스들 및 데이터를 상기 메모리 제어기로 옮기는 것과 아울러 상기 메모리 제어기는 상기 중앙처리장치의 개입 없이 상기 메모리 장치와 함께 독출 동작 또는 소거 동작을 수행하는 것을 특징으로 하는 마이크로컨트롤러.
마이크로컨트롤러에 있어서:

복수의 버스들에 연결되는 중앙처리장치(CPU)와;

모드 선택 신호에 응답해서 상기 마이크로컨트롤러의 동작 모드들을 설정하는 모드 제어 신호들을 발생하는 모드 제어기와;

상기 복수의 버스들에 연결되고, 상기 마이크로컨트롤러 외부의 장치들을 인터페이싱 하기 위한 통신 인터페이스와;

데이터 및 제어 프로그램을 저장하는 전기적으로 재기입 가능한 불휘발성 메모리(NVM); 그리고

상기 전기적으로 재기입 가능한 불휘발성 메모리(NVM)에 연결되고, 상기 복수의 버스들 및 상기 통신 인터페이스에 동작 가능 하도록 연결되며, 상기 모드 제어 신호들에 응답하여 NVM 명령 그리고 어드레스 및 데이터 중 적어도 하나를 받아들이기 위한 직렬 인터페이스를 구비하고, 그리고 상기 중앙처리장치의 개입 없이 상기 데이터 및 어드레스를 상기 전기적으로 재기입 가능한 불휘발성 메모리(NVM)로부터 직접적으로 독출하거나 상기 전기적으로 재기입 가능한 불휘발성 메모리(NVM)에 직접적으로 기입하는 메모리 제어기를 포함하는 것을 특징으로 하는 마이크로컨트롤러.
마이크로컨트롤러에 있어서:

복수의 버스들에 연결되는 중앙처리장치(CPU)와;

모드 선택 신호에 응답해서 상기 마이크로컨트롤러의 동작 모드들을 설정하는 모드 제어 신호들을 발생하는 모드 제어기와;

상기 복수의 버스들에 연결되고, 상기 마이크로컨트롤러 외부의 장치들을 인터페이싱 하기 위한 통신 인터페이스와;

데이터 및 제어 프로그램을 저장하는 전기적으로 재기입 가능한 불휘발성 메모리(NVM); 그리고

상기 전기적으로 재기입 가능한 불휘발성 메모리(NVM)에 연결되고, 상기 복수의 버스들 및 상기 통신 인터페이스에 동작 가능 하도록 연결되며, 상기 모드 제어 신호들에 응답하여 NVM 명령 그리고 어드레스 및 데이터 중 적어도 하나를 받아들이는 메모리 제어기를 포함하되,

상기 메모리 제어기는 한 동작 모드 동안에 상기 중앙처리장치의 동작을 중지시키고 상기 데이터와 어드레스를 상기 전기적으로 재기입 가능한 불휘발성 메모리(NVM)로부터 직접적으로 독출하거나 상기 전기적으로 재기입 가능한 불휘발성 메모리(NVM)에 직접적으로 기입하는 것을 특징으로 하는 마이크로컨트롤러.