[go: up one dir, main page]

KR20030085046A - 동기 비휘발성 메모리 소자용 독립 비동기 부트 블록 - Google Patents

동기 비휘발성 메모리 소자용 독립 비동기 부트 블록 Download PDF

Info

Publication number
KR20030085046A
KR20030085046A KR10-2003-7012390A KR20037012390A KR20030085046A KR 20030085046 A KR20030085046 A KR 20030085046A KR 20037012390 A KR20037012390 A KR 20037012390A KR 20030085046 A KR20030085046 A KR 20030085046A
Authority
KR
South Korea
Prior art keywords
output
block
signal
gate
input
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
KR10-2003-7012390A
Other languages
English (en)
Inventor
프랭클린더크알
휴이에드워드에스
Original Assignee
아트멜 코포레이숀
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 아트멜 코포레이숀 filed Critical 아트멜 코포레이숀
Publication of KR20030085046A publication Critical patent/KR20030085046A/ko
Withdrawn legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory

Landscapes

  • Read Only Memory (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Abstract

본 발명은 시스템 클록과 동기하여 동작하는 메인 메모리(23) 및 비동기 부트 블록(25)을 갖는 비휘발성 메모리 소자(20)를 개시한다. 이 부트 블록(25)은 초기의 파워업시에 비동기적으로 동작하도록 활성화될 수 있으며, 그 메모리 소자 내의 제어 논리 회로에 의해 명령 신호를 수신할 때 동기 모드로부터 비동기 모드로 전환될 수 있다.

Description

동기 비휘발성 메모리 소자용 독립 비동기 부트 블록{INDEPENDENT ASYNCHRONOUS BOOT BLOCK FOR SYNCHRONOUS NON-VOLATILE MEMORY DEVICES}
비휘발성 메모리 소자들은 다양한 반도체 메모리 소자들을 포함하며, 이 메모리 소자들은 칩의 전원이 꺼지는 경우에, 그들의 데이터를 유지하는 셀을 가지고 있다. 비휘발성 메모리 소자들의 유형에는 플래시 메모리와, 전기적으로 소거 및 프로그램 가능한 판독 전용 메모리(EEPROM) 뿐만 아니라 다양한 기타 소자 구조를 포함한다. 통상, 이러한 유형의 메모리들은 메모리 어레이로부터 데이터를 판독하고, 그 메모리 어레이에 데이터를 프로그램/기록하기 위하여, 소자의 시스템 클록과 동기하여 동작한다.
종종, 비휘발성 소자들은 부트 블록(boot block)을 포함하는데, 이 부트 블록은 오퍼레이팅 시스템, BIOS(Basic Input Output System) 등의 특정 프로그램을 저장하는 데 이용되는 전용 메모리 영역이다. 일반적으로, 이들 부트 블록의 데이터는 메모리 어레이의 나머지에 이용된 클록과 동기하여 액세스된다. 이것의 단점은 부트 블록으로부터 데이터에 액세스하기 전에 클록 신호 및 판독 명령들이 설정되어야 한다는 것이다. 반면에, 그 장점은 클록 또는 판독 명령을 셋업하지 않고도 파워업(power up) 직후에 바로 부트 블록으로부터 데이터에 액세스할 수 있다는 것이다. 그렇게 데이터에 액세스하기 위해서, 부트 블록은 메모리 소자의 정규 동기 메인 메모리부(regular synchronous main memory portion)와 동기하여 동작시킬 필요가 있다.
Andrich 등의 미국 특허 제5,197,034호는 메인 블록 및 부트 블록을 포함하는 비휘발성 메모리를 개시한다. 제어 신호가 제1 전압 상태에 있는 경우에 부트 블록이 갱신되도록 하고, 제어 신호가 다른 전압 상태에 있는 경우에 실질적인 파워 오프 상태로 메모리를 스위칭시키도록 파워 오프 신호를 발생시키는 회로 수단이 결합되어 제어 신호를 제어 입력으로서 수신한다.
Akaogi의 미국 특허 제5,402,383호는 부트 블록 타입 또는 정상 타입의 플래시 메모리 소자에 선택적으로 이용하기 위한 전기적으로 소거 가능한 비휘발성 반도체 메모리 소자를 개시한다. 이 메모리 소자는 메모리 셀 어레이, 제1 소거 유닛, 제2 소거 유닛 및 동작 설정 장치를 갖는다. 제1 동작 모드에 설정되는 경우, 그 메모리 셀 어레이의 소거 동작은 제1 소거 유닛에 의해서만 수행된다. 제2 동작 모드에 설정되는 경우에, 제1 소거 유닛의 소거 동작은 디스에이블(disable)되고, 제2 소거 유닛은 소거 동작을 수행하기 위하여 활성화된다. 따라서, 부트 블록 플래시 메모리와 정상 타입 플래시 메모리 사이의 변경은 동작 모드 장치의 설정값을 변경함으로써 실현될 수 있다.
Le 등의 미국 특허 제5,502,835호는 메모리를 동기시켜 액세스하는 방법을 개시하는데, 이 메모리 내의 집적 회로 마이크로프로세서는 초기의 중복 메모리 액세스 사이클을 통해 외부 메모리 소자로부터 데이터를 판독함으로써, 저속 메모리에 효율적으로 액세스할 수 있다. 이 회로는 부트 루틴을 저장하는 부트 영역을 포함한다. 이 부트 영역은 Le 등의 특허의 도 13에 도시된 칩 선택 발생 장치의 일부분으로써, 동기적인 것으로 보인다.
본 발명은 비활성 반도체 메모리 소자 분야에 관한 것으로서, 보다 구체적으로 말하면, 독립 비동기 부트 블록을 갖는 동기 비휘발성 메모리 소자에 관한 것이다.
도 1은 본 발명의 비휘발성 메모리 소자의 블록도이다.
도 2는 비동기 부트 블록의 블록도이다.
도 3은 비동기 부트 블록에서 x-디코더 회로 블록의 회로도이다.
도 4는 메인 메모리 블록에서 x-디코더 회로 블록의 회로도이다.
도 5는 부트 블록 및 메인 메모리 블록의 출력 버퍼의 회로도이다.
본 발명의 목적은 비동기적으로 액세스될 수 있으면서도, 동기 동작으로 프로그래밍/소거될 수 있는 부트 블록을 갖는 비휘발성 메모리 소자를 제공하는 것이다.
본 발명의 다른 목적은, 초기에 메모리 소자가 파워업된 후에, 비동기 부트 블록이 활성되거나, 정규 동기 메모리 동작 명령의 확인시 동기 동작으로부터 스위칭하여 비동기 부트 블록이 활성될 수 있게 하는 비휘발성 메모리 소자를 제공하는 것이다.
본 발명의 목적은 시스템 클록과 동기하여 동작하는 메인 메모리 블록과 독립 비동기 부트 블록을 갖는 비휘발성 메모리 소자에 의해 달성된다. 이 메모리 소자 구조는 마이크로프로세서/메모리 제어기 구성에 이용될 수 있으며, 그 메모리 소자는 초기의 파워업 동작 및 시스템 리셋 동작시에 이용된다. 비휘발성 메모리 소자는 제어 논리 회로를 포함하고, 이 제어 논리 회로에 의해 비동기 부트 블록이 초기 파워업 후에 활성되게 하거나, 그 부트 블록이 동기 모드에서 활성되도록 한후에, 비동기 모드로 스위칭될 수 있다. 이러한 동작에 의해 데이터는 클록을 대기하거나 설정될 명령 신호들을 판독하지 않고도 부트 블록으로부터 즉시 판독될 수 있다. 추가적으로, 많은 마이크로프로세서/메모리 제어기가 비동기적으로 동작하기 때문에, 비휘발성 메모리 소자가 비동기 마이크로프로세서와 호환될 수 있다.
도 1에는 본 발명의 비휘발성 메모리 소자가 도시되어 있다. 이 메모리 소자는 정규 동기 비휘발성 메모리 블록(23) 및 비동기 부트 블록(25)으로 구성된다. 정규 동기 비휘발성 메모리 블록(23) 및 비동기 부트 블록(25)은 어드레스 입력과, x 및 y 디코더와, 판독, 프로그램 및 소거용 컬럼 선택부와, 비휘발성 메모리 어레이와, 감지 증폭기 및 출력 버퍼를 포함할 수 있는 메모리 회로의 블록들이다. 메모리 소자(20)는 메모리 소자로부터 명령을 수신하는 복수의 입력핀(21)과, 메모리 소자로 명령들을 출력하는 복수의 출력핀(27)을 포함한다. 신호 회선(31, 33)들은 메인 메모리 블록(23)과 비동기 부트 블록(25) 사이에서 명령들을 전송한다. 부트 블록 인에이블 신호(32)는 비동기 부트 블록(25)에 입력되어, 정규 메인 메모리 블록에 입력되기 전에 반전(35)된다.
도 2를 참조하면, 비동기 부트 블록(25)은 블록(49)의 어드레스부에서 신호 (41)를 수신하고, 컬럼 선택부(44) 및 프로그램/소거 선택부(42)와 함께 x-디코더 (47) 및 y-디코더(48)는 메모리 영역(43)의 어떤 영역이 판독 동작, 프로그램 동작 및 소거 동작에 대하여 선택될 것인지를 판정한다. 그 부트 블록도 또한 출력 신호(50)를 버퍼링하는 데 이용되는 출력 버퍼 및 감지 증폭기를 포함한다.
비동기 부트 블록은 적어도 2가지 방법으로 활성될 수 있다. 제1 방법은 정규 동기 메모리 동작 명령인 "모드 레지스터 설정 명령"을 발행하여, 비동기 부트 블록을 활성시키고, 정규 동기 비휘발성 메모리 블록을 디스에이블시킨다. 이러한 경우에, 부트 블록은 동기 모드에서 동작될 것이고, 그 모드 레지스터 설정은 비동기 모드에서 동작하기 위하여 부트 블록을 스위치할 것이다. 이것에 의해, 판독 동작, 프로그램 동작 및 소거 동작 등 대부분의 기능 동작들이 정규 메인 메모리 블록 대신에 비동기 부트 블록으로 액세스될 것이다. 비동기 부트 블록을 활성화시키는 제2 방법은 칩의 파워업시에, 동기 비휘발성 메모리 블록 대신에, 비동기 부트 블록을 활성시키는 것이다. 동기 메인 메모리 블록을 인에이블시키고자 하는 시간에 비동기 부트 블록을 비활성 상태로 하기 위하여 모드 레지스터 설정 명령이 발행될 수 있다. 이 모드 레지스터 설정 명령은 보통 동기 칩 동작이다. 이 명령이 동작의 비동기 부트 블록 모드에서 입력될 것이기 때문에, 클록, 로우 액세스 (RAS#) 및 컬러 액세스(CAS#) 등의 일부의 입력 핀 기능들이 디스에이블되지 않고, 입력부들이 입력 명령에 이용될 때까지 입력부에서 각각의 비활성 상태 VIL 또는VIH로 설정될 수 있다. 이러한 방법으로, 칩의 동작이 비동기 부트 블록 모드에 있는 동안에도, 여전히 프로그래밍 및 소거의 동기 명령 시퀀스가 발생되어, 가능할 수 있다. 이것은 비동기 부트 블록을 프로그램하고 소거하는 비동기 논리 집합을 설계하는 데 필요한 노력을 매우 줄일 수 있다.
도 3에는 비동기 부트 블록을 인에이블 및 디스에이블시키는 데 이용되는 몇 가지 제어 논리 회로가 도시되어 있다. 도 3의 회로는 비동기 부트 블록의 x-디코더인 반면에, 도 4의 회로는 동기 메인 메모리 블록의 x-디코더이다. 도 3을 참조하면, x-디코더 논리 회로(60)는 부트 블록 인에이블 신호(67)를 포함하는 복수의 입력(61, 69)을 갖는 NAND 게이트(65)를 포함한다. NAND 게이트(65)의 출력은 출력 (68)을 발생시키는 인버터(66)에 의해 반전된다. 유사하게, 도 4에 있어서, NAND 게이트(75)는 부트 블록 인에이블 신호(77)를 포함하는 복수의 입력 신호(71, 79)를 수신한다. 그러나, 부트 블록 인에이블 신호(77)는 NAND 게이트(75)에 입력하기 전에 반전된다. NAND 게이트(75)의 출력은 출력(78)을 발생시키는 인버터(76)에 의해 반전된다. 부트 블록 인에이블 신호는 모드 레지스터 설정 명령으로 활성되거나 논리적으로 "하이"로 될 수 있으며, 또한 비동기 부트 블록이 활성되는 것을 나타내기 위하여 파워업 후에 "하이"로 될 수 있다. 비동기 부트 블록이 활성되지 않은 경우, 그 부트 블록 인에이블 신호는 논리 로우 상태로 유지될 것이다. 도 3에 있어서, 출력 신호는 부트 블록 인에이블 신호(67)가 논리 "하이" 상태에 있는 경우에만, 입력 신호(a-0 내지 a-n)(61, 69)의 논리 결합에 따르게 된다. 다른 방법으로, 그 출력(68)은, 비동기 부트 블록이 활성되지 않는 것을 나타내는 논리 "로우"상태에 있는 한, 부트 블록 인에이블 신호(67)는 논리 "로우" 상태에 머무르게 된다. 도 4를 참조하면, 동기 메인 메모리 블록의 x-디코더 회로 블록(70)에 있어서, 그 출력 신호(78)는, 부트 블록 인에이블 신호(77)가 논리 "로우" 상태에 있어서, 비동기 부트 블록이 활성 상태가 아니고, 정규 동기 메인 메모리 블록이 인에이블되는 것을 나타내는 경우에, 입력 신호(a-0 내지 a-n)(71, 79)의 논리 결합을 따르게 된다.
도 5에는 부트 블록 및 메인 메모리 블록의 출력 버퍼들이 도시되어 있다. 비동기 부트 블록의 출력 버퍼 제어 논리 회로(80)는 동기 메인 메모리 블록의 출력 버퍼(90)와 결합되고, 각 버퍼의 출력은 출력 패드(100)에서 출력 신호(99)를 제공한다. 비동기 부트 블록의 출력 버퍼인 제1 논리 블록(80)은 부트 블록 인에이블 신호(87)를 하나의 입력 단자에서 수신하는 제1 인버터(83)로 이루어지고, 이 인버퍼(83)의 출력 단자에 중간 제어 신호를 발생시킨다. NOR 게이트(84)는 제1 인버터(83)의 출력 단자에 결합되는 제1 입력 단자를 갖고, 이 입력 단자에서 중간 제어 신호를 수신한다. NOR 게이트는 NOR 게이트의 제2 입력 단자에서 제1 입력 신호(81)를 수신한다. NOR 게이트는 NOR 출력에서 제1 게이트 신호를 발생시킨다. NAND 게이트(82)는 제1 단자에서 부트 블록 인에이블 신호(87)를 수신하고, 제2 단자에서 입력 신호(81)를 수신한다. NAND 게이트(82)의 출력은 제2 게이트 신호이다. 이 2개의 게이트 신호는 PMOS 트랜지스터 및 NMOS 트랜지스터(86)로 이루어지는 CMOS 인버터의 게이트로 입력된다. PMOS 트랜지스터는 NAND 게이트(82)의 출력 신호를 수신하고, NMOS 트랜지스터(86)는 NOR 게이트(84)의 출력 신호를 수신한다.PMOS 트랜지스터(85) 및 NMOS 트랜지스터(86)에 의해 형성된 인버터의 출력은 출력 패드(100)의 출력 신호(99)로 보내지는 신호(88)를 발생시킨다. 동기 비휘발성 메모리 장치 블록의 회로(90)는 부트 블록 인에이블 신호를 입력 단자에서 수신하고, 그 출력 단자에서 중간 제어 신호를 발생시키는 인버터(93)를 갖는다. NAND 게이트 (92)는 제1 인버터(93)의 출력 단자에 결합된 제1 입력 단자를 갖고, NAND 출력에서 제1 게이트 신호를 발생시키는 제2 입력 단자에서 제1 입력 신호(91)를 수신한다. NOR 게이트(94)는 제1 단자에서 부트 블록 인에이블 신호(97)를 수신하고, 제2 단자에서 입력 신호(91)를 수신하며, 그 출력에서 제2 게이트 제어 신호를 발생시킨다. 제1 게이트 제어 신호는 PMOS 트랜지스터(95)로 보내지고, 제2 게이트 제어 신호는 NMOS 트랜지스터(96)의 게이트로 보내진다. PMOS 트랜지스터(95) 및 NMOS 트랜지스터(96)는 출력핀(100)으로 보내는 출력(98)을 발생시키는 인버터를 형성한다.
동기 부트 블록이 활성될 때, 부트 블록 인에이블 신호는 논리 하이로 될 것이고, 입력 신호들은 논리 회로를 제어하여, 논리 하이에서 부트 블록 인에이블 신호가 논리 회로(90)를 턴오프시킴으로써, 출력 버퍼 및 동기 메인 메모리 블록이 디스에이블되는 시간에 출력(100)을 구동한다. 동기 부트 블록이 활성되지 않는 경우, 부트 블록 인에이블 신호는 논리 로우 값이 됨으로써, 비동기 부트 블록(80)의 출력 버퍼가 디스에이블되게 되고, 동기 메인 메모리 블록의 출력 버퍼(90)로의 로우 신호가 인에이블될 것이다. 따라서, 출력 패드(100)가 2개의 출력 버퍼에 의해 구동되더라도, 단 하나의 출력 버퍼는 임의 시간에 패드를 구동시키게 되며, 다른버퍼는 3 상태 모드로 된다. 이에 따라, 동기 메모리 블록이 동작된 후에도 비동기 부트 블록을 인에이블 및 디스에이블시킬 수 있다.

Claims (10)

  1. 동기 메인 메모리 블록 및 비동기 부트 블록을 포함하는 메모리 어레이와,
    상기 메모리 어레이에 결합되는 복수의 입력 핀 및 복수의 출력 핀과,
    클록 신호를 포함하는 어드레스 신호, 비동기 제어 신호 및 동기 제어 신호를 수신하는 제어 논리 회로와,
    상기 비동기 부트 블록을 활성 및 비활성하는 수단
    을 포함하는 비휘발성 메모리.
  2. 제1항에 있어서,
    상기 비동기 부트 블록을 활성 및 비활성하는 수단은 상기 제어 논리 회로에 결합된 제1 입력 핀에 제1 제어 신호를 제공하는 수단을 포함하고,
    상기 제어 논리 회로는 상기 비동기 부트 블록이 활성인지 비활성인지를 나타내는 출력을 제공하는 것인 비휘발성 메모리.
  3. 제1항에 있어서,
    상기 제어 논리 회로는 상기 비동기 부트 블록 안에 제1 x-디코더 회로 블록 및 동기 메인 메모리 블록 안에 제2 x-디코더 회로 블록을 포함하고,
    상기 제1 및 제2 x-디코더는 제1 제어 신호를 수신하고, 그 각각의 비동기 또는 동기 블록이 인에이블되는지 여부를 나타내는 출력을 각각 제공하는 것인 비휘발성 메모리.
  4. 제3항에 있어서,
    상기 제1 x-디코더 블록의 출력은 제2 x-디코더 블록의 출력과 반대의 논리 상태에 항상 있는 것인 비휘발성 메모리.
  5. 제1항에 있어서,
    상기 비동기 부트 블록은 상기 입력 핀 중 하나에 의해 파워업 신호를 수신하면 활성되는 것인 비휘발성 메모리.
  6. 제5항에 있어서,
    상기 비동기 부트 블록이 활성화되고, 상기 동기 메인 메모리 블록이 상기 입력 핀 중 하나에 의해 모드 레지스터 설정 신호를 수신하면 활성되는 것인 비휘발성 메모리.
  7. 제1항에 있어서, 상기 제어 논리 회로는 동기 메인 메모리 블록의 출력 버퍼에 제1 논리 블록을 포함하고, 또 비동기 부트 블록의 출력 버퍼에 제2 논리 블록을 포함하며,
    상기 제1 논리 블록 및 제2 논리 블록은 제1 제어 신호 및 제1 입력 신호를 수신하여, 상기 출력 핀 중 하나에 출력을 발생시키는 것인 비휘발성 메모리.
  8. 제1항에 있어서, 상기 각각의 제1 메모리 블록은,
    상기 제1 제어 신호를 입력 단자에서 수신하여, 출력 단자에서 중간 제어 신호를 발생시키는 제1 인버터와,
    상기 제1 인버터의 출력 단자에 결합된 제1 입력 단자를 갖고, 이 제1 입력 단자에서 중간 제어 신호를 수신하며, 상기 제1 입력 신호를 제2 입력 단자에서 수신하여, NAND 출력에서 제1 게이트 신호를 발생시키는 NAND 게이트와,
    상기 제1 제어 신호를 제1 입력에서 수신하고, 상기 제1 입력 신호를 제2 입력에서 수신하여, NOR 출력에서 제2 게이트 신호를 발생시키는 NOR 게이트와,
    상기 NAND 출력에 결합되는 게이트와, 전압 공급기에 결합되는 드레인과, 상기 출력 핀 중 하나에 결합되는 소스를 갖는 PMOS 트랜지스터와, 상기 NOR 출력에 결합되는 게이트와, 상기 출력 핀 중 하나에 결합되는 드레인과, 접지 전위에 접속되는 소스를 갖는 NMOS 트랜지스터를 포함하는 CMOS 인버터를 포함하는데,
    상기 PMOS 트랜지스터의 게이트는 상기 제1 게이트 신호를 수신하고, 상기 NMOS 트랜지스터의 게이트는 상기 제2 게이트 신호를 수신하며, 상기 출력은 상기 출력 핀 중 하나에서 발생되는 것인 비휘발성 메모리.
  9. 제7항에 있어서, 상기 각각의 제2 논리 블록은,
    상기 제1 제어 신호를 입력 단자에서 수신하고, 출력 단자에서 중간 제어 신호를 발생시키는 제1 인버터와,
    상기 제1 인버터의 출력 단자에 결합된 제1 입력 단자를 갖고, 이 입력 단자에서 중간 제어 신호를 수신하며, 상기 제1 입력 신호를 제2 단자에서 수신하여 NOR 출력에서 제1 게이트 신호를 발생시키는 NOR 게이트와,
    상기 제1 제어 신호를 제1 입력에서 수신하고, 상기 제1 입력 신호를 제2 입력에서 수신하며, 제2 게이트 신호를 NAND 출력에서 발생하는 NAND 게이트와,
    상기 NAND 출력에 결합되는 게이트와, 전압 공급기에 결합되는 드레인과, 상기 출력 핀 중 하나에 결합되는 소스를 갖는 PMOS 트랜지스터와, 상기 NOR 출력에 결합되는 게이트와, 상기 출력 핀 중 하나에 결합되는 드레인과, 접지 전위에 접속되는 소스를 갖는 NMOS 트랜지스터를 포함하는 CMOS 인버터를 포함하는데,
    상기 PMOS 트랜지스터의 게이트는 상기 제1 게이트 신호를 수신하고, 상기 NMOS 트랜지스터의 게이트는 상기 제2 게이트 신호를 수신하며, 상기 출력은 상기 출력 핀 중 하나에서 발생되는 것인 비휘발성 메모리.
  10. 제1항에 있어서, 상기 메모리 어레이는 플래시 메모리 타입인 것인 비휘발성 메모리.
KR10-2003-7012390A 2001-03-23 2001-12-19 동기 비휘발성 메모리 소자용 독립 비동기 부트 블록 Withdrawn KR20030085046A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US09/816,801 2001-03-23
US09/816,801 US6400611B1 (en) 2001-03-23 2001-03-23 Independent asynchronous boot block for synchronous non-volatile memory devices
PCT/US2001/049013 WO2002078008A2 (en) 2001-03-23 2001-12-19 Independent asynchronous boot block for synchronous non-volatile memory devices

Publications (1)

Publication Number Publication Date
KR20030085046A true KR20030085046A (ko) 2003-11-01

Family

ID=25221638

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2003-7012390A Withdrawn KR20030085046A (ko) 2001-03-23 2001-12-19 동기 비휘발성 메모리 소자용 독립 비동기 부트 블록

Country Status (10)

Country Link
US (1) US6400611B1 (ko)
EP (1) EP1423848B1 (ko)
JP (1) JP2005503631A (ko)
KR (1) KR20030085046A (ko)
CN (1) CN100426419C (ko)
AU (1) AU2002231014A1 (ko)
CA (1) CA2441898A1 (ko)
DE (1) DE60128408T2 (ko)
NO (1) NO20034233L (ko)
WO (1) WO2002078008A2 (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100305033B1 (ko) * 1999-06-24 2001-11-14 윤종용 블럭 아키텍츄어 옵션 회로를 구비하는 불휘발성 반도체 메모리 장치
US7257703B2 (en) * 2003-11-18 2007-08-14 Toshiba America Electronic Components, Inc. Bootable NAND flash memory architecture
JPWO2008117520A1 (ja) * 2007-03-28 2010-07-15 パナソニック株式会社 メモリコントローラ、不揮発性メモリシステムおよびホスト装置
JP2010044822A (ja) * 2008-08-12 2010-02-25 Toppan Printing Co Ltd 半導体メモリ
US8375241B2 (en) * 2009-04-02 2013-02-12 Intel Corporation Method and system to improve the operations of a registered memory module
KR101113188B1 (ko) 2010-09-30 2012-02-16 주식회사 하이닉스반도체 동작 속도가 가변되는 비휘발성 메모리 장치 및 이를 위한 상보신호 제어 방법
US8570827B2 (en) * 2010-12-20 2013-10-29 Apple Inc. Physical organization of memory to reduce power consumption
US20140089573A1 (en) * 2012-09-24 2014-03-27 Palsamy Sakthikumar Method for accessing memory devices prior to bus training
CN105355229A (zh) * 2015-10-29 2016-02-24 同济大学 异步电路系统对同步随机存储器的写入电路和读取电路

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5197034A (en) 1991-05-10 1993-03-23 Intel Corporation Floating gate non-volatile memory with deep power down and write lock-out
JPH06119230A (ja) 1992-10-06 1994-04-28 Fujitsu Ltd 半導体記憶装置
US5696917A (en) 1994-06-03 1997-12-09 Intel Corporation Method and apparatus for performing burst read operations in an asynchronous nonvolatile memory
US5502835A (en) 1994-08-31 1996-03-26 Motorola, Inc. Method for synchronously accessing memory
US6097211A (en) * 1996-07-18 2000-08-01 Altera Corporation Configuration memory integrated circuit
JP4060442B2 (ja) * 1998-05-28 2008-03-12 富士通株式会社 メモリデバイス
DE19917940A1 (de) * 1999-04-21 2000-10-26 Bosch Gmbh Robert Speicherbauteil einer Rechnereinheit

Also Published As

Publication number Publication date
NO20034233D0 (no) 2003-09-23
EP1423848B1 (en) 2007-05-09
DE60128408D1 (de) 2007-06-21
DE60128408T2 (de) 2008-01-10
US6400611B1 (en) 2002-06-04
CN1539148A (zh) 2004-10-20
CN100426419C (zh) 2008-10-15
AU2002231014A1 (en) 2002-10-08
JP2005503631A (ja) 2005-02-03
WO2002078008A3 (en) 2004-03-25
EP1423848A2 (en) 2004-06-02
CA2441898A1 (en) 2002-10-03
WO2002078008A2 (en) 2002-10-03
NO20034233L (no) 2003-09-23

Similar Documents

Publication Publication Date Title
KR100375217B1 (ko) 전기적으로 재기입 가능한 불휘발성 메모리를 구비하는마이크로컨트롤러
US5361343A (en) Microprocessor system including first and second nonvolatile memory arrays which may be simultaneously read and reprogrammed
US7305514B2 (en) Command sequence for optimized power consumption
KR20010052162A (ko) 데이터 메모리 섹터 및 코드 메모리 섹터를 구비하는 단일메모리 모듈을 포함하고 두 개의 섹터에 동시 판독/기록액세스하는 마이크로컨트롤러
US20040174727A1 (en) Apparatus for dividing bank in flash memory
KR100543461B1 (ko) 가변 가능한 데이터 출력 기능을 갖는 플래시 메모리 장치및 그것을 포함한 메모리 시스템
US20090244975A1 (en) Flash memory device and block selection circuit thereof
KR100395770B1 (ko) 시스템의 부트-업 메모리로서 사용 가능한 불휘발성플래시 메모리 장치 및 그의 동작 방법
KR100223623B1 (ko) 비휘발성 기억셀용 테스트 회로
US6400611B1 (en) Independent asynchronous boot block for synchronous non-volatile memory devices
JP2784550B2 (ja) 半導体記憶装置
KR100468635B1 (ko) 비휘발성 반도체 기억 장치 및 정보기기
JPH11213680A (ja) 半導体記憶装置
JPH07192481A (ja) 半導体記憶装置
GB2428121A (en) Semiconductor device and semiconductor device control method
JPH09213092A (ja) 半導体集積回路装置
KR100380285B1 (ko) 플레시 메모리
HK1066912A (en) Independent asynchronous boot block for synchronous non-volatile memory devices
WO2005067536A2 (en) A combination nand-nor memory device
TW541538B (en) Independent asynchronous boot block for synchronous non-volatile memory devices
JPH11242889A (ja) 不揮発性半導体記憶装置及びその消去方法
JP2002093179A (ja) 不揮発性半導体メモリ
JPH0670776B2 (ja) 半導体集積回路
JPH11185485A (ja) 半導体記憶装置及びデータ処理装置
GB2451592A (en) Activation and sector protection in a sector-based memory

Legal Events

Date Code Title Description
PA0105 International application

Patent event date: 20030923

Patent event code: PA01051R01D

Comment text: International Patent Application

PG1501 Laying open of application
PC1203 Withdrawal of no request for examination
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid