JP3421526B2 - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
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- JP3421526B2 JP3421526B2 JP04709197A JP4709197A JP3421526B2 JP 3421526 B2 JP3421526 B2 JP 3421526B2 JP 04709197 A JP04709197 A JP 04709197A JP 4709197 A JP4709197 A JP 4709197A JP 3421526 B2 JP3421526 B2 JP 3421526B2
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/14—Protection against unauthorised use of memory or access to memory
- G06F12/1416—Protection against unauthorised use of memory or access to memory by checking the object accessibility, e.g. type of access defined by the memory independently of subject rights
- G06F12/1425—Protection against unauthorised use of memory or access to memory by checking the object accessibility, e.g. type of access defined by the memory independently of subject rights the protection being physical, e.g. cell, word, block
- G06F12/1433—Protection against unauthorised use of memory or access to memory by checking the object accessibility, e.g. type of access defined by the memory independently of subject rights the protection being physical, e.g. cell, word, block for a module or a part of a module
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Description
【０００１】
【発明の属する技術分野】本発明は、記憶部や処理部を
備えたデ−タ記憶装置に係り、例えば１チップのコント
ロ−ラユニットに含まれるメモリに対して記憶保護及び
機密保持を図ることができ、あるいは出荷時に行う機能
テストプログラムに対してユーザの起動を防止すること
ができる装置に関する。
備えたデ−タ記憶装置に係り、例えば１チップのコント
ロ−ラユニットに含まれるメモリに対して記憶保護及び
機密保持を図ることができ、あるいは出荷時に行う機能
テストプログラムに対してユーザの起動を防止すること
ができる装置に関する。
【０００２】
【従来の技術】一般にＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍ
ｅｍｏｒｙ）及びＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅ
ｓｓｉｎｇ Ｕｎｉｔ）を搭載した１チップのマイコン
において、ＲＯＭの中に格納されているデータ、例えば
ゲームソフトや管理情報などを第三者に読み出されない
ようにすること、及びＲＯＭの中のデータを外部からハ
ッカーによって書き換えられないようにすることが必要
になる。
ｅｍｏｒｙ）及びＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅ
ｓｓｉｎｇ Ｕｎｉｔ）を搭載した１チップのマイコン
において、ＲＯＭの中に格納されているデータ、例えば
ゲームソフトや管理情報などを第三者に読み出されない
ようにすること、及びＲＯＭの中のデータを外部からハ
ッカーによって書き換えられないようにすることが必要
になる。
【０００３】プログラムを開発する段階では、プログラ
ムの修正などのために外部のＲＯＭにチップを接続し
て、チップの中のＲＯＭからデータを読み出すため、ア
ドレスバス及びデータバスの信号について外部との間で
授受ができるように、入出力ポートが動作可の状態にな
っていなければならない。これに対してプログラムの開
発後は、入出力ポートにおけるデータバス及びアドレス
バスの外部との接続を禁止し、セキュリティをセットす
ることが必要である。ここでいうセキュリティをセット
するとは、ＲＯＭの記憶保護（外部からのデータの書き
換えに対する保護）及び機密保持（外部からの読み出し
に対する保護）を図ることを意味する。
ムの修正などのために外部のＲＯＭにチップを接続し
て、チップの中のＲＯＭからデータを読み出すため、ア
ドレスバス及びデータバスの信号について外部との間で
授受ができるように、入出力ポートが動作可の状態にな
っていなければならない。これに対してプログラムの開
発後は、入出力ポートにおけるデータバス及びアドレス
バスの外部との接続を禁止し、セキュリティをセットす
ることが必要である。ここでいうセキュリティをセット
するとは、ＲＯＭの記憶保護（外部からのデータの書き
換えに対する保護）及び機密保持（外部からの読み出し
に対する保護）を図ることを意味する。
【０００４】このため従来からレジスタにセキュリティ
ビットを立て、このビットが立っているときは入出力ポ
ートの動作を禁止する一方、セキュリティを解除すると
きにはパスワードを入力する、あるいは外部端子に所定
の論理信号の組み合わせを入力するといった手法が知ら
れている。しかしながらこの方法ではパスワードや信号
の組み合わせが第三者に知られてしまえば意味がなくな
るし、パスワード等の組み合わせを追いかければ見つか
ってしまうおそれもある。
ビットを立て、このビットが立っているときは入出力ポ
ートの動作を禁止する一方、セキュリティを解除すると
きにはパスワードを入力する、あるいは外部端子に所定
の論理信号の組み合わせを入力するといった手法が知ら
れている。しかしながらこの方法ではパスワードや信号
の組み合わせが第三者に知られてしまえば意味がなくな
るし、パスワード等の組み合わせを追いかければ見つか
ってしまうおそれもある。
【０００５】そこで本発明者はセキュリティビットデー
タを書き込む記憶部（これを補助記憶部と呼ぶことにす
る）としてＥＰＲＯＭ（Ｅｒａｓａｂｌｅ Ｐｒｏｇｒ
ａｍａｂｌｅ ＲＯＭ）に着目した。例えばＥＰＲＯＭ
の１個のフローティングゲート型メモリセルであるトラ
ンジスタを用いて１ビットのセキュリティビットデータ
を書き込むとすると、図５に示すようにトランジスタ１
０のゲートとソースに夫々電源の一端（Ｖｄｄ）及び他
端（Ｖｓｓ）を接続するようにし、このトランジスタ１
０のゲートに高電圧を印加してフローティングゲートに
電荷を蓄積させる。このときの読み出し結果を「１」と
定義すると、第三者がＣＰＵを作動させても、ＣＰＵが
先ずセキュリティビットデータを読みにいき、その結果
が「１」であるから、入出力ポートにおけるデータバス
及びアドレスバスの外部との接続が禁止される。
タを書き込む記憶部（これを補助記憶部と呼ぶことにす
る）としてＥＰＲＯＭ（Ｅｒａｓａｂｌｅ Ｐｒｏｇｒ
ａｍａｂｌｅ ＲＯＭ）に着目した。例えばＥＰＲＯＭ
の１個のフローティングゲート型メモリセルであるトラ
ンジスタを用いて１ビットのセキュリティビットデータ
を書き込むとすると、図５に示すようにトランジスタ１
０のゲートとソースに夫々電源の一端（Ｖｄｄ）及び他
端（Ｖｓｓ）を接続するようにし、このトランジスタ１
０のゲートに高電圧を印加してフローティングゲートに
電荷を蓄積させる。このときの読み出し結果を「１」と
定義すると、第三者がＣＰＵを作動させても、ＣＰＵが
先ずセキュリティビットデータを読みにいき、その結果
が「１」であるから、入出力ポートにおけるデータバス
及びアドレスバスの外部との接続が禁止される。
【０００６】図６はトランジスタ１０のゲート電圧とド
レイン電流との関係を示したものであり、紫外線の照射
によりフローティングゲートの電荷を消失させた後にお
いてはゲート電圧が低くても電流が流れるが、プログラ
ム時はつまり高電圧をゲートに印加した後は、ゲート電
圧を高くしなければ電流が流れない。そして図６におい
て電気的には左から右にいくが、右から左には行かな
い。即ちトランジスタのしきい値が一旦高くなると、し
きい値はそれ以上下がらなくなる。従ってＥＰＲＯＭを
用いてセキュリティを一旦セットすれば、通常これを解
除することができない。
レイン電流との関係を示したものであり、紫外線の照射
によりフローティングゲートの電荷を消失させた後にお
いてはゲート電圧が低くても電流が流れるが、プログラ
ム時はつまり高電圧をゲートに印加した後は、ゲート電
圧を高くしなければ電流が流れない。そして図６におい
て電気的には左から右にいくが、右から左には行かな
い。即ちトランジスタのしきい値が一旦高くなると、し
きい値はそれ以上下がらなくなる。従ってＥＰＲＯＭを
用いてセキュリティを一旦セットすれば、通常これを解
除することができない。
【０００７】しかしながらプログラム時にゲートに印加
した高電圧よりも更に高い電圧（図６中Ｖ１＋α）をゲ
ートに印加すればトランジスタ１０に電流が流れ、セキ
ュリティビットデータの読み出し結果が見かけ上「０」
になってしまうのでセキュリティが解除された状態とな
ってしまう。
した高電圧よりも更に高い電圧（図６中Ｖ１＋α）をゲ
ートに印加すればトランジスタ１０に電流が流れ、セキ
ュリティビットデータの読み出し結果が見かけ上「０」
になってしまうのでセキュリティが解除された状態とな
ってしまう。
【０００８】このため図７に示すようにＥＰＲＯＭのメ
モリセルであるトランジスタを２個用いて２ビットのセ
キュリティビットデータとすることを検討している。こ
こでメモリセルからの読み出し結果については図８に示
すように定義するものとする。即ちＥＰＲＯＭに紫外線
を照射してメモリセルのフローティングゲートに負電荷
の蓄積がない状態でＣＰＵが当該メモリセルから読み出
した結果を「０」とし、メモリセルにプログラムを行っ
て（ゲートに高電圧を印加して）フローティングゲート
に負電荷が蓄積された状態でＣＰＵが読み出した結果を
「１」として説明していく。
モリセルであるトランジスタを２個用いて２ビットのセ
キュリティビットデータとすることを検討している。こ
こでメモリセルからの読み出し結果については図８に示
すように定義するものとする。即ちＥＰＲＯＭに紫外線
を照射してメモリセルのフローティングゲートに負電荷
の蓄積がない状態でＣＰＵが当該メモリセルから読み出
した結果を「０」とし、メモリセルにプログラムを行っ
て（ゲートに高電圧を印加して）フローティングゲート
に負電荷が蓄積された状態でＣＰＵが読み出した結果を
「１」として説明していく。
【０００９】図７に示す２個のトランジスタを夫々Ａ、
Ｂとすると、これらトランジスタＡ、Ｂから読み出した
セキュリティビットデータとセキュリティの状態との関
係については図９に示すように設定する。この場合Ａ＝
１、Ｂ＝１（トランジスタＡ（Ｂ）から読み出したビッ
トデータが１であるという意味である）のときにセキュ
リティがセットされるとすると、ユーザはＡ＝０
（１）、Ｂ＝１（０）のときに主記憶部であるＲＯＭに
所定のプログラムやデータを書き込み、その後Ａ＝１、
Ｂ＝１とする。このようにすれば既に図６に基づいて述
べたようにＥＰＲＯＭは電気的には「１」→「０」には
ならないので、第三者はＡ＝０（１）、Ｂ＝１（０）と
することができない。
Ｂとすると、これらトランジスタＡ、Ｂから読み出した
セキュリティビットデータとセキュリティの状態との関
係については図９に示すように設定する。この場合Ａ＝
１、Ｂ＝１（トランジスタＡ（Ｂ）から読み出したビッ
トデータが１であるという意味である）のときにセキュ
リティがセットされるとすると、ユーザはＡ＝０
（１）、Ｂ＝１（０）のときに主記憶部であるＲＯＭに
所定のプログラムやデータを書き込み、その後Ａ＝１、
Ｂ＝１とする。このようにすれば既に図６に基づいて述
べたようにＥＰＲＯＭは電気的には「１」→「０」には
ならないので、第三者はＡ＝０（１）、Ｂ＝１（０）と
することができない。
【００１０】ここでプログラムなどのデータを記憶する
主記憶部としてＥＰＲＯＭよりなるメモリアレイを用
い、このメモリアレイの中にセキュリティビットデータ
を入れ込んでおけば、紫外線の照射によりＡ＝０、Ｂ＝
０としてセキュリティを解除したとしても、プログラム
そのものも消失してしまい、これを読み出すことができ
なくなる。
主記憶部としてＥＰＲＯＭよりなるメモリアレイを用
い、このメモリアレイの中にセキュリティビットデータ
を入れ込んでおけば、紫外線の照射によりＡ＝０、Ｂ＝
０としてセキュリティを解除したとしても、プログラム
そのものも消失してしまい、これを読み出すことができ
なくなる。
【００１１】しかしながら上述のように高い電圧（Ｖ１
＋α）をゲートに印加することにより、主記憶部の記憶
内容を消去することなくＡ＝０、Ｂ＝０としてＣＰＵに
認識させることができる。このためＡ＝０、Ｂ＝０の場
合もセキュリティのセット状態としておかなければなら
ないが、チップメーカが紫外線をＥＰＲＯＭに照射して
チップをユーザに出荷するときにおいてもＡ＝０、Ｂ＝
０であるから、セキュリティがセットされた状態になっ
てしまう。
＋α）をゲートに印加することにより、主記憶部の記憶
内容を消去することなくＡ＝０、Ｂ＝０としてＣＰＵに
認識させることができる。このためＡ＝０、Ｂ＝０の場
合もセキュリティのセット状態としておかなければなら
ないが、チップメーカが紫外線をＥＰＲＯＭに照射して
チップをユーザに出荷するときにおいてもＡ＝０、Ｂ＝
０であるから、セキュリティがセットされた状態になっ
てしまう。
【００１２】従って正規のユーザがチップを受け入れた
後、このセキュリティをどのようにして解除するかが問
題となる。セキュリティを解除する手法としては、パス
ワードの入力、チップの特定のピンに外部から所定の論
理信号や所定の電圧を与える、などが考えられるが、Ｅ
ＰＲＯＭにセキュリティビットデータを書き込むという
そもそもの発想は、パスワードの入力やピンに信号を入
力する手法では既述のような問題があるのでこれを回避
しようという点にあったので、ＥＰＲＯＭを用いる意味
が薄れてしまう。
後、このセキュリティをどのようにして解除するかが問
題となる。セキュリティを解除する手法としては、パス
ワードの入力、チップの特定のピンに外部から所定の論
理信号や所定の電圧を与える、などが考えられるが、Ｅ
ＰＲＯＭにセキュリティビットデータを書き込むという
そもそもの発想は、パスワードの入力やピンに信号を入
力する手法では既述のような問題があるのでこれを回避
しようという点にあったので、ＥＰＲＯＭを用いる意味
が薄れてしまう。
【００１３】本発明はこうした背景の下になされたもの
であり、不揮発性メモリよりなる記憶部に格納されてい
るデータ（プログラムや管理情報などの記憶内容）に対
して記憶保護及び機密保持効果の高いデータ処理装置を
提供することにある。
であり、不揮発性メモリよりなる記憶部に格納されてい
るデータ（プログラムや管理情報などの記憶内容）に対
して記憶保護及び機密保持効果の高いデータ処理装置を
提供することにある。
【００１４】
【課題を解決するための手段】本発明は、デ−タを記憶
する不揮発性メモリよりなる主記憶部と、この主記憶部
に対する読み出し及び書き込みを制限するためのビット
デ−タを記憶するプログラマブルＲＯＭよりなる補助記
憶部と、前記主記憶部及び補助記憶部に対して読み出し
及び書き込みを行うための処理部と、を備え、前記ビッ
トデ−タは、プログラマブルＲＯＭのメモリセルであっ
て、ゲ−トに電圧印加信号線が接続された２個以上のト
ランジスタのドレイン、ソ−ス間が導通するときのゲ−
ト電圧の各しきい値の高低に対応し、前記処理部は、前
記トランジスタのドレイン、ソ−ス間に電流が流れたと
きの読み出しビットデ−タを「０」、前記電流が流れな
かったときの読み出しビットデ−タを「１」と定義する
と、前記補助記憶部から読み出したビットデ−タの組み
合わせに基づいて以下のａ〜ｃの処理を行うように構成
されていることを特徴とするデ−タ処理装置。
する不揮発性メモリよりなる主記憶部と、この主記憶部
に対する読み出し及び書き込みを制限するためのビット
デ−タを記憶するプログラマブルＲＯＭよりなる補助記
憶部と、前記主記憶部及び補助記憶部に対して読み出し
及び書き込みを行うための処理部と、を備え、前記ビッ
トデ−タは、プログラマブルＲＯＭのメモリセルであっ
て、ゲ−トに電圧印加信号線が接続された２個以上のト
ランジスタのドレイン、ソ−ス間が導通するときのゲ−
ト電圧の各しきい値の高低に対応し、前記処理部は、前
記トランジスタのドレイン、ソ−ス間に電流が流れたと
きの読み出しビットデ−タを「０」、前記電流が流れな
かったときの読み出しビットデ−タを「１」と定義する
と、前記補助記憶部から読み出したビットデ−タの組み
合わせに基づいて以下のａ〜ｃの処理を行うように構成
されていることを特徴とするデ−タ処理装置。
【００１５】ａ．各ビットデ−タがすべて「０」であれ
ば、前記補助記憶部に対する書き込みを許可すると共に
前記主記憶部に対する外部からの書き込み及び読み出し
を禁止する。
ば、前記補助記憶部に対する書き込みを許可すると共に
前記主記憶部に対する外部からの書き込み及び読み出し
を禁止する。
【００１６】ｂ．各ビットデ−タがすべて「１」であれ
ば、前記補助記憶部に対する書き込みを禁止すると共に
前記主記憶部に対する外部からの書き込み及び読み出し
を禁止する。
ば、前記補助記憶部に対する書き込みを禁止すると共に
前記主記憶部に対する外部からの書き込み及び読み出し
を禁止する。
【００１７】ｃ．「１」、「０」が混在しているビット
デ−タの組み合わせの中で少なくとも一つの組み合わせ
に対して、当該補助記憶部に対する書き込みを許可する
と共に前記主記憶部に対する外部からの書き込み及び読
み出しを許可する。
デ−タの組み合わせの中で少なくとも一つの組み合わせ
に対して、当該補助記憶部に対する書き込みを許可する
と共に前記主記憶部に対する外部からの書き込み及び読
み出しを許可する。
【００１８】プログラマブルＲＯＭとしては、ＥＰＲＯ
Ｍ、ＥＥＰＲＯＭ、フラッシュメモリなどを挙げること
ができる。主記憶部に対する外部からの書き込み及び読
み出しを禁止するとは、例えば１チップマイコンであれ
ば、チップの外から主記憶部に対してアクセスができな
いという意味である。
Ｍ、ＥＥＰＲＯＭ、フラッシュメモリなどを挙げること
ができる。主記憶部に対する外部からの書き込み及び読
み出しを禁止するとは、例えば１チップマイコンであれ
ば、チップの外から主記憶部に対してアクセスができな
いという意味である。
【００１９】前記ｃ項の意味は、読み出したビットデ−
タが、「１」、「０」が混在する組み合わせでありさえ
すれば、どの組み合わせであっても、補助記憶部に対す
る書き込みを許可すると共に前記主記憶部に対する外部
からの書き込み及び読み出しを許可するようにしてもよ
いし（つまりセキュリティが解除されるようにしてもよ
いし）、ある組み合わせについてはセキュリティが解除
されるが、他の組み合わせについてはセキュリティがセ
ットされるようにしてもよい。
タが、「１」、「０」が混在する組み合わせでありさえ
すれば、どの組み合わせであっても、補助記憶部に対す
る書き込みを許可すると共に前記主記憶部に対する外部
からの書き込み及び読み出しを許可するようにしてもよ
いし（つまりセキュリティが解除されるようにしてもよ
いし）、ある組み合わせについてはセキュリティが解除
されるが、他の組み合わせについてはセキュリティがセ
ットされるようにしてもよい。
【００２０】そして例えばユ−ザが１チップマイコン内
へのプログラムの格納を終了した後のセキュリティのセ
ットについては、補助記憶部内のビットデ−タが全て
「１」の組み合わせとしてもよいし、「１」、「０」が
混在する組み合わせであっても、セキュリティがかかる
ものであればその組み合わせとしてもよい。ただし後者
の場合には、セキュリティをセットしたビットデ−タか
らセキュリティを解除したビットデ−タへ移行するとき
に「１」から「０」へ移行するビットを含むようにする
ことが必要である。プログラマブルＲＯＭの特性から各
メモリセルは個別には「１」から「０」へ移行せず、こ
の点に着目してセキュリティを解除するビットデ−タを
第三者が作り出せないようにしているからである。上記
のように構成することにより第三者がセキュリティを解
除することが困難になる。
へのプログラムの格納を終了した後のセキュリティのセ
ットについては、補助記憶部内のビットデ−タが全て
「１」の組み合わせとしてもよいし、「１」、「０」が
混在する組み合わせであっても、セキュリティがかかる
ものであればその組み合わせとしてもよい。ただし後者
の場合には、セキュリティをセットしたビットデ−タか
らセキュリティを解除したビットデ−タへ移行するとき
に「１」から「０」へ移行するビットを含むようにする
ことが必要である。プログラマブルＲＯＭの特性から各
メモリセルは個別には「１」から「０」へ移行せず、こ
の点に着目してセキュリティを解除するビットデ−タを
第三者が作り出せないようにしているからである。上記
のように構成することにより第三者がセキュリティを解
除することが困難になる。
【００２１】また主記憶部は補助記憶部と同種のプログ
ラマブルＲＯＭよりなり、補助記憶部の記憶内容を消去
すると主記憶部の記憶内容も同時に消去されるように構
成してもよい。この場合の例を挙げれば、主記憶部をＥ
ＰＲＯＭで構成し、そのメモリアレイの中に補助記憶部
が組み込まれる。
ラマブルＲＯＭよりなり、補助記憶部の記憶内容を消去
すると主記憶部の記憶内容も同時に消去されるように構
成してもよい。この場合の例を挙げれば、主記憶部をＥ
ＰＲＯＭで構成し、そのメモリアレイの中に補助記憶部
が組み込まれる。
【００２２】
【発明の実施の形態】本発明のデータ処理装置を、１チ
ップのマイクロコントローラユニット（ＭＣＵ）に適用
した実施の形態について説明する。この実施の形態は、
「発明が解決しようとする課題」の項で述べた、２ビッ
トのセキュリティビットデータによりセキュリティをセ
ットする手法において更なる検討を加えたものであり、
紫外線をＥＰＲＯＭに照射してセキュリティビットデー
タの組み合わせが「０」、「０」のときには、補助記憶
部（セキュリティ回路）に対しては書き込みができるよ
うにしたものである。
ップのマイクロコントローラユニット（ＭＣＵ）に適用
した実施の形態について説明する。この実施の形態は、
「発明が解決しようとする課題」の項で述べた、２ビッ
トのセキュリティビットデータによりセキュリティをセ
ットする手法において更なる検討を加えたものであり、
紫外線をＥＰＲＯＭに照射してセキュリティビットデー
タの組み合わせが「０」、「０」のときには、補助記憶
部（セキュリティ回路）に対しては書き込みができるよ
うにしたものである。
【００２３】図１はデータ処理装置の主要な構成を示す
ブロック図であり、鎖線内がＭＣＵチップ２の内部を示
している。このチップ２には、外部との間で信号の授受
を行うための入出力ポートを備えており、この入出力ポ
ート３はデータバス４１、及びアドレスバス４２に接続
されている。チップ２の中に設けられた構成要素につい
て述べると、ポート制御部３１は入出力ポート３をコン
トロールするためのもので、外部からのアクセスを禁止
するときには、データバス４１及びアドレスバス４２に
対する外部からの接続を禁止する。ただしこの場合入出
力ポート３を通じて図示しない信号線を通じてコントロ
ール信号などは通過できる。
ブロック図であり、鎖線内がＭＣＵチップ２の内部を示
している。このチップ２には、外部との間で信号の授受
を行うための入出力ポートを備えており、この入出力ポ
ート３はデータバス４１、及びアドレスバス４２に接続
されている。チップ２の中に設けられた構成要素につい
て述べると、ポート制御部３１は入出力ポート３をコン
トロールするためのもので、外部からのアクセスを禁止
するときには、データバス４１及びアドレスバス４２に
対する外部からの接続を禁止する。ただしこの場合入出
力ポート３を通じて図示しない信号線を通じてコントロ
ール信号などは通過できる。
【００２４】ＣＰＵ３２は、主記憶部５１に対しアクセ
スを行って演算を行ったり、補助記憶部５２のビットデ
ータを読み出してポート制御部３１にその結果を送った
りするなど、チップ内のおもだった処理を行う。モード
制御部３３は外部入力例えばキーボードの入力やピンへ
の信号の組み合わせなどに基づいて、補助記憶部５２内
のビットデータを書き換えて、セキュリティのセットモ
ードまたはセキュリティの解除モードの一方を選択す
る。なおポート制御部３１及びモード制御部３３は、説
明の便宜上ブロックとして別個に記載してあるが、この
実施の形態では、実際にはＣＰＵ３２の機能の中に含ま
れている。
スを行って演算を行ったり、補助記憶部５２のビットデ
ータを読み出してポート制御部３１にその結果を送った
りするなど、チップ内のおもだった処理を行う。モード
制御部３３は外部入力例えばキーボードの入力やピンへ
の信号の組み合わせなどに基づいて、補助記憶部５２内
のビットデータを書き換えて、セキュリティのセットモ
ードまたはセキュリティの解除モードの一方を選択す
る。なおポート制御部３１及びモード制御部３３は、説
明の便宜上ブロックとして別個に記載してあるが、この
実施の形態では、実際にはＣＰＵ３２の機能の中に含ま
れている。
【００２５】主記憶部５１は例えばゲームソフトや管理
情報などのデータを格納するためのものであり、例えば
ＥＰＲＯＭにより構成される。補助記憶部５２はセキュ
リティビットデータを格納するためのものであり、例え
ばＥＰＲＯＭにより構成される。この補助記憶部５２
は、説明の便宜上主記憶部５１と別個に記載してある
が、この実施の形態では実際には、主記憶部５１を構成
するメモリアレイの中に組み込まれており、チップの窓
から紫外線を照射すると主記憶部５１の記憶内容と共に
同時に消去されるようになっている。
情報などのデータを格納するためのものであり、例えば
ＥＰＲＯＭにより構成される。補助記憶部５２はセキュ
リティビットデータを格納するためのものであり、例え
ばＥＰＲＯＭにより構成される。この補助記憶部５２
は、説明の便宜上主記憶部５１と別個に記載してある
が、この実施の形態では実際には、主記憶部５１を構成
するメモリアレイの中に組み込まれており、チップの窓
から紫外線を照射すると主記憶部５１の記憶内容と共に
同時に消去されるようになっている。
【００２６】ただし本発明では補助記憶部５２は主記憶
部５１のメモリアレイとは別個に設けられてもよい。図
中５３は書き込み／読み出し（Ｒ／Ｗ）信号線であり、
主記憶部５１及び補助記憶部５２の書き込み／読み出し
を制御するための信号をＣＰＵ３２から出力するための
ものである。 前記補助記憶部５２は、ＥＰＲＯＭの一
部をなしており、図２に示すように構成される。これは
通常のＥＰＲＯＭのメモリアレイの一部であり、特別な
構成を備えているわけではない。Ａ、Ｂは各々メモリセ
ルをなすトランジスタであり、ゲートが共通の電圧信号
線６１に接続されている。この電圧信号線６１は、バッ
ファ６２を介して行デコーダ６３に接続されている。バ
ッファ６２は、書き込み時には例えば１０〜１５Ｖの電
圧を電圧信号線６１に印加し、読み出し時には例えば５
Ｖの電圧を電圧信号線６１に印加するものである。
部５１のメモリアレイとは別個に設けられてもよい。図
中５３は書き込み／読み出し（Ｒ／Ｗ）信号線であり、
主記憶部５１及び補助記憶部５２の書き込み／読み出し
を制御するための信号をＣＰＵ３２から出力するための
ものである。 前記補助記憶部５２は、ＥＰＲＯＭの一
部をなしており、図２に示すように構成される。これは
通常のＥＰＲＯＭのメモリアレイの一部であり、特別な
構成を備えているわけではない。Ａ、Ｂは各々メモリセ
ルをなすトランジスタであり、ゲートが共通の電圧信号
線６１に接続されている。この電圧信号線６１は、バッ
ファ６２を介して行デコーダ６３に接続されている。バ
ッファ６２は、書き込み時には例えば１０〜１５Ｖの電
圧を電圧信号線６１に印加し、読み出し時には例えば５
Ｖの電圧を電圧信号線６１に印加するものである。
【００２７】トランジスタＡ、Ｂのドレインは列デコー
ダ６４及びセンスアンプ６５を介してデータバス４１に
接続されている。Ｒ／Ｗ制御部６６は、前記Ｒ／Ｗ信号
線５３からのＲ／Ｗ信号に基づいてセンスアンプ６５に
組み込まれているスイッチ部を制御し、データバス４１
からの信号がトランジスタＡ、Ｂに書き込まれ、またト
ランジスタＡ、Ｂのデータ（トランジスタの動作状態）
がデータバス４１に読み出されるようになっている。ト
ランジスタＡ、Ｂはセキュリティビットデータを記憶す
るものであり、読み出し用の電圧がゲートに印加された
ときにドレイン、ソース間に電流が流れたときにはデー
タバス４１の対応する信号線に論理「０」が現われ、ド
レイン、ソース間に電流が流れないときにはデータバス
４１の対応する信号線に論理「１」が現われるようにな
っている。
ダ６４及びセンスアンプ６５を介してデータバス４１に
接続されている。Ｒ／Ｗ制御部６６は、前記Ｒ／Ｗ信号
線５３からのＲ／Ｗ信号に基づいてセンスアンプ６５に
組み込まれているスイッチ部を制御し、データバス４１
からの信号がトランジスタＡ、Ｂに書き込まれ、またト
ランジスタＡ、Ｂのデータ（トランジスタの動作状態）
がデータバス４１に読み出されるようになっている。ト
ランジスタＡ、Ｂはセキュリティビットデータを記憶す
るものであり、読み出し用の電圧がゲートに印加された
ときにドレイン、ソース間に電流が流れたときにはデー
タバス４１の対応する信号線に論理「０」が現われ、ド
レイン、ソース間に電流が流れないときにはデータバス
４１の対応する信号線に論理「１」が現われるようにな
っている。
【００２８】ここで前記ＣＰＵ３２におけるセキュリテ
ィに関する機能について説明する。ＣＰＵ３２が補助記
憶部５２のトランジスタＡ、Ｂから読み出した結果が
「０」、「０」であるときＡ＝０、Ｂ＝０として記述す
るものとすると、Ａ＝０、Ｂ＝０のときには主記憶部５
１に対しては、外部からの書き込み及び読み出しを禁止
すると共に、補助記憶部５２に対しては外部から書き込
みができるようにプログラムを組んでいる。具体的には
入出力ポート３においてデータバス４１及びアドレスバ
ス４２の外部との接続を禁止しているが、補助記憶部５
２だけに対しては図示しない信号線により外部からモー
ド制御部３３を介してアクセスすることができ、前記Ｒ
／Ｗ制御部６６に書き込み信号が入力されるように構成
される。
ィに関する機能について説明する。ＣＰＵ３２が補助記
憶部５２のトランジスタＡ、Ｂから読み出した結果が
「０」、「０」であるときＡ＝０、Ｂ＝０として記述す
るものとすると、Ａ＝０、Ｂ＝０のときには主記憶部５
１に対しては、外部からの書き込み及び読み出しを禁止
すると共に、補助記憶部５２に対しては外部から書き込
みができるようにプログラムを組んでいる。具体的には
入出力ポート３においてデータバス４１及びアドレスバ
ス４２の外部との接続を禁止しているが、補助記憶部５
２だけに対しては図示しない信号線により外部からモー
ド制御部３３を介してアクセスすることができ、前記Ｒ
／Ｗ制御部６６に書き込み信号が入力されるように構成
される。
【００２９】またＡ＝１、Ｂ＝１のときには主記憶部５
１に対する外部からの書き込み及び読み出しを禁止する
と共に、前記Ｒ／Ｗ制御部６６に書き込み信号が与えら
れないようにして補助記憶部５２に対する書き込みをも
禁止している。更に（Ａ＝１、Ｂ＝０）あるいは（Ａ＝
０、Ｂ＝１）のときには上述の入出力ポート３の制限を
解除して外部から主記憶部５１に対する読み出し及び書
き込みを許可し、補助記憶部５２に対しても書き込みを
許可している。
１に対する外部からの書き込み及び読み出しを禁止する
と共に、前記Ｒ／Ｗ制御部６６に書き込み信号が与えら
れないようにして補助記憶部５２に対する書き込みをも
禁止している。更に（Ａ＝１、Ｂ＝０）あるいは（Ａ＝
０、Ｂ＝１）のときには上述の入出力ポート３の制限を
解除して外部から主記憶部５１に対する読み出し及び書
き込みを許可し、補助記憶部５２に対しても書き込みを
許可している。
【００３０】従って外部からＣＰＵ３２を作動させる
と、そのフローは例えば図３に示すように表わされる。
このフローは、ＣＰＵ３２の機能を概念的に表わしたも
のであり、先ず補助記憶部５２からセキュリティビット
データが読み出されて解読される。例えばＡ＝０、Ｂ＝
０であれば補助記憶部５２への書き込みを行うことがで
き、その書き込みを行わなければ主記憶部５１に対して
は外部からアクセスできない。この場合補助記憶部５２
に対してＡ＝１、Ｂ＝０を書き込めば、Ａ＝１、Ｂ＝０
のフローへ進むのでセキュリティが解除されることにな
る。
と、そのフローは例えば図３に示すように表わされる。
このフローは、ＣＰＵ３２の機能を概念的に表わしたも
のであり、先ず補助記憶部５２からセキュリティビット
データが読み出されて解読される。例えばＡ＝０、Ｂ＝
０であれば補助記憶部５２への書き込みを行うことがで
き、その書き込みを行わなければ主記憶部５１に対して
は外部からアクセスできない。この場合補助記憶部５２
に対してＡ＝１、Ｂ＝０を書き込めば、Ａ＝１、Ｂ＝０
のフローへ進むのでセキュリティが解除されることにな
る。
【００３１】例えば１チップのＭＣＵを半導体ウエハか
ら切り出し、これをユーザに出荷し、ユーザがこのＭＣ
Ｕを機器に組み込んで市場に出す場合の一連の流れを図
４に示す。先ずメーカ側ではウエハから切り出したＭＣ
Ｕチップをパッケージ化し、ＥＰＲＯＭに紫外線を照射
する。主記憶部５１及び補助記憶部５２はＥＰＲＯＭで
あるメモリアレイの中に組み込まれているので記憶内容
は全て「０」（トランジスタのゲート電圧のしきい値が
低い状態）である。このままではＡ＝０、Ｂ＝０でセキ
ュリティがセットされているが、補助記憶部５２に対し
ては書き込みが可能であるから、Ａ＝１、Ｂ＝０として
セキュリティを解除し、ＭＣＵチップをユーザに出荷す
る。
ら切り出し、これをユーザに出荷し、ユーザがこのＭＣ
Ｕを機器に組み込んで市場に出す場合の一連の流れを図
４に示す。先ずメーカ側ではウエハから切り出したＭＣ
Ｕチップをパッケージ化し、ＥＰＲＯＭに紫外線を照射
する。主記憶部５１及び補助記憶部５２はＥＰＲＯＭで
あるメモリアレイの中に組み込まれているので記憶内容
は全て「０」（トランジスタのゲート電圧のしきい値が
低い状態）である。このままではＡ＝０、Ｂ＝０でセキ
ュリティがセットされているが、補助記憶部５２に対し
ては書き込みが可能であるから、Ａ＝１、Ｂ＝０として
セキュリティを解除し、ＭＣＵチップをユーザに出荷す
る。
【００３２】ユーザはＭＣＵチップの主記憶部５１に所
定のプログラムを書き込み、その後Ａ＝１、Ｂ＝１とし
てセキュリティをセットする。ここで第三者がこのＭＣ
Ｕチップを手に入れ、主記憶部５１のプログラムを読み
出すためにセキュリティを解除しようとして、補助記憶
部５２のトランジスタＡ、Ｂのゲートに高電圧を印加
し、セキュリティビットデータを見かけ上Ａ＝０、Ｂ＝
０にしたとする。このとき外部から補助記憶部５２に対
して書き込みができるため、その書き込みを行おうとす
るが、トランジスタＡ、Ｂのゲートには既に高電圧が印
加されてフローティングゲートに負電荷が蓄積されてい
るので、ＡもＢも「１」にしかなり得ず、Ａ＝１、Ｂ＝
１となる。これはセキュリティがセットされている状態
なので、結局セキュリティを解除することができない。
定のプログラムを書き込み、その後Ａ＝１、Ｂ＝１とし
てセキュリティをセットする。ここで第三者がこのＭＣ
Ｕチップを手に入れ、主記憶部５１のプログラムを読み
出すためにセキュリティを解除しようとして、補助記憶
部５２のトランジスタＡ、Ｂのゲートに高電圧を印加
し、セキュリティビットデータを見かけ上Ａ＝０、Ｂ＝
０にしたとする。このとき外部から補助記憶部５２に対
して書き込みができるため、その書き込みを行おうとす
るが、トランジスタＡ、Ｂのゲートには既に高電圧が印
加されてフローティングゲートに負電荷が蓄積されてい
るので、ＡもＢも「１」にしかなり得ず、Ａ＝１、Ｂ＝
１となる。これはセキュリティがセットされている状態
なので、結局セキュリティを解除することができない。
【００３３】そこで第三者がＥＰＲＯＭに紫外線を照射
してＡ＝０、Ｂ＝０とすれば、Ａ＝１、Ｂ＝０（あるい
はＡ＝０、Ｂ＝１）と書き込むことができるのでセキュ
リティが解除されるが、このとき主記憶部５１の記憶内
容も消失するため第三者にとっては結局初期の目的が達
成できない。従って上述の実施の形態によれば記憶内容
の保護及び機密保護を図ることができる。またチップの
製造時においてもパスワード等を用いなくてもセキュリ
ティをセットすることができ、このようにいわば「秘密
のカギ」を介在させなくてよいので、この面からも大き
なセキュリティ効果が得られる。
してＡ＝０、Ｂ＝０とすれば、Ａ＝１、Ｂ＝０（あるい
はＡ＝０、Ｂ＝１）と書き込むことができるのでセキュ
リティが解除されるが、このとき主記憶部５１の記憶内
容も消失するため第三者にとっては結局初期の目的が達
成できない。従って上述の実施の形態によれば記憶内容
の保護及び機密保護を図ることができる。またチップの
製造時においてもパスワード等を用いなくてもセキュリ
ティをセットすることができ、このようにいわば「秘密
のカギ」を介在させなくてよいので、この面からも大き
なセキュリティ効果が得られる。
【００３４】上述の実施の形態において、セキュリティ
が解除されるセキュリティビットデータをＡ＝０、Ｂ＝
１のみとし、Ａ＝１、Ｂ＝０の場合にはセキュリティが
セットされるようにしてもよい。この場合ユーザがＡ＝
１、Ｂ＝１とする代りにＡ＝１、Ｂ＝０としてセキュリ
ティをセットしてもよい。Ａ＝１、Ｂ＝０としてセキュ
リティをセットすれば、第三者がトランジスタＡ、Ｂの
ゲートに高電圧を印加して見かけ上Ａ＝０、Ｂ＝０とし
た後もＡ＝０、Ｂ＝１の組み合わせは作り出せないので
同様の効果がある。
が解除されるセキュリティビットデータをＡ＝０、Ｂ＝
１のみとし、Ａ＝１、Ｂ＝０の場合にはセキュリティが
セットされるようにしてもよい。この場合ユーザがＡ＝
１、Ｂ＝１とする代りにＡ＝１、Ｂ＝０としてセキュリ
ティをセットしてもよい。Ａ＝１、Ｂ＝０としてセキュ
リティをセットすれば、第三者がトランジスタＡ、Ｂの
ゲートに高電圧を印加して見かけ上Ａ＝０、Ｂ＝０とし
た後もＡ＝０、Ｂ＝１の組み合わせは作り出せないので
同様の効果がある。
【００３５】また本発明では３個以上のセキュリティビ
ットデータを用いてもよい。補助記憶部５２の中に例え
ばトランジスタＡ、Ｂに加えてトランジスタＣが存在す
るとすれば、Ａ＝０、Ｂ＝０、Ｃ＝０のときにはセキュ
リティはセットされるが、補助記憶部５２への書き込み
は許可されるようにし、Ａ＝１、Ｂ＝１、Ｃ＝１のとき
には、補助記憶部５２への書き込みも禁止されるように
する。そしてその他の組み合わせ、つまり「０」、
「１」が混在する組み合わせについては、その中の少な
くとも一つの組み合わせについてセキュリティが解除さ
れるようにしておけば同様の効果が得られる。
ットデータを用いてもよい。補助記憶部５２の中に例え
ばトランジスタＡ、Ｂに加えてトランジスタＣが存在す
るとすれば、Ａ＝０、Ｂ＝０、Ｃ＝０のときにはセキュ
リティはセットされるが、補助記憶部５２への書き込み
は許可されるようにし、Ａ＝１、Ｂ＝１、Ｃ＝１のとき
には、補助記憶部５２への書き込みも禁止されるように
する。そしてその他の組み合わせ、つまり「０」、
「１」が混在する組み合わせについては、その中の少な
くとも一つの組み合わせについてセキュリティが解除さ
れるようにしておけば同様の効果が得られる。
【００３６】ただし補助記憶部５２へセットするセキュ
リティビットデータがＡ＝１、Ｂ＝１、Ｃ＝１であれ
ば、「０」、「１」が混在する組み合わせを作り出すこ
とはできないが、補助記憶部５２へセットするセキュリ
ティビットデータが「０」、「１」の混在する組み合わ
せであれば、セキュリティを解除するセキュリティビッ
トデータは、電気的に移行しない組み合わせを含むこと
が必要である。例えばＡ＝０、Ｂ＝０、Ｃ＝１としてセ
キュリティをセットしたとすると、Ａ＝０、Ｂ＝１、Ｃ
＝１の組み合わせは、Ｂを０→１に移行させれば（この
移行は電気的に可能）作り出すことができるので、セキ
ュリティを解除するビットデータとしては使用できない
が、Ａ＝１、Ｂ＝１、Ｃ＝０の組み合わせであれば、Ｃ
を「１」→「０」に移行させなければならないので（こ
の移行は電気的には不可能）作り出すことができず、従
ってセキュリティを解除するビットデータとして使用で
きる。なおセキュリティビットデータを多くすれば外部
からノイズを入れてセキュリティを解除するビットデー
タを偶然に作り出すおそれが少なくなる。
リティビットデータがＡ＝１、Ｂ＝１、Ｃ＝１であれ
ば、「０」、「１」が混在する組み合わせを作り出すこ
とはできないが、補助記憶部５２へセットするセキュリ
ティビットデータが「０」、「１」の混在する組み合わ
せであれば、セキュリティを解除するセキュリティビッ
トデータは、電気的に移行しない組み合わせを含むこと
が必要である。例えばＡ＝０、Ｂ＝０、Ｃ＝１としてセ
キュリティをセットしたとすると、Ａ＝０、Ｂ＝１、Ｃ
＝１の組み合わせは、Ｂを０→１に移行させれば（この
移行は電気的に可能）作り出すことができるので、セキ
ュリティを解除するビットデータとしては使用できない
が、Ａ＝１、Ｂ＝１、Ｃ＝０の組み合わせであれば、Ｃ
を「１」→「０」に移行させなければならないので（こ
の移行は電気的には不可能）作り出すことができず、従
ってセキュリティを解除するビットデータとして使用で
きる。なおセキュリティビットデータを多くすれば外部
からノイズを入れてセキュリティを解除するビットデー
タを偶然に作り出すおそれが少なくなる。
【００３７】以上において、本発明はゲームソフトなど
の第三者による読み出しやデータ破壊を防止するための
使用に限らず、メーカが出荷時に行う出荷テスト（機能
テスト）のためのテストプログラムをユーザが起動でき
ないようにするために用いてもよい。即ち出荷時のテス
トプログラムをユーザが起動させるとそのチップが使用
できなくなる場合があり、チップ保護の目的からユーザ
がこのテストプログラムに対してアクセスできないよう
にすることが望ましい。そこで上述実施の形態に対応さ
せると、メーカ側で補助記憶部５２内のビットデータを
Ａ＝０（１）、Ｂ＝１（０）に設定し、主記憶部内のテ
ストプログラムを起動して所定の出荷テストを行った
後、Ａ＝１、Ｂ＝１としてユーザに出荷すれば、ユーザ
が誤ってテストプログラムを起動するおそれがなくな
る。
の第三者による読み出しやデータ破壊を防止するための
使用に限らず、メーカが出荷時に行う出荷テスト（機能
テスト）のためのテストプログラムをユーザが起動でき
ないようにするために用いてもよい。即ち出荷時のテス
トプログラムをユーザが起動させるとそのチップが使用
できなくなる場合があり、チップ保護の目的からユーザ
がこのテストプログラムに対してアクセスできないよう
にすることが望ましい。そこで上述実施の形態に対応さ
せると、メーカ側で補助記憶部５２内のビットデータを
Ａ＝０（１）、Ｂ＝１（０）に設定し、主記憶部内のテ
ストプログラムを起動して所定の出荷テストを行った
後、Ａ＝１、Ｂ＝１としてユーザに出荷すれば、ユーザ
が誤ってテストプログラムを起動するおそれがなくな
る。
【００３８】
【発明の効果】以上のように本発明によれば、主記憶部
に格納されているデータに対して高い記憶保護及び機密
保持効果が得られる。
に格納されているデータに対して高い記憶保護及び機密
保持効果が得られる。
【図１】本発明の実施の形態であるデータ処理装置の全
体構成を示す構成図である。
体構成を示す構成図である。
【図２】本発明の実施の形態に用いられる補助記憶部を
示す回路図である。
示す回路図である。
【図３】本発明の実施の形態の処理の流れを示すフロー
チャートである。
チャートである。
【図４】データ処理装置の製造時から、第三者がプログ
ラムの読み出しを試みるまでのセキュリティビットデー
タと装置の状態との対応関係を示す説明図である。
ラムの読み出しを試みるまでのセキュリティビットデー
タと装置の状態との対応関係を示す説明図である。
【図５】セキュリティをセットするための比較例を示す
回路図である。
回路図である。
【図６】ＥＰＲＯＭ内のトランジスタの電流、電圧特性
を示す特性図である。
を示す特性図である。
【図７】セキュリティをセットするための他の比較例を
示す回路図である。
示す回路図である。
【図８】補助記憶部からの読み出し結果と処理状態との
対応を定義付けるための説明図である。
対応を定義付けるための説明図である。
【図９】２ビットのセキュリティビットデータを用いた
場合の読み出し結果とセキュリティの状態との対応を示
す説明図である。
場合の読み出し結果とセキュリティの状態との対応を示
す説明図である。
２ ＭＣＵチップ
３ 入出力ポート
３１ ポート制御部
３２ ＣＰＵ
３３ モード制御部
４１ データバス
４２ アドレスバス
５１ 主記憶部
５２ 補助記憶部
５３ 書き込み／読み出し（Ｒ／Ｗ）信号線
Ａ、Ｂ トランジスタ
６１ 電圧信号線
６２ バッファ
６３ 行デコーダ
６４ 列デコーダ
６５ センスアンプ
６６ 書き込み／読み出し制御部
フロントページの続き
(56)参考文献 特開 昭62−159295（ＪＰ，Ａ)
特開 昭62−194565（ＪＰ，Ａ)
特開 昭63−229542（ＪＰ，Ａ)
特開 平２−302997（ＪＰ，Ａ)
特開 平４−182996（ＪＰ，Ａ)
特開 平６−208513（ＪＰ，Ａ)
実開 平１−84151（ＪＰ，Ｕ)
実開 平２−143647（ＪＰ，Ｕ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 12/14
G06F 15/78 510
Claims (3)
- 【請求項１】 デ−タを記憶する不揮発性メモリよりな
る主記憶部と、 この主記憶部に対する読み出し及び書き込みを制限する
ためのビットデ−タを記憶するプログラマブルＲＯＭよ
りなる補助記憶部と、 前記主記憶部及び補助記憶部に対して読み出し及び書き
込みを行うための処理部と、を備え、 前記ビットデ−タは、プログラマブルＲＯＭのメモリセ
ルであって、ゲ−トに電圧印加信号線が接続された２個
以上のトランジスタのドレイン、ソ−ス間が導通すると
きのゲ−ト電圧の各しきい値の高低に対応し、 前記処理部は、前記トランジスタのドレイン、ソ−ス間
に電流が流れたときの読み出しビットデ−タを「０」、
前記電流が流れなかったときの読み出しビットデ−タを
「１」と定義すると、前記補助記憶部から読み出したビ
ットデ−タの組み合わせに基づいて以下のａ〜ｃの処理
を行うように構成されていることを特徴とするデ−タ処
理装置。 ａ．各ビットデ−タがすべて「０」であれば、前記補助
記憶部に対する書き込みを許可すると共に前記主記憶部
に対する外部からの書き込み及び読み出しを禁止する。 ｂ．各ビットデ−タがすべて「１」であれば、前記補助
記憶部に対する書き込みを禁止すると共に前記主記憶部
に対する外部からの書き込み及び読み出しを禁止する。 ｃ．「１」、「０」が混在しているビットデ−タの組み
合わせの中で少なくとも一つの組み合わせに対して、当
該補助記憶部に対する書き込みを許可すると共に前記主
記憶部に対する外部からの書き込み及び読み出しを許可
する。 - 【請求項２】 主記憶部は、補助記憶部と同種のプログ
ラマブルＲＯＭよりなり、補助記憶部の記憶内容を消去
すると主記憶部の記憶内容も同時に消去されるように構
成されていることを特徴とする請求項１記載のデ−タ処
理装置。 - 【請求項３】 補助記憶部は、主記憶部をなすメモリア
レイの中に組み込まれていることを特徴とする請求項２
記載のデ−タ処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04709197A JP3421526B2 (ja) | 1997-02-14 | 1997-02-14 | デ−タ処理装置 |
| US09/009,346 US6076149A (en) | 1997-02-14 | 1998-01-20 | Programmable logic device using a two bit security scheme to prevent unauthorized access |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04709197A JP3421526B2 (ja) | 1997-02-14 | 1997-02-14 | デ−タ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10228422A JPH10228422A (ja) | 1998-08-25 |
| JP3421526B2 true JP3421526B2 (ja) | 2003-06-30 |
Family
ID=12765526
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04709197A Expired - Fee Related JP3421526B2 (ja) | 1997-02-14 | 1997-02-14 | デ−タ処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6076149A (ja) |
| JP (1) | JP3421526B2 (ja) |
Families Citing this family (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US6339815B1 (en) * | 1998-08-14 | 2002-01-15 | Silicon Storage Technology, Inc. | Microcontroller system having allocation circuitry to selectively allocate and/or hide portions of a program memory address space |
| US7681043B1 (en) | 2002-05-08 | 2010-03-16 | Broadcom Corporation | System and method for configuring device features via programmable memory |
| US7810152B2 (en) * | 2002-05-08 | 2010-10-05 | Broadcom Corporation | System and method for securely controlling access to device functions |
| US7549056B2 (en) | 1999-03-19 | 2009-06-16 | Broadcom Corporation | System and method for processing and protecting content |
| US6519721B1 (en) * | 1999-05-19 | 2003-02-11 | Intel Corporation | Method and apparatus to reduce the risk of observation of program operation |
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| US6526491B2 (en) | 2001-03-22 | 2003-02-25 | Sony Corporation Entertainment Inc. | Memory protection system and method for computer architecture for broadband networks |
| US7231500B2 (en) | 2001-03-22 | 2007-06-12 | Sony Computer Entertainment Inc. | External data interface in a computer architecture for broadband networks |
| US6809734B2 (en) | 2001-03-22 | 2004-10-26 | Sony Computer Entertainment Inc. | Resource dedication system and method for a computer architecture for broadband networks |
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| CA2551045C (en) * | 2005-06-30 | 2008-04-22 | Hitachi, Ltd. | Input-output control apparatus, input-output control method, process control apparatus and process control method |
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| JP5603993B2 (ja) * | 2013-11-19 | 2014-10-08 | ルネサスエレクトロニクス株式会社 | 電装ユニット及びデータ処理方法 |
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|---|---|---|---|---|
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