JPH05120891A

JPH05120891A - 半導体記憶装置

Info

Publication number: JPH05120891A
Application number: JP4106484A
Authority: JP
Inventors: Hideo Nakamura; 英夫中村; Terumi Sawase; 照美沢瀬
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1992-04-24
Filing date: 1992-04-24
Publication date: 1993-05-18

Abstract

(57)【要約】【目的】メモリエリアに無理のないメモリ保護を行う
ことができ、柔軟性のある保護機能付きの書き換え可能
な半導体記憶装置を実現する。【構成】保護情報と外部信号との組合わせにより、阻
止信号を生成する。すなわち、マトリクスに配列された
記憶素子群と、保護デ−タを記憶する保護デ−タ記憶素
子と、保護デ−タの内容を読出してラッチする保護情報
ラッチ回路と、不一致検出回路で構成された組合わせ回
路とを具備し、保護情報と外部信号との組合わせにより
阻止信号を生成するか否かを決定するようにした。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置に関
し、特に不揮発性メモリの書込み、消去、および読出し
の保護機能を有する半導体記憶装置に関するものであ
る。

【０００２】

【従来の技術】従来より、ＥＥＰＲＯＭ（Ｅlectricall
y Ｅrasable and ＰrogrammableＲead Ｏnly Ｎem
ory)は、不揮発性メモリであり、かつ電気的に書換えが
可能であるが、逆に保護したいデ−タを書換えてしまう
心配があるため、問題となっていた。そこで、不揮発性
メモリのデ−タの必密保護の方法として、セキュリティ
ビットを用い、このビットの状態によってメモリ外部か
らのアクセスを禁止する方法が提案されている（例え
ば、『エレクトロニクスデザイン』（Ｅlectronics
Ｄesin)，Ｍarch 3,1983,pp.123〜128参照)。すなわ
ち、通常の書換えを目的とするメモリブロックとは分離
された書込み専用のセキュリティレジスタを準備し、こ
のレジスタの特定ビットの状態によってメモリブロック
へのアクセスを禁止するのである。この場合、セキュリ
ティレジスタを書換え可能なメモリ素子で構成する方法
として、セキュリティレジスタの消去動作を、メモリブ
ロックの全面消去動作のときのみ可能な構成にすること
によって、メモリブロックの保護デ−タがセキュリティ
レジスタに書込まれた後は、メモリブロックのデ−タを
破壊せずには、メモリブロックにアクセスすることがで
きないようにしている。

【０００３】

【発明が解決しようとする課題】しかし、この方法で
は、メモリの読出しを許可しながら、一度書込んでデ−
タの書換えを阻止するような保護機能については、何等
考慮されていなかった。また、セキュリティレジスタを
構成する不揮発性メモリの消去、書込みの条件は、デ−
タ記憶領域とは異なっているため、独立した消去、書込
み回路を備える必要があり、回路が複雑になる傾向があ
る。また、上記の方法は、メモリ全体を単位として動作
する保護機能であるため、部分的かつ小容量に分割し
て、各領域での保護デ−タを制御することができない。
なお、従来から知られている他のメモリ保護方法とし
て、ソフトウェアで領域や保護の内容を指定する方法が
ある。しかし、この方法では、これらを記憶する別の記
憶装置と、その記憶装置を制御するシステムソフトウェ
アを必要とするため、規模が大きくなり、比較的小規模
なメモリ容量を備えた不揮発性メモリ等のデ−タ保護に
は適していない。例えば、キャッシュカ−ド等に応用さ
れ、不揮発性メモリを内蔵したマイクロコンピュ−タに
おいては、不揮発性メモリをプログラム記憶エリア、Ｉ
Ｄコ−ド、あるいはデ−タ等の種々の異なった用途にエ
リアを分けて使用したいという要求がある。このような
場合には、小領域に分割されたエリア毎に読出し、プロ
グラム消去等の機能を阻止できることが、高信頼システ
ムを実現する上で非常に重要となる。本発明の目的は、
これら従来の課題を解決し、少量の単位のメモリに対し
て各種の保護機能を与え、また書換え可能なデ−タ記憶
領域中に保護デ−タを記憶するのみで、書換えを阻止す
る条件を設定することができる不揮発性の半導体記憶装
置を提供することにある。

【０００４】

【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体記憶装置は、マトリクスに配列され
た複数の記憶素子群と、マトリクス内に配列された少な
くとも１ビットのメモリ保護情報を記憶する保護デ−タ
記憶素子と、マトリクス内の指定されたアドレス信号に
従って複数の記憶素子群のうちの選択された１記憶素子
をアクセスする第１の手段と、保護デ−タ記憶素子の内
容を読出す第２の手段とを具備し、第２の手段は、選択
された１記憶素子に対して、プログラム（書込み）、消
去あるいは読出しの各動作を許可するか、または禁止す
るかを、保護デ−タ記憶素子の内容に従って決定すると
ともに、第１の手段は、選択された１記憶素子および保
護デ−タ記憶素子に共通のワ−ド線を介してアクセス
し、また記憶素子群および保護デ−タ記憶素子はそれぞ
れ電気的に書換えが可能な記憶素子で構成されているこ
とを特徴としている。

【０００５】

【作用】本発明においては、特に記憶素子群に保護デ−
タ記憶素子を設けるとともに、その保護デ−タ記憶素子
に記憶された内容と、外部信号との組合わせによって、
阻止信号を生成するようにしている。保護情報を記憶し
ているアドレスを指定することにより、ラッチ回路にゲ
−ト信号を与えられ、記憶素子群からセンスアンプを介
して読出された保護情報がラッチ回路に記憶される。例
えば、保護情報は、書込みまたは消去阻止信号とキ−ワ
−ドにより形成される。不一致検出回路で、キ−ワ−ド
の外部信号とラッチ回路に記憶されているキ−ワ−ドの
ビットパタ−ンとが比較され、不一致のときには信号の
発生を禁止し、一致しているときのみ書込みまたは消去
阻止信号を発生する。これにより、記憶素子の特定のエ
リアに書込まれたデ−タのパタ−ンによって、記憶素子
群の書込みまたは消去の各動作を阻止することができ、
かつ保護情報を再帰可能な状態でも記憶することができ
るので、柔軟性のある保護機能付き書込み消去可能な半
導体記憶装置を実現することができる。

【０００６】

【実施例】以下、本発明の実施例を、図面により詳細に
説明する。図１２は、本発明で用いられる電気的に書込
み・消去が可能な半導体記憶装置の基本構成図である。
図１２において、１は記憶素子群、２はアドレスデコ−
ダ、３はセンスアンプ、４は書込み消去電圧制御回路で
ある。アドレスデコ−ダ２に対してアドレス入力６
１、、記憶素子群１に対して書込みデ−タ６６、書込み
消去電圧制御回路４に対して書込み起動信号６２を、そ
れぞれ加えることにより、デ−タの書込みが行われる。
また、アドレス入力６１、読出し起動信号６４を加える
ことにより、センスアンプ３より読出しデ−タ６５が得
られる。また、アドレスデコ−ダ２に対してアドレス６
１、および書込み消去電圧制御回路４に対して消去起動
信号６３を、それぞれ加えることにより、内容の消去が
行われる。図１３は、図１２の記憶素子に対する書込み
および消去動作の説明図である。記憶素子群１に対する
書換えは、図１３に示すように、アドレス６１を与える
とともに、消去起動信号６３を入力することにより、指
定アドレスに相当する記憶素子を消去し、次に書込み起
動信号６２と書込みデ−タ６６を与えることにより、記
憶素子への書込みを行う。

【０００７】図１４は、図１２の書込み・消去電圧制御
回路の回路図である。書込み・消去電圧制御回路４は、
記憶素子群１の各端子へ書込みあるいは消去に必要な高
電圧を与える回路であり、図１４に示すように、ＭＯＳ
トランジスタ（負荷トランジスタとオンオフ・トランジ
スタ）から構成され、書込み起動信号６２、消去起動信
号６３により出力ＯＵＴをオンオフする。図１２に示す
ような構成の不揮発性記憶装置に対して、本発明を適用
する場合、種々の実施例が考えられる。図１（ａ）〜
（ｄ）は、本発明の第１の実施例の複数の基本回路を示
す半導体記憶装置の構成図である。先ず、図１（ａ）
は、第１番目の基本構成を示すものである。すなわち、
マトリクス状に配列された記憶素子群１に対して、マト
リクスの列方向、つまりアドレス方向の記憶素子群を単
位として、１行毎に少なくとも１ビットのメモリ保護情
報を記憶する記憶素子１ａを配置し、列方向に指定され
た制御信号により保護情報記憶素子１ａの内容を同時に
読出して、読出された内容、例えば‘１’であればプロ
グラム（書込み）、消去、または読出しの各動作をその
まま許可し、‘０’であればこれらの各動作を阻止する
ようにして、記憶素子群１の内容を保護するものであ
る。次に、図１（ｂ）は、マトリクス状の記憶素子群１
のアドレスの一部、つまり列方向の少なくとも１行を保
護情報を記憶する記憶素子１ｂとし、先ずこの保護情報
記憶素子１ｂを読出して、その内容により、例えば
‘１’であれば記憶素子群１に対するプログラム、消
去、および読出しの各動作を許可し、‘０’であれば、
これらの動作を阻止することにより記憶素子群１の内容
を保護するものである。

【０００８】次に、図１（ｃ）は、図１（ｂ）の変形例
であって、マトリクスの列方向の少なくとも１行を記憶
保護情報を記憶する記憶素子群１ｂとすることは、図１
（ｂ）と同じであるが、この場合には、１行の各ビット
を矢印のように、記憶素子群１の各行に割当てておき、
先ず読出された保護情報記憶素子１ｂの内容によって、
例えば、右側１ビットの内容が‘１’であれば、素子群
１の下行のプログラム、消去、読出しの各動作を許可
し、右から２番目のビットの内容が‘０’であれば、素
子群１の下から２番目の行の各動作を阻止し、右から３
番目のビットの内容が‘１’であれば、下から３番目の
行の各動作を許可するようにすることにより、記憶素子
群１の内容を各行毎に保護するものである。次に、図１
（ｄ）は、図１（ａ）と（ｂ）の両保護方法を組合わせ
たもので、マトリクスの列方向の半分、つまりアドレス
の半分は前者の保護方法で記憶内容を保護し、残りの半
分は後者の保護方法で記憶内容を保護するものである。
すなわち、記憶素子群１Ａの部分には、各行毎に少なく
とも１ビットの保護情報を記憶する素子群１ａを配置
し、残りの記憶素子群１Ｂの部分には、少なくとも１行
に保護情報を記憶した記憶素子群１ｂを配置して、選択
されたアドレスによってそれぞれの記憶保護情報により
メモリ内容を保護する。以下、図１（ａ）の場合と、図
１（ｂ）の場合について、実施例を挙げて動作を詳述す
る。なお、図１（ｃ）（ｄ）の場合には、（ａ）（ｂ）
の動作の応用であるため、詳細な動作説明は省略する。

【０００９】図２は、第１の実施例を示す半導体記憶装
置の構成図である。この実施例では、メモリの少量単位
毎に各種の保護機能を与えることができるようにした場
合を示している。図２において、３１はアドレスデコ−
ダ、３７は保護情報の一時記憶レジスタ、３９は内部制
御回路、４１はアドレスバス、４２はデ−タバス、３２
１〜３２８は高電圧制御回路、３４１，３４２はセンス
アンプ、３５１，３５２は出力ドライバ、１５１，１５
２，１５５，１５６は記憶素子を構成するトランジス
タ、１５３，１５４は記憶素子のゲ−ト電圧をオンオフ
するトランジスタである。従来の半導体記憶装置では、
図２の左半分のみ、つまりアドレスデコ−ダ３１、デ−
タ用メモリマトリクス１５１，１５５、デ−タ読出し用
センスアンプ３４１、出力ドライバ３５１、高電圧制御
回路３２１〜３２６、３２８のみが設けられていた。図
３は、図２におけるメモリアクセス時の記憶素子への電
圧関係図である。図３の電圧条件を記憶素子１５１，１
５５に与えることにより、読出し、プログラム、および
消去の各動作が行われる。すなわち、読出し動作の場合
には、ワ−ド線（Ｗ）２１にアドレスデコ−ダ３１によ
りＶccの電圧を加え、高圧ワ−ド線（ＷＨ）２２１に高
電圧制御回路３２１より同じくＶccの電圧を加え、ウェ
ル１１１に高電圧制御回路３２３より−Ｖppの電圧を加
え、ウェル電圧をＶccにすることによって選択した記憶
素子の内容を消去することができる。

【００１０】本実施例においては、上述した従来の構成
に対して、図２の右側の構成を追加する。すなわち、保
護情報を記憶する記憶素子１５２，１５６を各ワ−ド線
２２１に１素子ないし複数素子だけ配列し、指定された
アドレスに対応する保護情報メモリの状態によって、デ
−タメモリのアクセスを許可、あるいは禁止する機能を
付加している。このために追加される回路としては、記
憶素子のゲ−ト電圧の供給をオンオフする制御ゲ−ト１
５３，１５４、保護情報用のセンスアンプ３４２、保護
情報用の出力ドライバ３５２、および一時記憶レジスタ
３７である。本実施例では、アレ−状に配列された記憶
素子群の一辺に、ワ−ド線で選択される一連の記憶素子
群（１５１，１５５等）を単位としてメモリ保護デ−タ
を記憶する記憶素子１５２，１５６を置き、ワ−ド線選
択時に、これらの記憶素子１５２，１５６を同時に読出
して、プログラム、消去、読出しの制御を阻止すること
を可能にしている。保護情報を記憶する記憶素子１５
２，１５６は、従来のデ−タ用メモリ１５１，１５５と
同じように、読出し、プログラム、および消去が可能で
ある。しかし、デ−タ用メモリ１５１，１５５に対する
プログラム、消去の動作時に、保護情報素子１５１，１
５５は記憶情報を失ってはならない。このために、デ−
タメモリ１５１，１５５へのプログラム、消去の動作時
には、保護情報記憶素子１５２，１５６に対して異なっ
た条件を与える必要がある。

【００１１】図４は、図２の保護記憶素子へのプログラ
ムおよび消去の各動作を阻止するための電圧関係図であ
る。デ−タのプログラム時には、図３に示すように、ワ
−ド線（Ｗ）２１にＶcc、高圧ワ−ド線（ＷＨ）２２１
にＶcc、デ−タ読出し線（Ｄ）２３１に−Ｖpp、Ｉ線２
５に−Ｖpp、ＷＥＬＬ線１１１に−Ｖｐを、それぞれ加
えるのに対して、保護情報記憶素子には、図４に示すよ
うに、プログラム阻止のためにワ−ド線（Ｗ）２１にデ
−タと同じくＶcc、I線25にもデ−タと同じく−Ｖppを
加えるが、ＷＨ線とＤ線とＷＥＬＬ線には、０電圧を加
える。これにより、保護情報はプログラムされすに済
む。また、消去時にも、ＷＨ線とＤ線とＳ線とＷＥＬＬ
線とに０電圧を加えることによって、保護情報を消さな
いようにする。図２のゲ−ト１５３，１５４および高圧
インバ−タ３６１は、これらの保護情報の破壊を防止す
るため、図４に示す電圧条件を与える回路である。次
に、保護機能のある読出し、プログラム、消去の各動作
について、動作を詳述する。

【００１２】図５は、図２における読出し動作時のタイ
ミングチャ−トである。チップセレクト信号４３、アド
レス４１が与えられると、記憶装置は動作を開始する。
指定されたアドレスに対応したワ−ド線２１が選択さ
れ、デ−タ用メモリ素子１５１、および保護情報用記憶
素子１５２の内容が各々センスアンプ３４１、３４２に
より読出される。センスアンプ３４２の出力は、一時記
憶レジスタ３７にセットされ、その出力４７が‘１’の
場合には、デ−タメモリ用の出力ドライバ３５１を駆動
してデ−タをデ−タバス４２上に読出す。また、保護情
報の出力４７が‘０’の場合には、デ−タメモリ用出力
ドライバ３５１を制御して、ドライバ３５１からの出力
を禁止し、デ−タバス４２にデ−タが送出されないよう
にする。読出しの場合には、デ−タメモリ１５１と、保
護情報素子１５２とは同時に読出されるので、保護機能
を付加したことにより、動作時間の遅れは生じない。

【００１３】図６は、図２におけるプログラムあるいは
消去時のタイムチャ−トである。この場合にも、読出し
動作と同じように、チップ選択信号４３とアドレス４１
が与えられることにより、動作が開始される。内部制御
回路３９は、最初に、制御モ−ドを読出し状態（ＳＴ
１）に置き、指定アドレスに対する保護情報記憶素子１
５２を読出し、一時記憶レジスタ３７に記憶する。この
出力４７が‘１’のときには、内部制御回路３９の内部
制御状態をプログラムあるいは消去モ−ド（ＳＴ２）に
移す。各高電圧発生回３２１〜３２５では、消去モ−ド
（ＳＴ２）の間、図３で示す高電圧を発生し、プログラ
ムあるいは消去動作を行う。同時に、高電圧発生回路３
２６に接続された信号線４９は‘０’レベルとなり、こ
れによりゲ−ト１５３をオフにし、ゲ−ト３６２〜３６
４の出力を０Ｖにする。また、インバ−タ３６１の出力
４９１は‘１’となるため、ゲ−ト１５４をオンし、保
護情報記憶素子１５２のゲ−ト１５４をオンし、保護情
報記憶素子１５２のゲ−ト電圧２２２を０Ｖにする。こ
の結果、保護情報記憶素子１５２、１５６への電圧関係
は図４を満足するようになり、デ−タメモリ１５１，１
５５へのプログラムまたは消去動作時に、保護情報記憶
素子１５２，１５６の記憶情報は保護される。なお、プ
ログラム、消去動作時には、保護情報の読出しと、デ−
タプログラム、消去動作が時系列的に実行されるが、読
出しの時間に比べて、プログラム、消去時間は１０³〜
１０⁵倍長いので、保護情報の読出しによる実質的なア
クセス動作の増加は生じない。

【００１４】このように、本実施例においては、共通の
ワ−ド線にデ−タ用のメモリマトリクスと保護情報用の
メモリマトリクスを配列し、読出し動作時には、両者を
同時にアクセスして、保護情報によって読出しデ−タの
デ−タ線への送出を制御し、またプログラム、消去動作
時には、先ず保護情報の読出しを行い、この情報によっ
てプログラム、消去動作を制御することが可能となる。
この結果、ワ−ド線単位でのメモリ保護をソフトウェア
の助けを借りずに実現でき、メモリ保護のためのアクセ
ス時間の増加をなくすことができる。また、ワ−ド線単
位でメモリ保護を行うことができるので、メモリエリア
に無駄のないメモリ保護が可能となる。さらに、本実施
例では、アドレスデコ−ダ３１およびワ−ド線２１の制
御回路は、デ−タ用メモリマトリクスと、保護情報線メ
モリマトリクスとに共用できるので、保護機能を実現す
る場合のエリア上の増加も最小に抑えることができる。

【００１５】図７は、本発明の第２の実施例を示す半導
体記憶装置の構成図である。図１２と同じ記号は、同一
のものを表わしている。図７の半導体記憶装置は、図１
２の回路構成に対して、アドレス判定回路５１、書込み
阻止デ−タラッチ回路５２、消去阻止デ−タラッチ回路
５３を付加し、各阻止信号６７１、６７２に対しては、
書込み状態での読出しデ−タで書込み阻止信号６７１を
アクティブにし、また消去状態での読出しデ−タで消去
阻止信号６７２をアクティブにするように設定する。図
８は、図７の保護デ−タと阻止条件の関係を示す説明図
である。図８に示すように、書込み状態での読出し信号
が‘１’、消去状態での読出し信号が‘０’とすると、
ラッチ回路５２では読出しデ−タ‘０’のとき、書込み
阻止信号はディセ−ブル、読出しデ−タ‘１’のとき、
書込み阻止信号はアクティブとなる。また、ラッチ回路
５３では、読出しデ−タ‘０’のとき、消去阻止信号は
アクティブ、読出しデ−タ‘１’のとき、消去阻止信号
はディセ−ブルとなる。次に、記憶装置の保護機能のテ
ストおよび再帰不可能な保護機能の設定方法について説
明する。先ず最初に、保護情報の記憶しているアドレス
をアドレス信号６１で指定すると、アドレス判定回路５
１がこれを登録判定することにより、ラッチ回路５２，
５３にゲ−ト信号が与えられ、また記憶素子群１からセ
ンスアンプ３を介して‘１’または‘０’のデ−タが読
出される。初期状態には、半導体素子の製造方法によ
り、デ−タは‘１’または‘０’のいずれかの状態に固
定されている。例えば、‘１’の状態の場合には、図８
の条件から、書込み阻止信号がアクティブで消去阻止信
号はディセ−ブルされている。従って、保護情報記憶ア
ドレス以外、すなわち一般のデ−タ保護領域を指定し
て、記憶素子を‘１’から‘０’に、つまり消去するこ
とができる。

【００１６】さらに、‘０’から‘１’へ書込み起動を
かけて、保護機能が動作するか否かをテストすることが
できる。消去および書込み阻止動作のテストは、保護情
報記憶領域を含む全記憶素子に対して、保護機能の状態
を変えずに行うことができる。次に、保護情報領域を消
去状態で、このアドレスを指定して読出し起動をかける
と、ラッチ回路５２，５３に‘０’が読出され、消去阻
止信号アクティブ、書込み阻止信号ディセ−ブル状態と
なる。この状態では、前述のように、全記憶素子に対し
て消去阻止動作をテストすることができる。次に、ラッ
チ回路５２に‘０’、ラッチ回路５３に‘１’が読出さ
れるように、保護情報領域にデ−タを設定し、これを読
出す。この状態では、記憶素子群１は、保護機能を持た
ない電気的に書込み・消去の可能な不揮発性記憶素子と
して動作する。逆に、ラッチ回路５２，５３にそれぞれ
‘１’および‘０’が読出されるように、保護情報領域
にデ−タを設定し、これを読出すと、この記憶装置は書
込み・消去機能がともに阻止され、その状態から書込み
・消去機能をアクティブにする状態には戻れなくなる。
この結果、記憶素子群１に記憶されたデ−タは、これ以
後、破壊されることがなくなる。

【００１７】図９は、本発明の第３の実施例を示す半導
体記憶装置の構成図であり、図１０は、図９の書込み・
消去制御回路の詳細構成図である。図９の装置では、書
込み・消去機能の阻止領域と書込み機能のみ、あるいは
消去機能のみを阻止する領域を、同一記憶素子群上で分
離するようにしている。すなわち、図９においては、図
７に比べて、書込み阻止デ−タラッチ回路５２１，５２
２、消去阻止デ−タラッチ回路５３１，５３２の２組が
設けられている点で異なっている。書込み・消去制御回
路４は、図１０に示すように、阻止信号６７１１，６７
１２，６７２１，６７２２と、外部からの書込み起動信
号６２、消去起動信号６３により高電圧Ｖｐを制御し、
この出力６８１〜６８４を記憶素子群の２つの領域１１
および１２に与える。保護情報記憶エリアが例えば領域
１１にあれば、記憶素子群１１は前述したように再帰不
可能な書込み・消去阻止領域を実現できる。また、保護
情報のラッチ回路５２２，５３２に対応するデ−タを書
込み阻止、あるいは消去阻止指定にして、領域１１を再
帰不可能な書込み・消去阻止状態にすることで、領域１
２に対しては、保護情報の指定に従って書込み阻止、消
去阻止状態を再帰不可能な形で指定することができる。
記憶素子領域を更に分割して、その領域に対応して保護
情報ラッチ回路を準備して、書込み・消去制御回路を構
成すれば、その領域毎に異なった保護条件を指定するこ
とができる。

【００１８】図１１は、本発明の第４の実施例を示す半
導体記憶装置の構成図である。図１１においては、保護
情報と外部信号との組合わせにより、阻止信号の生成を
行うようにした構成が示される。図１１において、５１
はアドレス判定回路、５４は保護情報ラッチ回路、５５
は組合わせ回路、６９は外部信号である。それ以外の信
号は、図７および図９と同一のものである。例えば、組
合わせ回路５５としてラッチ回路５４の出力と外部信号
６９の不一致検出回路を用いると、キ−ワ−ド検出型の
保護機能を実現することができる。保護情報の記憶して
いるアドレスをアドレス信号６１で指定すると、アドレ
ス判定回路５１がこれを判定することにより、ラッチ回
路５４にゲ−ト信号が与えられ、記憶素子群１からセン
スアンプ３を介して、読出された保護情報がラッチ回路
５４に記憶される。例えば、この保護情報を図８に示す
書込みあるいは消去阻止情報とキ−ワ−ドとにより構成
する。不一致検出回路５５でキ−ワ−ドの外部信号６９
で与えられるキ−ワ−ドとラッチ回路５４に記憶されて
いるキ−ワ−ドの出力ビットパタ−ンとを比較して、不
一致のときには６７１，６７２信号の発生を禁止し、一
致しているときのみ図８に従って書込みあるいは消去阻
止信号を発生するようにする。

【００１９】このように、図７、図９および図１１の実
施例においては、電気的に書込み・消去の可能な記憶素
子群の特定のエリアに書込まれたデ−タのパタ−ンによ
り、記憶素子群の書込みあるいは消去動作を阻止するこ
とができ、かつ、この保護情報を再帰可能な状態におい
ても記憶することができるので、柔軟性のある保護機能
付きの電気的書込み・消去可能な半導体記憶装置を実現
することができる。

【００２０】

【発明の効果】以上説明したように、本発明によれば、
少量の単位でメモリの各種の保護機能を実現することが
でき、また特定のエリアに書込まれたデ−タのパタ−ン
により記憶素子群の書込みまたは消去動作を阻止するこ
とができるので、メモリエリアに無駄のないメモリ保護
を行うことが可能である。

【００２１】

【図面の簡単な説明】

【図１】本発明の基本原理を示す半導体記憶装置の構成
図である。

【図２】本発明の第１の実施例を示す半導体記憶装置の
構成図である。

【図３】図１のデ−タ用記憶素子へのプログラム、消去
を行う場合の電圧関係図である。

【図４】図１保護情報用記憶素子へのプログラム、消去
動作を阻止する場合の電圧関係図である。

【図５】図１における読出し動作のタイムチャ−トであ
る。

【図６】図１のプログラム、または消去動作時のタイム
チャ−トである。

【図７】本発明の第２の実施例を示す半導体記憶装置の
構成図である。

【図８】図７の保護デ−タと阻止条件の関係を示す説明
図である。

【図９】本発明の第３の実施例を示す半導体記憶装置の
構成図である。

【図１０】図９における書込み消去電圧制御回路の構成
図である。

【図１１】本発明の第４の実施例を示す半導体記憶装置
の構成図である。

【図１２】従来の記憶保護を持たない半導体記憶装置の
構成図である。

【図１３】図１２における消去および書込み動作の説明
図である。

【図１４】図１２における書込みおよび消去電圧制御回
路の構成図である。

【符号の説明】

１不揮発性記憶素子群２アドレスデコ−ダ４書込み・消去電圧制御回路３１アドレスデコ−ダ３７保護情報の一時記憶レジスタ３９内部制御回路５１アドレス検出回路５２，５３保護情報ラッチ回路６１アドレス入力６２書込み起動信号６３消去起動信号６４読出し起動信号６５読出しデ−タ線６６書込みデ−タ線１５１，１５５デ−タ用メモリ素子１５２，１５６保護情報記憶用メモリ素子３４１，３４２センスアンプ３５１，３５２出力ドライバ３２１〜３２８高電圧制御回路１５３，１５４制御ゲ−ト

Claims

【特許請求の範囲】

【請求項１】マトリクスに配列された複数の記憶素子
群と、該マトリクス内に配列された少なくとも１ビット
のメモリ保護情報を記憶する保護デ−タ記憶素子と、該
マトリクス内の指定されたアドレス信号に従って複数の
記憶素子群のうちの選択された１記憶素子をアクセスす
る第１の手段と、該保護デ−タ記憶素子の内容を読出す
第２の手段とを具備し、該第２の手段は、上記選択され
た１記憶素子に対して、プログラム（書込み）、消去あ
るいは読出しの各動作を許可するか、または禁止するか
を、上記保護デ−タ記憶素子の内容に従って決定すると
ともに、上記第１の手段は、上記選択された１記憶素子
および保護デ−タ記憶素子に共通のワ−ド線を介してア
クセスし、また上記記憶素子群および保護デ−タ記憶素
子はそれぞれ電気的に書換えが可能な記憶素子で構成さ
れていることを特徴とする半導体記憶装置。
【請求項２】請求項１に記載の半導体記憶装置におい
て、上記第１の手段は、選択された１記憶素子と保護デ
−タ記憶素子を読出す際には、上記選択された１記憶素
子に関して、該１記憶素子と保護デ−タ記憶素子の両方
を同時にアクセスすることを特徴とする半導体記憶装
置。
【請求項３】請求項１に記載の半導体記憶装置におい
て、上記第１の手段は、選択された１記憶素子にアクセ
スする場合に、プログラム（書込み）または消去の各動
作を、選択された１記憶素子より優先して保護デ−タ記
憶素子にアクセスすることを特徴とする半導体記憶装
置。
【請求項４】請求項１に記載の半導体記憶装置におい
て、上記記憶素子、第１の手段および第２の手段は、キ
ャッシュカ−ドに内蔵されることを特徴とする半導体記
憶装置。
【請求項５】請求項１に記載の半導体記憶装置におい
て、上記記憶素子、第１の手段、および第２の手段に加
えて、上記保護デ−タ記憶素子の内容と、マイクロコン
ピュ−タの外部から入力される外部信号の内容とに従っ
て、禁止信号を発生する第３の手段を設けることを特徴
とする半導体記憶装置。
【請求項６】請求項５に記載の半導体記憶装置におい
て、上記外部信号は、キ−ワ−ド検出のための信号であ
り、上記第３の手段は、不一致検出回路で構成されるこ
とを特徴とする半導体記憶装置。
【請求項７】請求項１に記載の半導体記憶装置におい
て、上記記憶素子、第１の手段および第２の手段を、マ
イクロコンピュ−タに内蔵することを特徴とする半導体
記憶装置。