JP2003216499A - 不正読み出し防止機能付き半導体不揮発性メモリ - Google Patents
不正読み出し防止機能付き半導体不揮発性メモリInfo
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- JP2003216499A JP2003216499A JP2002012985A JP2002012985A JP2003216499A JP 2003216499 A JP2003216499 A JP 2003216499A JP 2002012985 A JP2002012985 A JP 2002012985A JP 2002012985 A JP2002012985 A JP 2002012985A JP 2003216499 A JP2003216499 A JP 2003216499A
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- G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
- G06F21/78—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure storage of data
- G06F21/79—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure storage of data in semiconductor storage media, e.g. directly-addressable memories
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- G11C—STATIC STORES
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/22—Safety or protection circuits preventing unauthorised or accidental access to memory cells
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- G11C—STATIC STORES
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Abstract
(57)【要約】
【課題】記憶されたコンテンツを不正に読み出されてコ
ピーされることが防止できる半導体不揮発性メモリを提
供する。 【解決手段】本発明の半導体メモリでは，メモリにデー
タを書き込んでその後読み出す正規のユーザが，データ
を書き込む時に任意のアドレスには，符号化されたデー
タを書き込み，それ以外のアドレスには符号化せずにデ
ータを書き込む。そして，正規のユーザであれば，符号
化されているアドレスと符号化されていないアドレスを
知っているので，読み出し時においては，符号化されて
いるアドレスのデータを読み出す時に復号化コマンドを
与えて，内蔵された復号化回路を活性化して復号化され
たデータを出力し，符号化されていないアドレスのデー
タを読み出す時は，復号化せずにそのままデータを出力
することができる。その結果，正常なデータを読み出す
ことができる。一方，不正に読み出そうとする場合は，
どのアドレスに符号化されたデータが書き込まれている
か知り得ないので，正常なデータを読み出すことができ
ない。
ピーされることが防止できる半導体不揮発性メモリを提
供する。 【解決手段】本発明の半導体メモリでは，メモリにデー
タを書き込んでその後読み出す正規のユーザが，データ
を書き込む時に任意のアドレスには，符号化されたデー
タを書き込み，それ以外のアドレスには符号化せずにデ
ータを書き込む。そして，正規のユーザであれば，符号
化されているアドレスと符号化されていないアドレスを
知っているので，読み出し時においては，符号化されて
いるアドレスのデータを読み出す時に復号化コマンドを
与えて，内蔵された復号化回路を活性化して復号化され
たデータを出力し，符号化されていないアドレスのデー
タを読み出す時は，復号化せずにそのままデータを出力
することができる。その結果，正常なデータを読み出す
ことができる。一方，不正に読み出そうとする場合は，
どのアドレスに符号化されたデータが書き込まれている
か知り得ないので，正常なデータを読み出すことができ
ない。
Description
【０００１】
【発明の属する技術分野】本発明は，書き換え可能な不
揮発性メモリに関し，特に不正な読み出しを防止する機
能を有する半導体不揮発性メモリに関する。
揮発性メモリに関し，特に不正な読み出しを防止する機
能を有する半導体不揮発性メモリに関する。
【０００２】
【従来の技術】書き換え可能な半導体不揮発性メモリ
は，プログラムやデータ（以下コンテンツ）を記憶させ
るメモリとして広く利用されている。特に，電源オフに
した状態でもコンテンツが保持されることから，携帯電
話，携帯情報端末などに広く採用されている。
は，プログラムやデータ（以下コンテンツ）を記憶させ
るメモリとして広く利用されている。特に，電源オフに
した状態でもコンテンツが保持されることから，携帯電
話，携帯情報端末などに広く採用されている。
【０００３】不揮発性メモリを購入したユーザは，自ら
記憶させたいコンテンツを書き込み，その後誤ってコン
テンツが消去または変更されないように，プログラムプ
ロテクトまたは消去プロテクト機能を利用して，プロテ
クト状態にする。かかるプロテクト機能は，記憶されて
いるコンテンツの変更を防止することはできる。
記憶させたいコンテンツを書き込み，その後誤ってコン
テンツが消去または変更されないように，プログラムプ
ロテクトまたは消去プロテクト機能を利用して，プロテ
クト状態にする。かかるプロテクト機能は，記憶されて
いるコンテンツの変更を防止することはできる。
【０００４】
【発明が解決しようとする課題】ユーザがメモリに記憶
させるコンテンツは，例えばゲームプログラムのよう
に，それ自体に価値があり，従って，不正にコピーされ
ることが望ましくない場合がある。しかしながら，従来
の不揮発性メモリは，上記のライトプロテクト機能はあ
っても，読み出しを禁止する機能はない。メモリの機能
上，記憶されたコンテンツを自由に読み出せるようにし
ておく必要があるからである。そのため，例え価値のあ
るコンテンツであっても，不正に読み出され，別のメモ
リにコピーされる可能性がある。
させるコンテンツは，例えばゲームプログラムのよう
に，それ自体に価値があり，従って，不正にコピーされ
ることが望ましくない場合がある。しかしながら，従来
の不揮発性メモリは，上記のライトプロテクト機能はあ
っても，読み出しを禁止する機能はない。メモリの機能
上，記憶されたコンテンツを自由に読み出せるようにし
ておく必要があるからである。そのため，例え価値のあ
るコンテンツであっても，不正に読み出され，別のメモ
リにコピーされる可能性がある。
【０００５】例えば，ゲームプログラムを記憶したメモ
リを有するゲーム装置において，ゲーム装置の価値が殆
どゲームプログラムによる場合がある。そのような場合
は，上記のような不正なコピーによりゲームプログラム
が別のメモリにコピーされると，ゲーム装置を低コスト
で製造することが可能になり，その損害は大きくなる。
従って，メモリ内のコンテンツを不正に読み出されない
ような機能が求められる。
リを有するゲーム装置において，ゲーム装置の価値が殆
どゲームプログラムによる場合がある。そのような場合
は，上記のような不正なコピーによりゲームプログラム
が別のメモリにコピーされると，ゲーム装置を低コスト
で製造することが可能になり，その損害は大きくなる。
従って，メモリ内のコンテンツを不正に読み出されない
ような機能が求められる。
【０００６】そこで，本発明の目的は，正規のユーザだ
けが正常にコンテンツを読み出すことができる不揮発性
メモリを提供することにある。
けが正常にコンテンツを読み出すことができる不揮発性
メモリを提供することにある。
【０００７】また，本発明の目的は，不正に読み出すこ
とができないメモリを提供することにある。
とができないメモリを提供することにある。
【０００８】
【課題を解決するための手段】上記の目的を達成するた
めに，本発明は，データを記憶するメモリセルアレイ
と，メモリセルアレイから読み出されたデータを所定の
演算処理により復号化する復号化回路と，読み出し動作
時に，外部から供給される復号化コマンドに応答して，
前記復号化回路を活性化する復号化制御回路とを有する
不揮発性メモリである。
めに，本発明は，データを記憶するメモリセルアレイ
と，メモリセルアレイから読み出されたデータを所定の
演算処理により復号化する復号化回路と，読み出し動作
時に，外部から供給される復号化コマンドに応答して，
前記復号化回路を活性化する復号化制御回路とを有する
不揮発性メモリである。
【０００９】上記のメモリでは，メモリにデータを書き
込んでその後読み出す正規のユーザが，データを書き込
む時に任意のアドレスには，符号化（例えば反転）され
たデータを書き込み，それ以外のアドレスには符号化せ
ず（反転せず）にデータを書き込む。そして，正規のユ
ーザであれば，符号化されているアドレスと符号化され
ていないアドレスを知っているので，読み出し時におい
ては，符号化されているアドレスのデータを読み出す時
に復号化コマンドを与えて，内蔵された復号化回路を活
性化して復号化されたデータを出力し，符号化されてい
ないアドレスのデータを読み出す時は，復号化せずにそ
のままデータを出力することができる。その結果，正常
なデータを読み出すことができる。一方，不正に読み出
そうとする場合は，どのアドレスに符号化されたデータ
が書き込まれているか知り得ないので，正常なデータを
読み出すことができない。
込んでその後読み出す正規のユーザが，データを書き込
む時に任意のアドレスには，符号化（例えば反転）され
たデータを書き込み，それ以外のアドレスには符号化せ
ず（反転せず）にデータを書き込む。そして，正規のユ
ーザであれば，符号化されているアドレスと符号化され
ていないアドレスを知っているので，読み出し時におい
ては，符号化されているアドレスのデータを読み出す時
に復号化コマンドを与えて，内蔵された復号化回路を活
性化して復号化されたデータを出力し，符号化されてい
ないアドレスのデータを読み出す時は，復号化せずにそ
のままデータを出力することができる。その結果，正常
なデータを読み出すことができる。一方，不正に読み出
そうとする場合は，どのアドレスに符号化されたデータ
が書き込まれているか知り得ないので，正常なデータを
読み出すことができない。
【００１０】上記の側面において，より好ましい実施例
では，復号化制御回路は，復号化コマンドに応答して，
外部から供給される復号化対象アドレスを記憶可能に構
成される。そして，復号化制御回路は，読み出し時にお
いて，リードアドレスと上記復号化対象アドレスとが一
致するときに前記復号化回路を活性化し，不一致の時に
非活性化する。復号化制御回路は，この復号化対象アド
レスを，書き換え可能に構成されている。
では，復号化制御回路は，復号化コマンドに応答して，
外部から供給される復号化対象アドレスを記憶可能に構
成される。そして，復号化制御回路は，読み出し時にお
いて，リードアドレスと上記復号化対象アドレスとが一
致するときに前記復号化回路を活性化し，不一致の時に
非活性化する。復号化制御回路は，この復号化対象アド
レスを，書き換え可能に構成されている。
【００１１】上記の好ましい実施例では，正規のユーザ
のみが知り得る復号化対象アドレスを復号化制御回路に
記憶させ，アクセスされたアドレスと一致するときにの
み復号化回路を活性化させることができ，正規のユーザ
のみが正常なデータを読み出すことができる。この方法
によれば，リード動作の最初または所定のタイミングで
復号化対象アドレスを記憶させれば，自動的に復号化制
御回路が符号化と非符号化とを制御することができる。
のみが知り得る復号化対象アドレスを復号化制御回路に
記憶させ，アクセスされたアドレスと一致するときにの
み復号化回路を活性化させることができ，正規のユーザ
のみが正常なデータを読み出すことができる。この方法
によれば，リード動作の最初または所定のタイミングで
復号化対象アドレスを記憶させれば，自動的に復号化制
御回路が符号化と非符号化とを制御することができる。
【００１２】
【発明の実施の形態】以下，図面を参照して本発明の実
施の形態例を説明する。しかしながら，本発明の保護範
囲は，以下の実施の形態例に限定されるものではなく，
特許請求の範囲に記載された発明とその均等物にまで及
ぶものである。
施の形態例を説明する。しかしながら，本発明の保護範
囲は，以下の実施の形態例に限定されるものではなく，
特許請求の範囲に記載された発明とその均等物にまで及
ぶものである。
【００１３】図１は，本実施の形態における不揮発性半
導体記憶装置の構成図である。このメモリ装置は，外部
から供給されるコマンド信号CMDを入力するコマンドバ
ッファ１０と，アドレスADDを入力するアドレスバッフ
ァ１２と，データの入力バッファ３０と，データの出力
バッファ２８とを有する。コマンドとデータは，メモリ
制御回路１４に供給され，メモリ制御回路１４は，これ
らコマンドとデータとを解読して，メモリ内の必要な制
御を行う。典型的な制御は，読み出し回路１６，消去回
路１８，プログラム回路２０の制御であり，リードコマ
ンド，イレーズコマンド，プログラムコマンドに応答し
て，それらの制御が行われる。
導体記憶装置の構成図である。このメモリ装置は，外部
から供給されるコマンド信号CMDを入力するコマンドバ
ッファ１０と，アドレスADDを入力するアドレスバッフ
ァ１２と，データの入力バッファ３０と，データの出力
バッファ２８とを有する。コマンドとデータは，メモリ
制御回路１４に供給され，メモリ制御回路１４は，これ
らコマンドとデータとを解読して，メモリ内の必要な制
御を行う。典型的な制御は，読み出し回路１６，消去回
路１８，プログラム回路２０の制御であり，リードコマ
ンド，イレーズコマンド，プログラムコマンドに応答し
て，それらの制御が行われる。
【００１４】メモリセルアレイMCAは，図示しないが，
複数のセクタに分割され，各セクタ内に複数の不揮発性
メモリセルを有する。このメモリセルは，フローティン
グゲートを有するセル，強誘電体材料からなるキャパシ
タを有するセルなど，電源がオフの状態でも記憶データ
を保持することができる書き換え可能なメモリセルであ
れば，どのようなものでもよい。アドレスバッファ１２
により入力されたアドレスAddは，アドレスラッチ回路
２２を介してデコーダ２１に供給され，セルアレイ内の
ワード線，セクタの選択が行われる。
複数のセクタに分割され，各セクタ内に複数の不揮発性
メモリセルを有する。このメモリセルは，フローティン
グゲートを有するセル，強誘電体材料からなるキャパシ
タを有するセルなど，電源がオフの状態でも記憶データ
を保持することができる書き換え可能なメモリセルであ
れば，どのようなものでもよい。アドレスバッファ１２
により入力されたアドレスAddは，アドレスラッチ回路
２２を介してデコーダ２１に供給され，セルアレイ内の
ワード線，セクタの選択が行われる。
【００１５】セクタ及びその中のワード線が選択される
と，メモリセル内のデータがビット線を介してセンスア
ンプSAに供給され，検出される。本実施の形態では，セ
ンスアンプSAと出力バッファ２８との間に，復号化回路
２６が設けられている。そして，この復号化回路２６
は，復号化制御回路２４からの制御信号S24により活性
化または非活性化される。
と，メモリセル内のデータがビット線を介してセンスア
ンプSAに供給され，検出される。本実施の形態では，セ
ンスアンプSAと出力バッファ２８との間に，復号化回路
２６が設けられている。そして，この復号化回路２６
は，復号化制御回路２４からの制御信号S24により活性
化または非活性化される。
【００１６】復号化回路２４には，メモリ制御回路１４
を介して外部からのコマンドCmdが供給され，更にアド
レスバッファ１２を介して外部からのアドレスAdd，例
えばセクタアドレスが供給される。
を介して外部からのコマンドCmdが供給され，更にアド
レスバッファ１２を介して外部からのアドレスAdd，例
えばセクタアドレスが供給される。
【００１７】メモリへのデータの書き込み時において，
ユーザは，任意のアドレスのセクタには，データを所望
のロジックで符号化演算して書き込み，それ以外のアド
レスのセクタには，符号化することなくデータをそのま
ま書き込む。従って，ユーザは，どのアドレスのデータ
が符号化され，どのアドレスのデータが符号化されてい
ないかを知りうる立場にある。
ユーザは，任意のアドレスのセクタには，データを所望
のロジックで符号化演算して書き込み，それ以外のアド
レスのセクタには，符号化することなくデータをそのま
ま書き込む。従って，ユーザは，どのアドレスのデータ
が符号化され，どのアドレスのデータが符号化されてい
ないかを知りうる立場にある。
【００１８】図２は，復号化回路の具体例を示す図であ
る。この例では，メモリセルアレイにデータを書き込む
時に，符号化演算として，データの反転を行う。従っ
て，復号化回路内の復号化演算回路として，インバータ
３１が設けられている。センスアンプからのデータDout
は，この復号化演算回路のインバータ３１に入力され
る。インバータ３１の出力は，復号化制御回路２４が出
力する活性化信号S24がＨレベルの時に導通するトラン
ジスタ３２を介して出力バッファ２８に出力される。ま
た，復号化活性化信号S4がＬレベルの時は，トランジス
タ３４が導通して，センスアンプからのデータDoutがそ
のまま出力バッファ２８に供給される。
る。この例では，メモリセルアレイにデータを書き込む
時に，符号化演算として，データの反転を行う。従っ
て，復号化回路内の復号化演算回路として，インバータ
３１が設けられている。センスアンプからのデータDout
は，この復号化演算回路のインバータ３１に入力され
る。インバータ３１の出力は，復号化制御回路２４が出
力する活性化信号S24がＨレベルの時に導通するトラン
ジスタ３２を介して出力バッファ２８に出力される。ま
た，復号化活性化信号S4がＬレベルの時は，トランジス
タ３４が導通して，センスアンプからのデータDoutがそ
のまま出力バッファ２８に供給される。
【００１９】図３は，復号化制御回路の具体例を示す図
である。この復号化制御回路２４は，復号化が必要なセ
クタアドレスを記憶するセクタアドレスメモリ４０と，
復号化モードへのエントリーとイグジットを制御するエ
ントリ・イグジット制御回路４２と，セクタアドレスメ
モリ４０に記憶されたセクタアドレスSCAddと外部から
供給されるセクタアドレスAddとを比較し，一致する時
にＨレベルの復号化制御信号S24を出力するアドレス比
較回路４４とを有する。
である。この復号化制御回路２４は，復号化が必要なセ
クタアドレスを記憶するセクタアドレスメモリ４０と，
復号化モードへのエントリーとイグジットを制御するエ
ントリ・イグジット制御回路４２と，セクタアドレスメ
モリ４０に記憶されたセクタアドレスSCAddと外部から
供給されるセクタアドレスAddとを比較し，一致する時
にＨレベルの復号化制御信号S24を出力するアドレス比
較回路４４とを有する。
【００２０】アドレス比較回路４４は，復号化モードへ
のエントリコマンドに応答して生成される復号化モード
信号DModeが活性化状態の時に，上記のアドレス比較を
行い，一致するときに制御信号S24をＨレベルにし，不
一致のときに制御信号S24をＬレベルにする。また，ア
ドレス比較回路４４は，復号化モードからイグジットす
るコマンドに応答して復号化モード信号DModeが非活性
になると，アドレスの比較にかかわらず，制御信号S24
をＬレベルにする。
のエントリコマンドに応答して生成される復号化モード
信号DModeが活性化状態の時に，上記のアドレス比較を
行い，一致するときに制御信号S24をＨレベルにし，不
一致のときに制御信号S24をＬレベルにする。また，ア
ドレス比較回路４４は，復号化モードからイグジットす
るコマンドに応答して復号化モード信号DModeが非活性
になると，アドレスの比較にかかわらず，制御信号S24
をＬレベルにする。
【００２１】次に，図２，図３の復号化制御回路２４と
復号化回路２６の動作について説明する。図４は，コマ
ンドシーケンスとそれに対応する書き込みサイクルでの
アドレスとデータの関係を示す図である。また，図５
は，通常の読み出し時のタイミングチャートであり，図
６は，復号化モードでの読み出し時のタイミングチャー
ト図である。
復号化回路２６の動作について説明する。図４は，コマ
ンドシーケンスとそれに対応する書き込みサイクルでの
アドレスとデータの関係を示す図である。また，図５
は，通常の読み出し時のタイミングチャートであり，図
６は，復号化モードでの読み出し時のタイミングチャー
ト図である。
【００２２】図５に示される通常の読み出しでは，ライ
トイネーブル信号/WEが非活性状態（Ｈレベル）になっ
てから，アドレスが供給されるとリードサイクルにな
る。チップイネーブル信号/CEが活性化状態（Ｌレベ
ル）なると，供給されたアドレスが入力され，リード動
作が始まる。そして，アウトプットイネーブル信号/OE
が活性化状態（Ｌレベル）になると，復号化されていな
いデータが，出力バッファ２８から出力される。通常の
読み出しでは，復号化モードにエントリーされていない
ので，復号化回路２６は，メモリセルアレイから読み出
されたデータをそのまま復号化することなく，出力す
る。
トイネーブル信号/WEが非活性状態（Ｈレベル）になっ
てから，アドレスが供給されるとリードサイクルにな
る。チップイネーブル信号/CEが活性化状態（Ｌレベ
ル）なると，供給されたアドレスが入力され，リード動
作が始まる。そして，アウトプットイネーブル信号/OE
が活性化状態（Ｌレベル）になると，復号化されていな
いデータが，出力バッファ２８から出力される。通常の
読み出しでは，復号化モードにエントリーされていない
ので，復号化回路２６は，メモリセルアレイから読み出
されたデータをそのまま復号化することなく，出力す
る。
【００２３】図６に示される復号化モードでの読み出し
では，最初に，チップイネーブル/CEが活性化状態（Ｌ
レベル）になり，外部から供給されるアドレス，例えば
セクタアドレスが取り込まれる。そして，ライトイネー
ブル信号/WEが活性化状態（Ｌレベル）になると，ライ
トサイクルになる。この時，データ入力端子からエント
リーコマンド「60H」が入力されると，メモリ制御回路
１４が，エントリーコマンドを復号化制御回路２４に供
給する。それに応答して，復号化制御回路２４内のエン
トリ・イグジット制御回路４２は，セット・リセット信
号S/RをＨレベルにして，外部から供給されているセク
タアドレスAddをセクタアドレスメモリ４０に記憶す
る。セクタアドレスメモリ４０は，例えば，電源が投入
されている間のみデータを保持することができるSRAMや
DRAMである。また，エントリ・イグジット制御回路４２
は，復号化モード信号DModeを活性化状態にする。
では，最初に，チップイネーブル/CEが活性化状態（Ｌ
レベル）になり，外部から供給されるアドレス，例えば
セクタアドレスが取り込まれる。そして，ライトイネー
ブル信号/WEが活性化状態（Ｌレベル）になると，ライ
トサイクルになる。この時，データ入力端子からエント
リーコマンド「60H」が入力されると，メモリ制御回路
１４が，エントリーコマンドを復号化制御回路２４に供
給する。それに応答して，復号化制御回路２４内のエン
トリ・イグジット制御回路４２は，セット・リセット信
号S/RをＨレベルにして，外部から供給されているセク
タアドレスAddをセクタアドレスメモリ４０に記憶す
る。セクタアドレスメモリ４０は，例えば，電源が投入
されている間のみデータを保持することができるSRAMや
DRAMである。また，エントリ・イグジット制御回路４２
は，復号化モード信号DModeを活性化状態にする。
【００２４】その後，ライトイネーブル信号/WEが非活
性状態（Ｈレベル）になると，リードサイクルに入る。
外部からアドレスが供給され，メモリセルのデータが読
み出される。外部から供給されるセクタアドレスAdd
と，セクタアドレスメモリ４０内に記憶されている復号
化対象のセクタアドレスとがアドレス比較回路４４で比
較され，アドレスが一致するときに，復号化制御信号S2
4がＨレベルに，不一致の時にＬレベルにそれぞれ制御
される。
性状態（Ｈレベル）になると，リードサイクルに入る。
外部からアドレスが供給され，メモリセルのデータが読
み出される。外部から供給されるセクタアドレスAdd
と，セクタアドレスメモリ４０内に記憶されている復号
化対象のセクタアドレスとがアドレス比較回路４４で比
較され，アドレスが一致するときに，復号化制御信号S2
4がＨレベルに，不一致の時にＬレベルにそれぞれ制御
される。
【００２５】それに伴い，復号化モードでの読み出し動
作では，入力アドレスが復号化対象のセクタアドレスの
時は，それに伴って読み出されたデータは，復号化回路
２６で復号化，ここでの例では反転され，復号化された
（反転された）データが出力される。また，入力アドレ
スが復号化対象のセクタアドレスでない時は，それに伴
って読み出されたデータは，復号化されることなく，そ
のまま出力される。従って，正規のユーザが読み出す時
は，正常なデータが読み出されることになる。
作では，入力アドレスが復号化対象のセクタアドレスの
時は，それに伴って読み出されたデータは，復号化回路
２６で復号化，ここでの例では反転され，復号化された
（反転された）データが出力される。また，入力アドレ
スが復号化対象のセクタアドレスでない時は，それに伴
って読み出されたデータは，復号化されることなく，そ
のまま出力される。従って，正規のユーザが読み出す時
は，正常なデータが読み出されることになる。
【００２６】リードサイクルが終了して，ライトイネー
ブル信号/WEが活性化状態（Ｌレベル）になると，再び
ライトサイクルになり，この時，データ入力端子からイ
グジットコマンド「70H」が入力されると，メモリ制御
回路１４が，イグジットコマンドを復号化制御回路２４
に供給する。それに応答して，復号化制御回路２４内の
エントリ・イグジット制御回路４２は，セット・リセッ
ト信号S/RをＬレベルにして，セクタアドレスメモリ４
０をリセットして、自動的にすべてのメモリセルに
「０」を上書きして、記憶されていたセクタアドレスAd
dを消去する。更に，復号化モード信号DModeが非活性状
態になり，復号化制御回路２４内のアドレス比較回路４
４は，アドレスにかかわらず，復号化制御信号S24をＬ
レベルにする。この結果，メモリ装置は，復号化モード
からイグジットされる。
ブル信号/WEが活性化状態（Ｌレベル）になると，再び
ライトサイクルになり，この時，データ入力端子からイ
グジットコマンド「70H」が入力されると，メモリ制御
回路１４が，イグジットコマンドを復号化制御回路２４
に供給する。それに応答して，復号化制御回路２４内の
エントリ・イグジット制御回路４２は，セット・リセッ
ト信号S/RをＬレベルにして，セクタアドレスメモリ４
０をリセットして、自動的にすべてのメモリセルに
「０」を上書きして、記憶されていたセクタアドレスAd
dを消去する。更に，復号化モード信号DModeが非活性状
態になり，復号化制御回路２４内のアドレス比較回路４
４は，アドレスにかかわらず，復号化制御信号S24をＬ
レベルにする。この結果，メモリ装置は，復号化モード
からイグジットされる。
【００２７】バックアップ電源などによってセクタアド
レスメモリ４０が復号化対象アドレスを保持する場合で
も，復号化モードからイグジットするときに，セクタア
ドレスメモリ４０をリセットすることにより，その後の
不正なアクセスを防止することができる。通常，メモリ
は，ＣＰＵやメモリコントローラにより制御される。従
って，ゲームプログラムを格納したメモリ装置がゲーム
装置内に搭載されている場合，ＣＰＵやメモリコントロ
ーラにより復号化モードにエントリされ，復号化対象セ
クタアドレスを書き込まれる。従って，復号化モードの
イグジットによりその復号化対象セクタアドレスを消去
することにより，その後の不正アクセスに対して，正常
なデータの読み出しを防止することができる。
レスメモリ４０が復号化対象アドレスを保持する場合で
も，復号化モードからイグジットするときに，セクタア
ドレスメモリ４０をリセットすることにより，その後の
不正なアクセスを防止することができる。通常，メモリ
は，ＣＰＵやメモリコントローラにより制御される。従
って，ゲームプログラムを格納したメモリ装置がゲーム
装置内に搭載されている場合，ＣＰＵやメモリコントロ
ーラにより復号化モードにエントリされ，復号化対象セ
クタアドレスを書き込まれる。従って，復号化モードの
イグジットによりその復号化対象セクタアドレスを消去
することにより，その後の不正アクセスに対して，正常
なデータの読み出しを防止することができる。
【００２８】図７は，本実施の形態での読み出し動作の
対象となるメモリセルアレイの構成例を示す図である。
このメモリセルアレイMCAは，４つのセクタSEC0〜SEC3
に分割されている。そして，ユーザは，このメモリセル
アレイのセクタSEC0とSEC2に符号化データを書き込み，
セクタSEC1とSEC3には符号化せずにデータを書き込んだ
とする。
対象となるメモリセルアレイの構成例を示す図である。
このメモリセルアレイMCAは，４つのセクタSEC0〜SEC3
に分割されている。そして，ユーザは，このメモリセル
アレイのセクタSEC0とSEC2に符号化データを書き込み，
セクタSEC1とSEC3には符号化せずにデータを書き込んだ
とする。
【００２９】図８，９，１０は，図７の例に対する読み
出し動作制御の例を示す図である。各図とも，水平方向
の時間に対して動作モードがどのように変化するかが示
されている。いずれの例も，セクタSEC0，SEC1，SEC3，
SEC2の順に読み出す場合を示す。
出し動作制御の例を示す図である。各図とも，水平方向
の時間に対して動作モードがどのように変化するかが示
されている。いずれの例も，セクタSEC0，SEC1，SEC3，
SEC2の順に読み出す場合を示す。
【００３０】図８のリード制御例（１）では，復号化対
象セクタを読み出す時に，復号化モードへのエントリー
コマンドと復号化対象アドレスとを入力して，アドレス
の記憶を行って復号化モードに入り，そのセクタの読み
出しを終了した後に，復号化モードのイグジットコマン
ドと復号化対象アドレスとを入力して，アドレスの消去
を行って復号化モードからイグジットする。
象セクタを読み出す時に，復号化モードへのエントリー
コマンドと復号化対象アドレスとを入力して，アドレス
の記憶を行って復号化モードに入り，そのセクタの読み
出しを終了した後に，復号化モードのイグジットコマン
ドと復号化対象アドレスとを入力して，アドレスの消去
を行って復号化モードからイグジットする。
【００３１】従って，最初にセクタSEC0を読み出す前
に，エントリーコマンドとそのセクタアドレスを入力
し，セクタアドレスをセクタアドレスメモリ４０に書き
込み，復号化モードにエントリーする。そして，セクタ
SEC0についてリード動作が行われると，イグジットコマ
ンドとそのセクタアドレスを入力し，セクタアドレスを
セクタアドレスメモリ４０から消去し，復号化モードか
ら抜ける。その後，セクタSEC1,SEC3が通常のリード動
作で読み出される。そして，最後にセクタSEC2に対し
て，エントリコマンドとそのセクタアドレスを入力し
て，復号化モードに入り，セクタSEC2を読み出した後，
イグジットコマンドとセクタアドレスを入力して，復号
化モードからイグジットする。
に，エントリーコマンドとそのセクタアドレスを入力
し，セクタアドレスをセクタアドレスメモリ４０に書き
込み，復号化モードにエントリーする。そして，セクタ
SEC0についてリード動作が行われると，イグジットコマ
ンドとそのセクタアドレスを入力し，セクタアドレスを
セクタアドレスメモリ４０から消去し，復号化モードか
ら抜ける。その後，セクタSEC1,SEC3が通常のリード動
作で読み出される。そして，最後にセクタSEC2に対し
て，エントリコマンドとそのセクタアドレスを入力し
て，復号化モードに入り，セクタSEC2を読み出した後，
イグジットコマンドとセクタアドレスを入力して，復号
化モードからイグジットする。
【００３２】メモリにデータを書き込んだ正規のユーザ
は，どのセクタに符号化されたデータを書き込んだかを
知っているので，そのセクタの読み出しの前に，復号化
モードにエントリーし，復号化回路を活性化させて正常
なデータの読み出しを行うことができる。不正ユーザ
は，どのセクタに符号化されたデータが入っているかを
知り得ないので，正常なデータの読み出しができない。
は，どのセクタに符号化されたデータを書き込んだかを
知っているので，そのセクタの読み出しの前に，復号化
モードにエントリーし，復号化回路を活性化させて正常
なデータの読み出しを行うことができる。不正ユーザ
は，どのセクタに符号化されたデータが入っているかを
知り得ないので，正常なデータの読み出しができない。
【００３３】図９の第２のリード制御では，最初に復号
化対象セクタのアドレスを記憶し，その後は，復号化モ
ードで全てのセクタを読み出す。復号化モードでは，復
号化制御信号２４が，記憶した復号化対象セクタのアド
レスと外部から供給されるアドレスとを比較し，一致す
るときのみ復号化制御信号S24を活性化状態（Ｈレベ
ル）にするので，図８のように，復号化対象セクタの読
み出しの前後でエントリとイグジットを繰り返す必要は
ない。
化対象セクタのアドレスを記憶し，その後は，復号化モ
ードで全てのセクタを読み出す。復号化モードでは，復
号化制御信号２４が，記憶した復号化対象セクタのアド
レスと外部から供給されるアドレスとを比較し，一致す
るときのみ復号化制御信号S24を活性化状態（Ｈレベ
ル）にするので，図８のように，復号化対象セクタの読
み出しの前後でエントリとイグジットを繰り返す必要は
ない。
【００３４】図９に示されるとおり，最初にエントリー
コマンドとセクタSEC0のアドレスが入力され，セクタSE
C0のアドレスがセクタアドレスメモリ４０に書き込まれ
る。更に，エントリーコマンドとセクタSEC2のアドレス
が入力され，そのアドレスも書き込まれる。その後，セ
クタSEC0，SEC1，SEC3，SEC2の順にリード動作が行われ
る。復号化制御回路２４内のアドレス比較回路４４は，
入力アドレスが記憶された復号化対象のセクタアドレス
と一致するときのみ，復号化制御信号S24を活性化し，
リードデータの復号化を行わせる。従って，正常なデー
タが読み出される。
コマンドとセクタSEC0のアドレスが入力され，セクタSE
C0のアドレスがセクタアドレスメモリ４０に書き込まれ
る。更に，エントリーコマンドとセクタSEC2のアドレス
が入力され，そのアドレスも書き込まれる。その後，セ
クタSEC0，SEC1，SEC3，SEC2の順にリード動作が行われ
る。復号化制御回路２４内のアドレス比較回路４４は，
入力アドレスが記憶された復号化対象のセクタアドレス
と一致するときのみ，復号化制御信号S24を活性化し，
リードデータの復号化を行わせる。従って，正常なデー
タが読み出される。
【００３５】そして，全てのリード動作が終了すると，
イグジットコマンドとセクタアドレスがそれぞれ入力さ
れ，セクタアドレスがリセットされ，復号化モードから
イグジットされる。
イグジットコマンドとセクタアドレスがそれぞれ入力さ
れ，セクタアドレスがリセットされ，復号化モードから
イグジットされる。
【００３６】図１０は，復号化制御回路２４が，セクタ
アドレスメモリやアドレス比較回路を有しない場合の例
である。即ち，復号化制御回路２４は，エントリーコマ
ンドに応答して，復号化制御信号S24を活性化状態（Ｈ
レベル）にし，イグジットコマンドに応答して，非活性
状態（Ｌレベル）にする。
アドレスメモリやアドレス比較回路を有しない場合の例
である。即ち，復号化制御回路２４は，エントリーコマ
ンドに応答して，復号化制御信号S24を活性化状態（Ｈ
レベル）にし，イグジットコマンドに応答して，非活性
状態（Ｌレベル）にする。
【００３７】従って，図１０のリード制御例では，復号
化対象セクタのリード動作前に，エントリーコマンドを
入力して，復号化モードにエントリする。復号化モード
では，全てのリードデータが復号化回路により復号化さ
れて出力される。そして，復号化対象セクタの読み出し
が終了して，復号化対象でないセクタの読み出しを行う
前に，イグジットコマンドが入力される。それに応答し
て，復号化モードが解除され，通常のリードモードにな
る。その後のリードデータは，全て復号化されることな
く出力される。この場合、エントリ，イグジットの際
に，セクタアドレスの入力は特に必要としない。
化対象セクタのリード動作前に，エントリーコマンドを
入力して，復号化モードにエントリする。復号化モード
では，全てのリードデータが復号化回路により復号化さ
れて出力される。そして，復号化対象セクタの読み出し
が終了して，復号化対象でないセクタの読み出しを行う
前に，イグジットコマンドが入力される。それに応答し
て，復号化モードが解除され，通常のリードモードにな
る。その後のリードデータは，全て復号化されることな
く出力される。この場合、エントリ，イグジットの際
に，セクタアドレスの入力は特に必要としない。
【００３８】図１０に示される通り，セクタSEC0とセク
タSEC2をリードする前に，それぞれエントリーコマンド
が入力され，それらのリード動作が終了して，セクタSE
C1とセクタSEC3をリードする前に，イグジットコマンド
が入力される。
タSEC2をリードする前に，それぞれエントリーコマンド
が入力され，それらのリード動作が終了して，セクタSE
C1とセクタSEC3をリードする前に，イグジットコマンド
が入力される。
【００３９】図１０のリード制御例３では，復号化対象
のセクタアドレスがメモリ４０に記憶されないので，む
しろ不正コピー防止には好都合である。即ち，正規のユ
ーザは，復号化対象のセクタを読み出す前にエントリー
コマンドを入力し，復号化対象以外のセクタを読み出す
前にイグジットコマンドを入力しなければならないの
で，リード時の制御は煩雑である。しかし，セクタアド
レスメモリが存在せず復号化対象アドレスが誤って記憶
されたままになっていることがないので，不正なアクセ
スをしようとする者は，正常なデータを読み出すことが
極めて困難になる。
のセクタアドレスがメモリ４０に記憶されないので，む
しろ不正コピー防止には好都合である。即ち，正規のユ
ーザは，復号化対象のセクタを読み出す前にエントリー
コマンドを入力し，復号化対象以外のセクタを読み出す
前にイグジットコマンドを入力しなければならないの
で，リード時の制御は煩雑である。しかし，セクタアド
レスメモリが存在せず復号化対象アドレスが誤って記憶
されたままになっていることがないので，不正なアクセ
スをしようとする者は，正常なデータを読み出すことが
極めて困難になる。
【００４０】上記の実施の形態において，復号化回路２
６は，メモリセルアレイから読み出されたデータの全て
のビットに対して復号化演算を行うようにしてもよく，
また，一部のビットに対してのみ復号化演算を行うよう
にしてもよい。また，復号化対象アドレス毎に復号化演
算を行うビットの位置を変更するようにしても良い。そ
の場合は，復号化エントリーコマンドに，どのビットが
復号化対象であるかを指定するデータが含まれる。それ
により，不正なコピーがより困難になる。
６は，メモリセルアレイから読み出されたデータの全て
のビットに対して復号化演算を行うようにしてもよく，
また，一部のビットに対してのみ復号化演算を行うよう
にしてもよい。また，復号化対象アドレス毎に復号化演
算を行うビットの位置を変更するようにしても良い。そ
の場合は，復号化エントリーコマンドに，どのビットが
復号化対象であるかを指定するデータが含まれる。それ
により，不正なコピーがより困難になる。
【００４１】また，復号化回路２６は，複数種類の復号
化演算回路を有していて，復号化対象アドレス毎に，い
ずれの復号化演算回路が活性化されるようにしても良
い。その場合は，復号化エントリーコマンドにどの復号
化演算回路を選択するかの選択信号が含まれる。復号化
演算回路は，その選択信号に応じて，対応する復号化演
算回路を活性化する。それにより，不正なコピーがより
困難になる。
化演算回路を有していて，復号化対象アドレス毎に，い
ずれの復号化演算回路が活性化されるようにしても良
い。その場合は，復号化エントリーコマンドにどの復号
化演算回路を選択するかの選択信号が含まれる。復号化
演算回路は，その選択信号に応じて，対応する復号化演
算回路を活性化する。それにより，不正なコピーがより
困難になる。
【００４２】また，上記の実施の形態では，復号化制御
回路２４と復号化回路２６とがメモリチップ内に内蔵さ
れている。しかしながら，これらの復号化制御回路２４
と復号化回路２６とが，メモリチップとは別のチップで
実現されてもよい。その場合は，メモリ装置と復号化装
置とからなるチップセットとして使用される。図１１
は，そのチップセットとなるメモリシステムの構成図で
ある。半導体メモリ装置５０のデータ出力Doutが，復号
化装置５２の復号化回路２６に供給され，復号化制御回
路２４により活性化された時に，出力データDoutが復号
化される。復号化制御回路２４と復号化回路２６は，前
述のものと同じである。
回路２４と復号化回路２６とがメモリチップ内に内蔵さ
れている。しかしながら，これらの復号化制御回路２４
と復号化回路２６とが，メモリチップとは別のチップで
実現されてもよい。その場合は，メモリ装置と復号化装
置とからなるチップセットとして使用される。図１１
は，そのチップセットとなるメモリシステムの構成図で
ある。半導体メモリ装置５０のデータ出力Doutが，復号
化装置５２の復号化回路２６に供給され，復号化制御回
路２４により活性化された時に，出力データDoutが復号
化される。復号化制御回路２４と復号化回路２６は，前
述のものと同じである。
【００４３】以上，実施の形態例をまとめると以下の付
記の通りである。
記の通りである。
【００４４】（付記１）不正読み出し防止機能を有する
半導体メモリにおいて，データを記憶するメモリセルア
レイと，メモリセルアレイから読み出されたデータを所
定の演算処理により復号化する復号化回路と，読み出し
動作時に，外部から供給される復号化コマンドに応答し
て，前記復号化回路を活性化する復号化制御回路とを有
することを特徴とする半導体メモリ。
半導体メモリにおいて，データを記憶するメモリセルア
レイと，メモリセルアレイから読み出されたデータを所
定の演算処理により復号化する復号化回路と，読み出し
動作時に，外部から供給される復号化コマンドに応答し
て，前記復号化回路を活性化する復号化制御回路とを有
することを特徴とする半導体メモリ。
【００４５】（付記２）付記１において，前記復号化制
御回路は，前記復号化コマンドに応答して，外部から供
給される復号化対象アドレスを記憶し，更に，読み出し
時において，リード対象アドレスと前記復号化対象アド
レスとが一致するときに前記復号化回路を活性化し，不
一致の時に非活性化することを特徴とする半導体メモ
リ。
御回路は，前記復号化コマンドに応答して，外部から供
給される復号化対象アドレスを記憶し，更に，読み出し
時において，リード対象アドレスと前記復号化対象アド
レスとが一致するときに前記復号化回路を活性化し，不
一致の時に非活性化することを特徴とする半導体メモ
リ。
【００４６】（付記３）付記２において，前記復号化制
御回路は，イグジットコマンドに応答して，前記復号化
対象アドレスを消去することを特徴とする半導体メモ
リ。
御回路は，イグジットコマンドに応答して，前記復号化
対象アドレスを消去することを特徴とする半導体メモ
リ。
【００４７】（付記４）付記２において，前記復号化制
御回路は，複数の復号化対象アドレスを記憶し，イグジ
ットコマンドに応答して，指定された復号化アドレスを
消去することを特徴とする半導体メモリ。
御回路は，複数の復号化対象アドレスを記憶し，イグジ
ットコマンドに応答して，指定された復号化アドレスを
消去することを特徴とする半導体メモリ。
【００４８】（付記５）付記１において，前記復号化制
御回路は，外部から供給される復号化対象アドレスを記
憶するセクタアドレスメモリと，読み出し時において，
リード対象アドレスと前記セクタアドレスメモリに記憶
された復号化対象アドレスとを比較し，一致するときに
前記復号化回路を活性化し，不一致の時に非活性化する
ことを特徴とする半導体メモリ。
御回路は，外部から供給される復号化対象アドレスを記
憶するセクタアドレスメモリと，読み出し時において，
リード対象アドレスと前記セクタアドレスメモリに記憶
された復号化対象アドレスとを比較し，一致するときに
前記復号化回路を活性化し，不一致の時に非活性化する
ことを特徴とする半導体メモリ。
【００４９】（付記６）付記５において，前記復号化制
御回路は，更に，エントリコマンドに応答して，前記セ
クタアドレスメモリに復号化対象アドレスを記憶させ前
記アドレス比較回路を復号化モードにエントリし，イグ
ジットコマンドに応答して，前記セクタアドレスメモリ
が記憶する復号化対象アドレスを消去させ前記アドレス
比較回路を復号化モードからイグジットするエントリ・
イグジット制御回路を有することを特徴とする半導体メ
モリ。
御回路は，更に，エントリコマンドに応答して，前記セ
クタアドレスメモリに復号化対象アドレスを記憶させ前
記アドレス比較回路を復号化モードにエントリし，イグ
ジットコマンドに応答して，前記セクタアドレスメモリ
が記憶する復号化対象アドレスを消去させ前記アドレス
比較回路を復号化モードからイグジットするエントリ・
イグジット制御回路を有することを特徴とする半導体メ
モリ。
【００５０】（付記７）付記１において，前記復号化回
路は，活性化された時に，前記メモリセルから読み出さ
れたデータを復号化し，非活性化された時に，前記メモ
リセルから読み出されたデータを復号化しないことを特
徴とする半導体メモリ。
路は，活性化された時に，前記メモリセルから読み出さ
れたデータを復号化し，非活性化された時に，前記メモ
リセルから読み出されたデータを復号化しないことを特
徴とする半導体メモリ。
【００５１】（付記８）付記１において，前記復号化制
御回路は，前記復号化コマンドに応答して，前記復号化
回路を活性化する復号化モードに入り，イグジットコマ
ンドに応答して，前記復号化モードからイグジットする
ことを特徴とする半導体メモリ。
御回路は，前記復号化コマンドに応答して，前記復号化
回路を活性化する復号化モードに入り，イグジットコマ
ンドに応答して，前記復号化モードからイグジットする
ことを特徴とする半導体メモリ。
【００５２】（付記９）付記１において，前記復号化回
路は，活性化時において，前記読み出されたデータの一
部のビットを復号化し，残りのビットは復号化しないこ
とを特徴とする半導体メモリ。
路は，活性化時において，前記読み出されたデータの一
部のビットを復号化し，残りのビットは復号化しないこ
とを特徴とする半導体メモリ。
【００５３】（付記１０）付記１において，前記復号化
回路は，複数の復号化演算回路を有し，活性化時におい
て，復号化コマンドに含まれた復号化選択信号に従っ
て，対応する復号化演算を行うことを特徴とする半導体
メモリ。
回路は，複数の復号化演算回路を有し，活性化時におい
て，復号化コマンドに含まれた復号化選択信号に従っ
て，対応する復号化演算を行うことを特徴とする半導体
メモリ。
【００５４】（付記１１）不正読み出し防止機能を有す
るメモリシステムにおいて，データを記憶するメモリセ
ルアレイを有する半導体メモリと，前記半導体メモリか
ら読み出されたデータを所定の演算処理により復号化す
る復号化回路と，読み出し動作時に，復号化コマンドに
応答して，前記復号化回路を活性化する復号化制御回路
とを有する復号化装置とを有することを特徴とするメモ
リシステム。
るメモリシステムにおいて，データを記憶するメモリセ
ルアレイを有する半導体メモリと，前記半導体メモリか
ら読み出されたデータを所定の演算処理により復号化す
る復号化回路と，読み出し動作時に，復号化コマンドに
応答して，前記復号化回路を活性化する復号化制御回路
とを有する復号化装置とを有することを特徴とするメモ
リシステム。
【００５５】（付記１２）付記１１において，前記復号
化制御回路は，前記復号化コマンドに応答して，外部か
ら供給される復号化対象アドレスを記憶し，更に，読み
出し時において，リード対象アドレスと前記復号化対象
アドレスとが一致するときに前記復号化回路を活性化
し，不一致の時に非活性化することを特徴とするメモリ
システム。
化制御回路は，前記復号化コマンドに応答して，外部か
ら供給される復号化対象アドレスを記憶し，更に，読み
出し時において，リード対象アドレスと前記復号化対象
アドレスとが一致するときに前記復号化回路を活性化
し，不一致の時に非活性化することを特徴とするメモリ
システム。
【００５６】
【発明の効果】以上，本発明によれば，半導体不揮発性
メモリに記憶されたコンテンツを不正に読み出されてコ
ピーされることが防止できる。
メモリに記憶されたコンテンツを不正に読み出されてコ
ピーされることが防止できる。
【図１】本実施の形態における不揮発性半導体記憶装置
の構成図である。
の構成図である。
【図２】復号化回路の具体例を示す図である。
【図３】復号化制御回路の具体例を示す図である。
【図４】コマンドシーケンスとそれに対応する書き込み
サイクルでのアドレスとデータの関係を示す図である。
サイクルでのアドレスとデータの関係を示す図である。
【図５】通常の読み出し時のタイミングチャートであ
る。
る。
【図６】復号化モードでの読み出し時のタイミングチャ
ート図である。
ート図である。
【図７】本実施の形態での読み出し動作の対象となるメ
モリセルアレイの構成例を示す図である。
モリセルアレイの構成例を示す図である。
【図８】図７の例に対する読み出し動作制御の例１を示
す図である。
す図である。
【図９】図７の例に対する読み出し動作制御の例２を示
す図である。
す図である。
【図１０】図７の例に対する読み出し動作制御の例３を
示す図である。
示す図である。
【図１１】本実施の形態におけるメモリシステムの構成
図である。
図である。
【符号の説明】
ＭＣＡ メモリセルアレイ
２４ 復号化制御回路
２６ 復号化回路
３０ 復号化演算回路，インバータ
４０ セクタアドレスメモリ
４２ エントリ・イグジット制御回路
４４ アドレス比較回路
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 2C001 BD04
5B017 AA03 BA07 CA11
5B025 AE10
Claims (7)
- 【請求項１】不正読み出し防止機能を有する半導体メモ
リにおいて，データを記憶するメモリセルアレイと，メ
モリセルアレイから読み出されたデータを所定の演算処
理により復号化する復号化回路と，読み出し動作時に，
外部から供給される復号化コマンドに応答して，前記復
号化回路を活性化する復号化制御回路とを有することを
特徴とする半導体メモリ。 - 【請求項２】請求項１において，前記復号化制御回路
は，前記復号化コマンドに応答して，外部から供給され
る復号化対象アドレスを記憶し，更に，読み出し時にお
いて，リード対象アドレスと前記復号化対象アドレスと
が一致するときに前記復号化回路を活性化し，不一致の
時に非活性化することを特徴とする半導体メモリ。 - 【請求項３】請求項２において，前記復号化制御回路
は，イグジットコマンドに応答して，前記復号化対象ア
ドレスを消去することを特徴とする半導体メモリ。 - 【請求項４】請求項１において，前記復号化制御回路
は，前記復号化コマンドに応答して，前記復号化回路を
活性化する復号化モードに入り，イグジットコマンドに
応答して，前記復号化モードからイグジットすることを
特徴とする半導体メモリ。 - 【請求項５】請求項１において，前記復号化回路は，活
性化時において，前記読み出されたデータの一部のビッ
トを復号化し，残りのビットは復号化しないことを特徴
とする半導体メモリ。 - 【請求項６】請求項１において，前記復号化回路は，複
数の復号化演算回路を有し，活性化時において，復号化
コマンドに含まれた復号化選択信号に従って，対応する
復号化演算を行うことを特徴とする半導体メモリ。 - 【請求項７】不正読み出し防止機能を有するメモリシス
テムにおいて，データを記憶するメモリセルアレイを有
する半導体メモリと，前記半導体メモリから読み出され
たデータを所定の演算処理により復号化する復号化回路
と，読み出し動作時に，復号化コマンドに応答して，前
記復号化回路を活性化する復号化制御回路とを有する復
号化装置とを有することを特徴とするメモリシステム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002012985A JP4375935B2 (ja) | 2002-01-22 | 2002-01-22 | 不正読み出し防止機能付き半導体不揮発性メモリ |
| US10/298,512 US7159124B2 (en) | 2002-01-22 | 2002-11-19 | Non-volatile semiconductor memory that prevents unauthorized reading |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002012985A JP4375935B2 (ja) | 2002-01-22 | 2002-01-22 | 不正読み出し防止機能付き半導体不揮発性メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003216499A true JP2003216499A (ja) | 2003-07-31 |
| JP4375935B2 JP4375935B2 (ja) | 2009-12-02 |
Family
ID=19191775
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002012985A Expired - Lifetime JP4375935B2 (ja) | 2002-01-22 | 2002-01-22 | 不正読み出し防止機能付き半導体不揮発性メモリ |
Country Status (2)
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|---|---|
| US (1) | US7159124B2 (ja) |
| JP (1) | JP4375935B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014183579A (ja) * | 2013-03-15 | 2014-09-29 | Intel Corp | デジタルコンテンツを保護する装置および方法 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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