JPH05134928A - メモリ装置 - Google Patents
メモリ装置Info
- Publication number
- JPH05134928A JPH05134928A JP29398491A JP29398491A JPH05134928A JP H05134928 A JPH05134928 A JP H05134928A JP 29398491 A JP29398491 A JP 29398491A JP 29398491 A JP29398491 A JP 29398491A JP H05134928 A JPH05134928 A JP H05134928A
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- JP
- Japan
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- data
- word
- memory
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- Pending
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- 238000010586 diagram Methods 0.000 description 3
- 230000006378 damage Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Read Only Memory (AREA)
- Storage Device Security (AREA)
Abstract
(57)【要約】
【目的】 省スペースで、且つ柔軟性の高いプログラミ
ングが可能なメモリ装置を得る。 【構成】 メモリセルアレイ２に、データを格納する領
域の他に、その領域に対応する少なくとも１ビット分の
アクセス制御領域１０であるメモリトランジスタを設け
る。
ングが可能なメモリ装置を得る。 【構成】 メモリセルアレイ２に、データを格納する領
域の他に、その領域に対応する少なくとも１ビット分の
アクセス制御領域１０であるメモリトランジスタを設け
る。
Description
【０００１】
【産業上の利用分野】この発明は、例えば、電気的に書
き換え可能な不揮発性メモリ装置に関するものである。
き換え可能な不揮発性メモリ装置に関するものである。
【０００２】
【従来の技術】電気的に書き換え可能な不揮発性メモリ
装置において、誤書き換えからのメモリ保護の方法とし
て、従来例を図２に示す。図２において、１は不揮発性
メモリ装置、２は所定の単位のデータを記憶するための
領域であるワードにより構成されているメモリセルアレ
イ、２ａ、２ｂはそれぞれ誤書き換えから保護するため
にメモリセルアレイ２内に設けられた、保護するメモリ
領域の先頭を表すスタートアドレスを記憶するメモリ領
域と、終りを表すエンドアドレスを記憶するメモリ領域
である。次に、３はアドレス入力端子、４はアドレス入
力端子３より入力されたアドレスを保持するアドレスレ
ジスタ、５はアドレスレジスタ４に保持されたアドレス
を解読するアドレスデコーダである。そして、６は、ア
ドレスレジスタ４に保持されたアドレスと、メモリ領域
２ａ、２ｂに予め記憶されたスタートアドレス、エンド
アドレスとの大小を比較する比較回路、７は比較回路６
からの制御信号を判断して、書き換え、読み出し位置の
アドレスをコントロールするコントロール回路、８はデ
ータ入出力部、９はデータ入出力端子である。
装置において、誤書き換えからのメモリ保護の方法とし
て、従来例を図２に示す。図２において、１は不揮発性
メモリ装置、２は所定の単位のデータを記憶するための
領域であるワードにより構成されているメモリセルアレ
イ、２ａ、２ｂはそれぞれ誤書き換えから保護するため
にメモリセルアレイ２内に設けられた、保護するメモリ
領域の先頭を表すスタートアドレスを記憶するメモリ領
域と、終りを表すエンドアドレスを記憶するメモリ領域
である。次に、３はアドレス入力端子、４はアドレス入
力端子３より入力されたアドレスを保持するアドレスレ
ジスタ、５はアドレスレジスタ４に保持されたアドレス
を解読するアドレスデコーダである。そして、６は、ア
ドレスレジスタ４に保持されたアドレスと、メモリ領域
２ａ、２ｂに予め記憶されたスタートアドレス、エンド
アドレスとの大小を比較する比較回路、７は比較回路６
からの制御信号を判断して、書き換え、読み出し位置の
アドレスをコントロールするコントロール回路、８はデ
ータ入出力部、９はデータ入出力端子である。
【０００３】次に動作について説明する。書き換えのた
めにアクセスされたアドレスがアドレス入力端子３より
入力され、アドレスレジスタ４に保持される。そこで、
予めメモリ領域２ａ、２ｂに記憶されている保護すべき
領域のスタートアドレス、エンドアドレスと、アドレス
レジスタ４に保持されているアドレスとの大小比較を比
較回路６で行い、書き換え可能領域か否かの制御信号が
コントロール回路７に送られる。アクセスされたアドレ
スが書き換え可能領域の範囲であれば、通常通り書き換
えが行われ、不可能領域の範囲であれば、書き換えが行
われないように構成されている。なお、この保護すべき
領域のスタートアドレス、エンドアドレスの書き換え
は、通常処理では使用しないようなある端子に高電圧を
加えた場合のみ行えるようになっており、誤った書き換
えが出来ないようにしている。
めにアクセスされたアドレスがアドレス入力端子３より
入力され、アドレスレジスタ４に保持される。そこで、
予めメモリ領域２ａ、２ｂに記憶されている保護すべき
領域のスタートアドレス、エンドアドレスと、アドレス
レジスタ４に保持されているアドレスとの大小比較を比
較回路６で行い、書き換え可能領域か否かの制御信号が
コントロール回路７に送られる。アクセスされたアドレ
スが書き換え可能領域の範囲であれば、通常通り書き換
えが行われ、不可能領域の範囲であれば、書き換えが行
われないように構成されている。なお、この保護すべき
領域のスタートアドレス、エンドアドレスの書き換え
は、通常処理では使用しないようなある端子に高電圧を
加えた場合のみ行えるようになっており、誤った書き換
えが出来ないようにしている。
【０００４】
【発明が解決しようとする課題】従来の不揮発性メモリ
装置は、以上のように構成されており、メモリの領域単
位で保護をしていたので、メモリ装置内に保護すべき領
域のスタートアドレス、エンドアドレスを記憶するメモ
リ領域と、それらのアドレスと書き換えのためにアクセ
スされたアドレスとの大小を比較する比較回路を備える
ことが必要であった。そのため、ソフトをプログラミン
グするにあたって必ず比較回路を考慮しなければいけな
いという制約を受けたり、比較回路を設けるスペース等
が必要になるという問題があった。
装置は、以上のように構成されており、メモリの領域単
位で保護をしていたので、メモリ装置内に保護すべき領
域のスタートアドレス、エンドアドレスを記憶するメモ
リ領域と、それらのアドレスと書き換えのためにアクセ
スされたアドレスとの大小を比較する比較回路を備える
ことが必要であった。そのため、ソフトをプログラミン
グするにあたって必ず比較回路を考慮しなければいけな
いという制約を受けたり、比較回路を設けるスペース等
が必要になるという問題があった。
【０００５】この発明は、上記のような問題点を解消す
るためになされたもので、メモリ装置の構造に左右され
ない、柔軟性の高いプログラミングが可能なメモリ装置
を得ることを目的としている。
るためになされたもので、メモリ装置の構造に左右され
ない、柔軟性の高いプログラミングが可能なメモリ装置
を得ることを目的としている。
【０００６】
【課題を解決するための手段】この発明に係るメモリ装
置は、例えば、メモリ領域において、１データを記憶す
るための領域である各ワードに対応して、データアクセ
ス制御情報を記憶する制御領域として、メモリトランジ
スタを少なくとも１ビット分設けたものである。
置は、例えば、メモリ領域において、１データを記憶す
るための領域である各ワードに対応して、データアクセ
ス制御情報を記憶する制御領域として、メモリトランジ
スタを少なくとも１ビット分設けたものである。
【０００７】
【作用】本発明に当っては、メモリ領域に対する書込み
のアクセスがあった場合、制御領域として各ワードに少
なくとも１ビット分のメモリトランジスタを設けたこと
で、所定のワードに対するメモリトランジスタの状態に
より、該当ワードへの書き込みが可能か否かの制御が行
えるものである。
のアクセスがあった場合、制御領域として各ワードに少
なくとも１ビット分のメモリトランジスタを設けたこと
で、所定のワードに対するメモリトランジスタの状態に
より、該当ワードへの書き込みが可能か否かの制御が行
えるものである。
【０００８】
実施例１．以下、本発明をその実施例を図面に基づき具
体的に説明する。図１は、本発明に係る不揮発性メモリ
装置のブロック図であり、１は電気的に書き換え可能な
不揮発性メモリ装置を示している。２はデータを記憶す
るワードにより構成されているメモリアレイ、３はアド
レス入力端子、４はアドレスレジスタ、５はアドレスデ
コーダ、７はコントロール回路、８はデータ入出力部、
９はデータ入出力端子、１０はデータのアクセス制御情
報を記憶するアクセス制御領域を示している。
体的に説明する。図１は、本発明に係る不揮発性メモリ
装置のブロック図であり、１は電気的に書き換え可能な
不揮発性メモリ装置を示している。２はデータを記憶す
るワードにより構成されているメモリアレイ、３はアド
レス入力端子、４はアドレスレジスタ、５はアドレスデ
コーダ、７はコントロール回路、８はデータ入出力部、
９はデータ入出力端子、１０はデータのアクセス制御情
報を記憶するアクセス制御領域を示している。
【０００９】メモリセルアレイ２内の各ワードには、一
連のアドレスが割り当てられており、所定のアドレスに
該当するワードへのアクセスは、そのアドレスをアドレ
ス入力端子３からアドレスレジスタ４へ入力することに
より行われるようになっている。アドレス入力端子３か
らアドレスレジスタ４に入力されたアドレスは、ここに
保持され、次いでアドレスデコーダ５により、解読され
た後、メモリセルアレイ２内の該当アドレスを指定する
ようになっている。コントロール回路７はデータの書き
込みのためのアクセスか、或は、データ読みだしのため
のアクセスかを判断し、書き込みの場合は、データ入出
力端子９から入力されたデータをデータ入出力部８を通
じて該当ワードに格納し、また、読みだしの場合は、該
当ワードに記憶されているデータをデータ入出力部８を
通じてデータ入出力端子９から外部へ出力するようにな
っている。
連のアドレスが割り当てられており、所定のアドレスに
該当するワードへのアクセスは、そのアドレスをアドレ
ス入力端子３からアドレスレジスタ４へ入力することに
より行われるようになっている。アドレス入力端子３か
らアドレスレジスタ４に入力されたアドレスは、ここに
保持され、次いでアドレスデコーダ５により、解読され
た後、メモリセルアレイ２内の該当アドレスを指定する
ようになっている。コントロール回路７はデータの書き
込みのためのアクセスか、或は、データ読みだしのため
のアクセスかを判断し、書き込みの場合は、データ入出
力端子９から入力されたデータをデータ入出力部８を通
じて該当ワードに格納し、また、読みだしの場合は、該
当ワードに記憶されているデータをデータ入出力部８を
通じてデータ入出力端子９から外部へ出力するようにな
っている。
【００１０】そして、本発明にあっては、メモリセルア
レイ２には、データを格納するワードの他に、メモリト
ランジスタである少なくとも１ビット分のアクセス制御
領域１０を各ワードに設けることにする。このアクセス
制御領域１０が書き込み状態か消去状態であるかによっ
て、所定のワードが書き換え可能か否かを判別でき、そ
の結果の制御信号がコントロール回路７へ出力される。
レイ２には、データを格納するワードの他に、メモリト
ランジスタである少なくとも１ビット分のアクセス制御
領域１０を各ワードに設けることにする。このアクセス
制御領域１０が書き込み状態か消去状態であるかによっ
て、所定のワードが書き換え可能か否かを判別でき、そ
の結果の制御信号がコントロール回路７へ出力される。
【００１１】アクセス制御領域１０が消去状態の場合に
ついて説明する。アクセス制御領域１０が消去状態の場
合は、アクセスされたアドレスは、書き換えを必要とし
ない特定データが格納されているワードを指し示してい
ることになる。そして、アクセス制御領域１０の消去状
態が、書き換え不可能なワードであることをコントロー
ル回路７へ示す制御信号となり、それにより、コントロ
ール回路７はデータ入出力部８に対し、データの書き込
みが行われないように制御する。
ついて説明する。アクセス制御領域１０が消去状態の場
合は、アクセスされたアドレスは、書き換えを必要とし
ない特定データが格納されているワードを指し示してい
ることになる。そして、アクセス制御領域１０の消去状
態が、書き換え不可能なワードであることをコントロー
ル回路７へ示す制御信号となり、それにより、コントロ
ール回路７はデータ入出力部８に対し、データの書き込
みが行われないように制御する。
【００１２】アクセス制御領域１０が書き込み状態の場
合について説明する。アクセス制御領域１０が書き込み
状態の場合は、アクセスされたアドレスは書き換えを必
要としない特定データが格納されていないワードを指し
示している。そして、アクセス制御領域１０の書き込み
状態が、書き換え可能なワードであることをコントロー
ル回路７へ示す制御信号となり、それにより、コントロ
ール回路７はデータ入出力部８に対してデータの書き込
みを行えるよう制御する。
合について説明する。アクセス制御領域１０が書き込み
状態の場合は、アクセスされたアドレスは書き換えを必
要としない特定データが格納されていないワードを指し
示している。そして、アクセス制御領域１０の書き込み
状態が、書き換え可能なワードであることをコントロー
ル回路７へ示す制御信号となり、それにより、コントロ
ール回路７はデータ入出力部８に対してデータの書き込
みを行えるよう制御する。
【００１３】実施例２．実施例１において、アクセス制
御領域が消去状態の場合を書き換え不可能なワードであ
るとし、アクセス制御領域が書き込み状態の場合を書き
換え可能なワードとして説明したが、この逆として、消
去状態の場合を書き換え可能とし、書き込み状態の場合
を書き換え不可としてもよい。
御領域が消去状態の場合を書き換え不可能なワードであ
るとし、アクセス制御領域が書き込み状態の場合を書き
換え可能なワードとして説明したが、この逆として、消
去状態の場合を書き換え可能とし、書き込み状態の場合
を書き換え不可としてもよい。
【００１４】実施例３．実施例１において、アクセス制
御領域の消去、書き込み状態をコントロール回路への制
御信号とし、それにより実際に書き込みの制御が行われ
るとして説明したが、これに限らず、コントロール回路
を特に介さず、アクセス制御領域の情報を直接、書き込
み用の制御信号として用いても良い。
御領域の消去、書き込み状態をコントロール回路への制
御信号とし、それにより実際に書き込みの制御が行われ
るとして説明したが、これに限らず、コントロール回路
を特に介さず、アクセス制御領域の情報を直接、書き込
み用の制御信号として用いても良い。
【００１５】実施例４．実施例１では、アクセス制御情
報の状態が書き込み用の制御信号となっているが、アク
セス制御情報には、書き込み状態ならば１を、消去状態
ならば０をというように、なんらかの文字を利用しても
よい。または、フラグを利用してもよい。
報の状態が書き込み用の制御信号となっているが、アク
セス制御情報には、書き込み状態ならば１を、消去状態
ならば０をというように、なんらかの文字を利用しても
よい。または、フラグを利用してもよい。
【００１６】実施例５．実施例１では、アクセス制御領
域はメモリセルアレイのワードに設けているが、アクセ
ス制御領域は所定のワードに対応してさえいれば、特に
ワードに密着して設ける必要はない。
域はメモリセルアレイのワードに設けているが、アクセ
ス制御領域は所定のワードに対応してさえいれば、特に
ワードに密着して設ける必要はない。
【００１７】実施例６．実施例１では、各ワードにアク
セス制御領域として１ビットのメモリトランジスタを設
けたが、アクセス制御領域は、１ビットでなくてもよ
く、また、メモリトランジスタでなくてもよい。
セス制御領域として１ビットのメモリトランジスタを設
けたが、アクセス制御領域は、１ビットでなくてもよ
く、また、メモリトランジスタでなくてもよい。
【００１８】実施例７．実施例１では、データを記憶す
るための所定の領域をワードとしているが、バイト、あ
るいはニブルなどのその他のものでもよい。
るための所定の領域をワードとしているが、バイト、あ
るいはニブルなどのその他のものでもよい。
【００１９】
【発明の効果】以上のように、本発明に係るメモリ装置
によれば、データを記憶するための所定の領域により構
成されるメモリ領域において、その所定領域に対応し
て、データのアクセス制御情報を記憶する制御領域を設
けたことにより、特定データが記憶されている領域を保
護するので、誤書き換えなどによるデータの破壊などの
不都合を確実に防止し得ることになる。さらに比較回路
を必要としないので、省スペースの装置となり、且つ柔
軟性の高いプログラミングが可能となる。
によれば、データを記憶するための所定の領域により構
成されるメモリ領域において、その所定領域に対応し
て、データのアクセス制御情報を記憶する制御領域を設
けたことにより、特定データが記憶されている領域を保
護するので、誤書き換えなどによるデータの破壊などの
不都合を確実に防止し得ることになる。さらに比較回路
を必要としないので、省スペースの装置となり、且つ柔
軟性の高いプログラミングが可能となる。
【図１】本発明に係る不揮発性メモリ装置を示すブロッ
ク図である。
ク図である。
【図２】従来の不揮発性メモリ装置を示すブロック図で
ある。
ある。
１ 不揮発性メモリ装置 ２ メモリセルアレイ ３ アドレス入力端子 ４ アドレスレジスタ ５ アドレスデコーダ ６ 比較回路 ７ コントロール回路 ８ データ入出力部 ９ データ入出力端子 １０ アクセス制御領域
Claims (1)
- 【請求項１】 以下の要素を備えたメモリ装置 （ａ）データを記憶するための所定の領域により構成さ
れるメモリ領域、 （ｂ）上記の所定の領域に対応して設けられ、データの
アクセス制御情報を記憶する制御領域。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29398491A JPH05134928A (ja) | 1991-11-11 | 1991-11-11 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29398491A JPH05134928A (ja) | 1991-11-11 | 1991-11-11 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05134928A true JPH05134928A (ja) | 1993-06-01 |
Family
ID=17801747
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29398491A Pending JPH05134928A (ja) | 1991-11-11 | 1991-11-11 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05134928A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH076595A (ja) * | 1993-01-05 | 1995-01-10 | Texas Instr Inc <Ti> | フラッシュメモリの保護方式を持つスマート消去アルゴリズム |
| JPH07146820A (ja) * | 1993-04-08 | 1995-06-06 | Hitachi Ltd | フラッシュメモリの制御方法及び、それを用いた情報処理装置 |
| JPH08235026A (ja) * | 1995-03-01 | 1996-09-13 | Nec Corp | Ｃｐｕ動作異常検出システム |
-
1991
- 1991-11-11 JP JP29398491A patent/JPH05134928A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH076595A (ja) * | 1993-01-05 | 1995-01-10 | Texas Instr Inc <Ti> | フラッシュメモリの保護方式を持つスマート消去アルゴリズム |
| JPH07146820A (ja) * | 1993-04-08 | 1995-06-06 | Hitachi Ltd | フラッシュメモリの制御方法及び、それを用いた情報処理装置 |
| JPH08235026A (ja) * | 1995-03-01 | 1996-09-13 | Nec Corp | Ｃｐｕ動作異常検出システム |
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