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CN100481030C - 防止非法拷贝的半导体存储器 - Google Patents

防止非法拷贝的半导体存储器 Download PDF

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CN100481030C CNB2004100628981A CN200410062898A CN100481030C CN 100481030 C CN100481030 C CN 100481030C CN B2004100628981 A CNB2004100628981 A CN B2004100628981A CN 200410062898 A CN200410062898 A CN 200410062898A CN 100481030 C CN100481030 C CN 100481030C
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Abstract

存储层(34)设置在通常的存储区域即存储层(22)以外，不能从外部读出数据。外部输入的信息存储到页面缓冲器(28)。比较电路(37)比较存储层(34)存储的安全信息和页面缓冲器(28)存储的信息，将该比较结果作为状态向外部输出。即使进行了非法拷贝时，由于存储层(34)的信息不能拷贝，因而外部装置通过参照状态，可容易地判定该半导体存储器是否被非法拷贝。

Description

防止非法拷贝的半导体存储器
技术领域
本发明涉及非易失性存储器等的半导体存储器，具体地说，涉及防止非法拷贝的半导体存储器。
背景技术
近年，非易失性存储器被广泛应用。一般，可随机存取的非易失性存储器中，由于可以读出写入存储单元的数据，因而写入非易失性存储器的内容可非法拷贝到其它非易失性存储器。作为防止非法拷贝的技术，有特开平11-203206号公报、特开2001-5729号公报及特开平3-73043号公报公开的发明。
特开平11-203206号公报公开的非易失性存储器的安全电路中，由读出电路读出的信息表示安全的解除时，安全电路的输出控制部许可向外部输出读出电路读出的数据。另外，上述信息表示安全的锁定状态时，若在程序校验动作时由第1检测电路检测出上述数据全部为“0”，或删除校验动作时由第2检测电路检测出上述数据全部为“1”，则许可向外部输出上述数据。
特开2001-5729号公报公开的非易失性存储器中，在密码区域设定俘获地址，仅仅在避开该俘获地址进行访问时许可密码区域的读出，而通过俘获地址进行访问时禁止读出，或输出无意义数据，或破坏密码区域的信息。另外，密码区域的访问顺序可任意设定，仅仅在以该设定顺序访问时许可密码区域的读出，而以设定顺序以外的顺序访问时禁止读出，或输出无意义数据，或破坏密码区域的信息。
另外，特开平3-73043号公报公开的数据处理装置中，设有由非易失性存储组件形成的保护电路，该电路包含设定是否禁止总线扩展模式的扩展禁止比特和设定EPROM(可擦写可编程只读存储器)内的数据是否为机密的保护比特；同时，若设定CPU(Central ProcessingUnit：中央处理器)模式，则选择扩展禁止比特，将上述扩展禁止比特的读出信号输入模式控制电路，在对比特进行写入时，控制端口，使单芯片微计算机的总线扩展模式被禁止。
未防止非法拷贝的非易失性存储器中，由于能够自由读出写入存储单元的数据，因而若使用ROM复写器可容易地进行拷贝，从而，有被合法用户以外的人非法进行使用的问题。
另外，上述专利文献中通过禁止非易失性存储器存储的数据的读出本身来防止非法拷贝。但是，也有许可进行拷贝而只是禁止执行动作的情况。
发明内容
本发明的目的是提供允许半导体存储器的拷贝但禁止非法利用者执行其动作的半导体存储器。
本发明一个方面的半导体存储器，包括：
特定存储区域，设置在通常的存储区域以外，可进行从外部的数据写入而不能将已写入的数据向外部输出；
页面缓冲器，存储从外部输入的信息；
比较部，比较上述特定存储区域存储的安全信息和上述页面缓冲器存储的信息；以及
输出部，将上述比较部的比较结果作为状态向外部输出，
上述通常的存储区域与第1存储层对应，
上述特定存储区域与第2存储层对应，
上述半导体存储器还包括：
地址缓冲器，保持从外部输入的地址；
第1X解码器和第1Y解码器，将上述地址缓冲器中保持的地址进行解码，向上述第1存储层输出；
输入输出缓冲器，将从外部输入的数据存储在上述页面缓冲器中，且将从上述第1存储层输出的数据输出到外部；以及
第2X解码器和第2Y解码器，将上述地址缓冲器中保持的地址进行解码，向上述第2存储层输出，
根据上述第2X解码器和第2Y解码器的解码结果，上述第2存储层被写入存储在上述页面缓冲器中的安全信息。
即使进行非法拷贝时，由于特定区域的信息未被拷贝，因而外部装置可容易地判定该半导体存储器是否被非法拷贝。
本发明另一个方面的半导体存储器，包括：
特定存储区域，设置在通常的存储区域以外，可进行从外部的数据写入而不能将已写入的数据向外部输出；
页面缓冲器，存储从外部输入的信息；
比较部，比较上述特定存储区域存储的安全信息和上述缓冲器存储的信息；以及
控制部，当上述比较部未检测到一致的场合，使上述半导体存储器的一部分动作停止，
上述通常的存储区域与第1存储层对应，
上述特定存储区域与第2存储层对应，
上述半导体存储器还包括：
地址缓冲器，保持从外部输入的地址；
第1X解码器和第1Y解码器，将上述地址缓冲器中保持的地址进行解码，向上述第1存储层输出；
输入输出缓冲器，将从外部输入的数据存储在上述页面缓冲器中，且将从上述第1存储层输出的数据输出到外部；以及
第2X解码器和第2Y解码器，将上述地址缓冲器中保持的地址进行解码，向上述第2存储层输出，
根据上述第2X解码器和第2Y解码器的解码结果，上述第2存储层被写入存储在上述页面缓冲器中的安全信息。
即使进行了非法拷贝，由于未拷贝特定区域的信息，因而不执行半导体存储器的正常动作，可防止非法使用。
通过参照附图而理解的本发明的以下详细说明，可明白本发明的上述及其它目的、特征、方面及优点。
附图说明
图1是本发明的第1实施例的半导体存储装置的概略构成图。
图2是本发明的第1实施例的半导体存储器2的概略构成图。
图3是说明对本发明的第1实施例中的半导体存储装置的特定区域34进行数据写入的处理步骤的流程图。
图4是说明本发明的第1实施例的半导体存储装置的特定区域34的数据删除的处理步骤的流程图。
图5是说明本发明的第1实施例中的半导体存储装置的特定区域34存储的数据的比较处理步骤的流程图。
图6是说明本发明的第1实施例的半导体存储装置的实际的使用例的流程图。
图7是说明对本发明的第2实施例中的半导体存储装置的特定区域34进行数据写入的处理步骤的流程图。
图8是说明本发明的第2实施例的半导体存储装置的特定区域34的数据删除的处理步骤的流程图。
具体实施方式
(第1实施例)
图1是本发明的第1实施例中的半导体存储装置的概略构成的方框图。该半导体存储装置包括半导体存储器2和对半导体存储器2的数据的读出、写入等进行控制的MCU1(Micro Controller Unit)。半导体存储器2由闪速存储器等的非易失性存储器构成。
MCU1通过向半导体存储器2输出控制信号3经由数据总线4进行数据的写入/读出。MCU1的内部具有存储程序等的ROM(Read OnlyMemory：只读存储器)、RAM(Random Access Memory：随机存取存储器)等的存储器，通过执行存储器存储的程序对半导体存储器进行数据的读出写入等的处理。
图2是本发明的第1实施例中的半导体存储器2的概略构成方框图。该半导体存储器2包括：保持MCU1输出的地址的地址缓冲器21；存储通常的数据的存储层22；对地址缓冲器21保持的地址解码，激活存储层22的任一字线的X解码器23；对地址缓冲器21保持的地址解码，激活存储层22的任一位线的Y解码器24；根据从MCU1接受的控制信号3进行数据的输入输出等的控制的CUI25；解释从MCU1接受的指令，执行半导体存储器2的全体控制的WSM(Write StateMachine)26；保持对MCU1输入输出的数据的输入输出缓冲器27；保持一页面量的写入数据的页面缓冲器28；选择从存储层22读出的数据及状态之一，并向输入输出存储器27输出的多路复用器29；放大从存储层22读出的数据的读出放大电路30；将页面缓冲器28保持的数据写入存储层22的写入电路31；保持状态的状态寄存器32；产生供给写入电路31等的高电压的高电压发生电路33。这些与一般的非易失性存储器(闪速存储器)的构成相同。
半导体存储器2还包括：仅进行数据写入，存储密码等信息的存储层34；对地址缓冲器21保持的地址解码，激活存储层34的任一字线的X解码器35；对地址缓冲器21保持的地址解码，激活存储层34的任一位线的Y解码器36；比较从存储层34读出的数据和页面缓冲器28保持的数据的比较电路37；放大从存储层34读出的数据的读出放大电路38；将页面缓冲器28保持的数据写入存储层34的写入电路39；产生向写入电路39等供给的高电压的高电压发生电路40。这些是本发明实施例1新追加的构成。
如图2所示，放大从存储层34读出的数据的读出放大电路38由于不与输入输出缓冲器27连接，因而写入存储层34的数据不向外部输出。
MCU1向存储层34(以下，也称为特定区域。)写入密码等的数据时，MCU1向半导体存储器2发出特定区域写入专用指令。该特定区域写入专用指令经由输入输出缓冲器27及CUI25输入WSM26。WSM26若判定指令为特定区域写入专用指令，则将MCU1输出的数据依次写入页面缓冲器28。若1页面量的数据写入页面缓冲器28，则写入电路39将页面缓冲器28存储的数据经由Y解码器36写入存储层34。
另外，比较写入特定区域的数据和页面缓冲器28存储的数据时，MCU1向半导体存储器2发出特定区域比较专用指令。该特定区域比较专用指令经由输入输出缓冲器27及CUI25输入WSM26。WSM26若判定指令为特定区域比较专用指令，则读出存储层34存储的数据。比较电路37比较从存储层34读出的数据和页面存储器28存储的数据，将该比较结果存储到状态寄存器32。MCU1通过读出经由多路复用器29及输入输出缓冲器27存储到状态寄存器32的状态，可判定特定区域34存储的数据和页面缓冲器28存储的数据是否一致。
图3是说明对本发明的第1实施例中的半导体存储装置的特定区域34进行数据写入的处理步骤的流程图。首先，若从MCU1输入特定区域写入专用指令(S11)，则由WSM26解释该指令。
接着，写入特定区域34的密码等的数据从MCU1输出，该数据依次存储到页面缓冲器28(S12)。从MCU1接受的指令由于是特定区域写入专用指令，因而写入电路39将页面缓冲器28存储的数据依次写入存储层34。对存储层34的写入正常结束后，MCU1读出状态寄存器32存储的状态，并结束处理(S13)。
图4是说明本发明的第1实施例中的半导体存储装置的特定区域34的数据删除的处理步骤的流程图。首先，若从MCU1输入特定区域删除专用指令(S21)，则由WSM26解释该指令。
由于从MCU1接受的指令是特定区域删除专用指令，因而写入电路39开始特定区域34的数据删除。存储层34的数据删除正常结束后，MCU1读出状态寄存器32存储的状态，并结束处理(S22)。
图5是说明本发明的第1实施例中的半导体存储装置的特定区域34存储的数据的比较处理步骤的流程图。首先，若从MCU1输入特定区域比较专用指令(S31)，则由WSM26解释该指令。
接着，比较的数据(用户输入的认证用密码等)从MCU1输出，该数据依次存储到页面缓冲器28(S32)。由于从MCU1接受的指令是特定区域比较专用指令，因而比较电路37依次读出特定区域34存储的数据，与页面缓冲器28存储的数据比较，该比较结果作为状态存储到状态寄存器(S33)。
最后，状态寄存器32存储的状态经由多路复用器29及输入输出缓冲器27向MCU1输出(S34)，结束处理。
另外，页面缓冲器28存储的比较对象的数据是，例如，用户用键盘等输入的个人密码等。特定区域34中预先登录该个人密码，比较特定区域34存储的数据和页面缓冲器28存储的数据，进行认证。
图6是说明本发明的第1实施例中的半导体存储装置的实际的使用例的流程图。该处理步骤中，插入用图5说明的特定区域34的比较处理，在处理的途中判定是否许可访问半导体存储器2。
首先，MCU1执行其他处理(S41)，访问半导体存储器2时，向半导体存储器2发出特定区域比较专用指令。半导体存储器2执行图5所示的处理，向MCU1输出状态。MCU1参照从半导体存储器2接受的状态，若未确认特定区域34的内容一致即认证失败(S42，NG)，则处理中止。另外，若确认特定区域34的内容的一致即认证成功(S42，OK)，则MCU1执行其它处理(S44)。
如上所述，由于特定区域34的内容不向外部输出，因而即使拷贝半导体存储器2存储的数据到其它半导体存储器，特定区域34的内容(密码)也不会拷贝到其它半导体存储器。从而，MCU1执行图6所示处理时，由于从被非法拷贝的半导体存储器返回表示特定区域34的内容不一致的状态，因而不执行以下处理。这样，可防止被非法拷贝的半导体存储器存储的程序的执行。
另外，半导体存储器2中，当检测出特定区域34的内容不一致时，比较电路37也可不接受来自MCU1的全部指令或部分指令，停止被非法拷贝的半导体存储装置的动作。
如上所述，根据本实施例的半导体存储装置，比较电路37比较特定区域34存储的数据和从MCU1接受并存储到页面缓冲器28的数据，将比较结果作为状态返回MCU1，因而，MCU1可判定半导体存储器是否被非法拷贝，防止被非法拷贝的半导体存储器存储的程序的执行。
(第2实施例)
本发明的第1实施例的半导体存储装置中，若采用特定区域写入专用指令及特定区域删除专用指令，则可以改写特定区域34存储的数据。从而，不能防止利用这些专用指令的非法拷贝。本发明的第2实施例的半导体存储装置中，进一步强化了安全机能。
本发明的第2实施例中的半导体存储装置的概略构成及半导体存储器的概略构成，与图1所示第1实施例中的半导体存储装置的概略构成及图2所示第1实施例中的半导体存储器2的概略构成相同。从而，省略重复的构成及机能的详细说明。
图7是说明对本发明的第2实施例的半导体存储装置的特定区域34进行数据写入的处理步骤的流程图。首先，若从MCU1输入特定区域写入专用指令(S51)，则由WSM26解释该指令。
接着，与特定区域34存储的密码等的数据比较用的数据从MCU1输出，该数据依次存储到页面缓冲器28(S52)。比较电路37依次读出特定区域34存储的数据，与页面缓冲器28存储的数据进行比较(S53)。
若确认特定区域34的内容不一致即认证失败(S53，NG)，则数据写入中止(S54)。另外，若确认特定区域34的内容一致即认证成功(S53，OK)，则写入特定区域34的密码等的数据从MCU1输出，该数据依次存储到页面缓冲器28(S55)。
写入电路39将页面缓冲器28存储的数据依次写入存储层34。对存储层34的写入正常结束后，MCU1读出状态寄存器32存储的状态，结束处理(S56)。
图8是说明本发明的第2实施例中的半导体存储装置的特定区域34的数据删除的处理步骤的流程图。首先，若从MCU1输入特定区域删除专用指令(S61)，则由WSM26解释该指令。
接着，与特定区域34存储的密码等的数据比较用的数据从MCU1输出，该数据依次存储到页面缓冲器28(S62)。比较电路37依次读出特定区域34存储的数据，与页面缓冲器28存储的数据进行比较(S63)。
若确认特定区域34的内容不一致即认证失败(S63，NG)，则数据删除中止(S64)。另外，若确认特定区域34的内容一致即认证成功(S63，OK)，则写入电路39开始特定区域34的数据删除。存储层34的数据删除正常结束后，MCU1读出状态寄存器32存储的状态，结束处理(S65)。
如上所述，根据本实施例的半导体存储装置，在特定区域写入专用指令或特定区域删除专用指令的执行时，比较电路37比较特定区域34存储的数据和从MCU1接受并存储到页面缓冲器28的数据，仅仅在一致时可以进行对特定区域34的数据写入或特定区域34的数据删除，因而，与本发明的第1实施例中的效果比较，可进一步提高半导体存储器2的安全性。
虽然详细说明了本发明，但是这些只是进行示例而不是限定，应理解发明的精神和范围仅仅由附加的权利要求的范围限定。

Claims (4)

1.一种半导体存储器，包括：
特定存储区域，设置在通常的存储区域以外，可进行从外部的数据写入而不能将已写入的数据向外部输出；
页面缓冲器，存储从外部输入的信息；
比较部，比较上述特定存储区域存储的安全信息和上述页面缓冲器存储的信息；以及
输出部，将上述比较部的比较结果作为状态向外部输出，
上述通常的存储区域与第1存储层对应，
上述特定存储区域与第2存储层对应，
上述半导体存储器还包括：
地址缓冲器，保持从外部输入的地址；
第1X解码器和第1Y解码器，将上述地址缓冲器中保持的地址进行解码，向上述第1存储层输出；
输入输出缓冲器，将从外部输入的数据存储在上述页面缓冲器中，且将从上述第1存储层输出的数据输出到外部；以及
第2X解码器和第2Y解码器，将上述地址缓冲器中保持的地址进行解码，向上述第2存储层输出，
根据上述第2X解码器和第2Y解码器的解码结果，上述第2存储层被写入存储在上述页面缓冲器中的安全信息。
2.权利要求1所述的半导体存储器，其特征在于，
上述半导体存储器还包括数据写入许可部，当上述比较部检测为一致的场合，许可向上述特定存储区域写入数据。
3.权利要求1所述的半导体存储器，其特征在于，
上述半导体存储器是非易失性存储器，还包括数据删除许可部，当上述比较部检测为一致的场合，许可删除上述特定存储区域的数据。
4.一种半导体存储器，包括：
特定存储区域，设置在通常的存储区域以外，可进行从外部的数据写入而不能将已写入的数据向外部输出；
页面缓冲器，存储从外部输入的信息；
比较部，比较上述特定存储区域存储的安全信息和上述缓冲器存储的信息；以及
控制部，当上述比较部未检测到一致的场合，使上述半导体存储器的一部分动作停止，
上述通常的存储区域与第1存储层对应，
上述特定存储区域与第2存储层对应，
上述半导体存储器还包括：
地址缓冲器，保持从外部输入的地址；
第1X解码器和第1Y解码器，将上述地址缓冲器中保持的地址进行解码，向上述第1存储层输出；
输入输出缓冲器，将从外部输入的数据存储在上述页面缓冲器中，且将从上述第1存储层输出的数据输出到外部；以及
第2X解码器和第2Y解码器，将上述地址缓冲器中保持的地址进行解码，向上述第2存储层输出，
根据上述第2X解码器和第2Y解码器的解码结果，上述第2存储层被写入存储在上述页面缓冲器中的安全信息。
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