JP4369230B2 - サージ防護半導体装置 - Google Patents

Description

【０００１】
【技術分野】
本発明は雷サージ及びスイッチングサージ等の過電圧および過電流から通信機器、コンピュータ等における回路系を保護するための半導体サージ防護装置に関する。
【０００２】
【背景技術】
この種のサージ防護装置は、ｐｎｐｎ型サイリスタ素子及びｐｎダイオード素子を基板上で組合せて所望の回路を構成することにより実現していた。これらの技術は、米国特許第６１０４５９１号、米国特許第５５１２７８４号、米国特許第４６４４４３７号に開示されている。
【０００３】
しかしながら、このように構成されるサージ防護装置はｐｎｐｎ型サージ防護素子及びｐｎダイオード素子の複数部品を基板上に実装しているため、実装工程が複雑であり、また、製品サイズが大きくなり、高価である。
【０００４】
さらに、ｐｎｐｎサイリスタ素子とｐｎダイオード素子をモノリシック化構造とした従来技術も米国特許第６０７５２７７号に開示されている。
【０００５】
しかしながら、この技術は図５に示すようなダイオードブリッジのＡＣ間にｐｎｐｎサイリスタ素子Ｔｈｙ４を配置する回路構成のみに適用可能であり、ｐｎｐｎサイリスタＴｈｙ４をダイオードブリッジのＤＣ間に配置するような回路に適用することはできない。
【０００６】
本発明の目的は、バランス回路を同一半導体基板内に形成してモノリシックなサージ防護半導体装置を提供することにある。
【０００７】
本発明の他の目的は、ダイオード素子間を二重の分離領域で分離したサージ防護半導体装置を提供することにある。
【０００８】
本発明の他の目的は、コンパクトで、長寿命なサージ防護半導体装置を提供することにある。
【０００９】
【発明の開示】
サージ防護半導体装置は、第１の表面と第２の表面とを有する第１導電型の半導体基板と、前記第１の表面から前記第２の表面に延在して前記半導体基板に形成された第２導電型の第１の半導体領域に設けられ、アノード電極およびカソード電極を有するサイリスタ素子と、前記第１の半導体領域の一側部に隣接し、前記第１の表面から前記第２の表面に延在する前記半導体基板からなる前記第１導電型の基板領域と、前記第１の半導体領域の他の側部に隣接し、前記第１の表面から前記第２の表面に延在する前記半導体基板からなる前記第１導電型の第２の半導体領域に設けられ、それぞれアノード電極と共通のカソード電極を有する第１および第２のダイオード素子と、前記基板領域に隣接して前記第２導電型の分離領域により互いに分離されると共に、前記第１の表面から前記第２の表面に延在する前記半導体基板からなる前記第１導電型の第３、第４及び第５の半導体領域に設けられ、それぞれ前記第１の表面上に形成されたアノード電極とカソード電極を有する第３、第４及び第５のダイオード素子と、前記第２の半導体領域に隣接して前記分離領域により分離されると共に、前記第１の表面から前記第２の表面に延在する前記半導体基板からなる前記第１導電型の第６の半導体領域に設けられ、アノード電極とカソード電極を有する第６のダイオード素子とを具備し、
前記第１のダイオード素子の前記アノード電極と前記第４のダイオード素子の前記カソード電極とを接続し、前記第１のダイオード素子の前記カソード電極と前記第２のダイオード素子の前記カソード電極とを接続し、前記第２のダイオード素子の前記アノード電極と前記第５のダイオード素子の前記カソード電極とを接続し、前記第５のダイオード素子の前記アノード電極と前記第４のダイオード素子の前記アノード電極とを接続し、前記第１のダイオード素子の前記カソード電極と前記第２のダイオード素子の前記カソード電極との第１のノードと前記第５のダイオード素子の前記アノード電極と前記第４のダイオード素子の前記アノード電極との第２のノード間に前記第１のノードが正極となるように前記サイリスタ素子を接続し、前記第１のノードに前記第６のダイオード素子の前記カソード電極を接続し、前記第２のノードに前記第３のダイオード素子の前記アノード電極を接続すると共に、前記第６のダイオード素子の前記アノード電極及び前記第３のダイオード素子の前記カソード電極をアース端子に接続しており、
前記サイリスタ素子の順降伏電圧を前記第１乃至第６のダイオード素子の降伏電圧より低く設定している。
【００１０】
【発明を実施するための最良の形態】
図１は第１の実施例によるサージ防護半導体装置１０を示す断面図であり、図２はその等価回路（一点鎖線内）を含む使用回路である。
【００１１】
即ち、第１及び第２の表面を有するｎ⁻型半導体基板１１の両面からｐ型不純物を選択的に拡散してｐ^＋型分離領域４０を形成する。この分離領域４０によりｎ⁻型半導体基板１１は複数個の素子領域に分離される。即ち、第１の表面から第２の表面に延在する複数個のｎ⁻型半導体基板からなる素子領域４１−４５及びサイリスタ素子Ｔｈｙ１のｐ^＋型アノード領域４６が形成される。この場合、ｐ^＋型アノード領域４６とｎ⁻型素子領域４３との間にはｎ⁻型半導体基板からなる分離領域４７が介在してｎ⁻型素子領域４１とｎ⁻型素子領域４３との間はｐ^＋型アノード領域４６、ｎ⁻型分離領域４７及びｐ^＋型領域４０により２重にアイソレートされる。つまり、サイリスタ素子Ｔｈｙ１のｐ^＋型アノード領域４６は側面においてｐ^＋型分離領域を兼ねている。
【００１２】
また、前記サイリスタ素子Ｔｈｙ１のアノード領域４６を形成する前記ｐ型不純物拡散はｎ⁻型半導体基板からなる領域４８が残存するように行われる。この領域４８に半導体基板の不純物濃度より高い不純物濃度を有するｎ型埋め込み層３２が形成され、次いで、ｐ型領域を形成した後、複数個のｎ^＋型エミッタ層を形成する。
【００１３】
各素子領域４１−４５に対して、第１の表面からｐ型及びｎ型不純物を拡散してアノード領域及びカソード領域を形成する。これらのアノード領域及びカソード領域に電極を設けて横型ダイオード素子Ｄ１−Ｄ６を形成する。また、前記ｎ^＋型エミッタ層と前記アノード領域４６に電極を設けてサイリスタ素子Ｔｈｙ１を形成する。
【００１４】
図１において、１０は半導体チップ、１２、１３、１４、１５、１６、１７、１８、１９、２０、２１、２２、２３、２４は金属電極、２５、２６及び２７は金属電極端子、３０及び３１は酸化珪素等の絶縁膜である。金属電極１４−１５間は埋込拡散層３２を有するｐｎｐｎサイリスタ素子Ｔｈｙ１を示し、埋込拡散層３２は半導体基板と同一導電型であり基板濃度より若干高い不純物濃度を有している。
【００１５】
金属電極１２−１３間、１８−１３間、２１−２２間、２３−２４間、１６−１７間及び１９−２０間はそれぞれ第１から第６のｐｎダイオード素子Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６である。
【００１６】
半導体表面の金属配線による結線関係は、第１の金属電極端子２５には第１のｐｎダイオード素子Ｄ１のアノード側金属電極１２及び第４のｐｎダイオード素子Ｄ４のカソード側金属電極２２を接続し、第２の金属電極端子２６には第２のｐｎダイオード素子Ｄ２のアノード側金属電極１８及び第５のｐｎダイオード素子Ｄ５のカソード側金属電極２４を接続し、第３の金属電極端子２７には第６のｐｎダイオード素子Ｄ６のアノード側金属電極１９、第３のｐｎダイオード素子Ｄ３のカソード側金属電極１７を接続し、第１、第２、第６のｐｎダイオード素子Ｄ１、Ｄ２及びＤ６のカソード側金属電極１３、２０をサイリスタ素子Ｔｈｙ１のアノード側金属１４に接続し、第３、第４及び第５ダイオード素子Ｄ３、Ｄ４及びＤ５のアノード側金属電極１６、２１、２３はサイリスタ素子Ｔｈｙ１のカソード側金属端子１５に結線接続される。これによりバランス型サージ防護回路を１つの基板上に構成するモノリシック化サージ防護半導体装置が得られる。
【００１７】
前記したように、ｎ⁻型素子領域４１とｎ⁻型素子領域４３との間にはｎ⁻型半導体基板からなる分離領域４７が介在してｎ⁻型素子領域４１とｎ⁻型素子領域４３との間はｐ^＋型分離領域４６、ｎ⁻型分離領域４７及びｐ^＋型分離領域４０により２重にアイソレートされているので、ダイオード素子Ｄ１とＤ４との間の耐圧が増大し、ダイオードブリッジの信頼性が改善される。
【００１８】
また、この実施例においては、前記サイリスタ素子Ｔｈｙ１及びダイオード素子Ｄ１−Ｄ６の各金属電極は前記半導体基板の前記第１の表面上に配置されているので、実装する際の配線処理が容易となる。
【００１９】
さらに、前記したように、サイリスタ素子Ｔｈｙ１、ダイオード素子Ｄ１、Ｄ２、Ｄ６を含む領域Ａとダイオード素子Ｄ３、Ｄ４、Ｄ５を含む領域Ｂは二重にアイソレートされているが、前記各領域Ａ及びＢの中での各素子の配置を変えることはできるものの、前記領域Ａ及びＢ間での各素子の配置は変えることができない。
【００２０】
図２は本発明によるサージ防護半導体装置の等価回路（一点鎖線内）含む使用回路を説明する図である。
【００２１】
ラインＬ１及びＬ２は信号線を示し、Ｓは通信機器等の被保護回路部を示す。一点鎖線内部は本発明によるサージ防護半導体装置の等価回路を示し、金属電極端子２５はＬ１に、金属電極端子２６はＬ２に、金属電極端子２７は接地線へと接続されている。
【００２２】
信号線Ｌ１，Ｌ２における平常時の信号線−接地間電圧、即ち、金属電極端子２５−２７間及び金属電極端子２６−２７間に電圧が印加された際には、図１のサイリスタ素子Ｔｈｙ１はオフ状態にある。しかし、Ｌ１及びＬ２へ同相で侵入する雷サージなどの過電圧あるいは過電流の発生時には、Ｌ１あるいはＬ２どちらに侵入したサージもサイリスタＴｈｙ１を経由して電圧はクランプされて過電流は接地され、被保護回路部Ｓは過電圧及び過電流サージから保護される。
【００２３】
即ち、通常時には、前記一点鎖線内で示す保護素子部は、印加電圧値がＴｈｙ１のブレークダウン電圧値以下のためオフ状態であり、通信信号電流は被保護回路Ｓへ流れる。
【００２４】
信号線Ｌ１及びＬ２から正極性サージが侵入した場合、Ｔｈｙ１はサージ電圧により導通状態となり、サージ電流は、
（１）Ｌ１侵入経路の際、２５→Ｄ１→Ｔｈｙ１→Ｄ３→２７→ＧＮＤの経路で接地され、
（２）Ｌ２侵入経路の際、２６→Ｄ２→Ｔｈｙ１→Ｄ３→２７→ＧＮＤの経路で接地される。
【００２５】
逆極性サージの場合、
（３）Ｌ１侵入経路に対して、２５→Ｄ４→Ｔｈｙ１→Ｄ６→２７→ＧＮＤの経路で接地され、
（４）Ｌ２侵入経路に対して、２６→Ｄ５→Ｔｈｙ１→Ｄ６→２７→ＧＮＤの経路で接地される。
【００２６】
図３は本発明による第２の実施例に係るサージ防護半導体装置を示す断面図である。なお、図３においては、同一部品には図１と同一の図番を付している。
【００２７】
サージ耐量等を考慮して、サイリスタ素子Ｔｈｙ１及び第１、第２、第６のダイオード素子Ｄ１、Ｄ２、Ｄ６を縦型素子構造としており、その他は図１と同様である。
【００２８】
この場合、ダイオード素子Ｄ１、Ｄ２を形成する素子領域４１とＤ６を形成する素子領域４５との間の分離領域４０を省くこともできる。
【００２９】
この実施例においては、前記サイリスタ素子Ｔｈｙ１及び第１、第２、第６のダイオード素子Ｄ１、Ｄ２、Ｄ６を縦型素子構造としているので、サージ耐量の増大したサージ防護半導体装置を得ることができる。
【００３０】
図４は本発明による第３の実施例に係るサージ防護半導体装置を示す断面図である。なお、図４においては、同一部品には図１と同一の図番を付している。
【００３１】
サージ耐量等を考慮して、サイリスタ素子Ｔｈｙ１及び第１乃至第６のダイオード素子Ｄ１−Ｄ６を縦型素子構造としている。この場合、ｎ−型半導体基板１１はｐ^＋型分離領域４０に分離されてサイリスタ素子Ｔｈｙ１を形成するｎ⁻型素子領域５０と第１、第２、第６のダイオード素子Ｄ１、Ｄ２、Ｄ６を形成するｎ⁻型素子領域５１とを画成している。
【００３２】
前記素子領域５０には、第２の表面から形成されたアノード領域と、第１の表面から形成された半導体基板の不純物濃度より高い不純物濃度を有するｎ型埋め込み層３２と、ｐ型ベース領域と、複数個のｎ^＋型エミッタ層とが設けられている。
【００３３】
また、前記前記素子領域５１には、第１の表面から形成された第１、第２、第６のダイオード素子Ｄ１、Ｄ２、Ｄ６の各アノード領域と第２の表面から形成された共通カソード領域が設けられている。
【００３４】
前記共通カソード領域に設けられた共通カソード電極５２はサイリスタ素子Ｔｈｙ１のアノード電極１４に接続されて前記実施例と同様に図２に示されるダイオードブリッジを構成する。その他は図１と同様である。
【００３５】
前記したように、ｎ⁻型素子領域５０とｎ⁻型素子領域４３との間にはｎ⁻型半導体基板からなる分離領域４７が介在してｎ⁻型素子領域５０とｎ⁻型素子領域４３との間はｐ^＋型分離領域４０、ｎ⁻型分離領域４７及びｐ^＋型分離領域４０により２重にアイソレートされているので、サイリスタ素子Ｔｈｙ１とダイオード素子Ｄ４との間の耐圧が増大し、ダイオードブリッジの信頼性が改善される。
【００３６】
なお、サイリスタ素子Ｔｈｙ１の順降伏電圧を第１のダイオード素子乃至第６のダイオード素子Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６の降伏電圧より低く設定する方法として、上記説明の如く埋込拡散層３２を有する埋込構造型サイリスタ素子Ｔｈｙ１を用いる方法の他、ダイオード素子のｐ型アノード拡散深さよりサイリスタ素子のｐ型ベース拡散深さを浅くするなどの方法を用いてもよい。
【００３７】
また、通信回線での一次防護用途例として、サイリスタＴｈｙ１の耐圧は、埋め込み層３２により決定されが、２３０Ｖ、２９０Ｖ、３１０Ｖ、３５０Ｖ等が必要となり、ダイオード耐圧はそれ以上が必要であり、例えば、８００Ｖ等である。
【００３８】
【産業上の利用可能性】
サイリスタ素子Ｔｈｙ１及びダイオード素子Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６を同一半導体チップ上にモノリシックの形で構成し、ダイオード素子Ｄ１とダイオード素子Ｄ４との間を二重の分離領域で分離しているので、高耐圧でコンパクトな信頼性の大きいサージ防護半導体装置を得ることができる。
【図面の簡単な説明】
【図１】 図１は本発明による第１の実施例に係るサージ防護半導体装置を示す断面図である。
【図２】 図２は本発明によるサージ防護半導体装置の等価回路（一点鎖線内）を含む使用回路を説明する図である。
【図３】 図３は本発明による第２の実施例に係るサージ防護半導体装置を示す断面図である。
【図４】 図４は本発明による第３の実施例に係るサージ防護半導体装置を示す断面図である。
【図５】 図５は従来技術に係るサージ防護半導体装置の回路を説明する図である。

Claims (5)

1. 第１の表面と第２の表面とを有する第１導電型の半導体基板と、
   前記第１の表面から前記第２の表面に延在して前記半導体基板に形成された第２導電型の第１の半導体領域に設けられ、アノード電極およびカソード電極を有するサイリスタ素子と、
   前記第１の半導体領域の一側部に隣接し、前記第１の表面から前記第２の表面に延在する前記半導体基板からなる前記第１導電型の基板領域と、
   前記第１の半導体領域の他の側部に隣接し、前記第１の表面から前記第２の表面に延在する前記半導体基板からなる前記第１導電型の第２の半導体領域に設けられ、それぞれアノード電極と共通のカソード電極を有する第１および第２のダイオード素子と、
   前記基板領域に隣接して前記第２導電型の分離領域により互いに分離されると共に、前記第１の表面から前記第２の表面に延在する前記半導体基板からなる前記第１導電型の第３、第４及び第５の半導体領域に設けられ、それぞれ前記第１の表面上に形成されたアノード電極とカソード電極を有する第３、第４及び第５のダイオード素子と、
   前記第２の半導体領域に隣接して前記分離領域により分離されると共に、前記第１の表面から前記第２の表面に延在する前記半導体基板からなる前記第１導電型の第６の半導体領域に設けられ、アノード電極とカソード電極を有する第６のダイオード素子とを具備し、
   前記第１のダイオード素子の前記アノード電極と前記第４のダイオード素子の前記カソード電極とを接続し、前記第１のダイオード素子の前記カソード電極と前記第２のダイオード素子の前記カソード電極とを接続し、前記第２のダイオード素子の前記アノード電極と前記第５のダイオード素子の前記カソード電極とを接続し、前記第５のダイオード素子の前記アノード電極と前記第４のダイオード素子の前記アノード電極とを接続し、前記第１のダイオード素子の前記カソード電極と前記第２のダイオード素子の前記カソード電極との第１のノードと前記第５のダイオード素子の前記アノード電極と前記第４のダイオード素子の前記アノード電極との第２のノード間に前記第１のノードが正極となるように前記サイリスタ素子を接続し、前記第１のノードに前記第６のダイオード素子の前記カソード電極を接続し、前記第２のノードに前記第３のダイオード素子の前記アノード電極を接続すると共に、前記第６のダイオード素子の前記アノード電極及び前記第３のダイオード素子の前記カソード電極をアース端子に接続しており、
   前記サイリスタ素子の順降伏電圧を前記第１乃至第６のダイオード素子の降伏電圧より低く設定しているサージ防護半導体装置。
2. 前記第２の表面は絶縁膜で被覆される請求項１記載のサージ防護半導体装置。
3. 前記サイリスタ素子、前記第１−第６のダイオード素子は、前記第１の表面にそれぞれ前記アノードおよびカソード電極の形成された横型構造を有する請求項１記載のサージ防護半導体装置。
4. 少なくとも前記第１−第２のダイオード素子及び前記第６のダイオード素子は、前記第１の表面にそれぞれ前記アノード電極が形成され、前記第２の表面にそれぞれ前記カソード電極が形成された縦型構造を有すると共に、前記サイリスタ素子は、前記第１の表面に前記カソード電極が形成され、前記第２の表面に前記アノード電極が形成された縦型構造を有する請求項１記載のサージ防護半導体装置。
5. 前記第１のダイオード素子の前記アノード電極と前記第４のダイオード素子の前記カソード電極との第３のノードと前記第２のダイオード素子の前記アノード電極と前記第５のダイオード素子の前記カソード電極との第４のノードにそれぞれ第１及び第２の電極端子が接続されると共に、被保護回路に接続される請求項３記載のサージ防護半導体装置。

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