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JPH11168222A - サージ防護素子 - Google Patents

サージ防護素子

Info

Publication number
JPH11168222A
JPH11168222A JP10110741A JP11074198A JPH11168222A JP H11168222 A JPH11168222 A JP H11168222A JP 10110741 A JP10110741 A JP 10110741A JP 11074198 A JP11074198 A JP 11074198A JP H11168222 A JPH11168222 A JP H11168222A
Authority
JP
Japan
Prior art keywords
semiconductor layer
electrode
type
surge protection
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP10110741A
Other languages
English (en)
Inventor
Hiroshi Okamoto
洋 岡本
Keiji Hatano
桂司 畑野
Takeshi Hasegawa
健 長谷川
Yoshio Murakami
義男 村上
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Materials Corp
Original Assignee
Mitsubishi Materials Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Materials Corp filed Critical Mitsubishi Materials Corp
Priority to JP10110741A priority Critical patent/JPH11168222A/ja
Priority to TW087111362A priority patent/TW396631B/zh
Priority to KR1019980028955A priority patent/KR19990023215A/ko
Publication of JPH11168222A publication Critical patent/JPH11168222A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
    • H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
    • H10D89/711—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using bipolar transistors as protective elements
    • H10D89/713—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using bipolar transistors as protective elements including a PNP transistor and a NPN transistor, wherein each of said transistors has its base region coupled to the collector region of the other transistor, e.g. silicon controlled rectifier [SCR] devices

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  • Thyristors (AREA)
  • Emergency Protection Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】 線路Ｌ1と接地Ｇとの間及び線路Ｌ2と接地Ｇ
との間の双方にサージが侵入した場合に確実にＳＬＩＣ
用ＩＣ等の電子回路を防護する。 【解決手段】 複数のｐｎｐｎ型又はｎｐｎｐ型サイリ
スタからなり、表面に第１及び第２電極１１，１２が設
けられ、裏面に第３電極１３が設けられた三端子型サー
ジ防護素子１０である。第１電極１１と第３電極１３と
の間の一部がサイリスタ構造に形成され、第１電極１１
と第３電極１３との間の他の部分がｐｎ接合構造に形成
され、第２電極１２と第３電極１３との間の一部がサイ
リスタ接合構造に形成され、第２電極１２と第３電極１
３との間の他の部分がｐｎ接合構造に形成され、かつ第
１電極１１と第２電極１２の間が双方向サイリスタ構造
に形成される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、複数のｐｎｐｎ型
又はｎｐｎｐ型サイリスタからなるサージ防護素子に関
するものである。更に詳しくはＳＬＩＣ（Subscriber L
ine Interface Circuit: 加入者線回路）用ＩＣ（Integ
rated Circuit）等の電子回路に侵入する過電圧サージ
を防止するサージ防護素子、或いは通信回路に接続され
た電子回路に侵入する過電圧サージを防護する双方向型
サージ防護素子に関するものである。
【０００２】
【従来の技術】この種のＳＬＩＣは中央局、自動式構内
交換設備及び４線式単一端末変換と２線入力における縦
方向信号の抑圧に差動して２線式に対する信号分離を与
える加入者搬送装置において使用される。またＳＬＩＣ
には電話セットを付勢する、通常マイナス電圧にバイア
スされた直流線路電流が供給される。このＳＬＩＣは電
話セットに接続されるチップ（ＴＩＰ）端子及びリング
（ＲＩＮＧ）端子を有する。チップ及びリング端子にフ
ックされた線路には、時折雷により発生した雷サージ、
近接機器、照明、その他電気機器からの過渡現象により
発生した過電圧サージが到来する。
【０００３】従来、図２７に示すようにＳＬＩＣ用ＩＣ
等の電子回路３を防護する方法として、チップ端子に接
続する線路Ｌ1と接地Ｇの間及びリング端子に接続する
線路Ｌ2と接地Ｇとの間に二端子型サージ防護素子１及
び２をそれぞれ接続する方法がある。この二端子型サー
ジ防護素子１及び２はそれぞれ同一の構造を有する。こ
の構造を図２６に基づいて説明すると、二端子型サージ
防護素子１（又は２）は複数のｎｐｎｐ型サイリスタか
らなり、表面に第１電極４が、裏面に第２電極５が設け
られる。この第１電極４と第２電極５の間の一部（図の
左側）はｎｐｎｐ型サイリスタ構造に形成され、この第
１電極４と第２電極５の間の他の部分（図の右側）はｐ
ｎ接合構造に形成される。この二端子型サージ防護素子
１（又は２）は図４に示すＶ−Ｉ特性を有する。また、
この種の電子回路を双方向型サージ防護素子を用いて過
電圧サージから防護する方法としては、図２９に示すよ
うに線路Ｌ1と接地Ｇとの間及び線路Ｌ2と接地Ｇとの間
に双方向二端子型サージ防護素子１及び２をそれぞれ接
続する方法がある。この二端子型サージ防護素子１及び
２はそれぞれ同一の構造を有する。この構造を図２８に
基づいて説明すると、二端子型サージ防護素子１（又は
２）は複数のｎｐｎｐ型サイリスタからなり、表面に第
１電極４が、裏面に第２電極５が設けられる。この第１
電極４と第２電極５の間の一部（図の左側）はｎｐｎｐ
型サイリスタ構造に形成され、この第１電極４と第２電
極５の間の他の部分（図の右側）はｐｎｐｎ型サイリス
タ構造に形成される。この二端子型サージ防護素子１
（又は２）は図１４に示すＶ−Ｉ特性を有する。
【０００４】しかし、このように２つの二端子型サージ
防護素子１及び２を用いる回路では、線路Ｌ1と接地Ｇ
との間及び線路Ｌ2と接地Ｇとの間の双方に同時にサー
ジが侵入した場合に、時として２つの素子の特性のばら
つきから、同時に素子１と２が作動せず、一方の素子の
動作が他方の素子の動作に比べて遅れを生じることがあ
った。これらの場合には、線路Ｌ1と線路Ｌ2との間にサ
ージ電圧（横サージ）が生じるため、サージ電流が線路
Ｌ1と線路Ｌ2との間に接続された電子回路３に侵入し
て、この回路３を破損することがあった。このため、図
２９の点線に示すように、線路Ｌ1と線路Ｌ2との間にも
図２８に示した素子と同一の双方向二端子型サージ防護
素子６を加えて、合計３つの素子を用いることも行われ
てきた。
【０００５】一方、これらの問題を解決するために、３
つの素子を用いずに、１チップで三端子を有する構造の
サージ防護素子が提案されている（例えば特開平３−１
３６３７４，特開平３−１３６３７５）。この防護素子
は、共通の基板に対して、基板表面に対称的な電極構造
を有する二端子が設けられ、基板裏面に一端子が設けら
れるか、又は対称的な二端子の構造を有することによっ
て、複合サイリスタ構造をなしている。図３０に示すよ
うに、この構造のサージ防護素子７では線路Ｌ1と線路
Ｌ2とに表面の二端子が接続され、裏面の一端子が接地
Ｇに接続される。この素子は極めてサージ吸収特性のば
らつきが少ない上に、この素子では図３０の線路Ｌ1に
接続される端子と接地Ｇとの間が動作した場合、線路Ｌ
2に接続される端子と接地Ｇとの間もこれに従属して動
作するとされていた。
【０００６】更に、図３３に示すように上記電子回路３
を防護する別の方法として、電子回路３の前段である第
１段目に第１サージ防護素子１を、第２段目に第２サー
ジ防護素子２をそれぞれ設ける方法がある。第１及び第
２サージ防護素子１，２ともチップ端子に接続する線路
Ｌ1とリング端子に接続する線路Ｌ2に表面に設けられた
二端子を接続し、接地Ｇに裏面の一端子を接続してい
る。これらのサージ防護素子１と２とは互いに別の構造
を有する。サージ防護素子１と２の間の線路Ｌ1とＬ2に
は正の温度係数を有するＰＴＣサーミスタ３ａ及び３ｂ
がそれぞれ介装される。
【０００７】サージ防護素子１の構造を図３１に基づい
て説明すると、三端子型サージ防護素子１の表面には電
極４及び電極５が、裏面には電極６がそれぞれ設けられ
る。電極４と電極６の間の一部及び電極５と電極６の間
の一部はそれぞれｐｎｐｎ型サイリスタ構造に形成さ
れ、電極４と電極６の間の他の部分及び電極５と電極６
の間の他の部分はそれぞれｎｐｎｐ接合構造に形成され
る。ｎ型の基板１ａの電極以外の表裏面には酸化絶縁膜
１ｂが設けられる。この三端子型サージ防護素子１は図
２３に示すＶ−Ｉ特性を有する。図２３（ａ）は横方向
特性であり、図２３（ｂ）は縦方向特性である。またサ
ージ防護素子２の構造を図３２に基づいて説明すると、
三端子型サージ防護素子２の表面には電極７及び電極８
が、裏面には電極９がそれぞれ設けられる。電極７と電
極９の間の一部及び電極８と電極９の間の一部はそれぞ
れｐｎ接合構造に形成され、電極７と電極９の間の他の
部分及び電極８と電極９の間の他の部分はそれぞれｎｐ
ｎｐ型サイリスタ構造に形成される。更に電極７及び電
極８の下の基板との接合部の一部には、他の部分に比較
して耐圧の低い領域２ｃが設けられている。ｎ型の基板
２ａの電極以外の表裏面には酸化絶縁膜２ｂが設けられ
る。この三端子型サージ防護素子２は図２４に示すＶ−
Ｉ特性を有する。図２４（ａ）は横方向特性であり、図
２４（ｂ）は縦方向特性である。図２３及び図２４を比
較すれば明らかなように、第２段目のサージ防護素子２
で保護される電圧Ｖbd2は第１段目のサージ防護素子１
で保護される電圧Ｖbd1よりも低く設定される。
【０００８】
【発明が解決しようとする課題】しかし、図２７に示し
た２つの二端子型サージ防護素子１及び２を用いる回路
では、線路Ｌ1と接地Ｇとの間及び線路Ｌ2と接地Ｇとの
間の双方に同時にサージが侵入した場合に、時として２
つの素子のばらつきから、同時に素子１と２が作動せ
ず、一方の素子の動作が他方の素子の動作に比べて遅れ
を生じることがあった。また２つの線路Ｌ1及びＬ2自体
がその品質にばらつきがあって不均一である場合には、
同時に発生したサージが２つの二端子型サージ防護素子
１及び２に時間的にずれて到来することがあった。これ
らの場合には、線路Ｌ1と線路Ｌ2との間にサージ電圧
（横サージ）が生じるため、サージ電流が線路Ｌ1と線
路Ｌ2との間に接続された電子回路３に侵入して、この
回路３を破損することがあった。
【０００９】また、特開平３−１３６３７４号公報及び
特開平３−１３６３７５号公報に示された三端子双方向
型サージ防護素子７では、２つの線路Ｌ1及び線路Ｌ2の
各品質が同一である場合には、発生したサージが同一時
刻に素子に到達するため、この技術の特徴である素子特
性のばらつきが小さいことから、両方のサイリスタがほ
ぼ同時に動作するけれども、このサージ防護素子７で
は、線路Ｌ1及び線路Ｌ2の線路自体がその品質にばらつ
きがあって不均一である場合には、同時に発生したサー
ジが三端子型サージ防護素子７に時間的にずれて到来す
ることがあった。更には、片方のサイリスタが動作して
から、従属的にもう一方が動作するまでに、実際にはキ
ャリアの拡散時間の分だけ時間遅れを生じ、この間に発
生した電位差によって、線路Ｌ1と線路Ｌ2との間の素子
が破壊するか、或いは電子回路３を破損するなどの問題
があることが明らかになった。
【００１０】更に、図２６、図２８及び図３１に示した
サージ防護素子では、基板と半導体層の接合が素子のブ
レークオーバー電圧を決定するため、基板濃度はこの電
圧を最適化するために決められていた。しかしながら、
特に１００Ｖ以下のブレークオーバー電圧の素子を作成
しようとすると、基板濃度は１０16／ｃｍ3以上とな
る。基板濃度を上記値にした場合には、基板中のキャリ
アの移動度、拡散長が減少し、サイリスタの動作速度を
著しく損い、結果的にサージ耐量が大幅に低下する問題
があった。更に図２６又は図３１に示したＳＬＩＣ用の
サージ防護素子では、サイリスタを構成する２つのトラ
ンジスタの中で、基板領域をベースとするトランジスタ
の性能が低いために生じると考えられている準安定状態
が生じる。このことによってサージが通り過ぎた後も、
電源電圧によってサージ防護素子がオンしている状態に
なり、いわゆる続流を生じる不具合があった。また、図
３３に示した動作電圧の異なる２つの三端子型サージ防
護素子１及び２を用いる回路では、部品点数が多く保護
回路の組込みに手間取る不具合があった。またこうした
サージ防護素子を２種類製造する必要があり、サージ防
護素子を製造する上で、また部品として管理する上での
問題があった。
【００１１】本発明の第１の目的は、線路Ｌ1と接地Ｇ
との間及び線路Ｌ2と接地Ｇとの間の双方にサージが侵
入した場合に確実にＳＬＩＣ用ＩＣ等の電子回路を防護
するサージ防護素子を提供することにある。本発明の第
２の目的は、サイリスタの動作速度を損うことなくサー
ジ耐量を低下させず、サージ通過後に続流を生じさせな
いサージ防護素子を提供することにある。本発明の第３
の目的は、動作電圧の異なる２つの素子を単一化するこ
とにより、電子回路を過電圧サージに対して防護する回
路への組込みを容易にするサージ防護素子を提供するこ
とにある。
【００１２】
【課題を解決するための手段】請求項１に係る発明は、
図１（ａ），図１（ｂ），図２（ａ）及び図２（ｂ）に
示すように、複数のｐｎｐｎ型又はｎｐｎｐ型サイリス
タからなり、表面に第１及び第２電極１１，１２が設け
られ、裏面に第３電極１３が設けられたサージ防護素子
１０において、第１電極１１と第３電極１３との間の一
部がｎｐｎｐ型サイリスタ構造に形成され（図１
（ａ））、第１電極１１と第３電極１３との間の他の部
分がｐｎ接合構造に形成され（図１（ｂ））、同様に第
２電極１２と第３電極１３との間の一部がｎｐｎｐ型サ
イリスタ構造に形成され（図１（ｂ））、第１電極１１
と第３電極１３との間の他の部分がｐｎ接合構造に形成
され（図１（ａ））、かつ第１電極１１と第２電極１２
の間が双方向サイリスタ構造に形成されたことを特徴と
する三端子型サージ防護素子である。
【００１３】図３に示すように、ＳＬＩＣ用ＩＣ等の電
子回路３０に一対の線路Ｌ1及びＬ2が接続されるとき、
第１電極１１を線路Ｌ1に、また第２電極１２を線路Ｌ2
に、更に第３電極１３を接地Ｇに接続する。線路Ｌ1に
負の過電圧サージが印加され、図４の実線のＶ−Ｉ特性
に示すようにその電圧がブレークオーバー電圧ＶBOに達
すると、第１電極１１と第３電極１３との間のサイリス
タ構造（ｎｐｎｐ）が導通し、サージ防護素子１０には
保持電流ＩH以上の電流が流れ、導通状態を保持する。
線路Ｌ1に正の電圧が印加されると、図４の実線のＶ−
Ｉ特性に示すように第１電極１１と第３電極１３との間
のｐｎ接合構造が直ちに導通する。上記導通により、サ
ージ電流は電子回路３０に流れず接地Ｇに流れ、電子回
路３０を防護する。線路Ｌ2に負の過電圧サージ又は正
の過電圧サージが印加された場合、第２電極１２と第３
電極１３が同様に動作して電子回路３０を防護する。更
に線路Ｌ1と線路Ｌ2との間にサージ（即ち、横サージ）
が生じた場合には、第１電極１１と第２電極１２の間が
双方向サイリスタ構造に形成されるため、線路Ｌ1とＬ2
間でサイリスタ動作が行われ、サージが吸収される。
【００１４】
【発明の実施の形態】次に本発明の実施の形態を図面に
基づいて説明する。図１（ａ），図１（ｂ），図２
（ａ）及び図２（ｂ）に示すように、第１の実施の形態
の三端子型サージ防護素子１０は、複数のｐｎｐｎ型又
はｎｐｎｐ型サイリスタからなり、表面に第１電極１１
及び第２電極１２が設けられ、裏面に第３電極１３が設
けられる。このサージ防護素子１０は基板でもあるｎ型
の第１半導体層ｎ10を有する。この半導体層ｎ10の表面
にはこの表面に露呈しかつ互いに離間して一対のｐ型の
第２及び第３半導体層ｐ20及びｐ30が形成される。これ
らの半導体層ｐ20及びｐ30の外面にはこの外面に露呈し
かつ半導体層ｐ20及びｐ３０に内包されるようにｎ型の
第４半導体層ｎ４０，ｎ40がそれぞれ形成される。ｎ型
の第１半導体層ｎ10の裏面にはこの裏面に露呈してかつ
上記第４半導体層ｎ40，ｎ40に対向して第５半導体層ｐ
50，ｐ50が、同様に第２及び第３半導体層ｐ20，ｐ30に
対向して第６半導体層ｎ60，ｎ60がそれぞれ形成され
る。第１電極１１は第２半導体層ｐ20とこれに内包され
た第４半導体層ｎ40とをそれぞれの外面において短絡し
て形成される。また第２電極１２は第３半導体層ｐ30と
これに内包された第４半導体層ｎ40とをそれぞれの外面
において短絡して形成される。更に第３電極１３は第５
半導体層ｐ50，ｐ50と第６半導体層ｎ60，ｎ60と第１半
導体層ｎ10とを互いにそれぞれの外面において短絡して
形成される。なお、図示しないが基板でもあるｎ型の第
１半導体層ｎ10の電極以外の表裏面には、後述する図２
１に示すように酸化絶縁膜が設けられる。以下、図５、
図７〜図１１、図１５、図１７〜図２０においても同じ
である。
【００１５】このような構成のサージ防護端子１０を図
３に示すように、線路Ｌ1及びＬ2に接続されるＳＬＩＣ
用ＩＣ等の電子回路３０の前段に接続する。線路Ｌ1又
はＬ2に負の過電圧サージが印加された場合で、図４の
実線のＶ−Ｉ特性に示すようにその電圧が半導体層ｎ10
と半導体層ｐ20又はｐ30との接合の耐圧を越えるとブレ
ークダウンし、更にブレークオーバー電圧ＶBOに達する
と、電極１１，１３間又は電極１２，１３間が導通す
る。一方、線路Ｌ1又はＬ2に正の電圧が印加されると、
図４の実線のＶ−Ｉ特性に示すように半導体層ｐ30又は
ｐ20から半導体層ｎ10は順方向にバイアスされ、電極１
２，１３間又は電極１１，１３間が直ちに導通する。上
記導通により、サージ電流は電子回路３０に流れず接地
Ｇに流れ、電子回路３０を防護する。更に線路Ｌ1と線
路Ｌ2の双方にサージが侵入した場合には、第１電極１
１と第２電極１２の間の半導体層ｎ40、半導体層ｐ20、
半導体層ｎ10及び半導体層ｐ30の配列が双方向サイリス
タ構造に形成されるため、線路Ｌ1とＬ2間でサイリスタ
動作が行われ、サージが吸収される。
【００１６】図５（ａ），図５（ｂ），図６（ａ）及び
図６（ｂ）は本発明の第２の実施の形態を示す。この実
施の形態も三端子型サージ防護素子１０は複数のｐｎｐ
ｎ型又はｎｐｎｐ型サイリスタからなり、表面に第１電
極１１及び第２電極１２が設けられ、裏面に第３電極１
３が設けられる。このサージ防護素子１０は基板でもあ
るｎ型の第１半導体層ｎ10を有する。この半導体層ｎ10
の表面にはこの表面に露呈しかつ互いに離間して一対の
ｐ型の第２及び第３半導体層ｐ21 +及びｐ31 +が形成され
る。この半導体層ｐ21 +の外面にはこの外面に露呈しか
つ半導体層ｐ21 +に内包されるようにｎ型の第４半導体
層ｎ41 +及びｐ型の半導体層ｐ22 ++が形成される。また
半導体層ｐ31 +の外面にはこの外面に露呈しかつ半導体
層ｐ31 +に内包されるようにｎ型の第４半導体層ｎ42 +及
びｐ型の半導体層ｐ32 ++が形成される。
【００１７】ｎ型の第１半導体層ｎ10の裏面にはこの裏
面に露呈しかつ互いに離間して一対のｐ型の第５半導体
層ｐ51 +及びｐ51 +と一対のｎ型の第６半導体層ｎ61 +及
びｎ61 +が形成される。第５半導体層ｐ51 +及びｐ51 +の
各外面にはこの表面に露呈しかつ半導体層ｐ51 +及びｐ
51 +に内包されるようにｐ型の半導体層ｐ52 ++及びｐ52
++がそれぞれ形成される。第１電極１１は第２半導体層
ｐ21 +とこれに内包された半導体層ｎ41 +及び半導体層ｐ
22 ++とをそれぞれの外面において短絡して形成される。
また第２電極１２は第３半導体層ｐ31 +とこれに内包さ
れた半導体層ｎ42 +及び半導体層ｐ32 ++とをそれぞれの
外面において短絡して形成される。更に第３電極１３は
一対のｐ型の第５半導体層ｐ51 +及びｐ51 +と、これらに
内包される半導体層ｐ52 ++及びｐ52 ++と、一対のｎ型の
第６半導体層ｎ61 +及びｎ61 +とを互いにそれぞれの外面
において短絡して形成される。
【００１８】第１の実施の形態と比較して、素子の表面
において、第２半導体層ｐ21 +にこれに内包される半導
体層ｐ22 ++を形成するとともに、第３半導体層ｐ31 +に
これに内包される半導体層ｐ32 ++をそれぞれ形成し、素
子の裏面において、一対の第６半導体層ｎ61 +及びｎ61 +
を形成するとともに、第５半導体層ｐ51 +及びｐ51 +にこ
れらに内包される半導体層ｐ52 ++及びｐ52 ++をそれぞれ
形成することにより、素子のサージ防護特性が向上する
ようになる。その他の動作は前記実施の形態と同様であ
るので繰返しの説明を省略する。
【００１９】なお、第１及び第２の実施の形態で、図１
（ａ），図１（ｂ），図５（ａ）及び図５（ｂ）に示す
ように第２半導体層ｐ20又はｐ21 +と第３半導体層ｐ30
又はｐ31 +との間の距離をｗ1とするとき、このｗ1が第
５半導体層ｐ50又はｐ51 +とこの第５半導体層ｐ50又は
ｐ51 +に対向する第２半導体層ｐ20又はｐ21 +との間の距
離ｗ2、及び第５半導体層ｐ50又はｐ51 +とこの第５半導
体層ｐ50又はｐ51 +に対向する第３半導体層ｐ30又はｐ
31 +との間の距離ｗ3よりもそれぞれ小さいか、或いは等
しいことが好ましい。また、第１及び第２の実施の形態
で、第１電極１１と第２電極１２との間が過電圧に対し
てパンチスルー動作するように構成されることが好まし
い。ここでパンチスルー動作とは、サージ防護素子１０
に過電圧が印加したときに生じる第２半導体層ｐ20の空
乏層（以下、この空乏層の広がりをｗpという）と第３
半導体層ｐ30の空乏層とがつながる動作をいう。図１
（ａ）及び図５（ａ）に第２半導体層ｐ20及びｐ21 +の
各空乏層ｗpが第３半導体層ｐ30及びｐ31 +の空乏層につ
ながっている状態をそれぞれ示す。ｗ1≦ｗ2及びｗ1≦
ｗ3にすることにより、或いは電極１１と１２の間が過
電圧に対してパンチスルー動作するようにすることによ
り、それぞれ２つの線路Ｌ1及びＬ2の品質が不均一であ
り、サージ防護素子１０に到達する時刻が線路Ｌ1と線
路Ｌ2においてずれていても、線路Ｌ1と線路Ｌ2の間で
サイリスタ動作を行う場合に比べて、サージ防護素子内
で極めて高速かつ確実にサイリスタ動作及びパンチスル
ー動作が行われ、電子回路を防護することができる。こ
こでｗpに対して、上述のｗ1、ｗ2及びｗ3は次式（１）
の関係があることが ｗp ＜ ｗ1 ≦ ｗ2 ＝ ｗ3 …… （１） 更に好ましい。
【００２０】図７（ａ）及び図７（ｂ）は本発明の第３
の実施の形態を示し、図８（ａ）及び図８（ｂ）は本発
明の第４の実施の形態を示す。これらの実施の形態で
は、ｎ型の第１半導体層ｎ10 -の表面にこの第１半導体
層ｎ10 -と同一伝導型であってこの第１半導体層ｎ10 -よ
り不純物濃度の高いｎ型の第７半導体層ｎ70が形成され
る。この第７半導体層ｎ70は第２及び第３半導体層
ｐ20，ｐ30又はｐ21 +，ｐ31 +より厚くかつ第２及び第３
半導体層ｐ20，ｐ30又はｐ21 +，ｐ31 +を内包するように
形成される。このように構成することにより、サージ防
護素子がオンする電圧であるブレークオーバー電圧は第
７半導体層ｎ70の濃度によって定まり、第１半導体層ｎ
10 -はキャリアの拡散長を小さくしないように、また同
時に基板（半導体層ｎ10 -）の直列抵抗を考慮してブレ
ークオーバー電圧とは独立して最適化することができ
る。
【００２１】また、図９（ａ）及び図９（ｂ）は本発明
の第５の実施の形態を示し、図１０（ａ）及び図１０
（ｂ）は本発明の第６の実施の形態を示す。これらの実
施の形態では、第３及び第４の実施の形態と同様の第７
半導体層ｎ70が第１半導体層ｎ10 -の表面に形成され
る。ここでは第７半導体層ｎ70は第２及び第３半導体層
ｐ20，ｐ30又はｐ21 +，ｐ31 +より薄く第２及び第３半導
体層ｐ20，ｐ30又はｐ21 +，ｐ31 +を包囲し、かつ第２及
び第３半導体層ｐ20，ｐ30又はｐ21 +，ｐ31 +を第１半導
体層ｎ10 -に接するように形成される。このように構成
することにより、基板間の接合の空乏層が濃度が低い基
板領域に主に形成されるため、接合容量を大幅に低減す
ることができる。この構造はＩＳＤＮのようなデジタル
回線に適している。
【００２２】次に、図１１（ａ），図１１（ｂ），図１
２（ａ）及び図１２（ｂ）に本発明の第７の実施の形態
を示す。この実施の形態の双方向三端子型サージ防護素
子１０は、複数のｐｎｐｎ型又はｎｐｎｐ型サイリスタ
からなり、表面に第１電極１１及び第２電極１２が設け
られ、裏面に第３電極１３が設けられる。このサージ防
護素子１０は基板でもあるｎ型の第１半導体層ｎ10を有
する。この半導体層ｎ10の表面にはこの表面に露呈しか
つ互いに離間してそれぞれ一対のｐ型の第２及び第３半
導体層ｐ20及びｐ30が形成される。これらの半導体層ｐ
20及びｐ30の外面にはこの外面に露呈しかつ半導体層ｐ
20及びｐ30に内包されるようにｎ型の第４半導体層
ｎ40，ｎ40がそれぞれ形成される。ｎ型の第１半導体層
ｎ10の裏面にはこの裏面に露呈してかつ上記第２及び第
３半導体層ｐ20及びｐ30に対向して単一の第５半導体層
ｐ50が形成される。この第５半導体層ｐ50の外面にはこ
の外面に露呈しかつ第４半導体層ｎ40，ｎ40に対向しな
いように一対の第６半導体層ｎ60，ｎ60がそれぞれ形成
される。
【００２３】第１電極１１は第２半導体層ｐ20とこれに
内包された第４半導体層ｎ40とをそれぞれの外面におい
て短絡して形成される。また第２電極１２は第３半導体
層ｐ30とこれに内包された第４半導体層ｎ40とをそれぞ
れの外面において短絡して形成される。更に第３電極１
３は第５半導体層ｐ50と一対の第６半導体層ｎ60，ｎ60
とを互いにそれぞれの外面において短絡して形成され
る。
【００２４】このような構成のサージ防護端子１０を図
１３に示すように、線路Ｌ1及びＬ2に接続される電子回
路３０の前段に接続する。線路Ｌ1又はＬ2に正の過電圧
サージが印加された場合で、図１４の実線のＶ−Ｉ特性
に示すようにその電圧が半導体層ｎ10と半導体層ｐ50と
の接合の耐圧を越えるとブレークダウンし、更にブレー
クオーバー電圧ＶBOに達すると、電極１１，１３間又は
電極１２，１３間が導通する。一方、線路Ｌ1又はＬ2に
負の電圧が印加され、その電圧が図１４の実線のＶ−Ｉ
特性に示すように半導体層ｎ10と半導体層ｐ20又はｐ30
との接合の耐圧を越えるとブレークダウンし、電極１
１，１３間又は電極１２，１３間が導通する。上記導通
により、サージ電流は電子回路３０に流れず接地Ｇに流
れ、電子回路３０を防護する。更に線路Ｌ1と接地Ｇと
の間及び線路Ｌ2と接地Ｇとの間に時間的にずれてサー
ジが侵入した場合には、第１電極１１と第２電極１２の
間の半導体層ｎ40、半導体層ｐ20、半導体層ｎ10及び半
導体層ｐ30の配列が双方向サイリスタ構造であるため、
線路Ｌ1とＬ2間でサイリスタ動作が行われ、サージが吸
収される。
【００２５】図１５（ａ），図１５（ｂ），図１６
（ａ）及び図１６（ｂ）は本発明の第８の実施の形態を
示す。この実施の形態の双方向三端子型サージ防護素子
１０は複数のｐｎｐｎ型又はｎｐｎｐ型サイリスタから
なり、表面に第１電極１１及び第２電極１２が設けら
れ、裏面に第３電極１３が設けられる。このサージ防護
素子１０は基板でもあるｎ型の第１半導体層ｎ10を有す
る。この半導体層ｎ10の表面にはこの表面に露呈しかつ
互いに離間してそれぞれ一対のｐ型の第２及び第３半導
体層ｐ21 +及びｐ31 +が形成される。この半導体層ｐ21 +
の外面にはこの外面に露呈しかつ半導体層ｐ21 +に内包
されるようにｎ型の第４半導体層ｎ41 +及びｐ型の半導
体層ｐ22 ++が形成される。また半導体層ｐ31 +の外面に
はこの外面に露呈しかつ半導体層ｐ31 +に内包されるよ
うにｎ型の第４半導体層ｎ42 +及びｐ型の半導体層ｐ32
++が形成される。
【００２６】ｎ型の第１半導体層ｎ10の裏面にはこの裏
面に露呈してかつ上記ｐ型第２及び第３半導体層ｐ21 +
及びｐ31 +に対向して単一のｐ型の第５半導体層ｐ51 +が
形成される。この第５半導体層ｐ51 +の外面には、この
外面に露呈しかつ第４半導体層ｎ41 +，ｎ42 +に対向して
一対のｐ型の半導体層ｐ52 ++，ｐ52 ++が、またこの外面
に露呈しかつ半導体層ｐ22 ++，ｐ32 ++に対向して一対の
ｎ型の第６半導体層ｎ61 +，ｎ61 +がそれぞれ形成され
る。第１電極１１は第２半導体層ｐ21 +とこれに内包さ
れた半導体層ｎ41 +及び半導体層ｐ22 ++とをそれぞれの
外面において短絡して形成される。また第２電極１２は
第３半導体層ｐ31 +とこれに内包された半導体層ｎ42 +及
び半導体層ｐ32 ++とをそれぞれの外面において短絡して
形成される。更に第３電極１３はｐ型の第５半導体層ｐ
51 +と、これらに内包される半導体層ｐ52 ++及びｎ61 +と
を互いにそれぞれの外面において短絡して形成される。
前記実施の形態と比較して、素子の表面において、第２
半導体層ｐ21 +にこれに内包される半導体層ｐ22 ++を形
成するとともに、第３半導体層ｐ31 +にこれに内包され
る半導体層ｐ32 ++をそれぞれ形成し、素子の裏面におい
て、第５半導体層ｐ51 +に内包される一対の第６半導体
層ｎ61 +及びｎ61 +及び一対の半導体層ｐ5 2 ++及びｐ52 ++
をそれぞれ形成することにより、素子のサージ防護特性
が向上するようになる。その他の動作は前記実施の形態
と同様であるので繰返しの説明を省略する。
【００２７】なお、第７及び第８の実施の形態で、図１
１（ａ），図１１（ｂ），図１５（ａ）及び図１５
（ｂ）に示すように第２半導体層ｐ20又はｐ21 +と第３
半導体層ｐ30又はｐ31 +との間の距離をｗ1とするとき、
このｗ1が第５半導体層ｐ50又はｐ51 +とこの第５半導体
層ｐ50又はｐ51 +に対向する第２半導体層ｐ20又はｐ21 +
との間の距離ｗ2、及び第５半導体層ｐ50又はｐ51 +とこ
の第５半導体層ｐ50又はｐ51 +に対向する第３半導体層
ｐ30又はｐ31 +との間の距離ｗ3よりもそれぞれ小さい
か、或いは等しいことが好ましい。また、第７及び第８
の実施の形態で、第１電極１１と第２電極１２との間が
第１及び第２の実施の形態と同様に過電圧に対してパン
チスルー動作するように構成されることが好ましい。図
１１（ａ）及び図１５（ａ）に第２半導体層ｐ20及びｐ
21 +の各空乏層ｗpが第３半導体層ｐ30及びｐ31 +の空乏
層につながっている状態をそれぞれ示す。ｗ1≦ｗ2及び
ｗ1≦ｗ3にすることにより、或いは電極１１と１２の間
が過電圧に対してパンチスルー動作するようにすること
により、それぞれ２つの線路Ｌ1及びＬ2の品質が不均一
であり、サージ防護素子１０に到達する時刻が線路Ｌ1
と線路Ｌ2においてずれていても、線路Ｌ1と線路Ｌ2の
間でサイリスタ動作を行う場合に比べて、サージ防護素
子内で極めて高速かつ確実にサイリスタ動作及びパンチ
スルー動作が行われ、電子回路を防護することができ
る。ここでｗpに対して、上述のｗ1、ｗ2及びｗ3は前述
した式（１）の関係があることが更に好ましい。
【００２８】図１７（ａ）及び図１７（ｂ）は本発明の
第９の実施の形態を示し、図１８（ａ）及び図１８
（ｂ）は本発明の第１０の実施の形態を示す。これらの
実施の形態では、ｎ型の第１半導体層ｎ10 -の表面及び
裏面にこの第１半導体層ｎ10 -と同一伝導型であってこ
の第１半導体層ｎ10 -より不純物濃度の高いｎ型の第７
半導体層ｎ70及び第８半導体層ｎ80がそれぞれ形成され
る。この第７半導体層ｎ70は第２及び第３半導体層
ｐ20，ｐ30又はｐ21 +，ｐ31 +より厚くかつ第２及び第３
半導体層ｐ20，ｐ30又はｐ21 +，ｐ31 +を内包するように
形成される。また第８半導体層ｎ80は第５半導体層ｐ50
又はｐ51 +より厚くかつ第５半導体層ｐ50又はｐ51 +を内
包するように形成される。このように構成することによ
り、サージ防護素子がオンする電圧であるブレークオー
バー電圧は第７半導体層ｎ70の濃度によって定まり、第
１半導体層ｎ10 -はキャリアの拡散長を小さくしないよ
うに、また同時に基板（半導体層ｎ10 -）の直列抵抗を
考慮してブレークオーバー電圧とは独立して最適化する
ことができる。
【００２９】また、図１９（ａ）及び図１９（ｂ）は本
発明の第１１の実施の形態を示し、図２０（ａ）及び図
２０（ｂ）は本発明の第１２の実施の形態を示す。これ
らの実施の形態では、第９及び第１０の実施の形態と同
様の第７半導体層ｎ70及び第８半導体層ｎ80が第１半導
体層ｎ10 -の表面及び裏面にそれぞれ形成される。ここ
では第７半導体層ｎ70は第２及び第３半導体層ｐ20，ｐ
30又はｐ21 +，ｐ31 +より薄く第２及び第３半導体層
ｐ20，ｐ30又はｐ21 +，ｐ31 +を包囲し、かつ第２及び第
３半導体層ｐ20，ｐ30又はｐ21 +，ｐ31 +を第１半導体層
ｎ10に接するように形成される。また第８半導体層ｎ80
は第５半導体層ｐ50又はｐ51 +より薄くかつ第５半導体
層ｐ50又はｐ51 +を包囲し、かつ第５半導体層ｐ50又は
ｐ51 +を第１半導体層ｎ10 -に接するように形成される。
このように構成することにより、基板間の接合の空乏層
が濃度が低い基板領域に主に形成されるため、接合容量
を大幅に低減することができる。この構造はＩＳＤＮの
ようなデジタル回線に適している。
【００３０】更に、図２１（ａ），図２１（ｂ），図２
２（ａ）及び図２２（ｂ）に本発明の第１３の実施の形
態を示す。この実施の形態のサイリスタ型サージ防護素
子１０は、複数のｐｎｐｎ型又はｎｐｎｐ型サイリスタ
からなり、第１、第２、第３及び第４電極１１，１２，
１３，１４が設けられ、裏面に第１及び第２電極に対向
して第５電極１５が、また第３及び第４電極に対向して
第６電極１６が設けられる。このサージ防護素子１０は
基板１０ａでもあるシリコンｎ型基板を出発材料とす
る。このｎ型基板の左半分の表面にはこの表面に露呈し
かつ互いに離間して一対の半導体層ｐ+が形成される。
これらの半導体層ｐ+の外面にはこの外面に露呈しかつ
半導体層ｐ+に内包されるように半導体層ｎ+がそれぞれ
形成される。これらの半導体層ｎ+は上方から視た場
合、互いに対向しない位置に形成される（図２２
（ａ））。基板１０ａでもある半導体層ｎの右半分の表
面には左半分の表面と同様に一対の半導体層ｐ+とこれ
らの半導体層ｐ+に内包されるように半導体層ｎ+がそれ
ぞれ形成される。そして一対の半導体層ｐ+と基板１０
ａでもある半導体層ｎの接合部分には他の部分に比して
耐圧の低い半導体層ｎ’からなるトリガー領域１７がそ
れぞれ形成される。
【００３１】上記サージ防護素子の表面構造を作るに
は、まずｎ型のシリコン基板１０ａ中にｐ型不純物であ
るホウ素（Ｂ）を拡散し、ｐｎ接合を形成する。動作電
圧はこの接合のアバランシェブレークダウンにより起こ
り、出発材料であるシリコン基板中の不純物濃度（抵抗
率）で動作電圧が決まる。一方、このシリコン基板と第
１拡散層ｐ+との接合部分にシリコン基板よりも不純物
濃度の高いトリガー領域１７（ｎ’）を形成する。この
トリガー領域１７はシリコン基板の表面を一部露出させ
た上でそこに基板と同じ型の不純物を拡散することによ
り形成される。このトリガー領域１７により動作電圧を
基板濃度で決まる動作電圧よりも低い電圧に積極的に制
御できる。基板１０ａでもある半導体層ｎの左半分の裏
面にはこの裏面に露呈してかつ上記半導体層ｐ+の双方
に対向して単一の半導体層ｐ+が形成される。この単一
の半導体層ｐ+の外面にはこの外面に露呈しかつ上記半
導体層ｎ+に対向しないように一対の半導体層ｎ+がそれ
ぞれ形成される。基板１０ａでもある半導体層ｎの右半
分の裏面にはこの裏面に露呈して一対の半導体層ｎ+及
び一対の半導体層ｐ+が設けられる。これらの半導体層
ｎ+及び半導体層ｐ+は下方から視た場合、半導体層ｎ+
とｐ+が互いに隣接する位置に形成される（図２２
（ｂ））。
【００３２】第１〜第４電極１１〜１４は半導体層ｐ+
とこれに内包された半導体層ｎ+とをそれぞれの外面に
おいて短絡して形成される。また第５電極１５は半導体
層ｐ+とこれに内包された一対の半導体層ｎ+とをそれぞ
れの外面において短絡して形成される。更に第６電極１
６は一対の半導体層ｎ+及び一対の半導体層ｐ+とを互い
にそれぞれの外面において短絡して形成される。ｎ型の
基板１０ａの電極以外の表裏面には酸化絶縁膜１０ｂが
設けられる。上記構成により、第１電極１１と第５電極
１５との間及び第２電極１２と第５電極１５との間がそ
れぞれサイリスタ接合構造に形成され、第３電極１３と
第６電極１６との間の一部及び第４電極１４と第６電極
１６との間の一部がそれぞれｐｎ接合構造に形成され、
第３電極１３と第６電極１６との間の他の部分及び第４
電極１４と第６電極１６との間の他の部分がそれぞれサ
イリスタ接合構造に形成される。
【００３３】このように構成された構成のサージ防護端
子１０を図２５に示すように、線路Ｌ1及びＬ2に接続さ
れる電子回路３０の前段に接続する。即ち、図２５に示
すように第２電極１２及び第３電極１３を線路Ｌ1に、
また第１電極１１及び第４電極１４を線路Ｌ2に、更に
第５電極１５及び第６電極１６を接地Ｇにそれぞれ接続
する。更に第２電極１２と第３電極１３との間の線路Ｌ
1には正の温度係数を有するＰＴＣサーミスタ１８が、
また第１電極１１と第４電極１４との間の線路Ｌ2には
同じくＰＴＣサーミスタ１９がそれぞれ介装される。こ
のサイリスタ型サージ防護素子１０の電極１１と電極１
２の間の横方向のＶ−Ｉ特性は図２３（ａ）に示され、
電極１１又は１２と電極１５の間の縦方向のＶ−Ｉ特性
は図２３（ｂ）に示される。また電極１３と電極１４の
間の横方向のＶ−Ｉ特性は図２４（ａ）に示され、電極
１３又は１４と電極１６の間の縦方向のＶ−Ｉ特性は図
２４（ｂ）に示される。トリガー領域１７（図２５）に
より図１４に示されるブレークダウン電圧Ｖbd2は図２
３に示されるブレークダウン電圧Ｖbd1より低く設定さ
れる。
【００３４】線路Ｌ2に正の過電圧サージが印加され、
この過電圧がブレークダウン電圧Ｖbd2より高いと、先
ず電極１４と電極１６間が導通し、電子回路３０を防護
する。ここでブレークダウン電圧Ｖbd2を越える異常電
圧が長時間印加し続けると、サーミスタ１９が発熱し抵
抗値が上昇することにより、線路Ｌ2と接地Ｇとの間に
電位差が生じる。これにより異常電圧が電極１１と電極
１５の間のブレークダウン電圧Ｖbd1を越えると、電極
１１と電極１５が導通し、サーミスタ１９の破損を防止
する。また線路Ｌ1に負の電圧が印加されると、図２４
（ｂ）のＶ−Ｉ特性に示すように電極１３と電極１６と
の間のｐｎ接合構造が直ちに導通する。上記導通によ
り、電子回路３０を防護する。ここで負の電圧が長時間
印加し続けると、サーミスタ１８が発熱し抵抗値が上昇
することにより、線路Ｌ1と接地Ｇとの間に電位差が生
じる。これにより異常電圧が電極１２と電極１５の間の
ブレークダウン電圧Ｖbd1を越えると、電極１２と電極
１５が導通し、サーミスタ１８の破損を防止する。更に
線路Ｌ1と接地Ｇとの間及び線路Ｌ2と接地Ｇとの間の双
方に同時に又は時間的にずれてサージが侵入した場合に
は、先ず電極１３と電極１４の間の線路Ｌ1とＬ2間でサ
イリスタ動作が行われ、サージが吸収され、このサージ
が継続する場合にはサーミスタ１８又は１９を保護する
ために電極１２と電極１１の間の線路Ｌ1とＬ2間でサイ
リスタ動作が行われ、サージが吸収される。
【００３５】
【発明の効果】以上述べたように、ＳＬＩＣ用ＩＣ等の
電子回路に線路Ｌ1及びＬ2が接続されるとき、線路Ｌ1
と接地Ｇとの間及び線路Ｌ2と接地Ｇとの間に、従来２
つの二端子型サージ防護素子を各別に接続していたもの
を、請求項１に係る発明によれば、単一の三端子型サー
ジ防護素子を接続するため、従来のような素子間のばら
つきはなくなる。この結果、線路Ｌ1と接地Ｇとの間及
び線路Ｌ2と接地Ｇとの間の双方にサージが侵入した場
合に、本発明のサージ防護素子では両方のサイリスタが
ほぼ同時に動作してサージを吸収する。また２つの線路
Ｌ1及びＬ2自体がその品質にばらつきがあって不均一で
ある場合で、同時に発生したサージが第１電極及び第２
電極に時間的にずれて到来しても、第１電極と第２電極
との間が双方向サイリスタ構造に形成されるため、線路
Ｌ1と線路Ｌ2との間でサイリスタ動作が行われ、サージ
が吸収され、電子回路を防護する。 この第１電極と第
２電極との間が双方向サイリスタ構造であることは、本
発明のサージ防護素子において、第１電極と第２電極の
２電極間も適当な動作電圧、保持電流、サージ耐量等を
有し、動作遅れがなく、素子が破壊することのない利点
も有している。
【００３６】また電子回路に線路Ｌ1及びＬ2が接続され
るとき、線路Ｌ1と接地Ｇとの間及び線路Ｌ2と接地Ｇと
の間に、従来２つ又は３つの二端子型サージ防護素子を
各別に接続していたものを、請求項９に係る発明によれ
ば、単一の三端子型サージ防護素子を接続するため、従
来のような素子間のばらつきはなくなる。この結果、線
路Ｌ1と接地Ｇとの間及び線路Ｌ2と接地Ｇとの間の双方
に同時にサージが侵入した場合に、本発明のサージ防護
素子では両方のサイリスタがほぼ同時に動作してサージ
を吸収する。更に電子回路に線路Ｌ1及びＬ2が接続され
るとき、線路Ｌ1と接地Ｇとの間及び線路Ｌ2と接地Ｇと
の間に、従来動作電圧の異なる２つの三端子型サージ防
護素子を電子回路の前段に接続していたものを、請求項
１７に係る発明によれば、動作電圧のことなる素子を単
一にして接続するため、従来と比べて防護回路への素子
の組込みが容易となる。また素子の生産管理及び在庫管
理が容易になる。
【図面の簡単な説明】
【図１】（ａ） 第１の実施の形態のサージ防護素子の
図２（ａ）のＡ−Ａ線断面図。 （ｂ） 第１の実施の形態のサージ防護素子の図２
（ａ）のＢ−Ｂ線断面図。
【図２】（ａ） 第１の実施の形態のサージ防護素子の
平面図。 （ｂ） 第１の実施の形態のサージ防護素子の底面図。
【図３】第１の実施の形態のサージ防護素子を用いたサ
ージ防護回路図。
【図４】第１の実施の形態のサージ防護素子のＶ−Ｉ特
性図。
【図５】（ａ） 第２の実施の形態のサージ防護素子の
図６（ａ）のＣ−Ｃ線断面図。 （ｂ） 第２の実施の形態のサージ防護素子の図６
（ａ）のＤ−Ｄ線断面図。
【図６】（ａ） 第２の実施の形態のサージ防護素子の
平面図。 （ｂ） 第２の実施の形態のサージ防護素子の底面図。
【図７】（ａ） 第３の実施の形態のサージ防護素子の
図２（ａ）のＡ−Ａ線に相応する断面図。 （ｂ） 第３の実施の形態のサージ防護素子の図２
（ａ）のＢ−Ｂ線に相応する断面図。
【図８】（ａ） 第４の実施の形態のサージ防護素子の
図６（ａ）のＣ−Ｃ線に相応する断面図。 （ｂ） 第４の実施の形態のサージ防護素子の図６
（ａ）のＤ−Ｄ線に相応する断面図。
【図９】（ａ） 第５の実施の形態のサージ防護素子の
図２（ａ）のＡ−Ａ線に相応する断面図。 （ｂ） 第５の実施の形態のサージ防護素子の図２
（ａ）のＢ−Ｂ線に相応する断面図。
【図１０】（ａ） 第６の実施の形態のサージ防護素子
の図６（ａ）のＣ−Ｃ線に相応する断面図。 （ｂ） 第６の実施の形態のサージ防護素子の図６
（ａ）のＤ−Ｄ線に相応する断面図。
【図１１】（ａ） 第７の実施の形態のサージ防護素子
の図１２（ａ）のＨ−Ｈ線断面図。 （ｂ） 第７の実施の形態のサージ防護素子の図１２
（ａ）のＪ−Ｊ線断面図。
【図１２】（ａ） 第７の実施の形態のサージ防護素子
の平面図。 （ｂ） 第７の実施の実施の形態のサージ防護素子の底
面図。
【図１３】第７の実施のサージ防護素子を用いたサージ
防護回路図。
【図１４】第７の実施のサージ防護素子のＶ−Ｉ特性
図。
【図１５】（ａ） 第８の実施の形態のサージ防護素子
の図１６（ａ）のＫ−Ｋ線断面図。 （ｂ） 第８の実施の形態のサージ防護素子の図１６
（ａ）のＭ−Ｍ線断面図。
【図１６】（ａ） 第８の実施の形態のサージ防護素子
の平面図。 （ｂ） 第８の実施の形態のサージ防護素子の底面図。
【図１７】（ａ） 第９の実施の形態のサージ防護素子
の図１２（ａ）のＨ−Ｈ線に相応する断面図。 （ｂ） 第９の実施の形態のサージ防護素子の図１２
（ａ）のＪ−Ｊ線に相応する断面図。
【図１８】（ａ） 第１０の実施の形態のサージ防護素
子の図１６（ａ）のＫ−Ｋ線に相応する断面図。 （ｂ） 第１０の実施の形態のサージ防護素子の図１６
（ａ）のＭ−Ｍ線に相応する断面図。
【図１９】（ａ） 第１１の実施の形態のサージ防護素
子の図１２（ａ）のＨ−Ｈ線に相応する断面図。 （ｂ） 第１１の実施の形態のサージ防護素子の図１２
（ａ）のＪ−Ｊ線に相応する断面図。
【図２０】（ａ） 第１２の実施の形態のサージ防護素
子の図１６（ａ）のＫ−Ｋ線に相応する断面図。 （ｂ） 第１２の実施の形態のサージ防護素子の図１６
（ａ）のＭ−Ｍ線に相応する断面図。
【図２１】（ａ） 第１３の実施の形態のサージ防護素
子の図２２（ａ）のＥ−Ｅ線断面図。 （ｂ） 第１３の実施の形態のサージ防護素子の図２２
（ａ）のＦ−Ｆ線断面図。
【図２２】（ａ） 第１３の実施の形態のサージ防護素
子の平面図。 （ｂ） 第１３の実施の形態のサージ防護素子の底面
図。
【図２３】（ａ） 電子回路より離れた側の第１３の実
施の形態のサージ防護素子のＶ−Ｉ横方向特性図。 （ｂ） 電子回路より離れた側の第１３の実施の形態の
サージ防護素子のＶ−Ｉ縦方向特性図。
【図２４】（ａ） 電子回路に近い側の第１３の実施の
形態のサージ防護素子のＶ−Ｉ横方向特性図。 （ｂ） 電子回路に近い側の第１３の実施の形態のサー
ジ防護素子のＶ−Ｉ縦方向特性図。
【図２５】第１３の実施の形態のサージ防護素子を用い
たサージ防護回路図。
【図２６】第１の実施の形態のサージ防護素子に対する
従来のサージ防護素子の断面図。
【図２７】図２６に示した従来のサージ防護素子を用い
たサージ防護回路図。
【図２８】第７の実施の形態のサージ防護素子に対する
従来のサージ防護素子の断面図。
【図２９】図２８に示した従来のサージ防護素子を用い
たサージ防護回路図。
【図３０】第７の実施の形態のサージ防護素子に対する
従来の別のサージ防護素子を用いたサージ防護回路図。
【図３１】第１３の実施の形態のサージ防護素子に対す
る従来のサージ防護素子の断面図。
【図３２】第１３の実施の形態のサージ防護素子に対す
る従来の別のサージ防護素子の断面図。
【図３３】図３１及び図３２に示した従来のサージ防護
素子を用いたサージ防護回路図。
【符号の説明】
１０ サージ防護素子 １１ 第１電極 １２ 第２電極 １３ 第３電極 １４ 第４電極 １５ 第５電極 １６ 第６電極 １７ トリガー領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 村上 義男 埼玉県大宮市北袋町１丁目297番地 三菱 マテリアル株式会社総合研究所内

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】 複数のｐｎｐｎ型又はｎｐｎｐ型サイリ
    スタからなり、表面に第１及び第２電極(11,12)が設け
    られ、裏面に第３電極(13)が設けられたサージ防護素子
    において、 前記第１電極(11)と前記第３電極(13)との間の一部がサ
    イリスタ構造に形成され、 前記第１電極(11)と前記第３電極(13)との間の他の部分
    がｐｎ接合構造に形成され、 前記第２電極(12)と前記第３電極(13)との間の一部がサ
    イリスタ接合構造に形成され、 前記第２電極(12)と前記第３電極(13)との間の他の部分
    がｐｎ接合構造に形成され、 かつ前記第１電極(11)と前記第２電極(12)の間が双方向
    サイリスタ構造に形成されたことを特徴とするサージ防
    護素子。
  2. 【請求項２】 基板であるｎ型又はｐ型の第１半導体層
    (n10)と、 前記第１半導体層(n10)の表面にこの表面に露呈しかつ
    互いに離間してそれぞれ形成された一対のｐ型又はｎ型
    の第２及び第３半導体層(p20,p30)と、 前記第２及び第３半導体層(p20,p30)の外面にこの外面
    に露呈しかつ前記第２及び第３半導体層(p20,p30)に内
    包されるようにそれぞれ形成されたｎ型又はｐ型の第４
    半導体層(n40,n40)と、 前記第１半導体層(n10)の裏面にこの裏面に露呈してか
    つ前記第４半導体層(n40,n40)に対向してそれぞれ形成
    された第５半導体層(p50,p50)と、 前記第１半導体層(n10)の裏面にこの裏面に露呈してか
    つ前記第２及び第３半導体層(p20,p30)に対向してそれ
    ぞれ形成された第６半導体層(n60,n60)と、 前記第２半導体層(p20)とこれに内包された前記第４半
    導体層(n40)とをそれぞれの外面において短絡して形成
    された第１電極(11)と、 前記第３半導体層(p30)とこれに内包された前記第４半
    導体層(n40)とをそれぞれの外面において短絡して形成
    された第２電極(12)と、 前記第５半導体層(p50,p50)と前記第１半導体層(n10)と
    を互いにそれぞれの外面において短絡して形成された第
    ３電極(13)とを備えた請求項１記載のサージ防護素子。
  3. 【請求項３】 基板であるｎ型又はｐ型の第１半導体層
    (n10)と、 前記第１半導体層(n10)の表面にこの表面に露呈しかつ
    互いに離間してそれぞれ形成された一対のｐ型又はｎ型
    の第２及び第３半導体層(p21 +,p31 +)と、 前記第２半導体層(p21 +)の外面にこの外面に露呈しかつ
    前記第２半導体層(p21 +)に内包されるようにそれぞれ形
    成されたｎ型又はｐ型の第４半導体層(n41 +)及びｐ型又
    はｎ型の半導体層(p22 ++)と、 前記第３半導体層(p31 +)の外面にこの外面に露呈しかつ
    前記第３半導体層(p31 +)に内包されるようにそれぞれ形
    成されたｎ型又はｐ型の第４半導体層(n42 +)及びｐ型又
    はｎ型の半導体層(p32 ++)と、 前記第１半導体層(n10)の裏面にこの裏面に露呈しかつ
    互いに離間してそれぞれ形成された一対のｐ型又はｎ型
    の第５半導体層(p51 +,p51 +)と一対のｎ型又はｐ型の第
    ６半導体層(n61 +,n61 +)と、 前記一対の第５半導体層(p51 +,p51 +)の各外面にこの表
    面に露呈しかつ第５半導体層(p51 +,p51 +)に内包される
    ようにそれぞれ形成されたｐ型又はｎ型の半導体層(p52
    ++,p52 ++)と、 前記第２半導体層(p21 +)とこれに内包された前記第４半
    導体層(n41 +)及び半導体層(p22 ++)とをそれぞれの外面
    において短絡して形成された第１電極(11)と、 前記第３半導体層(p31 +)とこれに内包された前記第４半
    導体層(n42 +)及び半導体層(p32 ++)とをそれぞれの外面
    において短絡して形成された第２電極(12)と、 前記一対の第５半導体層(p51 +,p51 +)とこれらに内包さ
    れた前記半導体層(p52 ++,p52 ++)と一対の第６半導体層
    (n61 +,n61 +)とを互いにそれぞれの外面において短絡し
    て形成された第３電極(13)とを備えた請求項１記載のサ
    ージ防護素子。
  4. 【請求項４】 第２半導体層(p20又はp21 +)と第３半導
    体層(p30又はp31 +)との間の距離(w1)が第５半導体層(p
    50又はp51 +)とこの第５半導体層(p50又はp51 +)に対向す
    る前記第２半導体層(p20又はp21 +)との間の距離(w2)、
    及び第５半導体層(p50又はp51 +)とこの第５半導体層(p
    50又はp51 +)に対向する前記第３半導体層(p30又はp31 +)
    との間の距離(w3)よりもそれぞれ小さいか、或いは等し
    い請求項２又は３記載のサージ防護素子。
  5. 【請求項５】 第１電極(11)と第２電極(12)との間が過
    電圧に対してパンチスルー動作するように構成された請
    求項１ないし４いずれか記載のサージ防護素子。
  6. 【請求項６】 第１半導体層(n10 -)の表面に前記第１半
    導体層(n10 -)と同一伝導型であってかつ前記第１半導体
    層(n10 -)より不純物濃度の高い第７半導体層(n70)が形
    成された請求項２ないし４いずれか記載のサージ防護素
    子。
  7. 【請求項７】 第７半導体層(n70)が第２及び第３半導
    体層(p20,p30又はp21 +,p31 +)より厚くかつ前記第２及び
    第３半導体層(p20,p30又はp21 +,p31 +)を内包するように
    形成された請求項６記載のサージ防護素子。
  8. 【請求項８】 第７半導体層(n70)が第２及び第３半導
    体層(p20,p30又はp21 +,p31 +)より薄く前記第２及び第３
    半導体層(p20,p30又はp21 +,p31 +)を包囲しかつ前記第２
    及び第３半導体層(p20,p30又はp21 +,p31 +)を第１半導体
    層(n10 -)に接するように形成された請求項６記載のサー
    ジ防護素子。
  9. 【請求項９】 複数のｐｎｐｎ型又はｎｐｎｐ型サイリ
    スタからなり、表面に第１及び第２電極(11,12)が設け
    られ、裏面に第３電極(13)が設けられたサージ防護素子
    において、 前記第１電極(11)と前記第３電極(13)との間、前記第２
    電極(12)と前記第３電極(13)との間、及び前記第１電極
    (11)と前記第２電極(12)の間がそれぞれ双方向サイリス
    タ構造であることを特徴とする双方向型サージ防護素
    子。
  10. 【請求項１０】 基板であるｎ型又はｐ型の第１半導体
    層(n10)と、 前記第１半導体層(n10)の表面にこの表面に露呈しかつ
    互いに離間してそれぞれ形成された一対のｐ型又はｎ型
    の第２及び第３半導体層(p20,p30)と、 前記一対の第２及び第３半導体層(p20,p30)の各外面に
    この外面に露呈しかつ第２及び第３半導体層(p20,p30)
    に内包されるようにそれぞれ形成されたｎ型又はｐ型の
    第４半導体層(n40,n40)と、 前記第１半導体層(n10)の裏面にこの裏面に露呈してか
    つ前記第２及び第３半導体層(p20,p30)に対向して形成
    された単一のｐ型又はｎ型の第５半導体層(p50)と、 前記第５半導体層(p50)の外面にこの外面に露呈しかつ
    前記第４半導体層(n40,n40)に対向しないようにそれぞ
    れ形成された一対のｎ型又はｐ型の第６半導体層(n60,n
    60)と、 前記第２半導体層(p20)とこれに内包された前記第４半
    導体層(n40)とをそれぞれの外面において短絡して形成
    された第１電極(11)と、 前記第３半導体層(p30)とこれに内包された前記第４半
    導体層(n40)とをそれぞれの外面において短絡して形成
    された第２電極(12)と、 前記第５半導体層(p50)と前記一対の第６半導体層(n60,
    n60)とを互いにそれぞれの外面において短絡して形成さ
    れた第３電極(13)とを備えた請求項９記載の双方向型サ
    ージ防護素子。
  11. 【請求項１１】 基板であるｎ型又はｐ型の第１半導体
    層(n10)と、 前記第１半導体層(n10)の表面にこの表面に露呈しかつ
    互いに離間してそれぞれ形成された一対のｐ型又はｎ型
    の第２及び第３半導体層(p21 +,p31 +)と、 前記第２半導体層(p21 +)の外面にこの外面に露呈しかつ
    前記第２半導体層(p21 +)に内包されるようにそれぞれ形
    成されたｎ型又はｐ型の第４半導体層(n41 +)及びｐ型又
    はｎ型の半導体層(p22 ++)と、 前記第３半導体層(p31 +)の外面にこの外面に露呈しかつ
    前記第３半導体層(p31 +)に内包されるようにそれぞれ形
    成されたｎ型又はｐ型の第４半導体層(n42 +)及びｐ型又
    はｎ型の半導体層(p32 ++)と、 前記第１半導体層(n10)の裏面にこの裏面に露呈してか
    つ前記第２及び第３半導体層(p21 +,p31 +)に対向して形
    成された単一のｐ型又はｎ型の第５半導体層(p51 +)と、 前記第５半導体層(p51 +)の外面にこの外面に露呈しかつ
    前記第４半導体層(n41 +,n42 +)に対向してそれぞれ形成
    された一対のｐ型又はｎ型の半導体層(p52 ++,p5 2 ++)
    と、 前記第５半導体層(p51 +)の外面にこの外面に露呈しかつ
    前記半導体層(p22 ++,p32 ++)に対向してそれぞれ形成さ
    れた一対のｎ型又はｐ型の第６半導体層(n61 +,n61 +)
    と、 前記第２半導体層(p21 +)とこれに内包された前記第４半
    導体層(n41 +)及び半導体層(p22 ++)とをそれぞれの外面
    において短絡して形成された第１電極(11)と、 前記第３半導体層(p31 +)とこれに内包された前記第４半
    導体層(n42 +)及び半導体層(p32 ++)とをそれぞれの外面
    において短絡して形成された第２電極(12)と、 前記第５半導体層(p51 +)とこれに内包された前記半導体
    層(p52 ++,n61 +)とを互いにそれぞれの外面において短絡
    して形成された第３電極(13)とを備えた請求項９記載の
    双方向型サージ防護素子。
  12. 【請求項１２】 第２半導体層(p20又はp21 +)と第３半
    導体層(p30又はp31 +)との間の距離(w1)が第５半導体層
    (p50又はp51 +)とこの第５半導体層(p50又はp51 +)に対向
    する前記第２半導体層(p20,又はp21 +)との間の距離(w2)
    及び第５半導体層(p50又はp51 +)とこの第５半導体層(p
    50又はp51 +)に対向する前記第３半導体層(p30又はp31 +)
    との間の距離(w3)よりもそれぞれ小さいか、或いは等し
    い請求項１０又は１１記載の双方向型サージ防護素子。
  13. 【請求項１３】 第１電極(11)と第２電極(12)との間が
    過電圧に対してパンチスルー動作するように構成された
    請求項９ないし１２いずれか記載のサージ防護素子。
  14. 【請求項１４】 第１半導体層(n10 -)の表面及び裏面に
    前記第１半導体層(n10 -)と同一伝導型であってかつ前記
    第１半導体層(n10 -)より不純物濃度の高い第７半導体層
    (n70)及び第８半導体層(n80)がそれぞれ形成された請求
    項１０ないし１２いずれか記載の双方向型サージ防護素
    子。
  15. 【請求項１５】 第７半導体層(n70)が第２及び第３半
    導体層(p20,p30又はp21 +,p31 +)より厚くかつ前記第２及
    び第３半導体層(p20,p30又はp21 +,p31 +)を内包するよう
    に形成され、 第８半導体層(n80)が第５半導体層(p50)又は(p51 +)より
    厚くかつ前記第５半導体層(p50)又は(p51 +)を内包する
    ように形成された請求項１４記載の双方向型サージ防護
    素子。
  16. 【請求項１６】 第７半導体層(n70)が第２及び第３半
    導体層(p20,p30又はp21 +,p31 +)より薄く前記第２及び第
    ３半導体層(p20,p30又はp21 +,p31 +)を包囲しかつ前記第
    ２及び第３半導体層(p20,p30又はp21 +,p31 +)を第１半導
    体層(n10 -)に接するように形成され、 第８半導体層(n80)が第５半導体層(p50)又は(p51 +)より
    薄く前記第５半導体層(p50)又は(p51 +)を包囲しかつ前
    記第５半導体層(p50)又は(p51 +)を第１半導体層(n10 -)
    に接するように形成された請求項１４記載の双方向型サ
    ージ防護素子。
  17. 【請求項１７】 複数のｐｎｐｎ型又はｎｐｎｐ型サイ
    リスタからなり、表面に第１、第２、第３及び第４電極
    (11,12,13,14)が設けられ、裏面に前記第１及び第２電
    極に対向して第５電極(15)が、また前記第３及び第４電
    極に対向して第６電極(16)が設けられたサージ防護素子
    であって、 前記第１電極(11)と前記第５電極(15)との間及び前記第
    ２電極(12)と前記第５電極(15)との間がそれぞれサイリ
    スタ接合構造に形成され、 前記第３電極(13)と前記第６電極(16)との間の一部及び
    前記第４電極(14)と前記第６電極(16)との間の一部がそ
    れぞれｐｎ接合構造に形成され、 前記第３電極(13)と前記第６電極(16)との間の他の部分
    及び前記第４電極(14)と前記第６電極(16)との間の他の
    部分がそれぞれサイリスタ接合構造に形成され、 前記第３電極(13)と前記第４電極(14)との間の順方向耐
    圧を決める接合部の一部に他の部分に比して耐圧の低い
    トリガー領域(17)が設けられたことを特徴とするサージ
    防護素子。
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