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JP2003204069A - 半導体装置 - Google Patents

半導体装置

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JP2003204069A
JP2003204069A JP2002000195A JP2002000195A JP2003204069A JP 2003204069 A JP2003204069 A JP 2003204069A JP 2002000195 A JP2002000195 A JP 2002000195A JP 2002000195 A JP2002000195 A JP 2002000195A JP 2003204069 A JP2003204069 A JP 2003204069A
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JP
Japan
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zap diode
zap
diode
semiconductor device
semiconductor
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JP2002000195A
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Yuichi Harada
祐一 原田
Kazuhiko Yoshida
和彦 吉田
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Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
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Publication date
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Bipolar Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】 他の半導体素子が形成された基板上に絶縁膜
を介してザップダイオードが形成された半導体装置にお
いて、ザップダイオードのザップ後の特性を安定させる
こと。 【解決手段】 他の半導体素子が形成された半導体基板
３１の上に絶縁膜３２を介してＮ+カソード領域３３，
３５およびＰ+アノード領域３４からなるザップダイオ
ードを形成する。そのザップダイオード上に層間絶縁膜
３６を形成し、その層間絶縁膜３６の上に金属膜３９を
積層する。この金属膜３９でザップダイオードのＰＮ接
合部を覆うことにより、降伏電圧以上の逆バイアス電圧
の印加によって破裂破壊が起こっても、ザップダイオー
ドがＰＮ接合部上の金属膜３９により短絡して抵抗とな
る構成とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に種々の半導体素子とともに同一基板上にザップ
ダイオードが設けられた半導体装置に関する。
【０００２】
【従来の技術】半導体装置のプロセス完了後に半導体装
置内の抵抗などの回路要素の調整をおこないたい場合が
ある。そのような場合の対応策の一つとして、たとえば
抵抗と並列にダイオードを設けておき、高エネルギーの
印加により短絡するいわゆるツェナーザップの方法があ
る（富士時報６７巻、２号、１０７頁、１９９４年２月
１０日発行）。ザップダイオードはこのツェナーザップ
で用いられる素子である。
【０００３】図１１は、拡散層内に形成された従来のザ
ップダイオードを示す縦断面図である。図１１に示すよ
うに、ザップダイオードは、Ｎ-半導体層１１の表面層
にＰ-ウェル領域１２を形成し、そのＰ-ウェル領域１２
内にＰ+アノード領域１３およびＮ+カソード領域１４を
形成し、それらＰ+アノード領域１３およびＮ+カソード
領域１４にそれぞれアノード電極１５およびカソード電
極１６を接続した構成となっている。ザップ後は、降伏
電圧以上の逆バイアス電圧の印加によりＰＮ接合が破壊
され、図１２に示すように、アノード電極１５とカソー
ド電極１６との間が短絡して抵抗１７となる。
【０００４】上述した構成のザップダイオードでは、Ｐ
-ウェル領域１２が、制御回路を形成する拡散領域と共
通にされて、制御回路の電源ラインやＧＮＤラインに設
定されて用いられることが多い。そのため、ザップダイ
オードの一方の電位は電源電位かまたは接地電位に設定
されるため、その形成位置が制限されてしまう。また、
ザップダイオードにより寄生サイリスタが構成されてし
まう場合があり、ラッチアップなどの問題がある。
【０００５】そこで、本発明者は、先に、半導体基板上
に絶縁膜を介してザップダイオードを形成するという提
案をした（特開平１１−２９７８４６号公報）。このザ
ップダイオードの縦断面構造を図１３に示す。図１３に
示すように、ザップダイオードは、半導体基板２１の表
面上に絶縁膜２２を形成し、その上にポリシリコンより
なるＮ+カソード領域２３、Ｐ+アノード領域２４および
Ｎ+カソード領域２５を形成し、両端のＮ+カソード領域
２３，２５に層間絶縁膜２６を介してアノードまたはカ
ソードとなる金属電極２７，２８を接続した構成となっ
ている。
【０００６】この構成によれば、ザップダイオードが半
導体基板から絶縁されているため、形成位置が自由であ
るという利点がある。また、構成が単純であり、ザップ
ダイオードを電源電位やＧＮＤ電位以外の中間電位に設
定することができるという利点もある。さらには、寄生
動作を抑制することができるという利点もある。
【０００７】
【発明が解決しようとする課題】しかしながら、本発明
者らのその後の検討により、ザップダイオードを半導体
基板上の絶縁膜上に形成した場合、ＰＮ接合の破壊時に
破裂破壊が起こり、抵抗値が大きくなったりオープン状
態になるなど、ザップ後の特性が安定しないという欠点
のあることが判明した。
【０００８】本発明は、上記問題点に鑑みてなされたも
のであって、他の半導体素子が形成された基板上に絶縁
膜を介して、ザップ後の特性が安定したザップダイオー
ドが形成された半導体装置を提供することを目的とす
る。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、本発明にかかる半導体装置は、他の半導体素子が形
成された半導体基板上に絶縁膜を介してザップダイオー
ドを形成し、そのザップダイオード上に層間絶縁膜を形
成し、その層間絶縁膜上に金属膜を積層することによ
り、ザップダイオードのＰＮ接合部を金属膜で覆う構成
としたものである。この発明によれば、ザップダイオー
ドに降伏電圧以上の逆バイアス電圧が印加されるとＰＮ
接合が破壊されるが、その際に破裂破壊を起こしてもザ
ップダイオードはＰＮ接合部上の金属膜により短絡して
抵抗となる。また、ザップダイオードを金属膜で覆うこ
とによって、ザップダイオードを覆った金属膜がヒート
シンクの働きをして、熱の集中を緩和することで破裂破
壊を抑制していると考えられる。
【００１０】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照しつつ詳細に説明する。 実施の形態１．図１は、本発明の実施の形態１にかかる
半導体装置のザップダイオードの構成を示す縦断面図で
ある。図１に示すように、半導体基板３１の表面上に絶
縁膜３２が形成されている。この絶縁膜３２の上にポリ
シリコンが積層されている。このポリシリコンの両端は
第１のＮ+カソード領域３３と第２のＮ+カソード領域３
５になっており、その間がＰ+アノード領域３４となっ
ている。
【００１１】これらの領域３３，３４，３５からなるポ
リシリコン上には層間絶縁膜３６が積層されている。こ
の層間絶縁膜３６を貫通するコンタクトホールを介し
て、アノードまたはカソードとなる第１の金属電極３７
および第２の金属電極３８がそれぞれ第１のＮ+カソー
ド領域３３および第２のＮ+カソード領域３５に接続さ
れている。
【００１２】また、層間絶縁膜３６上には、第１のＮ+
カソード領域３３とＰ+アノード領域３４とのＰＮ接合
部、およびＰ+アノード領域３４と第２のＮ+カソード領
域３５とのＰＮ接合部を覆うように金属膜３９が設けら
れている。実施の形態１では、この金属膜３９は第１の
金属電極３７と一続きになっており、第２の金属電極３
８とは絶縁されている。つまり、第１の金属電極３７は
金属膜３９を兼ねている。また、金属膜３９は、特に限
定しないが、たとえば図１に示すように、第１のＮ+カ
ソード領域３３、Ｐ+アノード領域３４および第２のＮ+
カソード領域３５のほぼ全体を覆うように形成されてい
る。
【００１３】図２は、本発明の実施の形態１にかかる半
導体装置のザップダイオードの構成を示す平断面図であ
る。図２に示すように、第１のＮ+カソード領域３３と
Ｐ+アノード領域３４とのＰＮ接合部、およびＰ+アノー
ド領域３４と第２のＮ+カソード領域３５とのＰＮ接合
部の各幅ａは、第１のＮ+カソード領域３３と第１の金
属電極３７（図２には現われていない）とのコンタクト
部４１、および第２のＮ +カソード領域３５と第２の金
属電極３８（図２には現われていない）とのコンタクト
部４２の各幅Ａよりも狭くなっている。
【００１４】図２に示す例では、第１および第２のＮ+
カソード領域３３，３５はＰＮ接合部の幅と同じ幅ａで
均一にコンタクト部４１，４２の近傍まで伸びている。
それに対して、図３に示す変形例のように、第１および
第２のＮ+カソード領域３３，３５がＰＮ接合部の幅と
同じ幅ａで少し伸び、そこからコンタクト部４１，４２
の近傍まで徐々に広がるように伸びていてもよい。
【００１５】図４〜図７は、ザップダイオードを構成す
る半導体領域の種々の組み合わせによる構成およびその
シンボルを示す図である。図４に示す構成のザップダイ
オード５１は標準的なＰＮダイオード構造のものであ
り、ＰＮ接合部を一つ有する。図５に示す構成のザップ
ダイオード５２は図１〜図３に示すザップダイオードで
用いたＮＰＮ構造のものである。図６に示す構成のザッ
プダイオード５３は図１〜図３に示すザップダイオード
とは逆の構成となるＰＮＰ構造のものである。ＮＰＮお
よびＰＮＰのいずれの構造でもＰＮ接合部を２つ有す
る。
【００１６】図７に示す構成のザップダイオード５４は
Ｐ+半導体領域とＮ+半導体領域を２個ずつ交互に配置し
たＰＮＰＮ構造のものであり、ＰＮ接合部を３つ有す
る。図４〜図７に示すいずれの構成においても、ＰＮ接
合部は層間絶縁膜３６を介して金属膜３９により覆われ
る。なお、図５〜図７に示すいずれの構成においても、
２端子という意味でダイオードと呼ぶことにする。
【００１７】ところで、図１には現われていないが、半
導体基板３１にはザップダイオード以外にたとえばＭＯ
ＳトランジスタやバイポーラトランジスタやＩＧＢＴ
（絶縁ゲート型バイポーラトランジスタ）、あるいは抵
抗やコンデンサなどの他の半導体素子よりなる回路要素
が形成されている。これらの半導体素子はたとえば制御
回路などを構成しており、ザップダイオードは制御回路
やその回路要素に接続されている。
【００１８】図８に示すように、ザップダイオード５が
回路又は回路要素６に並列に接続された分枝において
は、ザップダイオード５の降伏電圧以下の電源電圧に対
しては、ザップダイオード５の分枝は働かない。しか
し、ザップダイオード５に降伏電圧以上の逆バイアス電
圧を印加してザップダイオード５を短絡すると、ザップ
ダイオード５の分枝が働いて回路又は回路要素６は短絡
された状態となる。
【００１９】また、図９に示すように、ザップダイオー
ド５が回路又は回路要素６に直列に接続されている場
合、ザップダイオード５の降伏電圧以下の電源電圧に対
しては、回路又は回路要素６は接続されていないことに
なる。ザップダイオード５を短絡させると、回路又は回
路要素６が動作するようになる。
【００２０】上述した実施の形態１によれば、ザップダ
イオードが層間絶縁膜３６を介して金属膜３９により覆
われているため、ザップダイオードに降伏電圧以上の逆
バイアス電圧を印加してＰＮ接合を破壊する際に破裂破
壊が起こってもザップダイオードはその上の金属膜３９
により短絡して抵抗となる。したがって、低い抵抗値で
安定した特性を有するザップダイオードを備えた半導体
装置が得られる。
【００２１】また、実施の形態１においてザップダイオ
ードをＮＰＮ構造またはＰＮＰ構造とすれば、降伏電圧
以下であればザップダイオードはいずれの方向の電圧も
阻止するので接続されていないのと同じである。したが
って、周囲の回路又は回路要素６に影響を及ぼさないと
いう利点がある。また、いずれの方向の電圧によっても
ザップ可能であるという利点がある。また、実施の形態
１においてザップダイオードをＰＮＰＮ構造にすれば、
より高い降伏電圧のザップダイオードが得られる。
【００２２】また、実施の形態１によれば、ザップダイ
オードのＰＮ接合部の幅ａがコンタクト部４１，４２の
幅Ａよりも狭いため、配線およびコンタクト部４１，４
２の抵抗が小さくなり、ＰＮ接合部にエネルギーが集中
し易くなる。それによって、小さなエネルギーでも容易
にザップが可能なザップダイオードを備えた半導体装置
が得られる。
【００２３】実施の形態２．図１０は、本発明の実施の
形態２にかかる半導体装置のザップダイオードの構成を
示す縦断面図である。実施の形態２においても実施の形
態１と同様に、半導体基板７１の上に絶縁膜７２を介し
てＮ+カソード領域７３、Ｐ+アノード領域７４およびＮ
+カソード領域７５が形成されており、両端のＮ+カソー
ド領域７３，７５に層間絶縁膜７６を介して金属電極７
７，７８が接続されている。そして、実施の形態２で
は、層間絶縁膜７６上には、第１のＮ+カソード領域７
３とＰ+アノード領域７４とのＰＮ接合部、およびＰ+ア
ノード領域７４と第２のＮ+カソード領域７５とのＰＮ
接合部を覆う金属膜７９が、他の電極から独立して設け
られている。つまり、実施の形態２では金属膜７９は第
１の金属電極７７および第２の金属電極７８のいずれと
も絶縁されている。
【００２４】なお、実施の形態２におけるザップダイオ
ードの平断面構成、ザップダイオードを構成する半導体
領域の種々の組み合わせによる構成、ザップダイオード
と制御回路やその回路要素との接続形態については実施
の形態１と同じであるので、説明を省略する。この実施
の形態２によれば、実施の形態１と同様に、ザップ後に
低い抵抗値で安定した特性を有するザップダイオードを
備えた半導体装置が得られる。
【００２５】以上において本発明は種々変更可能であ
る。たとえば、ザップダイオードを構成する半導体領域
の種々の組み合わせに関し、合計で５つ以上のＰ+半導
体領域とＮ+半導体領域とを交互に並べた構成としても
よい。
【００２６】
【発明の効果】本発明によれば、ザップダイオードに降
伏電圧以上の逆バイアス電圧を印加してＰＮ接合を破壊
する際に破裂破壊が起こってもザップダイオードはＰＮ
接合部上の金属膜により短絡して抵抗となるため、低い
抵抗値で安定した特性を有し、かつ絶縁膜を介して半導
体基板上に形成されたザップダイオードを備えた半導体
装置が得られる。
【図面の簡単な説明】
【図１】本発明の実施の形態１にかかる半導体装置のザ
ップダイオードの構成を示す縦断面図である。
【図２】本発明の実施の形態１にかかる半導体装置のザ
ップダイオードの平面構成を示す平断面図である。
【図３】本発明の実施の形態１にかかる半導体装置のザ
ップダイオードの平面構成の他の例を示す平断面図であ
る。
【図４】本発明の実施の形態１にかかる半導体装置のザ
ップダイオードを構成する半導体領域の組み合わせによ
る構成およびそのシンボルの一例を示す図である。
【図５】本発明の実施の形態１にかかる半導体装置のザ
ップダイオードを構成する半導体領域の組み合わせによ
る構成およびそのシンボルの一例を示す図である。
【図６】本発明の実施の形態１にかかる半導体装置のザ
ップダイオードを構成する半導体領域の組み合わせによ
る構成およびそのシンボルの一例を示す図である。
【図７】本発明の実施の形態１にかかる半導体装置のザ
ップダイオードを構成する半導体領域の組み合わせによ
る構成およびそのシンボルの一例を示す図である。
【図８】本発明の実施の形態１にかかる半導体装置にお
いてザップダイオードとその他の回路等との基本的な接
続形態の一例を示すブロック図である。
【図９】本発明の実施の形態１にかかる半導体装置にお
いてザップダイオードとその他の回路等との基本的な接
続形態の他の例を示すブロック図である。
【図１０】本発明の実施の形態２にかかる半導体装置の
ザップダイオードの構成を示す縦断面図である。
【図１１】従来のザップダイオードの構成を示す縦断面
図である。
【図１２】図１１に示すザップダイオードのザップ後の
様子を概念的に示す縦断面図である。
【図１３】従来のザップダイオードの別の構成を示す縦
断面図である。
【符号の説明】
５，５１〜５４ ザップダイオード ６ 回路又は回路要素 ３１，７１ 半導体基板 ３２，７２ 絶縁膜 ３３，３５ Ｎ型半導体領域（Ｎ+カソード領域） ３４ Ｐ型半導体領域（Ｐ+アノード領域） ３６，７６ 層間絶縁膜 ３７，３８，７７，７８ 金属電極 ３９，７９ 金属膜 ４１，４２ コンタクト部
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F048 AA02 AC10 BA16 CC06 5F082 AA31 BA35 BC01 BC11 BC15 FA16

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 半導体プロセス終了後の回路要素の調整
    に供されるザップダイオードが他の半導体素子とともに
    同一半導体基板上に形成された半導体装置において、 前記ザップダイオードは、Ｐ型半導体領域およびＮ型半
    導体領域からなるＰＮ接合部を有し、かつ前記半導体基
    板上に積層された絶縁膜上に設けられており、少なくと
    も前記ＰＮ接合部が層間絶縁膜を介して金属膜で覆われ
    ていることを特徴とする半導体装置。
  2. 【請求項２】 前記ザップダイオードはＰＮ接合部を一
    つ有するＰＮ型構造、ＰＮ接合部を２つ有するＮＰＮ型
    構造もしくはＰＮＰ型構造、ＰＮ接合部を３つ有するＰ
    ＮＰＮ型構造、またはＰＮ接合部を４つ以上有する構造
    であることを特徴とする請求項１に記載の半導体装置。
  3. 【請求項３】 前記ＰＮ接合部の幅は、前記ザップダイ
    オードのアノード電極またはカソード電極となる金属電
    極と、前記Ｐ型半導体領域または前記Ｎ型半導体領域と
    のコンタクト部の幅よりも狭いことを特徴とする請求項
    １または２に記載の半導体装置。
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