JP4346526B2 - 半導体集積回路装置 - Google Patents

Description

この発明は、装置の識別情報であるＩＤコードを出力可能に記憶した半導体集積回路装置に関する。

各種半導体記憶装置には、従来より、メーカーコードやデバイスコード等の識別情報（ＩＤコード）が記憶されている。これらのＩＤコードは基本的には、メーカーが製品のチェックを行うために必要とされるものであるが、近年はこれをユーザーにも開放して参照可能とすることが行われるようになっている。

ＩＤコードは例えば、リダンダンシー用の不良アドレス記憶回路等と同様に、フューズ回路等により記憶される。フューズ回路にＩＤコードを記憶し、これをコマンド入力によりチップ外部に出力可能とした半導体記憶装置は既に提案されている（例えば、特許文献１参照）。

ＩＤコードをフューズ回路に記憶する場合には、製品出荷前にこれをプログラミングする。また、メタル配線の接続状態でＩＤコードを記憶する、いわゆるマスクＲＯＭ回路を用いることもできる。この場合には、ウェハ段階のマスク工程でＩＤコードデータが決定される。

一つのメモリチップが多くのＩＤコードを記憶しなければならないとすると、そのために大きな面積と、多くの手間と時間がかかる。
特開２００３−１８７５９３号公報

フラッシュメモリ等の半導体メモリでは、搭載される外部システムとの関係で、そのメモリが３Ｖ電源対応であるか、１．８Ｖ電源対応であるかを外部システムに知らせるために別々のデバイスコード仕様が定められる場合がある。その様な仕様のもとで、メモリチップが３Ｖ電源と１．８Ｖ電源のいずれにも対応可能なものであるとすれば、３Ｖ電源、１．８Ｖ電源の外部システムに対してそれぞれ別のデバイスコードを出力することが必要となる。これらのデバイスコードをメモリチップ内に別々に用意することは、ＩＤコード記憶回路の面積が大きくなり、またそのプログラミングの手間も大変になる。

この発明は、電源電圧に応じて異なるＩＤコードを出力可能とした半導体集積回路装置を提供することを目的とする。

この発明の一態様による半導体集積回路装置は、
ＩＤコードのデータビットを不揮発に記憶するＩＤコード記憶回路と、
前記ＩＤコード記憶回路からＩＤコードを生成して外部端子に出力するためのＩＤコード生成回路と、
外部から供給される少なくとも一つの電源電圧のレベルを検出し、検出された電源電圧のレベルに応じて少なくとも一部のデータビットが異なるＩＤコードを選択して出力すべく前記ＩＤコード記憶回路又はＩＤコード生成回路に選択信号を供給する電源電圧検出回路とを有する。

この発明によると、電源電圧に応じて異なるＩＤコードを出力可能とした半導体集積回路装置を提供することができる。

以下、図面を参照して、この発明の実施の形態を説明する。

図１は、この発明の実施の形態によるフラッシュメモリの機能ブロック構成を示している。メモリコア回路は、メモリセルアレイ１と、そのワード線を選択するロウデコーダ（ワード線ドライバを含む）２、及びビット線に接続されてデータ読み出し及び書き込みを行うセンスアンプ回路（兼データラッチ回路）３を有する。センスアンプ回路３は、カラム選択ゲートを含み、カラムデコーダ４はこのカラム選択ゲート回路を駆動する。

センスアンプ回路３と外部入出力端子Ｉ／Ｏの間のデータ転送は、データ線１２を介し、Ｉ／Ｏバッファ６を介して行われる。入出力端子Ｉ／Ｏから供給されるアドレス“Ａｄｄ”は、アドレスレジスタ５を介して、ロウデコーダ２及びカラムデコーダ４に供給される。入出力端子Ｉ／Ｏから供給されるコマンド“Ｃｏｍ”は、コントローラ７においてデコードされる。

コントローラ７は、コマンド“Ｃｏｍ”及び各種外部制御信号（チップイネーブル信号ＣＥｎ、書き込みイネーブル信号ＷＥｎ、読み出しイネーブル信号ＲＥｎ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ等）に基づいて、アドレスＡｄｄやコマンドＣｏｍの転送制御をはじめ、書き込みや消去のシーケンス制御及び読み出し制御を行う。

内部電圧発生回路８は、各動作モードに必要な各種高電圧を発生するもので、これもコントローラ７により制御される。

メモリセルアレイ１は、例えば図２に示すように、複数のＮＡＮＤセルユニットＮＵを配列して構成される。各ＮＡＮＤセルユニットは、複数個（図の例では１６個）直列接続された電気的書き換え可能な不揮発性メモリセルＭＣ０−ＭＣ１５を有する。このメモリセル列の一端は、選択ゲートトランジスタＳ２を介してビット線ＢＬに、他端は選択ゲートトランジスタＳ１を介して共通ソース線ＣＥＬＳＲＣに接続されている。メモリセルＭＣ０−ＭＣ１５の制御ゲートはそれぞれ、ワード線ＷＬ０−ＷＬ１５に接続されている。

ワード線を共有するＮＡＮＤセルユニットの集合が通常データ消去の単位となるブロックを構成し、図示のようにビット線方向に複数のブロックが配置される。１ワード線を共有するメモリセルの集合は、読み出し及び書き込みの単位となる１ページ（又は２ページ）を構成する。

メモリチップの周辺には、デバイスの識別情報（メーカーＩＤコードやデバイスＩＤコード）を不揮発に記憶するＩＤコード記憶回路９が設けられている。このＩＤコード記憶回路９のデータに基づいて、チップ外部に必要なＩＤコードを出力するために、ＩＤコード生成回路１０が設けられている。更にこの実施の形態では、供給される外部電源電圧のレンジを判別するための電源電圧検出回路１１が設けられ、その検出出力Ｖｄｅｔが電源電圧情報の異なるＩＤコードの選択信号として、ＩＤコード記憶回路９（又はＩＤコード生成回路１０）に与えられる。

図３は、ＩＤコード記憶回路９とその出力を受けるＩＤコード生成回路１０のより具体的な構成を示している。ＩＤコード生成回路１０は、ＩＤコード記憶回路９から出力される、それぞれが例えば８ビットで構成されるコードデータＣｏｄｅ０，Ｃｏｄｅ１，…，Ｃｏｄｅｎを、ＩＤコードアドレスａ０，ａ１，…，ａｎにより選択して転送する第１の転送ゲート回路群３１と、その出力信号線３３に得られるコードデータを更に、読み出しイネーブル信号ＲＥｎと内部制御信号ＲＩＤにより選択的にデータ線１２に転送する第２の転送ゲート回路３２を有する。

図３に示すＩＤコードＣｏｄｅ０，Ｃｏｄｅ１，…，Ｃｏｄｅｎのなかのいくつかは、実際には、後に説明するように、電源電圧検出出力Ｖｄｅｔに応じて一部のデータビットのみが論理反転されるようにした、共有のデータビットをもって生成される。

ＩＤコード記憶回路９は、図４に示すように、コードデータビットがメタルマスクパターンにより記憶されたマスクＲＯＭ回路２１により構成される。ここでは、マスクＲＯＭ回路２１は、主要データビットが同じである、異なる電源電圧情報を含む二つのＩＤコードデータＣｏｄｅＸ，ＣｏｄｅＹの回路部を示している。マスクＲＯＭ回路２１の出力部には、電源電圧検出出力Ｖｄｅｔによりビットデータの“０”，“１”の切り換えを行って、二つのコードデータＣｏｄｅＸ，ＣｏｄｅＹを選択的に出力するための切り換え回路２２が設けられている。

マスクＲＯＭ回路２１は、電源端子Ｖｃｃと接地端子Ｖｓｓとの間に接続されるメタル配線Ｌａ，Ｌｂが、ウェハ段階のマスク工程で選択的に形成される。図の例では、実線で示す配線が実際に形成され、破線で示す配線は形成されない。このメタル配線Ｌａ，Ｌｂのパターンにより、データビット“１”，“０”が決まる。即ち、電源端子Ｖｃｃ側のメタル配線Ｌａが形成されると、データビットは“１”（＝“Ｈ”＝Ｖｃｃ）となり、接地端子Ｖｓｓ側のメタル配線Ｌｂが形成されると、データビットは“０”（＝“Ｌ”＝Ｖｓｓ）となる。

切り換え回路２２は、図の例ではビットデータＡ７について、選択信号Ｖｄｅｔが“０”（＝“Ｌ”）のときオンしてＶｃｃ（＝“１”）を出力するＰＭＯＳトランジスタＱＰと、“１”（＝“Ｈ”）のときオンしてＶｓｓ（＝“０”）を出力するＮＭＯＳトランジスタＱＮとから構成される。これにより、１ビットのみが論理反転された関係にあるＣｏｄｅＸ＝（１，０，１，…，０）なるＩＤコードと、ＣｏｄｅＹ＝（１，０，１，…，１）なるＩＤコードが、使用される電源電圧レンジに応じて選択されることになる。

以上のようにこの実施の形態のマスクＲＯＭ回路２１は、異なる電源電圧情報を含む二つのＩＤコードＣｏｄｅＸ，ＣｏｄｅＹのためのビットデータ記憶を別々に行うのではなく、その大部分を共有するように構成されている。これは、電源電圧情報を含むデバイスコードがその電源電圧情報以外は殆ど同じ情報ビットで表されることが多いことを考慮した結果である。電源電圧情報以外にもデータビットが異なるような２種のＩＤコードがある場合には、同様にそのデータビットを選択信号Ｖｄｅｔにより切り換えるようにすればよい。

第１の転送ゲート回路群３１のそれぞれは、図５に示すように、ＩＤアドレスａｘにより選択的に活性化される８ビット分の転送ゲートにより構成される。第２の転送ゲート回路３２は、図６に示すように、読み出しイネーブル信号ＲＥｎと内部制御信号ＲＩＤが入るＮＡＮＤゲートＧ１により活性化される８ビット分の転送ゲートにより構成される。

図７は、電源電圧検出回路１１の構成例を示している。外部電源端子ＶＥＸＴから供給される電源電圧Ｖｃｃを、抵抗Ｒ１，Ｒ２により分圧する分圧回路４０と、その出力を参照電圧Ｖｒｅｆと比較するカレントミラー型差動アンプ４１を有する。差動アンプ４１の出力は、２段のインバータ４２，４３を介して、検出出力Ｖｃｅｔとして出力される。

電源電圧検出回路１１が、Ｖｃｃ＝３ＶとＶｃｃ＝１．８Ｖを判別するのであれば、参照電圧Ｖｒｅｆは、Ｖｒｅｆ＝２．２Ｖ程度に設定される。これにより、Ｖｃｃ＝３Ｖの外部システムが接続された場合には、Ｖｄｅｔ＝“Ｌ”（＝“０”）が得られ、Ｖｃｃ＝１．８Ｖの外部システムが接続された場合には、Ｖｃｅｔ＝“Ｈ”（＝“１”）が得られる。この検出出力Ｖｄｅｔが前述のように、ＩＤコードデータの選択切り換え信号となる。

図８は、この実施の形態のフラッシュメモリにおけるＩＤコード出力動作のタイミング図である。コマンドラッチイネーブル信号ＣＬＥが“Ｈ”になり、書き込みイネーブル信号ＷＥｎが“Ｌ”になると、Ｉ／Ｏ端子に供給されるコマンド“Ｃｏｍ”が取り込まれる。そして例えば、書き込みイネーブル信号ＷＥｎの“Ｈ”レベル復帰により、コントローラ７はＩＤコード出力モードに設定され、内部制御信号ＲＩＤ＝“Ｈ”を出力する。

次いでアドレスラッチイネーブル信号ＡＬＥが“Ｈ”になり、書き込みイネーブル信号ＷＥｎが再度“Ｌ”になると、Ｉ／Ｏ端子に供給されたＩＤコードアドレスが取り込まれる。そして、読み出しイネーブル信号ＲＥｎに同期して、先頭のＩＤコードアドレスのメーカーコードが出力される。次に読み出しイネーブル信号ＲＥｎの“Ｌ”により、次のＩＤコードアドレスのデバイスコードが出力される。

図３に示したように、ＩＤコードアドレスによって、第１の転送ゲート回路群３１の一つが選択的に活性化される。また読み出しイネーブル信号ＲＥｎと内部制御信号ＲＩＤにより第２の転送ゲート回路３２が活性化される。これにより、選択されたＩＤコードが出力される。以下同様に、読み出しイネーブル信号ＲＥｎのトグルによりアドレスがインクリメントされて、各種ＩＤコードが出力されることになる。

図９は、デバイスコード仕様の一部を例示している。図示のように、フラッシュメモリの容量、記憶方式、ブロックサイズ、電源電圧Ｖｃｃ、Ｉ／Ｏ数等が定められ、その各ビットデータは、８個の入出力端子Ｉ／Ｏに割り付けられる。

図９の例において、二つのＩＤコードＣｏｄｅ１，Ｃｏｄｅ２に着目すると、これらは電源電圧Ｖｃｃが異なるのみで、他は同じである。この実施の形態のフラッシュメモリが３Ｖ電源，１．８Ｖ電源のいずれにも対応可能である場合には、外部システムの使用電源に応じて、外部システムに対してデバイスコードＣｏｄｅ１またはＣｏｄｅ２を応答出力することが必要になる。

この実施の形態においては、これらのデバイスコードＣｏｄｅ１，Ｃｏｄｅ２についてのＩＤコード記憶回路部分は、図４で説明したように、そのビットデータの殆どを共有した状態で記憶する。従ってＩＤコード毎に別々の回路を用意する場合に比べて、ＩＤコード記憶回路及びＩＤコード生成回路の面積は小さいものとなる。

図１０は、ＩＤコード記憶回路９の他の構成例であり、フューズ回路５１とそのフューズデータが転送されて保持されるデータラッチ回路５２を有する。フューズ回路５１は例えばレーザ溶断型フューズである。或いは電気的フューズであってもよい。データラッチ回路５２の出力部に先の実施の形態と同様の切り換え回路が設けられる。これにより、電源電圧検出出力Ｖｄｅｔによりビットデータ選択が行われて、電源電圧レンジに応じて異なるＩＤコードが生成出力される。

図３及び図４で説明した実施の形態では、ＩＤコード記憶回路９の出力部に、電源電圧に応じて異なるＩＤコードを出力するための切り換え回路２２を設けたが、この切り換え回路２２は、図３の第１の転送ゲート回路３１の出力部に配置することも可能である。

図１１はその様な第１の転送ゲート回路３１部の構成を、図５に対応させて示している。図４で説明したと同様の切り換え回路２２が、第１の転送ゲート回路３１のビットデータＡ７部分に配置されている。この場合、図４の切り換え回路２２は用いられず、ビットデータＡ７対応の“０”及び“１”データが第１の転送ゲート回路３１にそのまま供給される。

そして第１のデータ転送回路３１の出力部の切り換え回路２２において、ＩＤコード記憶回路９で生成されるビットデータＡ７＝“１”，Ａ７＝“０”は選択信号Ｖｄｅｔに応じて切り換えられる。従って先の実施の形態と同様に、主要データビットを共有する二つのＩＤコードＣｏｄｅＸ，ＣｏｄｅＹが選択可能となる。

図１０の実施の形態についても同様の変更が可能である。

ここまでの実施の形態ではＮＡＮＤ型フラッシュメモリを説明したが、この発明は他のフラッシュメモリは勿論、ＤＲＡＭ，ＳＲＡＭ等の他の半導体メモリ、更にメモリ以外の半導体集積回路にも同様に適用することが可能である。

この発明の実施の形態によるフラッシュメモリの機能ブロックを示す図である。 同フラッシュメモリのメモリセルアレイの構成を示す図である。 同フラッシュメモリのＩＤコード記憶回路及びＩＤコード生成回路の構成を示す図である。 ＩＤコード記憶回路をマスクＲＯＭ回路により構成して例を示す図である。 ＩＤコード生成回路の第１のデータ転送回路の構成を示す図である。 ＩＤコード生成回路の第２のデータ転送回路の構成を示す図である。 電源電圧検出回路の構成を示す図である。 同フラッシュメモリのＩＤコード出力動作のタイミング図である。 同フラッシュメモリのデバイスコード仕様例の一部を示す図である。 ＩＤ記憶回路の他の構成例を示す図である。 第１のデータ転送回路に切り換え回路を配置した例を示す図である。

符号の説明

１…メモリセルアレイ、２…ロウデコーダ、３…センスアンプ回路、４…カラムデコーダ、５…アドレスレジスタ、６…Ｉ／Ｏバッファ、７…コントローラ、８…内部電圧発生回路、９…ＩＤコード記憶回路、１０…ＩＤコード生成回路、１１…電源電圧検出回路、１２…データ線、２１…マスクＲＯＭ回路、２２…切り換え回路、３１…第１の転送ゲート回路群、３２…第２の転送ゲート回路、３３…信号線。

Claims (6)

1. ＩＤコードのデータビットを不揮発に記憶するＩＤコード記憶回路と、
   前記ＩＤコード記憶回路からＩＤコードを生成して外部端子に出力するためのＩＤコード生成回路と、
   外部から供給される少なくとも一つの電源電圧のレベルを検出し、検出された電源電圧のレベルに応じて少なくとも一部のデータビットが異なるＩＤコードを選択して出力すべく前記ＩＤコード記憶回路又はＩＤコード生成回路に選択信号を供給する電源電圧検出回路とを有する
   ことを特徴とする半導体集積回路装置。
2. 外部から供給される電源電圧に少なくとも第１及び第２の電源電圧レンジが存在し、検出された電源電圧のレベルが第１の電源電圧レンジにある場合と第２の電源電圧レンジにある場合とでは出力されるＩＤコードのデータビットが異なる
   ことを特徴とする請求項１記載の半導体集積回路装置。
3. 前記ＩＤコード記憶回路は、一部のデータビットが異なるＩＤコードを残りのデータビットを共有して記憶するように構成され、
   前記ＩＤコード記憶回路及びＩＤコード生成回路のいずれか一方に配置されて、前記選択信号により制御されてデータビットの一部を論理反転させた異なるＩＤコードを生成するための切り換え回路を有する
   ことを特徴とする請求項１記載の半導体集積回路装置。
4. 前記ＩＤコード記憶回路は、マスクＲＯＭ回路を有する
   ことを特徴とする請求項１乃至３のいずれかに記載の半導体集積回路装置。
5. 前記ＩＤコード記憶回路は、
   フューズ回路と、
   このフューズ回路のデータが転送されて保持されるデータラッチ回路とを有する
   ことを特徴とする請求項１乃至３のいずれかに記載の半導体集積回路装置。
6. 前記ＩＤコード生成回路は、
   前記ＩＤコード記憶回路からアドレスにより指定されたＩＤコードを生成して出力するための第１の転送ゲート回路群と、
   前記第１の転送ゲート回路群を転送されたＩＤコードを外部端子に出力するための、読み出し制御信号により活性化される第２の転送ゲート回路とを有する
   ことを特徴とする請求項１記載の半導体集積回路装置。

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