CN117957613A - 存储器装置 - Google Patents

Abstract

上位线(BL_A)在上存储器阵列(1A)和Y解码器(3)中沿着Y方向延伸。下位线(BL_B)在下存储器阵列(1B)和Y解码器中沿着Y方向延伸。所述Y解码器包括上Y线选择开关(YS_A)和下Y线选择开关(YS_B)，所述上Y线选择开关(YS_A)连接到所述上位线，所述下Y线选择开关(YS_B)连接到所述下位线，并且所述下Y线选择开关(YS_B)沿着所述Y方向布置在所述上Y线选择开关的另一侧。开关电路(SWC)构成为能够切换从而允许感测放大器(SA)与所述上Y线选择开关之间的导通或所述感测放大器与所述下Y线选择开关之间的导通。

Description

存储器装置

技术领域

本公开涉及存储器装置。

背景技术

设置有存储器单元的存储器装置是已知的。存储器单元包括存储晶体管。一些存储晶体管具有(例如)控制栅极和浮置栅极，并且将高电压施加到控制栅极允许相对于浮置栅极注入和提取电子，从而实现删除(擦除)和写入(编程)(参见例如下面识别的专利文献1)。

现有技术文献

专利文献

专利文献1：日本特开2017-174485号公报

发明内容

发明要解决的课题

现今，存储器装置不断地经受小型化和容量提高。如上所述的存储器单元连接到位线。随着存储器装置被赋予更高的容量，连接到位线的存储器单元的数量增加，导致在高温下通过存储器单元的漏电流增加。此外，随着存储器装置被赋予更高的容量，位线的布线长度增加，导致位线上的寄生电容增加。漏电流和寄生电容的这些增加影响从存储器单元读取数据方面的数据读取特性。另一方面，随着存储器装置被制造得更小，布线空间变得越来越难以确保。

鉴于上述情况，本公开的目的是提供一种允许小型化和容量提高同时提供增强的数据读取特性的存储器装置。

解决课题的手段

例如，根据本公开的一个方面，一种存储器装置包括：

上存储器阵列，所述上存储器阵列构成为具有沿着相互正交的X方向和Y方向以矩阵方式布置的存储器单元；

下存储器阵列，所述下存储器阵列构成为具有沿着所述X方向和所述Y方向以矩阵方式布置的存储器单元，并且所述下存储器阵列沿着所述Y方向布置在所述上存储器阵列的另一侧；

Y解码器，所述Y解码器构成为布置成俯视时沿着Y方向位于所述上存储器阵列与所述下存储器阵列之间；

感测放大器；以及

开关电路。

连接到所述上存储器阵列中的所述存储器单元的上位线在所述上存储器阵列和所述Y解码器中沿着所述Y方向延伸。

连接到所述下存储器阵列中的所述存储器单元的下位线在所述下存储器阵列和所述Y解码器中沿着所述Y方向延伸。

所述Y解码器包括：

上Y线选择开关，所述上Y线选择开关连接到所述上位线；以及

下Y线选择开关，所述下Y线选择开关连接到所述下位线，并且所述下Y线选择开关沿着所述Y方向布置在所述上Y线选择开关的另一侧。

所述开关电路构成为能够切换从而允许所述感测放大器与所述上Y线选择开关之间的导通或所述感测放大器与所述下Y线选择开关之间的导通。

发明效果

根据本公开的存储器装置允许小型化和容量提高，同时提供增强的数据读取特性。

附图说明

图1示出了未改进的存储器装置和根据本公开的实施方式的改进的存储器装置的示意性布局图。

图2A是示出根据本公开的实施方式的存储器装置的一部分的结构的电路图。

图2B是示出列锁存电路的电路结构的示意图。

图3是示出与供给到NMOS晶体管NM11和NM12的栅极的信号相关的结构的示意图。

图4是示意性地示出数据写入中的相关信号的波形的时序图。

图5是示出图3中的结构的变形例的示意图。

图6是未改进的存储器装置的放大部分视图。

图7是(根据本公开的实施方式的)改进的存储器装置的放大部分视图。

图8是示出已知存储器装置的结构的示意性布局图。

图9是示出存储器阵列的一部分的结构的示意图。

图10是示出与第一比较例的存储器装置中的数据读取相关的结构的示意图。

图11是示出与第二比较例的存储器装置中的数据读取相关的结构的示意图。

图12是示出与第三比较例的存储器装置中的数据读取相关的结构的示意图。

图13是示出感测放大器的结构示例的示意图。

图14是示出感测放大器的动作示例的时序图。

具体实施方式

下面将参考附图描述本公开的说明性实施方式。

<1.存储器装置的问题>

在描述本公开的实施方式之前，将论述存储器装置的问题。

图8是示出已知存储器装置的结构的示意性布局图。在图8中，指示了相互正交的X方向和Y方向。图8是从垂直于X方向和Y方向两者的方向看到的俯视图。图8所示的存储器装置包括存储器阵列100、X解码器200、Y解码器300和感测放大器区域400。

存储器阵列100由沿着X方向和Y方向以矩阵方式布置的未图示的存储器单元组成。存储器单元可以存储一位数据。存储器阵列100是非易失性存储器，并且构成为例如EEPROM。X解码器200和Y解码器300布置在存储器阵列100周围。

字线(未图示)，其是从X解码器200引出以沿着X方向延伸的地址选择线，沿着X方向穿过存储器阵列100。位线(未图示)，其是从Y解码器300引出以沿着Y方向延伸的地址选择线，沿着Y方向穿过存储器阵列100。

在感测放大器区域400中布置了多个未图示的感测放大器。在存储器阵列100中，作为执行读取(数据读取)和写入(数据写入)的单位，对应于预定数量的位的存储器单元构成单元单位。刚刚提到的预定数量的位例如是38位。在感测放大器区域400中布置了对应于上述预定数量的位的多个(例如，38个)感测放大器。

X解码器200解码X方向地址信号以选择字线。Y解码器300解码Y方向地址信号以选择位线。在数据读取中，通过使用感测放大器从对应于所选择的字线和位线的存储器单元读取数据。另一方面，在数据写入中，将高电压施加到对应于所选择的字线和位线的存储器单元以执行写入(写入操作)。高电压由未图示的电荷泵施加。

图9是示出存储器阵列100的一部分的结构的示意图。如图9所示，存储器单元MC包括选择晶体管ST和存储晶体管MT。存储晶体管MT具有控制栅极和浮置栅极。选择晶体管ST的第一端子连接到位线BL。选择晶体管ST的第二端子连接到存储晶体管MT的第一端子。预定数量的(例如，512个)存储器单元MC连接到每个位线BL。每个字线WL连接到沿着X方向以行方式排列的选择晶体管ST的控制端子(读取栅极)。

沿着Y方向延伸的选择线SL穿过存储器阵列100。每个选择线SL连接到沿着Y方向以行方式排列的选择开关SW的第一端子。每个选择开关SW的第二端子连接到对应于上述预定数量的位的多个存储晶体管MT的控制栅极，所述多个存储晶体管MT沿着X方向以行方式排列。选择开关SW的控制端子连接到字线WL。

存储器单元MC可以经受擦除操作(删除)和写入操作(写入)。在擦除操作中，将高电压(例如，17V)施加到所选择的字线WL，使得对应的选择晶体管ST接通。此外，对应于所选择的字线WL的选择开关SW接通，使得经由选择线SL将高电压(例如，17V)施加到对应的存储晶体管MT的控制栅极。此外，经由所选择的位线BL将0V施加到刚刚提到的相应存储晶体管MT的第一端子。因此，电子被注入到存储晶体管MT的浮置栅极，使得数据“1”被写入。

在写入操作中，将高电压(例如，17V)施加到所选择的字线WL，使得对应的选择晶体管ST接通。此外，对应于所选择的字线WL的选择开关SW接通，使得经由选择线SL将0V施加到对应的存储晶体管MT的控制栅极。此外，经由所选择的位线BL将高电压(例如，14V)施加到刚刚提到的对应的存储晶体管MT的第一端子。因此，从存储晶体管MT的浮置栅极提取电子，使得数据“0”被写入。为了经由位线BL将高电压施加到存储晶体管MT，使用如图9所示的电荷泵CP。

在数据读取中，将电源电压(Vcc)施加到所选择的字线WL，使得对应的选择晶体管ST接通。此外，对应于所选择的字线WL的选择开关SW接通，使得经由选择线SL将读取电压(例如，1.4V)施加到对应的存储晶体管MT的控制栅极。然后，由感测放大器SA经由所选择的位线BL从存储器单元MC读取数据。如果没有电流在存储器单元MC中通过，则感测放大器SA感测写入存储晶体管MT中的“1”，并且如果电流在存储器单元MC中通过，则感测放大器SA感测写入存储晶体管MT中的“0”。

不方便地，上述的已知存储器装置在小型化和容量提高方面造成了如下所述的问题。

在数据读取中，遇到以下三个问题。第一个问题是存在于相邻位线BL之间的寄生电容Cbb的影响。当感测放大器SA读取数据时，执行预充电以对位线BL上的寄生电容(Csub，稍后描述)充电。当从数据“0”写入其中的存储器单元MC读取数据时，电流在存储器单元MC中通过，并且因此从位线BL上的寄生电容提取电荷，并且因此位线BL上的电压从由预充电产生的电压下降。感测放大器SA检测到这种电压下降。然而，如果“1”写入连接到相邻位线BL的存储器单元MC中，则尽管没有电流在存储器单元MC中通过并且因此位线BL上的电压不应当从由预充电产生的电压下降，但是它可能在寄生电容Cbb的影响下下降。因此，在应当感测到数据“1”被写入的情况下，可能错误地感测数据“0”被写入(从“1”到“0”的数据损坏)。

第二个问题是在高温下在存储器单元MC中通过的漏电流的影响。在数据读取中，将0V施加到未选择的字线WL，使得对应的选择晶体管ST关断。因此，对应的选择开关SW关断，使得对应的存储晶体管MT的控制栅极断开。在如此与未选择的字线WL对应的存储器单元MC中，在高温下可能通过漏电流IL。容量提高可以引起连接到位线BL的存储器单元MC的数量增加，可能导致漏电流增大。如果在“1”写入对应于所选择的字线WL的存储器单元MC中的情况下如所描述的其中通过增大的漏电流，则可能错误地感测到数据“0”被写入。

第三个问题是到基板的寄生电容Csub(即，位线BL上相对于基板的寄生电容)的影响。容量提高可以引起位线BL的布线长度的增加并且因此寄生电容Csub的电容值的增加。因此，当写入存储器单元MC中的数据“0”由感测放大器SA读取时，由于寄生电容Csub的影响，位线BL上的电压下降的速度下降。这可以导致感测放大器SA的感测速度的下降。

另一方面，在数据写入中，遇到以下问题。容量提高可能引起寄生电容Csub和漏电流的增大，可能导致电荷泵CP不能以低电源电压执行期望的升压操作。

<2.第一比较例>

现在将描述作为为解决上述问题而设想的比较例的实施方式。图10是示出与第一比较例的存储器装置中的数据读取相关的结构的示意图。实施第一比较例以解决上述第一个问题(即，相邻位线之间的干扰)。

将描述图10所示的结构。感测放大器SA1经由读取数据线DL_RD1连接到Y线选择开关YS1_U的第一端子。Y线选择开关YS1_U的第二端子连接到位线BL1_U的一端。位线BL1_U的另一端连接到存储器单元MC1_U。

感测放大器SA2经由读取数据线DL_RD2连接到Y线选择开关YS2_U的第一端子。Y线选择开关YS2_U的第二端子连接到位线BL2_U的一端。位线BL2_U的另一端连接到存储器单元MC2_U。

存储器单元MC1_U和MC2_U是上存储器单元。Y线选择开关YS1_U和YS2_U由上Y线选择信号YDEC_U接通和关断。在Y线选择开关YS1_U和YS2_U接通的情况下，上位线BL1_U和BL2_U被选择。

在沿着位线BL1_U和BL2_U的中途，放电开关DS1_U和DS2_U的第一端子连接到位线BL1_U和BL2_U。放电开关DS1_U和DS2_U的第二端子连接到用于接地电位的施加端子。放电开关DS1_U和DS2_U由上充电信号BLDIS_U接通和关断。在放电开关DS1_U和DS2_U接通的情况下，位线BL1_U和BL2_U放电。

感测放大器SA1还经由读取数据线DL_RD1连接到Y线选择开关YS1_L的第一端子。Y线选择开关YS1_L的第二端子连接到位线BL1_L的一端。位线BL1_L的另一端连接到存储器单元MC1_L。

感测放大器SA2还经由读取数据线DL_RD2连接到Y线选择开关YS2_L的第一端子。Y线选择开关YS2_L的第二端子连接到位线BL2_L的一端。位线BL2_L的另一端连接到存储器单元MC2_L。

存储器单元MC1_L和MC2_L是下存储器单元。Y线选择开关YS1_L和YS2_L由下Y线选择信号YDEC_L接通和关断。在Y线选择开关YS1_L和YS2_L接通的情况下，下位线BL1_L和BL2_L被选择。

在沿着位线BL1_L和BL2_L的中途，放电开关DS1_L和DS2_L的第一端子连接到位线BL1_L和BL2_L。放电开关DS1_L和DS2_L的第二端子连接到用于接地电位的施加端子。放电开关DS1_L和DS2_L由下充电信号BLDIS_L接通和关断。在放电开关DS1_L和DS2_L接通的情况下，位线BL1_L和BL2_L放电。

互补地控制Y线选择信号YDEC_U和YDEC_L。也就是说，当上Y选择开关YS1_U和YS2_U接通时，下Y选择开关YS1_L和YS2_L关断；当上Y选择开关YS1_U和YS2_U关断时，下Y选择开关YS1_L和YS2_L接通。

例如，当上Y选择开关YS1_U和YS2_U接通时，上位线BL1_U和BL2_U被选择，而下位线BL1_L和BL2_L未被选择。在这种情况下，感测放大器SA1和SA2对上位线BL1_U和BL2_U进行预充电，并且根据电流是否在上存储器单元MC1_U和MC2_U中通过，读取数据。同时，未选择的位线BL1_L和BL2_L通过处于接通状态的放电开关DS1_L和DS2_L保持在接地电位。

这里，如图10所示，例如，如果数据“0”写入存储器单元MC1_U中，则电流在存储器单元MC1_U中通过，并且因此位线BL1_U上的电压从预充电之后的电压下降。如图10所示，存储器单元和位线被布置成使得上存储器单元和位线与下存储器单元和位线交替。因此，下位线BL1_L被布置成与上位线BL1_U和BL2_U相邻并且具有接地电位。因此，即使在相邻的位线之间存在寄生电容Cbb，位线BL1_U上的电压的下降也不影响BL2_U上的电压。以这种方式，如果数据“1”写入存储器单元MC2_U中，则防止位线BL2_U上的电压从预充电之后的电压下降，并且这防止了数据“0”的错误读取。因此可以防止相邻位线之间的干扰导致的数据损坏。此外，当从下存储器单元读取数据时，将上位线保持在接地电位，并且这提供了与上述相同的效果。

如上所述，在第一比较例中，所选择的位线与它们之间的未选择的位线相互屏蔽，以防止位线之间的干扰。不方便地，如上所述的那样结构的第一比较例造成了以下问题。考虑例如当读取指定地址(8位)处的数据时必须读取对应于38位的一组数据的结构。38位数据由32位(对应于四个地址)加上6位ECC(纠错码)组成。在这种情况下，对于上述第一比较例的结构，需要分两次(即首先高19位然后低19位)读取数据。不方便地，当串行地输出指定地址处的数据时，需要分别提供通过使用ECC检测和纠正一位错误的时段和从对应于四个地址的数据中选择指定地址处的数据的时段。这使得在8位数据的传输期间无法确保分两次读取数据的时段。

<3.第二比较例>

图11是示出与第二比较例的存储器装置中的数据读取相关的结构的示意图。实施第二比较例以解决上述第二个问题(即，增加的漏电流的影响)。

将描述图11所示的结构。感测放大器SA经由读取数据线DL_RD连接到上开关US的第一端子和下开关LS的第一端子。

在图11的结构中，存储器阵列沿着Y方向被分成上单元阵列CAR_U和下单元阵列CAR_L。上开关US的第二端子连接到上位线BL_U的一端。上位线BL_U沿着Y方向穿过上单元阵列CAR_U，并且连接到预定数量的(例如，256个)存储器单元MC。下开关LS的第二端子连接到下位线BL_L的一端。下位线BL_L沿着Y方向穿过上单元阵列CAR_U，沿着Y方向穿过下单元阵列CAR_L，并且连接到预定数量的(例如，256个)存储器单元MC。

上/下选择信号A被施加到上开关US的控制端子，并且被反相器IV反相，并且然后被施加到下开关LS的控制端子。因此，上开关US和下开关LS被互补地控制。也就是说，当上开关US接通时，下开关LS关断；当上开关US关断时，下开关LS接通。

例如，如图11所示，当上开关US接通而下开关LS关断时，上位线BL_U(因此上单元阵列CAR_U)被选择而下位线BL_L(因此下单元阵列CAR_L)未被选择。在这种状态下，感测放大器SA对上位线BL_U进行预充电，并且根据电流是否在对应于所选择的字线WL的读取目标存储器单元MC中通过，来读取数据。

在图11的示例中，数据“1”写入读取目标存储器单元MC中(在选择晶体管接通的情况下)，并且没有电流在读取目标存储器单元MC中通过。另一方面，在除了连接到上位线BL_U的读取目标存储器单元MC之外的存储器单元MC中(在选择晶体管关断的情况下)，在高温下可能通过漏电流IL。然而，由于存储器单元被分成为上部分和下部分，上位线和下位线所连接的存储器单元MC的数量都减少，并且这有助于减少漏电流。因此可以防止漏电流引起从读取目标存储器单元MC错误地读取“0”。

然而，如上所述的那样结构的第二比较例需要跨上单元阵列CAR_U铺设两个位线，并且使存储器装置小型化可能不给位线留下空间。

<4.第三比较例>

图12是示出与第三比较例的存储器装置中的数据读取相关的结构的示意图。实施第三比较例以解决上述第二个问题(即，增加的漏电流的影响)。

图12所示的结构包括降压NMOS晶体管(N沟道MOSFET[金属氧化物半导体场效应晶体管])M和可变电阻器R。NMOS晶体管M的栅极和源极被短路在一起。可变电阻器R的一端连接到NMOS晶体管M的源极。可变电阻器R的另一端连接到用于接地电位的施加端子。

图12所示的结构还包括虚设单元DMC。虚设单元DMC中的选择晶体管ST的栅极和虚设单元DMC中的存储晶体管MT的控制栅极连接到用于接地电位的施加端子。

虚设单元DMC和NMOS晶体管M的漏极连接到电流镜CM中的输入侧PMOS晶体管(P沟道MOSFET)PM1的漏极。

作为高温下在NMOS晶体管M中通过的基准电流Iref与在虚设单元DMC中通过的漏电流Icell之和的电流由电流镜CM镜像，以从电流镜CM中的输出侧MOS晶体管PM2输出。电流镜CM被作为用于在图12的结构中提供的感测放大器SA的电流源来使用。

现在，参考图13，将具体地描述感测放大器SA。如图13所示，感测放大器SA包括恒定电流源C1、NMOS晶体管NM1、NMOS晶体管NM2、反相器IV1、PMOS晶体管PM3和反相器IV2。

NMOS晶体管NM1的漏极在节点N1处连接到PMOS晶体管PM3的漏极。PMOS晶体管PM3的源极连接到用于电源电压的施加端子。NMOS晶体管NM1的源极连接到NMOS晶体管NM2的栅极。NMOS晶体管NM2的漏极连接到反相器IV1的输出端子和NMOS晶体管NM1的栅极。NMOS晶体管NM2的源极连接到用于接地电位的施加端子。节点N1连接到反相器IV2的输入端子。

恒定电流源CI连接到节点N1以向它供应用于数据感测的电流。恒定电流源CI由例如电流镜构成。

NMOS晶体管NM1的源极连接到读取数据线DL_RD的一端。读取数据线DL_RD的另一端经由Y线选择开关YS连接到位线BL的一端。位线BL连接到预定数量的存储器单元MC。

现在将参考图14的时序图描述感测放大器SA的动作。图14从上到下示出了供给到反相器IV1的感测放大器使能信号SAENB、Y线选择信号YDEC、字线WL上的电压、供给到PMOS晶体管PM3的栅极的预充电使能信号PCENB和位线BL上的电压的波形的示例。

首先，在时间t1处，感测放大器使能信号SAENB和预充电使能信号PCENB都从高电平切换到低电平。因此，读取数据线DL_RD开始被预充电。

然后，当在时间t2处Y线选择信号YDEC从低电平切换到高电平时，Y线选择开关YS接通并且位线BL被选择。现在，位线BL开始被预充电并且位线BL上的电压上升。

然后，在时间t3处，对应于读取目标存储器单元MC的字线WL上的电压从低电平切换到高电平。

然后，当在时间t4处预充电使能信号PCENB从低电平切换到高电平时，PMOS晶体管PM3关断并且开始感测动作。如果“1”写入读取目标存储器单元MC中，则没有电流在该存储器单元MC中通过，并且因此位线BL上的电压不会下降(图14中的实线)。因此，从反相器IV2输出的感测放大器输出信号SAOUT保持在低电平。

相比之下，如果“0”写入读取目标存储器单元MC中，则电流在该存储器单元MC中通过。在该存储器单元中通过的电流高于从恒定电流源CI供应的电流，并且因此位线BL上的电压下降(图14中的虚线)。位线BL(读取数据线DL_RD)上的这种微小电压变化由NMOS晶体管NM1和NM2组成的电路放大，并且然后供给到节点N1。因此，感测放大器输出信号SAOUT从低电平切换到高电平。

在第三比较例(图12)的结构中，提供电流镜CM作为用于感测放大器SA的电流源，并且该电流源供应基准电流Iref与漏电流Icell的和电流。

因此，如图12所示，例如，如果数据“1”写入读取目标存储器单元MC中，即使漏电流IL在不是读取目标的存储器单元MC中通过，在感测动作中，漏电流IL也被虚设单元DMC中的漏电流Icell抵消，并且这防止了位线BL上的电压下降。因此可以防止从读取目标存储器单元MC错误地读取“0”。

不方便地，如上所述的那样结构的第三比较例需要在感测动作中供应增加的电流，并且这可能降低从读取目标存储器单元MC读取“0”的感测速度。

<5.本公开的实施方式>

基于上面已经讨论的内容，将描述本公开的实施方式。图1在左侧示出了未改进的存储器装置MDV10的示意性布局图，并且在右侧示出了根据本公开的实施方式的改进的存储器装置MDV1的示意性布局图。在图1中，指示了相互正交的X方向和Y方向。图1是从垂直于X方向和Y方向的方向看到的俯视图。

如图1所示，在左侧，未改进的存储器装置MDV10包括存储器阵列10、X解码器20、Y解码器30和感测放大器区域40。相比之下，改进的存储器装置MDV1包括上存储器阵列1A、下存储器阵列1B、上X解码器2A、下X解码器2B、Y解码器3和感测放大器区域4。

也就是说，在本公开的实施方式中，存储器阵列被分成两个存储体(bank)。上存储器阵列1A(存储体A)和下存储器阵列1B(存储体B)沿着Y方向彼此并排布置。Y解码器3沿着Y方向布置在下存储器阵列1B的一侧，沿着Y方向布置在上存储器阵列1A的另一侧。也就是说，Y解码器3被布置成沿着Y方向位于上存储器阵列1A和下存储器阵列1B之间。假设在未改进的存储器装置MDV10中，存储器阵列10具有1Mbit的容量；然后，为了维持存储器装置的容量，在改进的存储器装置MDV1中，如果上存储器阵列1A和下存储器阵列1B具有相等的容量，则它们均可以被给予512Kbit的容量。

上X解码器2A在沿着X方向的其一侧邻近上存储器阵列1A设置，并且下X解码器2B在其沿着X方向的一侧邻近下存储器阵列1B设置。感测放大器区域4被设置成沿着Y方向位于上X解码器2A和下X解码器2B之间，并且在其一侧沿着X方向邻近Y解码器3设置。

图2A是示出根据本公开的实施方式的存储器装置MDV1的一部分的结构的电路图。

在存储器装置MDV1中，沿着Y方向延伸的位线被分成两个路径，具体地，上位线BL_A和下位线BL_B。上位线BL_A穿过上存储器阵列1A。每个上位线BL_A连接到预定数量的(例如，256个)存储器单元MC_A。下位线BL_B穿过下存储器阵列1B。每个下位线BL_B连接到预定数量的(例如，256个)存储器单元MC_B。

在上存储器阵列1A和下存储器阵列1B的每一个中，作为执行读取(数据读取)和写入(数据写入)的单位，对应于预定数量的位的存储器单元构成单元单位。刚刚提到的预定数量的位例如是38位。对应于上述预定数量的位的多个存储器单元MC_A和MC_B沿着X方向排列以构成单元单位。

从上X解码器2A沿着X方向延伸的字线WL_A穿过上存储器阵列1A。每个字线WL_A连接到沿着X方向以行方式排列的选择晶体管ST_A的控制端子(读取栅极)。

从下X解码器2B沿着X方向延伸的字线WL_B穿过下存储器阵列1B。每个字线WL_B连接到沿着X方向以行方式排列的选择晶体管ST_B的控制端子(读取栅极)。

沿着Y方向延伸的选择线SL穿过上存储器阵列1A和下存储器阵列1B。每个选择线SL连接到沿着Y方向以行方式排列的选择开关SW_A和SW_B的第一端子。选择开关SW_A和SW_B中的每一个的第二端子连接到对应于上述预定数量的位的多个存储晶体管MT_A和MT_B的控制栅极，所述存储晶体管MT_A和MT_B沿着X方向以行方式排列。选择开关SW_A和SW_B的控制端子连接到字线WL_A和WL_B。

上Y线选择开关YS_A和下Y线选择开关YS_B设置在Y解码器3中。上Y线选择开关YS_A的第一端子连接到上位线BL_A。上Y线选择开关YS_A的第二端子连接到上读取数据线DL_RD_A。下Y线选择开关YS_B的第一端子连接到下位线BL_B。下Y线选择开关YS_B的第二端子连接到下读取数据线DL_RD_B。

存储器装置MDV1包括开关电路SWC。开关电路SWC包括NMOS晶体管NM_A、NMOS晶体管NM_B、反相器IV21和NOR电路NO11。

NMOS晶体管NM_A的第一端子连接到上读取数据线DL_RD_A的一端。NMOS晶体管NM_B的第一端子连接到下读取数据线DL_RD_B的一端。NMOS晶体管NM_A和NM_B的第二端子经由读取数据线DL_RD连接到感测放大器SA。NMOS晶体管NM_A的栅极连接到反相器IV21的输出端子。NMOS晶体管NM_B的栅极和反相器IV21的输入端子连接到NOR电路NO11的输出端子。

NOR电路NO11的一个输入端子被供给上/下选择信号A。NOR电路NO11的另一个输入端子被供给选择信号SRWL_SEL。当选择信号SRWL_SEL处于低电平时，上/下选择信号A的输入是有效的。在这种情况下，当上/下选择信号A处于高电平时，NMOS晶体管NM_A的栅极电压处于高电平而NMOS晶体管NM_B的栅极电压处于低电平，使得NMOS晶体管NM_A接通而NMOS晶体管NM_B关断。在这种状态下，感测放大器SA和上读取数据线DL_RD_A彼此导通。

相比之下，当上/下选择信号A处于低电平时，NMOS晶体管NM_A的栅极电压处于低电平而NMOS晶体管NM_B的栅极电压处于高电平，使得NMOS晶体管NM_A关断而NMOS晶体管NM_B接通。在这种状态下，感测放大器SA和下读取数据线DL_RD_B彼此导通。

如上所述，开关电路SWC基于上/下选择信号A选择上读取数据线DL_RD_A或下读取数据线DL_RD_B。

注意，选择信号SRWL_SEL是用于访问包括在上存储器阵列1A中但是特殊的并且与普通存储器区域分开的存储器区域1AA的信号。存储器区域1AA存储例如装置标识数据(诸如制造商代码)、用于模拟值校正的修整数据以及装运时的历史信息。当对存储器区域1AA进行访问时，选择信号SRWL_SEL保持在高电平，使得NMOS晶体管NM_A接通并且上读取数据线DL_RD_A被选择。

上Y线选择开关YS_A和下Y线选择开关YS_B在Y方向地址信号的解码之后由Y线选择信号YDEC在接通和关断之间切换。

在数据读取中，当开关电路SWC选择上读取数据线DL_RD_A并且Y线选择信号YDEC保持上Y线选择开关YS_A接通时，感测放大器SA可以对上读取数据线DL_RD_A和上位线BL_A进行预充电；在预充电之后的感测动作中，根据电流是否在上存储器阵列1A中的读取目标存储器单元MC_A中通过，来读取数据。

另一方面，当开关电路SWC选择下读取数据线DL_RD_B并且Y线选择信号YDEC保持下Y线选择开关YS_B接通时，感测放大器SA可以对下读取数据线DL_RD_B和下位线BL_B进行预充电；在预充电之后的感测动作中，根据电流是否在下存储器阵列1B中的读取目标存储器单元MC_B中通过，来读取数据。

存储器装置MDV1包括列锁存电路34。图2B示出了列锁存电路34的电路结构。列锁存电路34包括降压NMOS晶体管341、锁存电路342以及开关343和344。NMOS晶体管341的漏极连接到PMOS晶体管HV_PM的漏极。PMOS晶体管HV_PM的源极连接到用于从未图示的电荷泵输出的电荷泵输出电压CPout的施加端子。NMOS晶体管341的漏极连接到读取电压源35的输出端子。锁存电路342包括反相器342A和342B。反相器342A的输出端子连接到NMOS晶体管341的栅极。反相器342B的输入端子连接到反相器342A的输出端子。反相器342B的输出端子连接到反相器342A的输入端子。开关343的第一端子连接到反相器342B的输出端子。开关343的第二端子连接到用于接地电位的施加端子。开关344的第一端子连接到NMOS晶体管341的栅极。开关344的第二端子连接到用于接地电位的施加端子。开关343通过Y线选择信号YDEC在接通和关断之间切换。开关344通过复位信号RST在接通和关断之间切换。

在数据读取中，开关343接通而开关344关断，并且因此锁存电路342的输出(即，NMOS晶体管341的栅极电压)处于高电平，使得NMOS晶体管341接通。在这种情况下，PMOS晶体管HV_PM关断，并且读取电压源35输出预定电压(例如，1.4V)以用于读取。因此，刚刚提到的预定电压被施加到选择线SL。也就是说，通过利用列锁存电路34将用于读取的预定电压(例如1.4V)施加到选择线SL，可以选择列。利用字线WL_A和WL_B以及选择线SL，可以选择读取目标单元单位。

与上述单元单位中的位的数量相对应的多个(例如，38个)感测放大器SA布置在感测放大器区域4中。因此，提供了与上述数量的位相对应的多个(例如，38个)读取数据线DL_RD、上读取数据线DL_RD_A和下读取数据线DL_RD_B中的每一个。在上述每个单元单位中，提供了上述数量的上位线BL_A、上Y线选择开关YS_A、下位线BL_B和下Y线选择开关YS_B中的每一个。这允许读取上述单元单位中的具有上述数量的位的数据。

接下来，将描述与存储器装置MDV1中的数据写入相关的结构。在存储器装置MDV1中，Y解码器3包括NMOS晶体管NM11、NMOS晶体管NM12、数据锁存电路32、PMOS晶体管PM_A和PMOS晶体管PM_B。

写入数据线DL_WR的一端连接到NMOS晶体管NM11的第一端子。NMOS晶体管NM11的第二端子连接到NMOS晶体管NM12的第一端子。数据锁存电路32包括反相器321和322。反相器321的输入端子和反相器322的输出端子连接在一起，并且反相器321的输出端子和反相器322的输入端子连接在一起。NMOS晶体管NM12的第二端子连接到数据锁存电路32。

图3示出了与供给到NMOS晶体管NM11和NM12的栅极的信号相关的结构。NMOS晶体管NM11的栅极连接到NOR电路NO21的输出端子。NOR电路NO21的一个输入端子被供给页设置使能信号PGS_ENB。NOR电路NO21的另一个输入端子连接到反相器IV31的输出端子。反相器IV31的输入端子被供给Y线选择信号YDEC。NMOS晶体管NM12的栅极被供给负载信号LOAD。

因此，当页设置使能信号PGS_ENB处于低电平、Y线选择信号YDEC处于高电平并且负载信号LOAD处于高电平时，NMOS晶体管NM11和NM12都接通。在这种状态下，供给到写入数据线DL_WR的写入数据信号SWR(图2A)施加到数据锁存电路32，并且因此写入数据信号SWR的数据被设置。即使当NMOS晶体管NM11关断时，数据锁存电路32也锁存数据。

数据锁存电路32连接到PMOS晶体管PM_A和PM_B的栅极。当低电平数据被锁存时，PMOS晶体管PM_A和PM_B接通；当高电平数据被锁存时，PMOS晶体管PM_A和PM_B关断。

存储器装置MDV1包括高电压脉冲发生器31A和31B、NOR电路NO1和NO2以及反相器IV11。高电压脉冲发生器31A和31B是在写入操作中输出高电压脉冲的电路，这将在后面描述。高电压脉冲发生器31A的输出端子连接到PMOS晶体管PM_A的第一端子，并且高电压脉冲发生器31B的输出端子连接到PMOS晶体管PM_B的第一端子。

从未图示的电荷泵输出的电荷泵输出电压CPout由两级NMOS晶体管NM10降压(步降)成降压电压VPPMV。该降压电压VPPMV被供应给高电压脉冲发生器31A和31B。

NOR电路NO1的输出端子连接到高电压脉冲发生器31B。NOR电路NO2的输出端子连接到高电压脉冲发生器31A。上/下选择信号A一方面供给到NOR电路NO1的一个输入端子，并且另一方面由反相器IV11反相并且然后供给到NOR电路NO2的一个输入端子。写入放电信号WR_DIS被供给到NOR电路NO1和NO2的另一个输入端子。

当写入放电信号WR_DIS处于低电平时，上/下选择信号A的输入是有效的，使得根据上/下选择信号A的电平，可以选择高电压脉冲发生器31A和31B中的哪一个要进行操作。具体地，根据上/下选择信号A，可以选择用于上存储器阵列1A或下存储器阵列1B的写入操作。当写入放电信号WR_DIS变为高电平时，高电压脉冲发生器31A和31B无论哪个已经操作，可以在产生高电压之后输出0V，以使被施加高电压的位线BL_A和BL_B中的无论哪个放电。

图4是示意性地示出了数据写入中的相关信号的波形的时序图。图4从上到下描绘了电荷泵输出电压CPout、所选择的字线WL上的电压、所选择的选择线SL上的电压、降压电压VPPMV、从高电压脉冲发生器31A和31B输出的高电压输出电压VPP_WT_A和VPP_WT_B、以及当数据“0”写入存储器单元MC时观察到的位线BL_A和BL_B上的电压。作为一个示例，图4假设电荷泵产生17V的高电压。

在数据写入中，依次执行擦除操作和写入操作。在擦除操作中，电荷泵输出电压CPout从电源电压Vcc上升到17V。这里，由于由两级NMOS晶体管NM10从17V降低3伏，降压电压VPPMV等于14V。被上/下选择信号A选择为操作的高电压脉冲发生器31A和31B中的无论哪个都输出0V的高电压输出电压VPP_WT_A或VPP_WT_B。

这里，数据锁存电路32锁存低电平数据，使得PMOS晶体管PM_A和PM_B接通，并且位线BL_A和BL_B被供给0V。此外，在列锁存电路34中，NMOS晶体管341接通，并且PMOS晶体管HV_PM接通，使得所选择的选择线SL被供给17V。因此，在写入目标存储器单元MC_A和MC_B中，选择晶体管ST_A和ST_B接通，并且存储晶体管MT_A和MT_B的控制栅极被供给高电压(这里，17V)。因此，在写入目标存储器单元MC_A和MC_B中，电子被注入到存储晶体管MT_A和MT_B的浮置栅极，使得存储晶体管MT_A和MT_B进入擦除状态。

在擦除操作之后，在写入操作中，电荷泵输出电压CPout再次从电源电压Vcc上升到17V。这里，降压电压VPPMV等于14V。被上/下选择信号A选择为操作的高电压脉冲发生器31A和31B中的无论哪个都输出14V的高电压输出电压VPP_WT_A或VPP_WT_B。也就是说，在写入操作中，产生高电压脉冲。

这里，当数据“0”写入到写入目标存储器单元时，数据锁存电路32锁存低电平数据；因此，PMOS晶体管PM_A和PM_B接通，并且位线BL_A和BL_B被供给14V。此外，选择线SL连接有用于将选择线SL保持在接地电位的开关SLDIS(图2B)，使得在开关SLDIS接通的情况下(在NMOS晶体管341和PMOS晶体管HV_PM都关断的情况下)，所选择的选择线SL被供给0V。因此，在写入目标存储器单元ST_A和ST_B中，选择晶体管ST_A和ST_B接通，并且存储晶体管MT_A和MT_B的控制栅极被供给0V。因此，在写入目标存储器单元MC_A和MC_B中，从存储晶体管MT_A和MT_B的浮置栅极提取电子，使得存储晶体管MT_A和MT_B进入写入状态(“0”)。

相比之下，当数据“1”写入到写入目标存储器单元时，数据锁存电路32锁存高电平数据；因此，PMOS晶体管PM_A和PM_B关断，并且位线BL_A和BL_B断开。因此，在写入目标存储器单元MC_A和MC_B中，不从存储晶体管MT_A和MT_B的浮置栅极提取电子，并且存储晶体管MT_A和MT_B保持在擦除状态(“1”)。

此外，在存储器装置MDV1中，Y解码器3包括钳位电路33。钳位电路33包括NMOS晶体管331、332和333。NMOS晶体管331的第一端子被供给钳位电压VN。数据锁存电路32连接到NMOS晶体管331的栅极。NMOS晶体管331的第二端子连接到NMOS晶体管332和333的第一端子。NMOS晶体管332的第二端子连接到PMOS晶体管PM_A的第二端子。NMOS晶体管333的第二端子连接到PMOS晶体管PM_B的第二端子。

当数据“1”写入到写入目标存储器单元时，在写入操作中，数据锁存电路32锁存高电平数据，并且PMOS晶体管PM_A和PM_B关断。这里，NMOS晶体管331接通，并且当高电压输出电压VPP_WT_A和VPP_WT_B变为高电压(14V)时，NMOS晶体管332和333接通，并且位线BL_A和BL_B被供给钳位电压VN。以这种方式，当与位线BL_A和BL_B相邻的位线被供给高电压时，位线BL_A和BL_B处的电压可以被钳位在钳位电压VN处或以下，并且因此可以防止位线BL_A和BL_B上的电压的上升。

提供了与上述单元单位中的数量的位相对应的多个(例如，38个)写入数据线DL_WR。此外，对于上述的每个单元单位，提供了与上述数量的位相对应的多个(例如，38个)NMOS晶体管NM11、NMOS晶体管NM12、数据锁存电路32、PMOS晶体管PM_A和PMA_B以及钳位电路33中的每一个。在数据写入中，关于上述单元单位执行擦除操作和写入操作。当这样做时，首先针对上述单元单位中的所有位执行擦除操作，并且然后仅针对期望的位执行写入操作。

代替图3所示的NMOS晶体管NM11和NM12被提供在数据设置的路径中的结构，可以使用图5所示的结构。在图5所示的结构中，省略NMOS晶体管NM12，并且只提供NMOS晶体管NM11。在这种情况下，NOR电路NO31的输出端子连接到NMOS晶体管NM11的栅极。OR电路OR1的输出端子连接到NOR电路NO31的一个输入端子。NAND电路ND1的输出端子连接到NOR电路NO31的另一个输入端子。LOAD信号一方面被供给NAND电路ND1的一个输入端子，并且另一方面被反相器IV41反相并且然后被供给到OR电路OR1。页设置使能信号PGSET_ENB被供给到OR电路OR1的另一个输入端子。Y线选择信号YDEC被供给到NAND电路ND1的另一个输入端子。

因此，当LOAD信号处于高电平、页设置使能信号PGSET_ENB处于低电平并且Y线选择信号YDEC处于高电平时，NMOS晶体管NM11的栅极电压处于高电平，使得NMOS晶体管NM11接通并且执行数据设置。以这种方式，将用于数据设置的路径中的NMOS晶体管合并为一个有助于减少所需的元件的数量。

图6是未改进的存储器装置MDV10的放大部分视图(图1中的由虚线包围的部分的放大部分视图)。如图6所示，在Y解码器30中，沿着Y方向以从一侧到另一侧的顺序提供了位线区域YMUX_BL、页缓冲区域PGBUF、逻辑区域LOGIC、页设置区域YMUX_PGSET、列锁存区域COLLAT和列驱动区域COLDRV。

包括在存储器阵列10中的存储器单元MC连接到沿着Y方向延伸的位线BL。Y线选择开关YS被提供在位线BL和读取数据线BL_RD之间，并且被布置在位线区域YMUX_BL中。

写入数据线DL_WR、NMOS晶体管NM11和NMOS晶体管NM12布置在从逻辑电路50到数据锁存电路32的数据设置路径中。由数据锁存电路32、PMOS晶体管PM和LOAD信号驱动的NMOS晶体管NM12布置在页缓冲区域PGBUF中。PMOS晶体管PM由数据锁存电路32驱动，并且布置在位线BL和用于高电压输出电压VPP_WT的施加端子之间。

由页设置使能信号和Y线选择信号驱动的NMOS晶体管NM11布置在页设置区域YMUX_PGSET中。沿着Y方向延伸的页设置线PGSL连接在NMOS晶体管NM11和NM12之间。与单元单位中的数量的位相对应的多个(例如，38个)这样的页设置线PGSL沿着X方向并排铺设，并且因此，当试图沿着Y方向将存储器阵列10分成两个部分时，在下侧(在沿着Y方向的另一侧)可获得铺设位线的很小空间。

此外，在页缓冲区域PGBUF中，多个级(例如，四个级)的数据锁存电路32沿着Y方向排列，并且因此在下侧可获得放置位线的空间更少。

相比之下，图7是改进的存储器装置MDV1(根据本公开的实施方式)的放大部分视图(图1中的由虚线包围的部分的放大部分视图)。如图7所示，在Y解码器3中，沿着Y方向以从一侧到另一侧的顺序提供了上位线区域YMUX_BLA、页缓冲区域PGBUF、逻辑区域LOGIC、列锁存器区域COLLAT、列驱动区域COLDRV和下位线区域YMUX_BLB。

沿着Y方向延伸的上位线BL_A穿过上存储器阵列1A和上位线区域YMUX_BLA。上Y线选择开关YS_A被提供在上位线区域YMUX_BLA中。沿着Y方向延伸的下位线BL_B穿过下存储器阵列1B和下位线区域YMUX_BLB。下Y线选择开关YS_B被提供在下位线区域YMUX_BLB中。上Y线选择开关YS_A和下Y线选择开关YS_B分别经由上读取数据线DL_RD_A和下读取数据线DL_RD_B连接到开关电路SWC。开关电路SWC经由读取数据线DL_RD连接到感测放大器SA(布置在感测放大器区域4中)。

如上所述，在本公开的实施方式中，存储器阵列被分成上部分和下部分，并且位线被分成上部分和下部分。开关电路SWC以及上Y线选择开关和下Y线选择开关允许两个通道中的数据读取。可以增加存储器装置MDV1的容量，同时减少连接到上位线和下位线中的每一个的存储器单元的数量。这有助于降低高温下的漏电流，并且抑制可归因于漏电流的数据损坏。因此可以改进对数据读取中的数据损坏的容忍度并且保证高容量存储器在高温(例如，150℃)下的操作。

此外，上位线和下位线均具有更小的布线长度；这有助于减小位线上的到基板的寄生电容，并且有助于提高数据读取中的感测速度。因此可以提高存储器装置MDV1的操作频率(例如，从10MHz到20MHz)。

由于上位线和下位线均具有更小的布线长度，因此相邻位线之间的寄生电容更低。这有助于抑制位线之间的干扰。此外，当输出指定地址处的数据时，例如当读取38位数据(32位加上6位ECC)时，在本实施方式中，不需要如在先前描述的第一比较例中那样分两次读取它；同时读取38位数据，并且这使得可以确保读取数据的时段。

不需要如第二比较例中那样穿过一个存储器阵列的位线以用于另一存储器阵列，并且这使得可以应对小型化。以这种方式，利用本公开的实施方式，可以在实现小型化和容量提高的同时改进数据读取特性。

此外，在本公开的实施方式中，为了数据写入，提供了PMOS晶体管PM_A和PM_B以及高电压脉冲发生器31A和31B，使得可以在两个通道中执行数据写入。在上位线和下位线的每一个中，可以减小到基板的电容和漏电流；因此，即使在低电源电压的情况下，也可以用电荷泵执行期望的升压，并且减小高容量存储器中的电源电压(例如，从2.5V到1.7V)。

此外，在本公开的实施方式中，NMOS晶体管NM12邻近数据锁存电路32布置。另外，与未改进的结构(图6)相比，NMOS晶体管11邻近NMOS晶体管12布置以集成在页缓冲区域PGBUF中，导致页设置线PGSL被省略。这使得可以使下位线通过Y解码器3。此外，在本公开的实施方式中，如在未改进的结构中，多个级的数据锁存电路32沿着Y方向布置在页缓冲区域PGBUF中，但是即使如此，也可以确保通过低位线BL_B的空间。

也就是说，在未改进的结构中，试图简单地将存储器阵列分成上部分和下部分需要为下存储器阵列添加Y解码器，并且这导致芯片面积的增加。相比之下，本公开的结构有助于抑制芯片面积的增加。对于先前描述的图5所示的结构(其中省略了NMOS晶体管NM12)也是如此。

优选的是从感测放大器SA到上Y线选择开关YS_A(跨经由读取数据线DL_RD、开关电路SWC和上读取数据线DL_RD_A的路径)的布线长度等于从感测放大器SA到下Y线选择开关YS_B(跨经由读取数据线DL_RD、开关电路SWC和下读取数据线DL_RD_B的路径)的布线长度。这有助于抑制两个通道(上通道和下通道)之间的数据读取的感测速度的差异。

<6.修改>

本文公开的各种技术特征可以以除了上述实施方式中的方式之外的任何方式实施，并且在不脱离其技术创新的精神的情况下允许许多修改。也就是说，上述实施方式应当在每个方面被认为是说明性的而不是限制性的，并且本发明的技术范围应当被理解为不是由上面给出的实施方式的描述限定而是由所附权利要求限定，并且包含在与那些权利要求等同的范围和意义内的任何修改。

<7.附记>

如上所述，例如，根据本公开的一个方面，一种存储器装置(MDV1)包括：

上存储器阵列(1A)，所述上存储器阵列(1A)构成为具有沿着相互正交的X方向和Y方向以矩阵方式布置的存储器单元(MC_A)；

下存储器阵列(1B)，所述下存储器阵列(1B)构成为具有沿着所述X方向和所述Y方向以矩阵方式布置的存储器单元(MC_B)，并且所述下存储器阵列(1B)沿着所述Y方向布置在所述上存储器阵列的另一侧；

Y解码器(3)，所述Y解码器(3)构成为布置成俯视时沿着Y方向位于所述上存储器阵列与所述下存储器阵列之间；

感测放大器(SA)；以及

开关电路(SWC)。

连接到所述上存储器阵列中的所述存储器单元的上位线(BL_A)在所述上存储器阵列和所述Y解码器中在所述Y方向上延伸。

连接到所述下存储器阵列中的所述存储器单元的下位线(BL_B)在所述下存储器阵列和所述Y解码器中在所述Y方向上延伸。

所述Y解码器包括：

上Y线选择开关(YS_A)，所述上Y线选择开关(YS_A)连接到所述上位线；以及

下Y线选择开关(YS_B)，所述下Y线选择开关(YS_B)连接到所述下位线，并且所述下Y线选择开关(YS_B)沿着所述Y方向布置在所述上Y线选择开关的另一侧。

所述开关电路构成为能够切换从而允许所述感测放大器与所述上Y线选择开关之间的导通或所述感测放大器与所述下Y线选择开关之间的导通。(第一结构)

在上述第一结构中，可以进一步提供第一高电压脉冲发生器(31A)和第二高电压脉冲发生器(31B)，所述第一高电压脉冲发生器(31A)和所述第二高电压脉冲发生器(31B)构成为在写入操作中产生高电压脉冲。

所述Y解码器(3)可以包括：

数据锁存电路(32)；

第一晶体管(PM_A)，所述第一晶体管(PM_A)具有由所述数据锁存电路锁存的数据驱动的控制端子、连接到所述第一高电压脉冲发生器的所述输出端子的第一端子以及连接到所述上位线(BL_A)的第二端子；以及

第二晶体管(PM_B)，所述第二晶体管(PM_B)具有由所述数据锁存电路锁存的数据驱动的控制端子、连接到所述第二高电压脉冲发生器的所述输出端子的第一端子以及连接到所述下位线(BL_B)的第二端子。(第二结构)

在上述第二结构中，所述Y解码器(3)可以包括布置在由所述数据锁存电路(32)设置数据的路径中的第一开关(NM12)和第二开关(NM11)。

所述第一开关由负载信号(LOAD)驱动，并且邻近所述数据锁存电路布置。

所述第二开关由页设置使能信号(PGS_ENB)和Y线选择信号(YDEC)驱动，并且邻近所述第一开关布置。(第三结构)

在上述第二结构中，所述Y解码器(3)可以包括布置在由所述数据锁存电路(32)设置数据的路径中的第三开关(NM11)。

所述第三开关可以由负载信号(LOAD)、页设置使能信号(PGS_ENB)和Y线选择信号(YDEC)驱动，并且可以邻近所述数据锁存电路布置。(第四结构)

在上述第二至第四结构中的任一个中，所述Y解码器(3)可以包括钳位电路(33)，所述钳位电路(33)构成为当在所述第一晶体管和第二晶体管(PM_A和PM_B)关断的情况下所述第一高电压脉冲发生器或第二高电压脉冲发生器(或31B)产生高电压时能够将钳位电压(VN)施加到所述上位线或下位线(BL_A或BL_B)。(第五结构)

在上述第一至第五结构中的任一个中，从所述感测放大器(SA)经由所述开关电路(SWC)到所述上Y线选择开关(YS_A)的布线长度可以等于从所述感测放大器经由所述开关电路到所述下Y线选择开关(YS_B)的布线长度。(第六结构)

工业实用性

本公开可应用于各种用途的存储器装置中。

附图标记列表

1A 上存储器阵列

1B 下存储器阵列

2A上X解码器

2B下X解码器

3Y解码器

4感测放大器区域

5逻辑电路

31A、31B高电压脉冲发生器

32 数据锁存电路

33 钳位电路

34 列锁存电路

35 读取电压源

BL_A上位线

BL_B下位线

YS_A上Y线选择开关

YS_B下Y线选择开关

DL_RD读取数据线

DL_RD_A上读取数据线

DL_RD_B下读取数据线

DL_WR写入数据线

NM10、NM11、NM12 NMOS晶体管

MC_A、MC_B存储器单元

MT_A、MT_B存储晶体管

PM_A、PM_B PMOS晶体管PM

ST_A、ST_B选择晶体管

SW_A、SW_B选择开关

SA 感测放大器

SWC 开关电路

WL_A、WL_B字线

SL选择线。

Claims (6)

1.一种存储器装置，包括：

上存储器阵列，所述上存储器阵列构成为具有沿着相互正交的X方向和Y方向以矩阵方式布置的存储器单元；

下存储器阵列，所述下存储器阵列构成为具有沿着所述X方向和所述Y方向以矩阵方式布置的存储器单元，所述下存储器阵列沿着所述Y方向布置在所述上存储器阵列的另一侧；

Y解码器，所述Y解码器构成为布置成在俯视时沿着Y方向位于所述上存储器阵列与所述下存储器阵列之间；

感测放大器；以及

开关电路，

其中

连接到所述上存储器阵列中的所述存储器单元的上位线在所述上存储器阵列和所述Y解码器中在所述Y方向上延伸；

连接到所述下存储器阵列中的所述存储器单元的下位线在所述下存储器阵列和所述Y解码器中在所述Y方向上延伸；

所述Y解码器包括：

上Y线选择开关，所述上Y线选择开关连接到所述上位线；以及

下Y线选择开关，所述下Y线选择开关连接到所述下位线，所述下Y线选择开关沿着所述Y方向布置在所述上Y线选择开关的另一侧，并且

所述开关电路构成为能够切换从而允许所述感测放大器与所述上Y线选择开关之间的导通或所述感测放大器与所述下Y线选择开关之间的导通。

2.根据权利要求1所述的存储器装置，还包括：

第一高电压脉冲发生器和第二高电压脉冲发生器，所述第一高电压脉冲发生器和所述第二高电压脉冲发生器构成为在写入操作中产生高电压脉冲，其中

所述Y解码器包括：

数据锁存电路；

第一晶体管，所述第一晶体管具有

由所述数据锁存电路锁存的数据驱动的控制端子，

连接到所述第一高电压脉冲发生器的输出端子的第一端子，以及

连接到所述上位线的第二端子；以及

第二晶体管，所述第二晶体管具有

由所述数据锁存电路锁存的数据驱动的控制端子，

连接到所述第二高电压脉冲发生器的输出端子的第一端子，以及

连接到所述下位线的第二端子。

3.根据权利要求2所述的存储器装置，其中

所述Y解码器包括布置在由所述数据锁存电路设置数据的路径中的第一开关和第二开关，

所述第一开关由负载信号驱动，所述第一开关邻近所述数据锁存电路布置，

所述第二开关由页设置使能信号和Y线选择信号驱动，所述第二开关邻近所述第一开关布置。

4.根据权利要求2所述的存储器装置，其中

所述Y解码器包括布置在由所述数据锁存电路设置数据的路径中的第三开关，

所述第三开关由负载信号、页设置使能信号和Y线选择信号驱动，所述第三开关邻近所述数据锁存电路布置。

5.根据权利要求2到4中任一权利要求所述的存储器装置，其中

所述Y解码器包括钳位电路，所述钳位电路构成为当在所述第一晶体管和所述第二晶体管关断的情况下所述第一高电压脉冲发生器或所述第二高电压脉冲发生器产生高电压时，能够将钳位电压施加到所述上位线或所述下位线。

6.根据权利要求1到5中任一权利要求所述的存储器装置，其中

从所述感测放大器经由所述开关电路到所述上Y线选择开关的布线长度等于从所述感测放大器经由所述开关电路SWC到所述下Y线选择开关的布线长度。