KR19990022792A - 반도체메모리, 메모리디바이스 및 메모리카드 - Google Patents

Abstract

구제불능인 부분적결함을 갖는 반도체메모리를 조합헤서 양품의 반도체메모리와 완전호환성을 달성가능하게 하는 기술에 관한 것으로서, 여러개의 부분품을 양품 또는 완동품 대신에 그대로 메모리디바이스나 메모리카드에 적용할 수 있는 반도체메모리를 제공하기 위해, 다수의 메모리셀을 구비한 여러개의 메모리블럭(2), (3), 데이타입출력버퍼(7) 및 메모리셀에 대한 데이타의 리라이트와 데이타의 리드를 제어하는 제 1 의 제어수단(11)을 포함하는 반도체메모리(1)에 일부의 불량메모리블럭을 지정하는 제 1 의 기억수단(30), 제 1 의 기억수단이 지정하는 불량메모리블럭의 액세스를 어드레스신호에 따라서 검출하는 검출수단(32)을 마련하고, 이때, 제어수단은 검출수단이 불량메모리블럭에 대한 액세스를 검출하면, 데이타의 리라이트동작의 지시에 대해서는 그의 동작을 억제하고, 데이타리드동작의 지시에 대해서는 데이타입출력버퍼의 데이타출력동작을 억제한다.

이 억제기능에 의해, 불량메모리블럭을 상기 비선택으로 하도록 특정의 어드레스입력단자를 레벨고정하지 않아도 구제불가능한 메모리블럭을 갖는 그와 같은 반도체메모리를 조합하는 것만으로 양품의 반도체메모리와의 호환성을 갖는 메모리디바이스를 얻을 수 있다는 효과가 있다.

Description

반도체메모리, 메모리디바이스 및 메모리카드

반도체메모리에 있어서 일부의 메모리셀이 불량인 경우, 용장메모리셀로 결함메모리셀을 치환해서 상기 반도체메모리를 구제하는 것이 가능하다. 그러나, 동작불량부분이 구제가능한 범위를 초과해서 존재하는 경우에는 그 반도체메모리는 불량품으로 된다. 동작불량부분이 없고 또는 동작불량부분이 구제가능한 범위내에 있는 것을 완동품(完動品)이라 한다. 상기 불량품에 대해서는 결함부분을 제외하고 전체 기억용량을 1/2 또는 1/4과 같이 저감한 동작가능품으로서 이용하는 것이 가능하다. 이러한 부분적인 동작가능품이 부분품이다. 부분품은 서로 한쪽의 동작가능한 부분이 다른쪽의 동작불가능한 부분을 보충하는 것끼리 조합해서 이용할 수 있다. 예를 들면, 메모리영역의 상위1/2이 불량으로 된 하위부분품, 메모리영역의 하위1/2이 불량으로 된 상위부분품을 조합해서 이용하는 경우, 하위부분품에 대해서는 메모리영역의 상위 또는 하위를 선택한다고 간주되는 어드레스비트의 어드레스입력단자를 하위측메모리영역의 선택레벨로 외부에서 고정하고, 상위부분품에 대해서는 메모리영역의 상위 또는 하위를 선택한다고 간주되는 어드레스비트의 어드레스입력단자를 상위측메모리영역의 선택레벨로 외부에서 고정해서 이용할 수 있다.

상기 상위부분품과 하우부분품을 1개의 양품 대신에 이용하기 위해 예를 들면 쌍방의 부분품의 데이타입출력단자를 외부에서 공통접속하는 경우, 각각의 부분품에 대해 칩선택을 각각의 칩선택신호로 실행하지 않으면 안된다. 이 때문에, 메모리카드에 적용되는 반도체메모리에 부분품을 이용하는 경우에는 양품을 이용하는 경우에 비해 칩선택신호의 개수를 증가시켜야 되고, 부분품을 사용하는 경우와 양품을 사용하는 경우에 칩선택을 위한 디코더의 논리를 서로 다르게 하지 않으면 안되게 된다.

또, 제조프로세스등과의 관계로 인해 여러개의 부분품의 각각의 불량부분의 편차가 있는 경우도 있다. 결함부분 후미어드레스영역이 상보적인 여러개의 부분품을 조합해서 1개의 양품을 대체하는 경우, 불량부분이 상이한 부분품이 수량적으로 치우지게 되면, 수량적으로 많은 쪽의 불량형태의 부분품이 남게 된다.

또, 플래시메모리와 같은 불휘발성 반도체메모리에서는 정보의 리라이트는 메모리셀을 소거상태로 하고, 그 후에 데이타의 라이트가 실행된다. 소거 및 라이트의 각각의 조작에서는 검증동작이 필요하게 된다. 플래시메모리와 같은 반도체메모리는 그와 같은 소거, 소거검증, 라이트 및 라이트검증을 내부에서 제어하고, 시스템상(온보드상태)에서도 데이타의 리라이트가 가능하게 되어 있다. 내부에서 리라이트가 실행되고 있는 상태는 예를 들면 레디/비지신호에 따라 마이크로프로세서 등의 액세스주체에 통지된다. 메모리셀의 특성열화 등에 의해서 소거동작이나 라이트동작에 이상이 생기면, 소거와 소거검증, 라이트와 라이트검증을 몇회 반복해도 메모리셀에 소요의 소거상태 또는 라이트상태를 얻을 수 없어 내부의 리라이트 제어동작은 이상(異常)적으로 종료된다.

본 발명의 목적은 여러개의 부분품을 양품 또는 완동품 대신에 그대로 메모리디바이스나 메모리카드에 적용할 수 있는 반도체메모리를 제공하는 것이다.

본 발명의 다른 목적은 외부로부터의 액세스에 의해서 부분품의 결함부분의 동작이 지정된 경우에 상기 부분품의 결함부분을 대체하는 다른 부분품과의 사이에서 내부상태에 모순이 생기지 않도록 할 수 있는 반도체메모리, 그리고 이러한 메모리를 이용한 메모리디바이스를 제공하는 것이다.

본 발명의 또 다른 목적은 불량부분에서 분리된 가동부분의 어드레스배치를 내장어드레스 디코드논리에 관계없이 변경할 수 있는 반도체메모리, 그리고 이러한 메모리를 이용한 메모리디바이스를 제공하는 것이다.

본 발명의 그 밖의 목적은 부분품을 이용해도 반도체메모리에 대한 칩선택을 위한 어드레스디코드논리를 완동품이용의 경우와 공통화할 수 있는 메모리카드를 제공하는 것이다.

본 발명의 상기 및 그 밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부 도면에서 명확하게 될 것이다.

본 발명은 구제불능인 부분적결함을 갖는 반도체메모리를 조합해서 양품의 반도체메모리와 완전호환성을 달성가능하게 하는 기술에 관한 것으로서, 예를 들면 구제불가능한 결함을 갖는 플래시메모리의 결함부분을 외관상 무시할 수 있도록 한 플래시메모리를 여러개 조합해서 메모리디바이스 더 나아가서는 메모리카드를 구성하는 기술에 적용해서 유효한 기술에 관한 것이다.

도 1 은 본 발명의 제 1 실시예에 관한 플래시메모리의 블럭도,

도 2 는 도 1 의 어드레스입력버퍼의 1예 논리회로도,

도 3 은 도 1 에서 설명한 플래시메모리의 부분품을 사용한 메모리디바이스의 1실시예의 설명도,

도 4 는 도 3 의 메모리디바이스를 구성하는 부분품의 레디/비지신호와 레디/비지 스테이터스의 생성논리를 도시한 설명도,

도 5 는 도 1 의 플래시메모리의 부분품을 사용한 메모리카드의 1실시예의 블럭도,

도 6 은 도 1 의 플래시메모리의 완동품을 4개 사용한 메모리카드의 블럭도,

도 7 은 메모리카드의 동작설명도,

도 8 은 도 1 에 있어서의 메모리블럭에 대한 액세스를 선택적으로 억제하기 위한 회로구성을 구비하고 있지 않은 플래시메모리의 부분품을 사용해서 구성한 메모리카드의 블럭도,

도 9 는 도 5 의 메모리카드에 있어서의 레디/비지신호의 처리계를 도시한 설명도,

도 10 은 본 발명의 제 2 실시예에 관한 플래시메모리의 블럭도,

도 11 은 플래시메모리에 사용되는 메모리셀의 설명도,

도 12 는 플래시메모리에 있어서의 메모리셀어레이의 기본적인 구성을 도시한 1예 회로도,

도 13 은 메모리셀에 대한 소거동작 및 라이트동작을 위한 전압조건의 1예를 도시한 설명도,

도 14 는 도 1 에서 설명한 상기 라이트소거제어회로, 메모리블럭 및 입출력회로의 1예 회로도,

도 15 는 본 발명의 제 3 실시예에 관한 플래시메모리의 블럭도,

도 16 은 퓨즈프로그램회로의 설정상태에 따라서 데이타입출력버퍼(7)의 출력동작을 억제하는 회로의 1예 설명도,

도 17 은 퓨즈프로그램회로의 설정상태에 따라서 소거제어회로의 동작을 억제하는 회로의 1예 설명도,

도 18 은 퓨즈프로그램회로의 설정상태에 따라서 소거검증제어회로의 동작을 억제하는 회로의 1예 설명도,

도 19 는 퓨즈프로그램회로의 설정상태에 따라서 라이트제어회로의 동작을 억제하는 회로의 1예 설명도,

도 20 은 퓨즈프로그램의 설정상태에 따라서 라이트검증제어회로의 동작을 선택적으로 억제하는 회로의 1예 설명도,

도 21 은 억제조건판정회로의 1예 설명도,

도 22 는 소거검증판정회로의 1예 설명도,

도 23 은 라이트검증판정회로의 1예 설명도,

도 24 는 플래시메모리의 제조공정을 개략적으로 도시한 흐름도,

도 25 는 도 15에 도시되는 플래시메모리의 완동품에 대한 소거동작의 수순의 1예를 도시한 흐름도,

도 26 은 도 15 에 도시되는 플래시메모리의 하위부분품에 대한 소거동작의 수순의 1예를 도시한 흐름도,

도 27 은 도 15 에 도시되는 플래시메모리의 상위부분품에 대한 소거동작의 수순의 1예를 도시한 흐름도,

도 28 은 도 15 에 도시되는 플래시메모리의 완동품에 대한 라이트동작의 수순의 1예를 도시한 흐름도,

도 29 는 도 15 에 도시되는 플래시메모리의 하위부분품에 대한 라이트동작의 수순의 1예를 도시한 흐름도,

도 30 은 도 15 에 도시되는 플래시메모리의 상위부분품에 대한 라이트동작의 수순의 1예를 도시한 흐름도,

도 31 은 본 발명의 제 4 실시예에 관한 플래시메모리의 블럭도,

도 32 는 퓨즈프로그램회로의 설정상태에 따라서 데이타입출력버퍼의 출력동작을 억제하는 다른 회로의 설명도,

도 33 은 퓨즈프로그램의 설정상태에 따라서 소거제어회로의 동작을 억제하는 다른 회로의 설명도,

도 34 는 퓨즈프로그램회로의 설정상태에 따라서 소거검증제어회로의 동작을 억제하는 다른 회로의 설명도,

도 35 는 퓨즈프로그램회로의 설정상태에 따라서 라이트제어회로의 동작을 억제하는 다른 회로의 설명도,

도 36 은 퓨즈프로그램회로의 설정상태에 따라서 라이트검증제어회로의 동작을 선택적으로 억제하는 다른 회로의 설명도,

도 37 은 도 31 에 도시되는 플래시메모리의 완동품에 대한 소거동작의 수순의 1예를 도시한 흐름도,

도 38 은 도 31 에 도시되는 플래시메모리의 하위부분품에 대한 소거동작의 수순의 1예를 도시한 흐름도,

도 39 는 도 31 에 도시되는 플래시메모리의 상위부분품에 대한 소거동작의 수순의 1예를 도시한 흐름도,

도 40 은 도 31 에 도시되는 플래시메모리의 완동품에 대한 라이트동작의 수순의 1예를 도시한 흐름도,

도 41 은 도 31 에 도시되는 플래시메모리의 하위부분품에 대한 라이트동작의 수순의 1예를 도시한 흐름도,

도 42 는 도 31 에 도시되는 플래시메모리의 상위부분품에 대한 라이트동작의 수순의 1예를 도시한 흐름도.

발명의 개시

본 발명의 반도체메모리((1), (1C))는 다수의 메모리셀을 포함해서 구성되는 여러개의 메모리블럭((2), (3) 또는 (2Y), (3Y)), 상기 메모리블럭으로의 라이트데이타가 외부에서 공급됨과 동시에 메모리블럭으로부터의 리드데이타를 외부로 출력하는 데이타입출력버퍼(7) 및 상기 메모리셀에 대한 데이타의 리라이트와 데이타의 리드를 제어하는 제 1 의 제어수단을 포함한다. 제 1 의 제어수단은 예를 들면 도 1 에 도시되는 (11) 또는 도 31 에 도시되는 (43Y), (45) 및 (46Y)로 된다. 이 반도체메모리에 상기 여러개의 메모리블럭내에 존재하는 일부의 불량메모리블럭을 지정하는 제 1 의 기억수단((30), (47))과 제 1 의 기억수단이 지정하는 불량메모리블럭의 액세스를 어드레스신호에 따라서 검출하는 검출수단((32), (48Y))을 마련한다. 이 때, 상기 제어수단은 상기 검출수단이 불량메모리블럭에 대한 액세스를 검출하면, 데이타의 리라이트동작의 지시에 대해서는 그의 동작을 억제하고, 데이타리드 동작의 지시에 대해서는 데이타입출력버퍼의 데이타출력동작을 억제한다.

또, 다른 관점에 있어서의 본 발명의 반도체메모리((1), (1B), (1C))는 전기적으로 리라이트가능한 다수의 메모리셀을 포함해서 구성되는 여러개의 메모리블럭((2), (3) 또는 (2Y), (3Y)), 상기 메모리블럭으로의 라이트데이타가 외부에서 공급됨과 동시에 메모리블럭으로부터의 리드데이타를 외부로 출력하는 데이타입출력버퍼(7) 및 상기 메모리셀에 대한 데이타의 리라이트와 데이타의 리드를 제어하는 제 1 의 제어수단을 포함한다. 제 1 의 제어수단은 예를 들면 도 1 에 도시되는 (11) 또는 도 15 에 도시되는 (43), (44), (45) 및 (46) 또는 도 31 에 도시되는 (43Y), (45) 및 (46)으로 된다. 이 반도체메모리에 상기 여러개의 메모리블럭내에 존재하는 일부의 불량메모리블럭을 지정하는 제 1 의 기억수단((30), (47))과 제 1 의 기억수단이 지정하는 불량메모리블럭의 액세스를 어드레스신호에 따라서 검출하는 검출수단((32), (48), (48Y))을 마련하고, 상기 제어수단에는 상기 검출수단이 불량메모리블럭에 대한 액세스를 검출하면, 데이타의 리라이트동작의 지시에 대해서는 그의 동작의 완료를 의미하는 스테이터스(MR/B)를 상기 동작의 완료와 관계없이 외부출력가능하게 형성시키고, 데이타리드동작의 지시에 대해서는 데이타입출력버퍼의 데이타출력동작을 억제시킨다.

또 다른 관점에 있어서의 반도체메모리(1A)는 다수의 메모리셀을 포함해서 구성되는 여러개의 메모리블럭((72), (73)), 상기 메모리블럭으로의 라이트데이타가 외부에서 공급됨과 동시에 메모리블럭으로부터의 리드데이타를 외부로 출력하는 데이타입출력버퍼((77L), (77U)) 및 상기 메모리셀에 대한 데이타의 리라이트와 데이타의 리드를 제어하는 제 1 의 제어수단(81)을 포함하고, 상기 여러개의 메모리블럭내에 존재하는 일부의 불량메모리블럭을 지정하는 제 1 의 기억수단(100)을 갖는다. 이 때, 상기 제어수단은 제 1 의 기억수단이 지정하는 불량메모리블럭에 대해 데이타의 리라이트동작의 지시에 대해서는 그의 동작을 억제하고, 데이타리드동작의 지시에 대해서는 데이타입출력버퍼의 데이타출력동작을 억제한다.

불량메모리블럭을 지정하는 어드레스정보로서 예를 들면 어드레스신호의 최하위비트[A0], 또는 어드레스신호의 최상위비트[A20]으로 할 수 있다.

불량메모리블럭의 어드레스배치를 반도체메모리상에서 가능하게 하기 위해서는 상기 제 1 의 기억수단이 지정하는 불량메모리블럭의 액세스를 검출하기 위해 상기 검출수단으로 어드레스정보를 공급하는 경로에 입력을 선택적으로 반전해서 출력가능하게 하는 논리수단(104)를 마련함과 동시에, 이 논리수단에 의한 입력의 반전동작의 가부를 결정하는 제어정보를 보유하는 제 2 의 기억수단(34)를 마련할 수 있다.

부분품으로서의 상기 반도체메모리를 여러개 이용해서 완동품의 반도체메모리와 동일 기억용량을 갖는 호환품은 상기 반도체메모리((1-L), (1-U))를 여러개 포함하고, 이들 반도체메모리는 서로 한쪽이 다른쪽의 불량메모리블럭을 대체하는 관계를 갖고, 각각의 반도체메모리에 있어서 서로 동일기능을 갖는 외부단자가 공통접속되어 이루어지는 메모리디바이스(40)에 의해서 실현할 수 있다.

상기 메모리디바이스를 이용한 메모리카드(50)은 그들 메모리디바이스를 카드기판에 여러개 실장해서 이루어지고, 각각의 메모리디바이스는 상기 외부단자로서 외부데이타입출력단자, 칩선택단자, 어드레스입력단자를 구비하고, 상기 외부데이타입출력단자가 카드기판의 데이타배선에 공통접속된 메모리디바이스에 대해 상기 메모리디바이스마다 칩선택단자가 카드기판의 서로 다른 칩선택신호배선에 결합됨과 동시에 각각의 메모리디바이스의 외부어드레스입력단자가 카드기판의 어드레스신호배선에 공통접속되어 구성된다.

그 메모리카드는 한쪽이 상기 카드기판의 외부와 인터페이스되고, 다른쪽이 상기 데이타배선, 칩선택신호배선 및 어드레스신호배선에 결합된 카드컨트롤러(52)를 구비하고, 이 카드컨트롤러는 외부에서 부여되는 어드레스정보의 일부를 디코드해서 상기 칩선택신호를 생성하는 디코드수단(54)를 포함해서 구성할 수 있다.

상기한 수단에 의하면, 외부에서 부여되는 어드레스정보에 따라서 선택되도록 하면 메모리블럭이 상기 제 1 의 기억수단에 의해 지정되어 있는 메모리블럭(부분품에 있어서의 불량메모리블럭)과 일치할 때, 데이타의 리라이트동작의 지시에 대해서는 상기 제 1 의 제어수단에 의해 그의 동작이 억제되고, 또 정보리드동작의 지시에 대해서는 데이타입출력버퍼의 데이타출력동작이 제 1 의 제어수단에 의해 억제된다. 다른 관점에 있어서의 수단에 의하면, 불량메모리블럭에 대한 액세스가 검출되었을 때, 데이타의 리라이트동작의 지시에 대해서는 그의 동작의 완료를 의미하는 스테이터스가 상기 동작의 완료와는 관계없이 제 1 의 제어수단에 의해 외부출력가능하게 되고, 데이타리드동작의 지시에 대해서는 마찬가지로 데이타입출력버퍼의 데이타출력동작이 제 1 의 제어수단에 의해 억제된다.

부분품으로서의 반도체메모리 자체에 의한 상기 억제기능은 시스템상, 메모리블럭을 지정하는 특정어드레스를 반도체메모리의 외부에서 고정시키거나 하는 처리를 필요로 하지 않고 부분품이용을 가능하게 한다. 예를 들면, 상기 1개의 반도체메모리가 2개의 메모리블럭을 구비할 때, 상위부분품으로서의 반도체메모리(1-U)와 하위부분품으로서의 반도체메모리(1-L)을 외부단자를 공통접속해서 사용하는 메모리디바이스(40)으로 하는 것에 의해, 상기 메모리디바이스(40)은 외부단자 사양 또는 이용형태의 점에 있어서 완동품의 반도체메모리와의 호환을 달성한다.

플래시메모리 등과 같이 외부에서 공급된 커맨드에 응답하는 처리를 자립적으로 실행하는 반도체메모리에 있어서 부분품에 있어서의 불량 메모리블럭에 대한 외부로부터의 정보리라이트동작이 지시되어도 상기 메모리블럭의 정보리라이트동작이 억제되고 또는 상술한 바와 같이 데이타의 리라이트동작의 완료를 의미하는 스테이터스를 상기 동작의 완료와는 관계없이 외부출력가능하게 하므로, 외부로부터의 액세스에 의해서 부분품의 결함부분의 동작이 지정된 경우에 상기 부분품의 결함부분에 대체하는 다른 부분품과의 사이에서 내부상태에 모순을 발생시키지 않도록 할 수 있다.

제조프로세서 등과의 관계에서 여러개의 부분품의 각각의 불량부분에는 편차가 발생하는 것이 예상된다. 메모리블럭을 선택하는 것으로 간주되는 어드레스정보를 제 2 의 기억수단에 설정된 값에 따라서 선택적으로 논리반전하는 상기 논리수단을 채용하는 것에 의해 불량부분이 상이한 부분품이 수량적으로 치우져도 제 2 의 기억수단의 정보설정의 방법에 의해서 외부에서 공급되는 어드레스신호에 대한 외관상의 동작가능한 메모리블럭이 배치를 자유롭게 변경할 수 있으며, 이것에 의해 동작영역이 상보적으로 되는 부분품을 조합해서 양품을 대체하는 경우, 수량적으로 많은 쪽의 불량형태의 부분품이 남아버리는 사태가 방지된다.

예를 들면, 반도체메모리로서 플래시메모리를 예로 들어 1개의 반도체메모가 2개의 메모리블럭을 구비할 때, 상기 반도체메모리의 부분품을 이용한 메모리카드는 상위부분품으로서의 반도체메모리와 하위부분품으로서의 반도체메모리를 완동품으로서의 반도체메모리 대신에 배선기판상에서 서로의 외부단자를 공통접속해서 실장하면 좋다. 부분품으로서의 반도체메모리의 불량부분에 대한 처리는 반도체메모리의 내부에서 실현되므로, 반도체메모리의 특정어드레스단자의 고정 등의 처리를 일절 필요로 하지 않는다. 메모리카드에 이용하는 반도체메모리가 부분품이라도 완동품이라도 실장기판의 배선, 카드컨트롤럴의 논리, 특히 반도체메모리의 칩선택용 디코더의 논리를 공통화할 수 있다.

이와 같이 본 발명에 의하면, 부분품을 이용한 메모리디바이스나 메모리카드에 대해 완동품을 이용한 것과의 양호한 호환성을 실현할 수 있다. 반도체메모리의 부분품을 완동품 대신에 그대로 메모리디바이스나 메모리카드에 적용할 수 있다.

발명을 실시하기 위한 최량의 형태

도 1 은 본 발명의 1 실시예에 관한 플래시메모리(1)의 블럭도이다. 동일도면에 도시되는 플래시메모리는 반도체집적회로제조기술에 의해서 단결정실리콘과 같은 1개의 반도체기판에 형성된다. 본 실시예의 플래시메모리(1)은 전기적으로 리라이트가능한 불휘발성의 메모리셀이 매트리스배치된 2개의 메모리블럭(2), (3)을 구비한다.

각각의 메모리블럭(2), (3)에 대한 데이타라이트단위와 데이타라이트단위는 본 실시예에 따르면 8비트(1바이트)로 된다. 각각의 메모리블럭(2), (3)에 대한 데이타의 입출력은 입출력회로(4), (5)에 의해서 바이트단위로 실행된다. 입출력회로(4), (5)는 선택회로(셀렉터)(6)을 거쳐서 어느 한쪽이 데이타입출력버퍼(7)에 접속된다. 데이타입출력버퍼(7)은 8비트의 외부데이타입출력단자(8)에 결합되고, 외부와의 사이에서 데이타의 입출력이 실행된다. 메모리셀을 선택하기 위한 어드레스신호A0~A20은 외부어드레스입력단자(9)에서 어드레스입력버퍼(10)을 거쳐서 각 메모리블럭(2), (3)으로 공급된다. 이 어드레스입력버퍼(10)은 어드레스래치회로로서의 기능을 갖고, 예를 들면 라이트어드레스를 그대로 유지하고, 이것을 라이트검증어드레스로서 이용할 수 있도록 되어 있다. 여기서, 어드레스신호A1~A20은 워드어드레스, 즉 워드사이즈의 데이타를 지정하기 위한 어드레스신호로 간주된다. A0은 워드사이즈의 데이타중의 어느 바이트사이즈의 데이타를 지정할지를 나타내는 어드레스신호로 간주된다. 특히, 제한되지 않지만, 플래시메모리에 있어서 어드레스신호A0은 메모리블럭(2) 또는 (3)의 어느 하나를 선택할지를 지정하는 어드레스신호로 간주된다. 본 실시예에 따르면, 메모리블럭(2), (3)은 각 1M바이트의 기억용량을 구비한다.

도 1 에 있어서, (11)은 외부로부터의 지시에 따라서 상기 메모리블럭(2), (3)의 메모리셀에 대한 정보의 리라이트와 정보의 리드를 제어함과 동시에 리라이트동작의 지시에 응답하는 리라이트동작의 완료를 나타내는 레디/비지신호 MR/B를 외부로 출력하는 제 1 의 제어수단이다. 제 1 의 제어수단(11)은 특히 제한되지 않지만, 메모리블럭(2)에 전용화된 라이트소거제어회로(12), 메모리블럭(3)에 전용화된 라이트소거제어회로(13) 및 플래시메모리 전체의 제어를 실행하는 타이밍컨트롤러(14)로 이루어진다. 상기 라이트소거제어회로(12), (13)은 각각 소거검증과 라이트검증을 위한 제어회로와 판정회로를 구비하고 있다. 타이밍컨트롤러(14)는 대표적으로 나타낸 출력인에이블신호MOE, 라이트인에이블신호MWE, 칩인에이블신호MCE 등을 외부액세스제어신호로서 받는다. 타이밍컨트롤러(14)는 커맨드레지스터(15)를 갖고, 외부에서 데이타입출력버퍼(7)을 거쳐서 공급되는 커맨드가 세트되고, 그것을 해독하는 것에 의해 소거, 소거검증, 라이트, 라이트검증 등의 동작모드가 설정된다. 특히 제한되지 않지만, 상기 제어신호MWE는 커맨드레지스터로의 커맨드라이트를 지시한다. 제어신호MOE는 리드동작을 지시한다. 제어신호MCE는 칩선택을 지시한다.

소거동작은 예를 들면 512바이트단위와 같은 블럭단위로 가능하게 된다. 소거대상블럭의 지정은 특히 제한되지 않지만, 11비트의 어드레스신호A10~A20과 1비트의 어드레스신호A0에 의해 실생된다. 즉, 커맨드레지스터(15)로의 소거커맨드의 라이트시에 어드레스신호A0, A10~A20이 소거블럭지정레지스터(16)에 페치된다. 타이밍컨트롤러(14)는 소거블럭지정레지스터(16)에 페치된 어드레스신호A0에 의해서 지정되는 한쪽의 메모리블럭에 대해 A10~A20에 의해 지정되는 512바이트의 블럭을 일괄소거하기 위한 내부제어신호를 생성한다.

본 실시예에 있어서 최하위의 어드레스신호A0은 그의 논리값에 따라서 메모리블럭(2) 또는 메모리블럭(3)을 선택하기 위한 신호로 간주된다. a0, a0*(기호 *은 반전을 의미한다), a1, a1*~a20, a20*은 A0~A20에 대응되는 내부상보어드레스신호이다. 타이밍컨트롤러(14)는 상기 내부상보어드레스신호a0, a0*를 참조해서 메모리블럭(2) 또는 (3)의 어느 하나에 대해서 리드동작이나 리라이트동작을 실행할지를 제어하고, 또 선택회로(6)을 입출력회로(4) 또는 (5)의 어느 하나와 접속할지를 제어한다. (20)은 라이트소거제어회로(12)와 타이밍컨트롤러(14)의 사이에서 수수되는 제어신호 등의 정보를 총칭하며, (21)은 라이트소거제어회로(13)과 타이밍컨트롤러(14) 사이에서 수수되는 제어신호 등의 정보를 총칭하고, (22)는 입출력회로(4)에 대한 제어신호, (23)은 입출력회로(5)에 대한 제어신호, (24)는 선택회로(6)에 대한 제어신호를 의미한다.

본 실시예의 플래시메모리(1)은 메모리블럭(2) 또는 (3)의 어느 한쪽에 구제불가능한 결함이 있는 경우, 부분품으로서 이용된다. 메모리블럭(2), (3)의 쌍방에 구제불가능한 결함이 없는 플래시메모리를 완동품이라 한다. 본 실시예에서는 2개의 부분품을 1개의 완동품과 완전 호환하기 위해 상기 메모리블럭(2), (3) 중에서 불량의 메모리블럭을 지정하기 위한 정보가 설정되는 퓨즈프로그램회로(30), 부분품인 것을 나타내는 정보가 설정되는 퓨즈프로그램회로(31) 및 억제컨트롤러(32)를 구비한다. 억제컨트롤러(32)는 상기 상보내부어드레스신호a0(a0*), 퓨즈프로그램회로(30), (31)의 출력을 받는다.

이 억제컨트롤러(32)는 퓨즈프로그램회로(31)의 출력이 부분품인 것을 나타내고 있는 것을 조건으로 상기 상보내부어드레스신호a0(a0*)이 선택하고 있다고 간주되는 메모리블럭이 상기 퓨즈프로그램회로(30)에 의해 지정되어 있는 메모리블럭과 일치할 때, 억제제어신호(33)을 활성화레벨로 제어한다. 즉, 억제컨트롤러(32)는 퓨즈프로그램회로(30)에 의해 지시되는 불량메모리블럭의 액세스를 어드레스신호에 따라서 검출하는 검출수단의 1예로 된다.

상기 억제제어신호(33)을 받는 타이밍컨트롤러(14)는 상기 신호가 활성화되어 있으면, 메모리셀의 정보리라이트동작의 지시에 응답하는 상기 메모리블럭의 정보리라이트동작을 억제하고, 또 메모리셀 등에 대한 정보리드동작의 지시에 응답하는 상기 데이타입출력버퍼(7)의 데이타출력동작을 억제한다. 타이밍컨트롤러(14)는 상기 메모리블럭의 정보리라이트동작을 억제할 때에는 레디/비지신호 MR/B 를 레디상태로 해서 외부로 출력한다. 레디상태의 레디/비지신호 MR/B는 리라이트동작의 완료를 의미하는 스테이터스로 된다. 또한, 타이밍컨트롤러(14)는 활성화레벨의 억제제어신호(33)에 따른 논리동작이 확정될때까지의 극히 짧은 기간에 있어서 순식간에 상기 레디/비지신호MR/B가 비지상태로 되는 경우가 있어도 최종적으로는 레디상태로 된다.

도 2 에는 상기 어드레스입력버퍼(10)의 1예가 도시되어 있다. 어드레스신호A1~A20의 각 비트는 4단의 인버터INV1, INV2, INV3, INV4를 거쳐서 비반전의 내부상보어드레스신호a1~a20으로 변환되고, 3단의 인버터INV1, INV2, INV3을 거쳐서 반전의 내부상보어드레스신호a1*~a20*로 변환된다. 이 때, 어드레스신호A0을 받는 2단째는 인버터INV2 대신에 2입력형의 배타적 NOR게이트(104)가 개재되고, 상기 배타적NOR게이트(104)의 다른쪽의 입력단자로는 퓨즈프로그램회로(34)의 출력이 공급되고, 상기 퓨즈프로그램회로(34)의 출력논리값에 따라 어드레스신호A0의 논리값에 대해서 내부상보어드레스신호a0, a0*의 논리값을 선택적으로 반전할 수 있도록 되어 있다. 즉, 퓨즈프로그램회로(34)의 설정값이 1일 때 내부상보어드레스신호a0의 논리값은 어드레스신호A0의 논리값과 일치되고, 퓨즈프로그램회로(34)의 설정값이 0일 때 내부상보어드레스신호a0의 논리값은 어드레스신호A0의 논리값과 반대로 된다.

도 1 에 도시되는 상기 타이밍컨트롤러(14)는 내부상보어드레스신호a0의 논리값이 0일 때 메모리블럭(2)의 동작을 선택하고, 또한 선택회로(6)에 의해 입출력회로(4)를 데이타출력버퍼(7)에 접속제어한다. 내부상보어드레스신호a0의 논리값이 1인 때에는 메모리블럭(3)의 동작이 선택되고 또한 선택회로(6)에 의해 입출력회로(5)가 데이타입출력버퍼(7)에 접속제어된다. 예를 들면, 메모리블럭(2)에 구제불가능한 결함이 있는 경우, 퓨즈프로그램회로(30)에는 논리값0이 설정된다. 이 상태에서 내부상보어드레스신호a0의 논리값이 0으로 되면, 억제제어신호(33)이 활성화레벨로 되고, 그 때 메모리셀의 정보리라이트동작이 지시되어 있으면, 상기 지시에 응답하는 메모리블럭(2)의 정보리라이트동작이 억제되고, 또 메모리셀에 대한 정보리드동작이 지시되어 있으면 상기 지시에 응답하는 상기 데이타입출력버퍼(7)의 데이타출력동작이 억제된다. 이 때, 퓨즈프로그램회로(34)의 설정값이 1로 되어 있으면, 어드레스신호A0의 논리값이 0으로 되는 액세스에 대해 메모리블럭(2)의 상기 억제동작이 실행된다. 반대로, 퓨즈프로그램회로(34)의 설정값이 0으로 되어 있으면, 어드레스신호A0의 논리값이 1로 되는 액세스에 대해서 상기 메모리블럭(2)의 억제동작이 실행된다.

상기 실시예에서 명확한 바와 같이, 외부에서 부가되는 어드레스신호A0~A20에 따라서 선택되도록 하는 메모리블럭이 퓨즈프로그램회로(30)에 의해 지정되어 있는 메모리블럭(부분품에 있어서의 불량메모리블럭)과 일치할 때, 메모리셀의 정보리라이트동작이 지시되어 있는 경우에는 그 지시에 응답하는 상기 메모리블럭의 정보리라이트동작이 억제컨트롤러(32)에 의해 억제된다. 또, 메모리셀 등에 대한 정보리드동작이 지시되고 있을 때에는 그의 지시에 응답하는 상기 데이타입출력버퍼(7)의 데이타출력동작이 억제컨트롤러(32)에 의해 억제된다. 이와 같이, 부분품으로서의 플래시메모리(1) 자체에 의한 상기 억제기능에 의해 상기 플래시메모리(1)을 실장한 시스템상에 있어서 이 플래시메모리(1)의 특정의 어드레스신호A0의 입력단자를 불량메모리블럭의 어드레스배치에 따라서 일정레벨로 고정시키는 처리를 외부에서 필요로 하지 않아 그대로 플래시메모리칩의 부분품을 이용할 수 있다.

도 3 에는 도 1 에서 설명한 플래시메모리의 부분품을 사용한 메모리디바이스의 1실시예가 도시되어 있다. 도 3a 에 도시되는 메모리디바이스(40)은 도 1 에서 설명한 부분품으로서의 플래시메모리(1)을 2개 이용하고 각각의 외부단자는 서로 대응하는 것끼리가 공통접속되어 패키지(41)의 대응하는 리드단자P에 결합되어 이루어진다. 한쪽의 플래시메모리는 (1-L)로서 도시되고, 다른쪽의 플래시메모리는 (1-U)로서 도시되어 있다. 예를 들면, 플래시메모리(1-L)은 어드레스신호A0이 논리값0일 때 한쪽의 정상인 메모리블럭에 액세스되고 논리값1일 때에는 다른 쪽의 불량메모리블럭에 관한 상기 액세스가 억제되도록 퓨즈프로그램된 플래시메모리로서, 간단히 하위부분품이라고도 한다. 이것에 대해, 플래시메모리(1-U)는 어드레스신호A0이 논리값1일 때 한쪽의 정상인 메모리블럭이 액세스되고 논리값0일 때에는 다른쪽의 불량메모리블럭에 관한 상기 액세스가 억제되도록 퓨즈프로그램된 플래시메모리로서, 간단히 상위부분품이라고도 한다. 상기 퓨즈프로그램회로(34)의 설명에서 명확한 바와 같이, 하위부분품(1-L)과 상위부분품(1-U)에 있어서의 정상인 메모리블럭은 물리적으로 다른 메모리블럭인 것을 필요로 하지 않으며 어드레스신호A0에 대한 정상 메모리블럭의 어드레스배치는 퓨즈프로그램회로(34)의 설정값에 의해서 결정되어 있다. 따라서, 제조프로세스 등과의 관계에서 여러개의 부분품의 각각의 불량부분에 편차가 발생해도 그 편차정도에 따라서 개개의 부분품의 퓨즈프로그램회로(34)의 설정값을 결정하면, 외부에서 공급되는 어드레스신호A0에 대한 동작가능한 메모리블럭의 배치를 외관상 자유롭게 변경할 수 있으며 이것에 의해 동작영역이 상보적으로 되는 부분품을 조합해서 양품을 대체하는 메모리디바이스(40)을 형성하는 경우에도 수량적으로 많은 쪽의 불량형태의 부분품이 남아 버리는 사태를 방지할 수 있다.

도 3 의 실시예에 있어서 부분품 상호간에서 공통접속되는 외부단자로서 대표적으로 OE(MOE의 입력단자), WE(MWE의 입력단자), CE(MCE의 입력단자), R/B(MR/B의 출력단자), DAT(데이타입출력단자(8)) 및 A0~A20의 어드레스입력단자가 도시되어 있다. 전원단자에 대해서는 도시를 생략하고 있지만, 부분품상호간에서 대응하는 전원단자끼리는 공통접속되어 있다. 여기서, 플래시메모리의 레디/비지신호MR/B는 오픈드레인회로에 의해서 구성되고, 각각의 출력단자는 와이어드OR결합된다.

도 3 에 도시되는 상위부분품(1-U)와 하위부분품(1-L)을 이용한 메모리디바이스는 도 1 의 설명에서 명확한 바와 같이, 그것에 공급되는 어드레스신호A0의 논리값에 따라서 상위부분품(1-U)와 하위부분품(1-L)이 상보적으로 동작된다. 따라서, 도 3b에 도시되는 바와 같이, 하위부분품(1-L)에는 실질적으로 0번지, 2번지, 4번지…의 어드레스가 맵핑되고, 상위부분품(1-U)에는 실질적으로 1번지, 3번지, 5번지…의 어드레스가 맵핑되게 된다. 메모리디바이스의 전체적인 기억용량, 패키지의 외부단자구성은 쌍방의 메모리블럭에 구제불가능한 결함이 없는 완동품으로서의 플래시메모리(1-P)와 동일하고, 어드레스신호A0에 대한 취급도 완동품(1-P)와 동일하게 할 수 있으므로, 그들의 점에 있어서 도 3 의 메모리디바이스는 완동품(1-P)와 완전호환을 달성하고 있다.

도 4 에는 메모리디바이스(40)을 구성하는 부분품(1-L), (1-U)의 레디/비지신호와 레디/비지 스테이터스의 생성논리의 1예가 도시된다. 각 부분품(1-L), (1-U)의 레디/비지단자/R/B는 각 플래시메모리칩의 내부에 있어서 오픈드레인회로에 결합된다. 즉, 비지 스테이터스 제너레이터(140)의 출력에 의해서 스위치제어되는 N채널형 MOS트랜지스터(36)이 마련되고, 상기 트랜지스터(36)의 소스는 접지단자GND에, 드레인은 저항(35)를 거쳐서 전원단자Vcc에 결합된다.

비지 스테이터스 제너레이터(140)은 도 1 의 타이밍컨트롤러(14)에 포함되고, 예를 들면 소거모드나 라이트모드가 지정되어 있을 때에는 지정된 동작이 완료될때까지 MOS트랜지스터(36)을 온상태로 제어한다. 이 비지 스테이터스 제너레이터(140)은 상기 억제신호(33)에 의해 리라이트동작이 억제된 경우에는 소거, 라이트동작의 억제와 연동해서 출력을 로우레벨로 한다. 즉, 비지 스테이터스 제너레이터(140)은 불량메모리블럭에 대한 액세스가 검출되었을 때, 데이타의 리라이트동작의 지시에 대해서 그의 동작의 완료를 의미하는 스테이터스를 상기 동작의 완료와는 관계없이 외부출력가능하게 하는 수단의 1예로 된다.

상기 MOS트랜지스터(36)의 게이트제어신호는 스테이터스 레지스터(141)에 공급되고 레디/비지플래그RBF를 형성한다. 레디/비지플래그RBF는 논리값1이 비지상태를 나타내고, 논리값0이 레디상태를 나타낸다. 스테이터스 레지스터(141)의 값은 데이타입출력버퍼(7)을 거쳐서 외부에 리드가능하게 된다. 도 4 에는 레디/비지플래그RBF의 리드경로만이 대표적으로 도시되어 있다. 레디/비지플래그RBF의 리드경로에는 2입력형의 OR게이트(143)이 개재되고, 그의 한쪽의 입력에는 레디/비지플래그RBF가 공급되고, 다른쪽의 입력에는 인버터(142)를 거쳐서 MOS트랜지스터(36)의 드레인이 결합된다. 상위부분품(1-U)의 레디/비지단자R/B와 하위부분품(1-L)의 레디/비지단자R/B는 와이어드OR결합되어 패키지의 외부레디/비지단자PR/B에 결합된다.

데이타의 소거나 라이트 도중에 있어서 비지 스테이터스 제너레이터(140)은 MOS트랜지스터(36)을 온상태로 제어한다. 이것에 의해서 레디/비지플래그RBF는 논리값1로 된다. 플래시메모리(1-L), (1-U)의 레디/비지상태는 레디/비지단자R/B를 외부에서 참조해서 인식할 수 있다. 그 밖에 데이타입출력버퍼(7)이 사용되고 있지 않은 상태에서는 스테이터스 레지스터(141)의 값을 외부에서 리드해서 레디/비지상태를 외부에서 인식할 수 있다. 여기서, 메모리디바이스(40)은 A0의 값에 따라서 상위부분품(1-U)와 하위부분품(1-L)의 메모리블럭에 대한 동작이 선택적으로 억제된다. 스테이터스 레지스터(141)의 외부리드는 제어신호MOE를 활성화하는 것에 의해서 가능하게 되지만, 이 때, A0의 값 여하에 따라 리드대상으로 되는 스테이터스 레지스터(141)은 부분품(1-L) 또는 (1-U) 어느 것에 대해서도 가능하게 된다. A0에 의해서 동작이 억제되고 있는 부분품과 억제되고 있지 않은 부분품의 내부상태를 비교하면, 억제되고 있지 않는쪽의 부분품이 비지상태일 때, 억제되고 있는 부분품은 레디상태로 된다. 이 때 단자PR/B는 쌍방의 부분품의 단자R/B가 와이어드OR결합되어 있으므로 비지상태를 나타낸다. 그러나, 레디/비지플래그RBF는 부분품의 실제의 내부상태를 나타내고 있다. 즉, 동작이 억제된 부분품의 플래그RBF는 레디상태로 되고, 동작되는 부분품의 플래그RBF는 비지상태로 된다. 이 때, 레디/비지플래그RBF의 출력경로에는 상기 OR게이트(143)이 개재되어 있으므로, 레디/비지플래그RBF가 레디상태(논리값0)이더라도 다른쪽의 부분품이 비지상태를 나타내고 있으면, OR게이트(143)의 출력은 비지상태(논리값1)로 강제된다. 따라서, 메모리디바이스(40)의 단자PR/B가 비지상태(논리값0)를 나타내고 있을 때, 동작이 억제되고 있는 부분품의 레디/비지플래그RBF가 외부에 리드되어도 비지상태(논리값1)를 얻을 수 있다. 가령, 레디/비지플래그RBF의 출력경로에 OR게이트(143)이 배치되어 있지 않으면, 동작이 억제되고 있는 부분품의 레디/비지플래그RBF를 외부에 리드하면 레디상태를 나타내고, 동작이 억제되고 있지 않은 부분품의 레디/비지플래그RBF를 외부에 리드하면 비지상태를 나타내어 서로 불일치하게 되어 버린다. 따라서, 도 4 의 구성을 채용하는 것에 의해 외부에 리드된 레디/비지플래그FR/B의 상태로 완동품의 경우와 동일하게 되고, 이 점에 있어서도 완동품과 완전호환으로 된다.

도 5 에는 메모리카드의 1실시예가 도시되어 있다. 본 실시예의 메모리카드(50)은 상기 하위부분품(1-L)와 상기 상위부분품(1-U)를 각각 4개 구비한다. 특히 제한되지 않지만, 각 부분품(1-L), (1-U)의 유효한 기억용량은 각각 1M바이트로 된다. 도 6 에는 각각의 기억용량이 2M바이트인 상기 완동품(1-P)를 4개 사용한 메모리카드(51)이 도시되어 있다. 또한, 메모리카드의 설명에 있어서 상기 하위부분품(1-L), 상위부분품(1-U) 및 완동품(1-P)의 각각은 8비트의 데이타입출력단자를 구비하고 있다.

도 5 에 있어서, (52)는 카드컨트롤러, (53)은 전원회로이다. 카드컨트롤러(52)는 어드레스신호SA0~SA24, 각종제어신호SCONT를 입력하고, 비지신호SBSY를 출력하고, 데이타SD0~SD15를 입출력한다. 전원회로(53)은 5V와 같은 전원전압Vcc와 12V와 같은 리라이트용 고전압Vpp의 입력단자를 갖고, 외부에서 Vpp의 공급이 없는 경우에는 Vcc를 승압해서 라이트용 고전압을 형성하는 DC-DC컨버터와 같은 회로를 갖는다. 외부에서 Vpp가 공급되는 경우에는 전압승압기능은 사용되지 않는다.

본 실시예의 메모리카드(50)은 하위부분품(1-L)과 상위부분품(1-U)를 쌍으로한 4쌍의 메모리쌍M1~M4를 갖는다. 각 메모리쌍은 도 3 의 메모리디바이스(40)과 실질적으로 동일하지만, 각 메모리쌍은 패키징되어 있지 않아도 좋다. 메모리카드(50)은 외부와 워드단위로 데이타의 입출력을 실행한다. 메모리쌍M2, M4는 하위데이타버스MD0~MD7을 거쳐서 하위바이트데이타SD0~SD7에 대응된다. 메모리쌍M1, M3은 상위데이타버스MD8~MD15를 거쳐서 상위바이트데이타SD8~SD15에 대응된다. 어드레스버스MA0~MA20은 각 메모리쌍M1~M4의 각 부분메모리의 어드레스입력단자(A0~A20)에 공통접속된다. 출력인에이블신호MOE, 라이트인에이블신호MWE는 각 메모리쌍M1~M4의 각 부분메모리의 대응단자OE, WE에 공통으로 공급된다. 메모리쌍M1, M2의 각 부분메모리에는 칩인에이블신호MCE0이 공통으로 공급되고, 메모리쌍M3, M4의 각 부분메모리에는 칩인에이블신호MCE1이 공통으로 공급된다. 부분메모리의 레디/비지단자/R/B는 메모리쌍마다 공통접속되어 카드컨트롤러(52)에 접속된다. 또한, 상기 데이타, 어드레스 및 각종 제어신호를 위한 신호배선은 도시하지 않는 카드기판에 형성된 배선이 사용된다.

상기 카드컨트롤러(52)는 그것이 접속되는 도시하지 않은 카드인터페이스를 거쳐서 호스트프로세서 등에서 부가되는 지시에 따라서 메모리쌍M1~M4의 액세스제어를 실행한다. 예를 들면, 호스트프로세서로부터의 지시는 커맨드로 되고 도시하지 않은 커맨드레지스터에 페치된다. 지시의 내용은 메모리쌍에 대한 리드, 소거, 라이트등으로 된다. 액세스대상은 어드레스신호에 의해서 부가된다. 특히, 제한되지 않지만, 상기 어드레스신호SA0~SA24중, SA0~SA20은 A0~A20으로 된다. SA21은 디코더(54)에 공급되고, 그의 논리값에 따라서 칩인에이블신호MCE0, MCE1이 생성된다.

도 5 의 메모리카드(50)은 도 6 에 도시되는 완동품(1-P)을 사용한 메모리카드(51)에 대해 상위부분품(1-U)와 하위부분품(1-L)을 사용하는 점이 다를 뿐이다. 각 메모리쌍M1~M4는 도 3 의 설명에서 명확한 바와 같이, 완동품(1-P)와 완전 호환으로 되기 때문이다.

도 7 에는 메모리카드(50)의 동작설명도가 도시되어 있다. 동일도면은 대표적으로 메모리쌍M1, M2의 동작을 도시한 것이다. 예를 들면, 하위부분품(1-L)은 어드레스신호A0이 논리값1일 때 억제제어신호(33)이 활성화되고, 그것에 포함되는 메모리블럭(3)에 대한 리라이트동작과 리드데이타의 외부출력이 억제된다. 또, 상위부분품(1-U)는 어드레스신호A0이 논리갑0일 때 억제제어신호(33)이 활성화되고, 그것에 포함되는 메모리블럭(2)에 대한 리라이트동작과 리드데이타의 외부출력이 억제되는 것으로 한다. 칩인에이블신호MCE0이 선택레벨로 되면, 메모리쌍M1, M2의 각 부분품(1-U), (1-L)이 동작가능한 상태로 된다. 이 때, 워드어드레스신호A1-A20이 각 부분품의 0번지를 나타낼 때, 바이트지정어드레스로서의 A0이 논리값0으로 될 때에는 상위부분품(1-U)에 있어서는 그것에 포함되는 메모리블럭(2)의 리라이트동작과 리드데이타의 외부출력이 억제되어 실질적인 액세스동작은 하위부분품(1-L)만에 의해 실행된다. 이것에 의해서 각 메모리쌍M1, M2에서는 하위부분품(1-L)의 0번지가 액세스된다. 워드어드레스신호A1~A20이 각 부분품이 0번지를 나타낼 때, 바이트지정어드레스로서의 A0이 논리값1로 될 때에는 하위부분품(1-L)에 있어서는 그것에 포함되는 메모리블럭(3)의 리라이트동작과 리드데이타의 외부출력이 억제되어 실질적인 액세스동작은 상위부분품(1-U)만에 의해 실행된다. 이것에 의해, 각 메모리쌍M1, M2에서는 상위부분품(1-U)의 1번지가 액세스된다.

이와 같이 병렬적으로 칩선택된 상위부분품(1-U)와 하위부분품(1-L)은 A0의 논리값의 변화에 따라서 교대로 실질적인 액세스동작이 실행된다. 따라서, 완동품만으로 이루어지는 메모리카드(51)과 부분품(1-L), (1-U)를 사용한 메모리카드(50)은 동일한 카드컨트롤러(52)를 사용해도 외관상(외부사양상)은 서로 동일 동작을 실행할 수 있다. 즉, 쌍방의 메모리카드(50), (51)에 대한 외부로부터의 제어는 완전히 동일하게 할 수 있다.

메모리블럭(2), (3)에 대한 액세스를 선택적으로 억제하기 위한 상기 퓨즈프로그램회로(30), (31)과 억제컨트롤러(32)를 구비하고 있지 않은 플래시메모리의 부분품을 사용해서 상기와 마찬가지의 메모리카드(61)을 구성하는 경우에는 도 8 에 예시되는 바와 같은 회로구성으로 하지 않으면 안된다. 즉, 하위부분품(60-L)에 대해서는 어드레스A0을 접지단자GND에 접속해서 메모리블럭(3)에 대한 선택을 고정적으로 금지시키고, 상위부분품(60-H)에 대해서는 어드레스A0을 전원단자Vcc에 접속해서 메모리블럭(2)에 대한 선택을 고정적으로 금지시킬 필요가 있다. 그 경우에는 메모리쌍을 구성하는 상위부분품(60-H)와 하위부분품(60-L)은 따로따로 칩선택제어하지 않으면 상호간에서 데이타의 충돌이 일어난다. 이 때문에, 도 8 의 메모리카드에서는 칩인에이블신호는 MCE1~MCE4의 4개가 필요하게 되고, 카드컨트롤러(62)는 도 5 및 도 6 의 메모리카드와는 다른 논리의 디코더(63)이 필요하게 된다. 예를 들면, 디코더(63)은 칩선택을 위해 어드레스SA0도 필요하게 된다.

도 9 에는 상기 메모리카드(50)에 있어서의 레디/비지신호의 처리계가 도시되어 있다. 각 부분품(1-L), (1-U)의 레디/비지단자R/B는 내부에 있어서 오픈드레인회로에 결합된다. 그 회로구성은 도 4 에 도시되는 것이 채용된다. 레디/비지신호MR/B1은 메모리쌍M1에 전용화되고, 레디/비지신호MR/B2는 메모리쌍M2에 전용화되고, 레디/비지신호MR/B3은 메모리쌍M3에 전용화되고, 레디/비지신호MR/B4는 메모리쌍M4에 전용화되며, 각각은 카드컨트롤러(52)의 내부에 마련된 스테이터스레지스터(56)의 대응비트에 결합된다. 레디/비지신호MR/B1 및 MR/B2는 2입력형AND게이트(59)의 입력에, 레디/비지신호MR/B3 및 M4/B4는 2입력형 AND게이트(58)의 입력에 결합된다. AND게이트(59), (59)의 출력은 2입력형AND게이트(57)의 입력에 결합되고, 상기 AND게이트(57)의 출력이 상기 비지신호SBSY로서 외부로 출력됨과 동시에 카드스테이터스 레지스터(55)의 대응비트에 공급된다. 비지신호SBSY는 하이레벨에 의해 메모리카드(50)이 레디상태인 것을 외부에 통지한다.

도 10 에는 본 발명의 제 2 실시예에 관한 플래시메모리가 도시되어 있다. 동일도면에 도시되는 플래시메모리(1A)는 반도체집적회로제조기술에 의해서 단결정실리콘과 같은 1개의 반도체기판에 형성된다. 도 10 에 도시되는 플래시메모리(1A)는 전기적으로 리라이트가능한 불휘발성의 메모리셀의 매트릭스배치된 2개의 메모리블럭(72), (73)을 구비한다. 각각의 메모리블럭(72), (73)에 대한 데이타라이트단위와 데이타리드단위를 본 실시예에 따르면, 4비트로 된다. 각각의 메모리블럭(72), (73)에 대한 데이타의 입출력은 입출력회로(74), (75)에 의해서 4비트단위로 실행된다. 입출력회로(74), (75)는 각각 전용화된 데이타입출력버퍼(77L), (77U)에 접속된다. 데이타입출력버퍼(77L), (77U)는 각각의 전용화딘 4비트의 외부데이타입출력단자(78L), (78U)에 결합되고, 외부와의 사이에서 데이타의 입출력이 실행된다. 메모리셀을 선택하기 위한 어드레스신호A0~A20은 외부어드레스입력단자(79)에서 어드레스입력버퍼(80)을 거쳐서 각 메모리블럭(72), (73)로 공급된다. 본 실시예에 따르면, 메모리블럭(72), (73)은 각각 1M바이트의 기억용량을 구비하게 된다.

도 10 에 있어서 (81)은 외부로부터의 지시에 따라서 상기 메모리블럭의 메모리셀에 대한 정보의 리라이트와 정보의 리드를 제어함과 동시에 리라이트동작의 지시에 응답하는 리라이트동작의 완료를 나타내는 레디/비지신호MR/B를 외부로 출력하는 제 1 의 제어수단이다. 제 1 의 제어수단(81)은 메모리블럭(72)에 전용화된 라이트소거제어회로(82), 메모리블럭(73)에 전용화된 라이트소거제어회로(83) 및 플래시메모리 전체의 제어를 실행하는 타이밍컨트롤러(84)로 이루어진다. 타이밍컨트롤러(84)는 대표적으로 나타내어진 출력인에이블신호MOE, 라이트인에이블신호MWE, 칩인에이블신호MCE를 외부액세스제어신호로서 받는다. 타이밍컨트롤러(84)는 커맨드레지스터(85)를 갖고, 외부에서 데이타입출력버퍼(77L), (77U)를 거쳐서 공급되는 커맨드가 세트되고, 그것을 해독하는 것에 의해서 소거, 소거검증, 라이트, 라이트검증 등의 동작모드가 설정된다. 특히 제한되지 않지만, 상기 제어신호MWE는 커맨드레지스터로의 커맨드라이트를 지시한다. 제어신호MOE는 리드동작을 지시한다. 제어신호MCE는 칩선택을 지시한다.

소거동작은 예를 들면 512바이트단위와 같은 블럭단위로 가능하게 된다. 소거대상블럭의 지정은 특히 제한되지 않지만, 11비트의 어드레스신호A10~A20에 의해 실행된다. 즉, 커맨드레지스터(85)로의 소거커맨드의 라이트시에 어드레스신호A10~A20이 소거블럭지정레지스터(86)에 페치된다. 타이밍컨트롤러(84)는 소거블럭지정레지스터(86)에 페치된 어드레스신호A10~A20에 의해서 지정되는 512바이트의 메모리블럭을 일괄소거하기위한 내부제어신호를 생성한다.

본 실시예에 있어서 쌍방의 메모리블럭(72), (73)에 구제불가능한 결함이 없는 경우, 타이밍컨트롤러(84)는 쌍방의 메모리블럭(72), (73)을 병렬적으로 동작제어한다. (90)은 라이트소거제어회로(82)에 대한 제어신호, (91)은 라이트소거제어회로(83)에 대한 제어신호, (92)는 입출력회로(74)에 대한 제어신호, (93)은 입출력회로(75)에 대한 제어신호, (94)는 데이타입출력버퍼(77L)에 대한 제어신호, (95)는 데이타입출력버퍼(77U)에 대한 제어신호이다.

본 실시예의 플래시메모리는 메모리블럭(72) 또는 (73)의 어느 한쪽에 구제불가능한 결함이 있는 경우, 부분품으로서 이용된다. 본 실시예에서는 2개의 부분품을 1개의 완동품과 완전 호환으로 하기 위해 상기 메모리블럭(72), (73)중에서 불량의 메모리블럭을 지정하기 위한 정보가 설정되는 퓨즈프로그램회로(100), 부분품인 것을 나타내는 정보가 설정되는 퓨즈프로그램회로(101) 및 억제컨트롤러(102)를 구비한다. 억제컨트롤러(102)는 퓨즈프로그램회로(101)의 출력이 부분품인 것을 나타내고 있는 것을 조건으로 상기 퓨즈프로그램회로(100)에 의해 지정되어 있는 메모리블럭의 리라이트동작과 상기 메모리블럭에 대응디는 상기 데이타입출력버퍼의 데이타출력동작을 상기 타이밍컨트롤러(84)에 억제시키기 위한 억제제어신호(33A)를 생성한다. 억제제어신호(33A)를 받는 타이밍컨트롤러(84)는 그것에 의해 메모리블럭(72)측의 동작의 억제가 지시되어 있으면, 제어신호(90), (92), (94)에 의해 라이트소거제어회로(82)를 상시(常時) 비활성으로 하고, 입출력회로(74)를 상시 비활성화(예를 들면 센스엠프의 상시비활성화)하고, 또한 데이타입출력버퍼(78L)을 상시 고임피던스상태로 제어한다. 타이밍컨트롤러(84)가 억제제어신호(33A)에 의해 메모리블럭(73)측의 동작의 억제가 지시되어 있으면, 제어신호(91), (93), (95)에 의해 라이트소거제어회로(83)을 상시 비활성화하고, 입출력회로(75)를 상시 비활성화(예를 들면 센스앰프의 상시비활성화)하고, 또한 데이타입출력버퍼(78U)를 상시 고임피던스상태로 제어한다. 본 실시예의 플래시메모리에 관한 부분품도 도 3 의 메모리디바이스와 마찬가지의 메모리디바이스에 이용할 수 있다.

도 11 에는 플래시메모리의 메모리셀구조의 1예가 도시되어 있다. 도 11a 에 예시적으로 도시된 메모리셀은 2층게이트구조의 절연게이트형 전계효과트랜지스터에 의해 구성되어 있다. 동일도면에 있어서, (201)은 P형 실리콘기판, (202)는 상기 실리콘기판(1)에 형성된 P형 반도체영역, (203), (204)는 N형 반도체영역이다. (205)는 터널절연막으로서의 얇은 산화막(206)(예를 들면 두께10nm)을 거쳐서 상기 P형 실리콘기판(201)상에 형성된 플로팅게이트, (207)은 산화막(208)을 거쳐서 상기 플로팅게이트(205)상에 형성된 컨트롤게이트이다. 소스는 (204)에 의해서 구성되고, 드레인은 (203), (202)에 의해서 구성된다. 이 메모리셀에 기억된 정보는 실질적으로 임계값전압의 변화로서 트랜지스터에 유지된다. 이하, 특히 기술하지 않는 한, 메모리셀에 있어서 정보를 기억하는 트랜지스터(이하, 메모리셀 트랜지스터라고도 한다)가 N채널형인 경우에 대해서 기술한다.

메모리셀로의 정보의 라이트동작은 예를 들면 컨트롤게이트(207) 및 드레인에 고압을 인가해서 애벌란쉬주입에 의해 드레인측에서 플로팅게이트(205)에 전자를 주입하는 것에 의해 실현된다. 이 라이트동작에 의해 기억트랜지스터는 도 11b 에 도시되는 바와 같이, 그의 컨트롤게이트(207)에서 본 임계값전압이 라이트동작을 실행하지 않았던 소거상태의 기억트랜지스터에 비해 높아진다.

한편, 소거동작은 예를 들면 소스에 고압을 인가해서 터널현상에 의해 플로팅게이트(205)에서 소스측으로 전자를 인출하는 것에 의해서 실현된다. 도 11b 에 도시되는 바와 같이, 소거동작에 의해 기억트랜지스터는 그의 컨트롤게이트(207)에서 본 임계값전압이 낮아진다. 도 11b 에서는 라이트 및 소거상태의 어느 것에 있어서도 메모리셀트랜지스터의 임계값은 정의 전압레벨로 된다. 즉, 워드선에서 컨트롤게이트(207)에 부여되는 워드선선택레벨에 대해 라이트상태의 임계값전압은 높아지고, 소거상태의 임계값전압은 낮아진다. 쌍방의 임계값전압과 워드선선택레벨이 그와 같은 관계를 갖는 것에 의해서 선택트랜지스터를 채용하는 일없이 1개의 트랜지스터에 의해 메모리셀을 구성할 수 있다. 기억정보를 전기적으로 소거하는 경우에 있어서는 플로팅게이트(205)에 축적된 전자를 소스전극으로 인출하는 것에 의해 기억정보의 소거가 실행되므로 비교적 긴 시간 소거동작을 계속하면, 라이트동작시에 플로팅게이트(205)에 주입한 전자의 양보다 많은 전자가 인출되게 된다. 그 때문에, 전기적소거를 비교적 긴 시간 계속하는 과소거를 실행하면, 메모리셀 트랜지스터의 임계값전압은 예를 들면 부의 레벨로 되어 워드선의 비선택레벨에 있어서도 선택되는 불합리가 생긴다. 또한, 라이트도 소거와 마찬가지로 터널전류를 이용해서 실행할 수도 있다.

리드동작에 있어서는 상기 메모리셀에 대해서 약한 라이트, 즉 플로팅게이트(205)에 대해 원하지 않는 캐리어의 주입이 실행되지 않도록 드레인 및 컨트롤게이트(207)에 인가되는 전압이 비교적 낮은 값으로 제한된다. 예를 들면, 1V정도의 저전압이 드레인에 인가됨과 동시에 컨트롤게이트(207)에 5V정도의 저전압이 인가된다. 이들의 인가전압에 의해서 메모리셀 트랜지스터를 흐르는 터널전류의 대소를 검출하는 것에 의해, 메모리셀에 기억되어 있는 정보의 논리값0, 1을 판정할 수 있다.

도 12 는 상기 메모리셀 트랜지스터를 사용한 메모리셀 어레이의 개략적인 1예를 도시한 것이다. 동일도면에는 대표적으로 4개의 메모리셀 트랜지스터Q1~Q4가 도시된다. X, Y방향으로 매트릭스배치된 메모리셀에 있어서 동일행에 배치된 메모리셀 트랜지스터Q1, Q2(Q3, Q4)의 컨트롤게이트(메모리셀의 선택게이트)는 각각 대응하는 워드선WL1(WL2)에 접속되고, 동일열에 배치된 기억트랜지스터Q1, Q3(Q2, Q4)의 드레인영역(메모리셀의 입출력노드)은 각각 대응하는 데이타선DL1(DL2)에 접속되어 있다. 상기 기억 트랜지스터Q1, Q3(Q2, Q4)의 소스영역은 소스선SL1(SL2)에 결합된다.

도 13 에는 메모리셀에 대한 소거동작 및 라이트동작을 위한 전압조건의 1예가 도시되어 있다. 동일도면에 있어서 메모리소자는 메모리셀 트랜지스터를 의미하고 , 게이트는 메모리셀 트랜지스터의 선택게이트로서의 컨트롤게이트를 의미한다. 동일도면에 있어서, 부전압방식의 소거는 컨트롤게이트에 예를 들면 -10V와 같은 부전압을 인가하는 것에 의해서 소거에 필요한 고전계를 형성한다. 동일도면에 예시되는 전압조건에서 명확한 바와 같이 정전압방식의 소거에 있어서는 적어도 소스가 공통접속된 메모리셀에 대해 일괄소거를 실행할 수 있다. 따라서, 도 12 의 구성에 있어서 소스선SL1, SL2가 접속되어 있으면, 4개의 메모리셀Q1~Q4는 일괄소거가능하게 된다. 이 경우, 동일 소스선에 연결되는 메모리셀 트랜지스터의 수를 변경하는 것에 의해 메모리블럭의 사이즈를 임의로 설정할 수 있다. 소스선 분할방식에는 도 14 에 예시되는 바와 같은 데이타선을 단위로 하는 경우(공통소스선을 데이타선방향으로 연장시킨다) 이외에 워드선을 단위로 하는 경우(공통소스선을 워드선방향으로 연장시킨다)가 있다. 한편, 부전압방식의 소거에 있어서는 컨트롤게이트가 공통접속된 메모리셀에 대해서 일괄소거를 실행할 수 있다.

도 14 에는 도 1 에서 설명한 상기 라이트소거제어회로(12), 메모리블럭(2) 및 입출력회로(4)의 1예가 도시되어 있다. 메모리블럭(2)는 8비트의 데이타단자D0~D7을 갖고, 각 데이타단자마다 메모리어레이ARY0~ARY7을 구비한다. 각각의 메모리어레이ARY0~ARY7은 특히 제한되지 않지만, 소스선SL1, SL2를 공통으로 한 일괄소거블럭으로서 2분할되어 있다. 도면에는 대표적으로 메모리어레이ARY0이 상세하게 도시되어 있지만, 그 밖의 메모리어레이ARY1~ARY7도 마찬가지로 구성되어 있다.

각각의 메모리어레이ARY0~ARY7에는 상기 도 11 에서 설명한 2층 게이트구조의 절연게이트형 전계효과 트랜지스터에 의해서 구성된 메모리셀MC가 매트릭스배치되어있다. 동일도면에 있어서 WL0~WLn은 모든 메모리어레이ARY0~ARY7에 공통의 워드선이다. 동일행에 배치된 메모리셀의 컨트롤게이트는 각각 대응하는 워드선에 접속된다. 각각의 메모리어레이ARY0~ARY7에 있어서 동일열에 배치된 메모리셀MC의 드레인 영역은 각각 대응하는 데이타선DL0~DLn에 접속되어 있다. 한쪽의 일괄소거블럭을 구성하는 메모리셀MC의 소스영역은 소스선SL1에 공통접속되고, 다른쪽의 일괄소거블럭을 구성하는 메모리셀MC의 소스영역은 소스선SL2에 공통 접속되어 있다.

상기 소스선SL1, SL2에는 전압출력회로VOUT1, VOUT2에서 소거에 이용되는 고전압Vpp가 공급된다. 전압출력회로VOUT1, VOUT2의 출력동작은 소거제어부ECONT에 의해서 선택된다.

상기 워드선WL0~WLn의 선택은 X어드레스래치XALAT를 거쳐서 페치되는 X어드레스신호AX를 X어드레스디코더XADEC가 해독하는 것에 의해서 실행된다. 워드드라이버WDRV는 X어드레스디코더XADEC에서 출력되는 선택신호에 따라서 워드선을 구동한다. 데이타리드동작에 있어서 워드드라이버WDRV는 전압선택회로VSEL에서 공급되는 5V와 같은 전압Vcc와 OV와 같은 접지전위를 전원으로 해서 동작되고, 선택될 워드선을 전압Vcc에 의해서 선택레벨로 구동하고, 비선택될 워드선을 접지전위와 같은 비선택레벨로 유지시킨다. 데이타의 라이트동작에 있어서 워드드라이버WDRV는 전압선택회로VSEL에서 공급되는 12V와 같은 전압Vpp와 OV와 같은 접지전위를 전원으로 해서 동작되고, 선택될 워드선을 12V와 같은 라이트용 고전압레벨로 구동한다. 데이타의 소거동작에 있어서 워드드라이버WDRV의 출력은 OV와 같은 낮은 전압레벨로 된다.

각각의 메모리어레이ARY0~ARY7에 있어서 상기 데이타선DL0~DLn은 Y선택스위치YS0~YSn을 거쳐서 공통접속된다. Y선택스위치YS0~YSn의 스위치제어는 Y어드레스래치VALAT를 거쳐서 페치되는 Y어드레스신호AY를 Y어드레스디코더YADEC가 해독하는 것에 의해서 실행된다. Y어드레스디코더YADEC의 출력선택신호는 모든 메모리어레이ARY0~ARY7에 공통으로 접속된다. 따라서, Y어드레스디코더YADEC의 출력선택신호 중의 어느 하나가 선택레벨로 되는 것에 의해 각 메모리어레이ARY0~ARY7에 있어서 공통데이타선CD에는 1개의 데이타선이 접속된다.

메모리셀MC에서 Y선택스위치를 거쳐서 리드된 데이타는 선택스위치RS를 거쳐서 센스앰프SA에 부여되고 여기서 증폭되어 출력된다. 상기 선택스위치RS는 리드동작과 동기해서 선택레벨로 된다. 외부에서 공급되는 라이트데이타는 데이타입력래치DIL에 유지된다. 데이타입력래치DIL에 유지된 데이타가 0일 때, 라이트회로WR은 선택스위치WS를 거쳐서 라이트용 고전압을 공급한다. 이 라이트용 고전압은 Y어드레스신호AY에 의해서 선택된 데이타선을 통해서 X어드레스신호AX에 의해 컨트롤게이트에 고전압이 인가되는 메모리셀의 드레인에 공급되고, 이것에 의해서 상기 메모리셀이 라이트된다. 상기 선택스위치WS는 라이트동작과 동기해서 선택레벨로 된다. 라이트소거의 각종 타이밍이나 전압의 선택제어는 라이트소거제어회로WECONT가 생성한다. 또한, ψREAD는 스위치RS의 스위치제어신호, ψDIL은 데이타래치DL의 래치제어신호, ψSA는 센스앰프SA의 활성화제어신호이며, 상기 제어신호(22)에 포함된다. ψWRITE는 스위치WS의 스위치제어신호이다.

도 15 에는 본 발명의 제 3 실시예에 관한 플래시메모리(1B)의 블럭도가 도시된다. 동일도면에 도시되는 플래시메모리는 반도체집적회로제조기술에 의해서 단결정실리콘과 같은 1개의 반도체기판에 형성된다. 본 실시예의 플래시메모리(1B)는 전기적으로 리라이트가능한 불휘발성의 메모리셀이 매트리스배치된 2개의 메모리블럭(2), (3)을 구비한다. 메모리블럭(2), (3)은 각각 상기 2층 절연게이트 전계효과형 트랜지스터에 의해서 구성되는 플래시메모리셀이 매트릭스배치된 메모리셀어레이, 플래시메모리셀을 선택하기 위한 어드레스디코더 및 선택스위치회로를 갖는다. 각각의 메모리블럭(2), (3)에 대한 데이타라이트단위와 데이타리드단위는 본 실시예에 따르면 8비트(1바이트)로 된다. 각각의 메모리블럭(2), (3)에 대한 데이타의 입출력은 입출력회로(4), (5)에 의해서 바이트단위로 실행된다. 입출력회로(4), (5)는 선택회로(6)을 거쳐서 어느 한쪽이 데이타입출력버퍼(7)에 접속된다. 데이타입출력버퍼(7)은 8비트의 외부데이타입출력단자(8)에 결합되고, 외부와의 사이에서 데이타의 입출력이 실행된다. 메모리셀을 선택하기 위한 어드레스신호A0~A20은 외부어드레스입력단자(9)에서 어드레스입력버퍼(10)을 거쳐서 각 메모리블럭(2), (3)에 공급된다. 이 어드레스입력버퍼(10)은 어드레스래치회로로서의 기능을 갖고, 예를 들면 라이트어드레스를 그대로 유지하고, 이것을 라이트검증어드레스로서 이용할 수 있도록 되어 있다. 여기서, 어드레스신호A0~A20은 바이트어드레스로 된다. 최하위비트A0은 메모리블럭(2) 또는 (3)의 어느 것을 지정하고 있는지를 나타내는 정보로 간주된다. 본 실시예에 따르면, 메모리블럭(2), (3)은 각각 1M바이트의 기억용량을 구비한다.

도 15 에 있어서, (43), (44), (45), (46)으로 표시되는 것은 외부로로부터의 지시에 따라서 상기 메모리블럭(2), (3)에 메모리셀에 대한 정보의 리라이트와 정보의 리드를 제어하는 회로블럭이다. (43)은 메모리블럭(2)에 전용화된 소거회로이다. (44)는 메모리블럭(3)에 전용회된 소거회로이다. (45)는 메모리블럭(2)와 (3)에 겸용되는 라이트회로이다. (46)은 플래시메모리 전체의 제어를 실행하는 타이밍컨트롤러이다. 타이밍컨트롤러(46)은 신호선군(47)을 거쳐서 상기 소거회로(43), (44) 및 라이트회로(45)에 접속되어 있다.

상기 소거회로(43)은 소거제어회로(430), 소거검증제어회로(431) 및 소거검증판정회로(432)로 구성된다. 마찬가지로, 상기 소거회로(44)는 소거제어회로(440), 소거검증제어회로(441) 및 소거검증판정회로(442)로 구성된다. 상기 라이트회로(45)는 라이트제어회로(450), 라이트검증제어회로(451) 및 라이트검증판정회로(452)로 구성된다.

상기 타이밍컨트롤러(46)은 대표적으로 도시된 출력인에이블신호MOE, 라이트인에이블신호MWE, 칩인에이블신호MCE 등을 외부액세스제어신호로서 받는다. 타이밍컨트롤러(46)은 커맨드레지스터(15)를 갖고, 외부에서 데이타입출력버퍼(7)을 거쳐서 공급되는 커맨드가 세트되고, 그것을 해독하는 것에 의해서 소거, 소거검증, 라이트, 라이트검증, 데이타리드 등의 동작모드에 따른 내부제어신호를 생성한다. (460)으로 표시되는 것은 상기 커맨드를 해독해서 상기 내부제어신호를 생성하는 논리회로이다. 상기 신호MOE, MCE, MWE는 논리회로(460)으로 공급된다. 특히 제한되지 않지만, 상기 제어신호MWE는 커맨드레지스터로의 커맨드라이트를 지시한다. 제어신호MOE는 리드동작을 지시한다. 제어신호MCE는 칩선택을 지시한다.

소거동작은 예를 들면 512바이트단위와 같은 블럭단위로 가능하게 된다. 소거대상블럭의 지정은 특히 제한되지 않지만, 12비트의 어드레스신호A9~A20에 의해서 실행된다. 즉, 커맨드레지스터(15)로의 소거커맨드의 라이트시에 어드레스신호A9~A20(실제로는 동일 논리값의 내부상보어드레스신호의 한쪽)에 의해서 특정되는 소거개시블럭의 어드레스정보가 소거개시블럭지정레지스터(16S)에, 어드레스신호A9~A20에 의해서 특정되는 소거종료블럭의 어드레스정보가 소거종료블럭지정레지스터(16E)에 설정된다. (16C)는 상기 소거종료블럭지정레지스터(16S)에 설정된 어드레스신호A9~A20이 프리세트되는 카운터로서, 그 값이 상기 소거블럭종료레지스터에 설정된 어드레스신호와 일치할때까지 소거동작마다 증가된다. 타이밍컨트롤러(46)은 레지스터(16S)에 설정된 소거개시블럭을 기점으로 레지스터(16E)에 설정된 소거종료블럭까지 순차 소거 및 검증동작을 지시하는 제어신호를 소거회로(43), (44)에 공급한다. 특히, 이 실시예에서는 A0은 메모리공간을 규정하는 어드레스신호의 최하위비트로 되고, 이 최하위비트가 메모리블럭(2), (3)의 구분신호로 된다. 따라서, 일괄소거단위로 되는 512바이트의 기억영역은 쌍방의 메모리블럭(2), (3)에 걸치게 된다. 이 때, 소거회로(43), (44)는 각 메모리블럭(2), (3)에 전용화되어 있다. 따라서, 이 실시예에서는 블럭단위의 소거동작은 쌍방의 메모리블럭(2), (3)에서 병렬적으로 실행되도록 되어 있다. 단, 그것은 후술하는 바와 같이 완동품의 경우만으로 된다.

타이밍컨트롤러(46)은 커맨드레지스터(15)에 라이트커맨드가 설정되면, 데이타입출력버퍼(7)을 거쳐서 공급되는 라이트데이타를 예를 들면 어드레스신호A0~A20에 의해서 지시되는 메모리셀에 라이트하기 위한 제어신호를 라이트회로(45)에 공급한다. 라이트동작은 특히 제한되지 않지만, 바이트단위로의 라이트로 되고, 바이트데이타의 라이트는 어드레스신호A0~A20에 의해서 지정되는 어느 한쪽의 메모리블럭에서 실행된다.

본 실시예에 있어서의 최하위의 어드레스신호A0은 상술한 바와 같이, 그의 논리값에 따라서 메모리블럭(2) 또는 메모리블럭(3)의 어느 하나를 선택할지를 나타내기 위한 신호로 간주된다. 예를 들면, A0=0은 메모리블럭(2)를 선택하고, A0=1은 메모리블럭(3)을 선택하는 것으로 간주된다. 또한, 이 실시예에 있어서 A0에 의한 메모리블럭의 선택이라고 하는 것은 메모리블럭(2), (3)에 포함되는 어드레스디코더에 의한 메모리셀의 선택동작을 의미한다. 따라서, 어드레스신호에 포함되는 A0이 0일 때에는 메모리블럭(2)에 포함되는 메모리셀이 액세스대상으로 되고, A0이 1일 때에는 메모리블럭(3)에 포함되는 메모리셀이 액세스대상으로 된다.

a0, a0*~a20, a20*은 상기 어드레스신호A0~A20의 내부상보어드레스신호이다. (22)는 입출력회로(4)에 대한 제어신호, (23)은 입출력회로(5)에 대한 제어신호, (24)는 선택회로(6)에 대한 제어신호를 의미한다.

본 실시예의 플래시메모리는 메모리블럭(2) 또는 (3)의 어느 한쪽에 구제불가능한 결함이 있는 경우, 부분품으로서 이용된다. 본 실시예의 플래시메모리에서는 2개의 부분품을 1개의 완동품과 완전 호환으로 하기 위해 퓨즈프로그램회로(47)을 구비하고, 또 상기 타이밍컨트롤러(46)은 억제조건판정회로(48)을 구비한다.

상기 퓨즈프로그램회로(47)은 특히 제한되지 않지만, 퓨즈가 절단되는 것에 의해서 로우레벨로 되고 부분품인 것을 나타내는 신호PSL을 출력하는 퓨즈회로(470), 퓨즈절단에 의해서 로우레벨로 되고 상기 메모리블럭(2)에 구제불가능한 결함이 있는 것을 나타내는 신호DE1을 출력하는 퓨즈회로(471) 및 퓨즈절단에 의해서 로우레벨로 되고 상기 메모리블럭(3)에 구제불가능한 결함이 있는 것을 나타내는 신호DE2를 출력하는 퓨즈회로(472)를 갖는다. 상기 신호PSL, DE1, DE2는 상기 억제조건판정회로(48)과 논리회로(460)에 공급된다. 상기 억제조건판정회로(48) 및 논리회로(460)은 신호PSL이 부분품인 것을 나타내는 것을 조건으로 상기 신호DE1, DE2에 따라서 구제불가능한 메모리블럭에 대한 소거, 라이트, 리드 등의 동작을 억제한다. 상기 억제조건판정회로(48)은 퓨즈프로그램회로(47)에 의해 지정되는 불량메모리블럭의 액세스를 어드레스신호에 따라서 검출하는 검출수단의 1예로 된다.

상기 논리회로(460)은 상기 메모리블럭의 소거나 라이트동작을 억제할 때, 레디/비지신호MR/B를 레디상태로 해서 외부로 출력한다. 레디상태의 레디/비지신호MR/B는 리라이트동작의 완료를 의미하는 스테이터스로 된다.

도 16 에는 퓨즈프로그램회로(47)의 설정상태에 따라서 데이타입출력버퍼(7)의 출력동작을 억제하는 회로의 1예가 도시된다. 동일도면에 있어서, (461A)는 출력제어논리회로, (461B)는 AND게이트로서 상기 논리회로(460)에 포함되어 있다. 출력제어논리회로(461A)는 커맨드에 의해서 데이타의 리드모드가 설정되었을 때, 메모리셀로부터의 리드데이타를 외부로 출력하는 타밍신호(461C)를 생성한다. AND게이트(461B)는 그의 타이밍신호(461C)와 상기 억제조건판정회로(48)로부터의 억제시호(33B)를 2입력으로 하고, 그의 출력에 의해 데이타입출력버퍼(7)의 출력동작을 제어한다.

상기 억제조건판정회로(48)은 도 21 에 예시되는 바와 같이, 배타적논리합회로(480), (481), 논리합회로(482) 및 인버터(483)에 의해서 구성된다. 부분품이 아닌 경우(PSL=1), 상기 억제신호(33B)는 상시 비활성화레벨(하이레벨)로 되므로, 데이타입출력버퍼(7)의 출력동작은 일절 억제되지 않는다. 부분품인 경우에 (PSL=0) 메모리블럭(2)가 구제불가능할 때 퓨즈회로(471)의 퓨즈가 절단되어 신호DE1=0으로 되어 있으면(이 때 당연히 DE2=1이다), a0=0(메모리블럭(2)에 대한 액세스)이면 억제신호(33B)가 활성화레벨(로우레벨)로 되고, a0=1(메모리블럭(3)에 대한 액세스)이면 억제신호(33B)가 비활성화레벨(로우레벨)로 된다. 또, 부분품인 경우에(PSL=0) 메모리블럭(3)이 구제불가능할 때 퓨즈회로(472)의 퓨즈가 절단되어 신호DE2=0으로 되어 있으면(이 때 당연히 DE1=1이다), a0=1(메모리블럭(3)에 대한 액세스)이면 억제신호(33B)가 활성화레벨(로우레벨)로 되고, a0=0(메모리블럭(2)에 액세스)이면 억제신호(33B)가 비활성화레벨(로우레벨)로 된다.

따라서, 메모리블럭(2)가 불량(DE1=0)가 불량(DE1=0)인 부분품에 있어서(PSL=0) 메모리블럭(2)에 대한 리드동작액세스가 지시되어도(a0=0) 데이타입출력버퍼(7)의 출력동작은 억제된다. 마찬가지로, 메모리블럭(3)이 불량(DE2=0)인 부분품에 있어서 (PSL=0) 메모리블럭(3)에 대한 리드동작액세스가 지시되어도(a0=1) 데이타입출력버퍼(7)의 출력동작은 억제된다.

도 17 에는 퓨즈프로그램회로(47)의 설정상태에 따라서 소거제어회로(430), (440)의 동작을 억제하는 회로의 1예가 도시된다. 동일도면에 있어서, (462A)는 소거기동제어논리회로, (462B), (462C)는 AND게이트로서, 상기 논리회로(460)에 포함되어 있다. 소거기동제어논리회로(462A)는 커맨드에 의해서 소거모드가 설정되었을 때, 소거동작의 기동타이밍신호(462D)를 생성한다. AND게이트(462B)는 그 타이밍신호(462D)와 상기 신호(DE1)을 2입력으로 하고, 메모리블럭(2)가 불량인 경우(DE1=0)에는 상기 메모리블럭(2)에 할당된 소거제어회로(430)의 기동을 억제한다. AND게이트(462C)는 그 타이밍신호(462D)와 상기 신호(DE2)를 2입력으로 하고, 메모리블럭(3)이 불량인 경우(DE2=0)에는 상기 메모리블럭(3)에 할당된 소거제어회로(440)의 기동을 억제한다.

도 18 에는 퓨즈프로그램회로(47)의 설정상태에 따라서 소거검증제어회로(431), (441)의 동작을 억제하는 회로의 1예가 도시된다. 동일도면에 있어서, (463A)는 소거검증기동제어논리회로, (463B), (463C), (463D)는 AND게이트로서, 그들은 상기 논리회로(460)에 포함되어 있다. 소거검증기동제어논리회로(462A)는 커맨드에 의해서 소거모드가 설정되었을 때, 소거검증동작의 기동타이밍신호(463E)를 생성한다. 소거검증제어회로(431), (441)은 소거검증동작이 기동되면, 대응 메모리블럭(2)((3))의 소거블럭에 예를 들면 바이트단위로 데이타를 리드시킨다. 리드된 데이타는 소거검증판정회로(432)((442))에 공급되고, 그것이 소거상태의 논리값으로 되어 있는지의 여부가 판정된다. 소거검증판정회로(432)((442))는 예를 들면 도 22 에 도시되는 바와 같이, 8 입력의 NAND게이트와 등가인 논리회로에 의해서 구성할 수 있다. 소거검증판정회로(432)((442))는 소거대상블럭의 모든 메모리셀이 소거상태로 된 것을 검출하는 것에 의해서 출력신호(432A)((442A))를 논리값1에서 논리값0으로 반전한다.

상기 AND게이트(463B)는 상기 신호(463E), DE1, (432A)를 3입력으로 하고, 메모리블럭(2)가 불량인 경우(DE1=0)에는 상기 메모리블럭(2)에 할당된 소거검증제어회로(431)의 기동을 억제한다. 즉, AND게이트(463B)의 출력상태를 소거완료의 상태(논리값0출력)로 유지시킨다. 상기 AND게이트(463C)는 상기 신호(463E), DE2, (442A)를 3입력으로 하고, 메모리블럭(3)이 불량인 경우(DE1=0)에는 상기 메모리블럭(3)에 할당된 소거검증제어회로(431)의 기동을 억제한다. 즉, AND게이트(463C)의 출력상태를 소거완료의 상태(논리값0출력)로 유지시킨다. 상기 AND게이트(463D)는 모든 소거대상블럭에대한 소거의 완료로써 소거검증제어회로(431), (441)에서 출력되는 신호를 2입력으로 한다. AND게이트(463D)의 출력은 OR게이트(466)에 공급된다. 이 OR게이트(466)은 상기 도 4 에서 설명한 비지 스테이터스 레지스터(140), 트랜지스터(36) 및 저항(35) 등에 의해서 실현되는 회로와 등가인 회로로 이해하기 바란다. 이 OR게이트(466)이 상기 레디/비지신호MR/B를 출력한다.

도 19 에는 퓨즈프로그램회로(47)의 설정상태에 따라 라이트제어회로(450)의 동작을 억제하는 회로의 1예가 도시된다. 동일도면에 있어서, (464A)는 라이트기동제어논리회로, (464B)는 AND게이트로서, 그들의 회로는 상기 논리회로(460)에 포함되어 있다. 라이트기동제어논리회로(464A)는 커맨드에 의해서 데이타의 라이트모드가 설정되었을 때, 메모리셀에 대한 라이트동작을 기동하는 타이밍신호(464C)를 생성한다. AND게이트(464B)는 그 타이밍신호(464C)와 상기 억제조건판정회로(48)로부터의 억제시호(33B)를 2입력으로 하고, 그의 출력에 의해 라이트제어회로(450)의 라이트동작의 기동을 억제한다.

상기 억제조건판정회로(48)은 상술한 바와 같이 구성된다. 따라서, 메모리블럭(2)가 불량(DE=0)인 부분품에 있어서(PSL=0) a0=0에 의해서 메모리블럭(2)의 메모리셀이 라이트대상으로 지시되어도 라이트제어회로(450)의 기동은 억제된다. 마찬가지로, 메모리블럭(3)이 불량(DE=1)인 부분품에 있어서(PSL=0) a0=1에 의해서 메모리블럭(3)의 메모리셀이 라이트대상으로 지시되어도 라이트제어회로(450)의 기동은 억제된다.

도 20 에는 퓨즈프로그램회로(47)의 설정상태에 따라서 라이트검증제어회로(451)의 동작을 선택적으로 억제하는 회로의 1예가 도시된다. 동일도면에 있어서, (465A)는 라이트검증기동제어논리회로, (465B)는 AND게이트로서, 그들의 회로는 타이밍컨트롤러(46)에 포함되어 있다. 라이트검증기동제어논리회로(465A)는 커맨드에 의해서 데이타의 라이트모드가 설정되었을 때, 라이트검증동작을 기동하는 타이밍신호(465C)를 생성한다. 라이트검증제어회로(451)은 라이트검증동작이 기동되면, 라이트동작된 어드레스에서 데이타를 리드시킨다. 리드된 데이타는 라이트검증판정회로(452)에 공급되고, 그것이 라이트데이타의 논리값과 일치되어 있는지의 여부가 판정된다. 라이트검증판정회로(452)는 예를 들면 도 23 에 도시되는 바와 같이, 외부에서 공급된 라이트데이타와 라이트후에 메모리셀에서 리드된 데이타를 비트대응에 의해 비교하는 배타적논리합회로와 OR게이트에 의해서 구성할 수 있다.

라이트검증판정회로(452)는 라이트데이타와 리드데이타의 일치상태(라이트완료상태)를 검출하는 것에 의해서, 검증판정신호(452A)는 논리값1에서 논리값0으로 반전한다.

상기 AND게이트(465B)는 상기 검증판정회로(452A)와 함께 억제신호(33B)와 기동신호(465C)를 3입력으로 하고, 메모리블럭(2)가 불량(DE=0)인 부분품에 있어서 (PSL=0) a0=0에 의해서 메모리블럭(2)의 메모리셀이 라이트대상으로 지시되어도 라이트제어회로(450)과 마찬가지로 라이트검증제어회로(451)의 기동을 억제한다. 즉, 로우레벨의 억제신호(33B)에 의해서 AND게이트(465B)의 출력상태가 라이트완료상태(논리값0출력)로 유지된다. 또, 상기 AND게이트(465B)는 메모리블럭(3)이 불량(DE=1)인 부분품에 있어서(PSL=0) a0=1에 의해서 메모리블럭(3)의 메모리셀이 라이트대상으로 지시되어도 라이트제어회로(450)과 마찬가지로 라이트검증제어회로(451)의 기동을 억제한다. 즉, 로우레벨의 억제신호(33B)에 의해서 AND게이트(465B)의 출력상태가 라이트완료상태(논리값0의 출력)로 유지된다.

또한, 이 실시예에 있어서도 도 1 의 경우와 마찬가지로 어드레스신호A0의 논리값을 반전가능한 퓨즈프로그램회로(34)가 마련되어 있다.

도 24 에는 도 15 에 도시되는 플래시메모리의 제조공정이 개략적으로 도시된다. 플래시메모리는 단결정실리콘과 같은 웨이퍼에 도 15 에ㅐ서 설명한 각종회로를 형성하는 웨이퍼공정(Sp1)을 거친 후, 기능테스트(function test) 등의 디바이스테스트가 실행된다(Sp2). 이것에 의해서 개개의 플래시메모리칩은 완동품, 상위부분품(메모리블럭(3)만이 구제불가능한 결함을 갖는다), 하위부분품(메모리블럭(2)만이 구제불가능한 결함을 갖는다), 불량품으로 선별된다. 그리고, 선별내용에 따라 상기 퓨즈프로그램회로의 설정이 실행된다(Sp3). 도 15 의 실시예에 따르면, 완동품은 PSL=1, DE1=1, DE2=1, 하위부분품은 PSL=0, DE1=1, DE2=0, 상위부분품은 PSL=0, DE1=0, DE2=1로 된다. 완동품의 설정상태는 퓨즈프로그램회로의 초기상태이다. 그 후, 플래시메모리칩은 상기 선별상태에 따라서 패키지에 봉지되고(Sp4), 봉지후의 선별테스트(Sp5)를 거쳐서 완성된다. 완동품의 칩은 1개씩 봉지된다. 부분품칩은 상위부분품과 하위부분품이 쌍으로 되고, 예를 들면 도 3 및 도 4 에서 설명한 메모리디바이스로서 봉지된다. 상위부분품과 하위부분품의 수에 편차가 있는 경우에는 수가 많은쪽의 칩의 일부에 대해 상기 퓨즈프로그램회로(34)의 상태를 변경하는 것에 의해 상술한 바와 마찬가지로 대처할 수 있다.

도 25 에는 도 15 에 도시되는 플래시메모리(1B)의 완동품에 대한 소거동작의 수순의 1예가 도시되어 있다. 도 25 의 (a)에 도시되는 플래시메모리의 어드레스맵에 있어서 #0, #1, …은 바이트어드레스이다. 도 15 의 플래시메모리(1B)는 최하위의 어드레스비트A0이 메모리블럭의 선택정보로 간주된다. 따라서, 512바이트의 1개의 소거블럭은 쌍방의 메모리블럭(2) 및 (3)에 걸친다. 완동품의 퓨즈프로그램회로(47)의 설정상태는 상술한 바와 같다.

도 25 의 (c)에 도시되는 바와 같이, 플래시메모리는 전원투입후, 커맨드대기상태로 된다(Se1). 커맨드는 Se2~Se4로 표시되는 바와 같이, 제 1 커맨드(1st커맨드), 제 2 커맨드(2nd커맨드) 및 제 3 커맨드(3rd커맨드)로 나누어서 설정된다. 제 1 커맨드는 소거개시블럭을 지정하는 커맨드로서, 소거개시블럭은 어드레스정보A9~A20으로서 상기 레지스터(16S)에 지정된다. 예를 들면 도 25 의 (a)에 도시되는 소거블럭1이 소거개시블럭으로서 지정된다. 제 2 커맨드는 소거종료블럭을 지정하는 커맨드로서, 소거종료블럭은 어드레스신호A9~A20으로서 상기 레지스터(16E)에 지정된다. 예를 들면 도 25 의 (a)에 도시되는 소거블럭3이 소거종료블럭으로서 지정된다. 제 3 커맨드는 소거동작을 지시하는 커맨드로서, 레지스터(15)에 설정된다.

상기 커맨드의 설정이 종료되면, 소거블럭1의 소거동작이 개시된다(Se5). 소거동작은 메모리블럭(2)와 (3)에서 병렬적으로 실행된다. 즉, 메모리블럭(2)(하위메모리블럭(2)라고도 한다)에 있어서 소거블럭1을 구성하는 256바이트에 대한 일괄소거동작(Se6)과 메모리블럭(3)(하위메모리블럭(3)이라고도 한다)에 있어서 소거블럭1을 구성하는 256바이트에 대한 일괄소거동작(Se7)이 병렬적으로 실행되고, 각각의 소거동작에 대해서 소거검증동작이 실행된다(Se8, Se9). 소거검증에 의해서 소거대상블럭의 모든 메모리셀이 소거상태로 된 것을 확인하는 것에 의해서 소거블럭1개의 소거동작이 종료되고, 최종적으로 소거상태로 할 수 없는 메모리셀이 존재하는 경우에는 소거동작은 이상(異常)종료로 된다(Se10). 1개의 소거블럭에 대한 소거동작이 정상적으로 종료되면, 상기 카운터(16C)를 증가시켜 소거대상블럭번호(소거블럭No.)를 다음으로 진행시키고(Se11), 그 소거블럭번호가 소거종료블럭의 블럭번호보다 작은지의 여부를 판정하고(Se12), 작을 때에는 상기 다음의 소거블럭에 대해서 상기 스텝Se5로부터의 처리를 개시시키고, 작지 않을 때에는 소거를 위한 내부처리가 종료된다(Se13).

도 26 에는 도 15 에 도시되는 플래시메모리(1B)의 하위부분품에 대한 소거동작의 수순의 1예가 도시된다. 하위부분품의 퓨즈프로그램회로(47)의 설정상태는 상술한 바와 같다. 이 경우, 도 26 의 (b)에 도시되는 바와 같이 상위메모리블럭(3)은 불량이므로 도 26 의 (a)의 어드레스맵에 도시되는 바와 같이, 불량부분의 바이트어드레스는 교대로 배치되게 된다. 도 15 에 플래시메모리는 최하위의 어드레스신호A0이 메모리블럭의 선택정보로 간주되기 때문이다.

도 26 의 (c)에 도시된 소거동작수순에 있어서 도 25 의 (c)와 다른 처리는 스텝Se7, Se9의 처리로 되고, 상위메모리블럭(3)에 대한 소거동작과 소거검증동작이 억제된다. 즉, 도 17 및 도 18 에 따라서 설명한 바와 같이, 퓨즈프로그램회로(47)에서 출력되는 신호DE2가 로우레벨로 되는 결과, 그들 처리가 억제된다.

도 27 에는 도 15 에 도시되는 플래시메모리(1B)의 상위부분품에 대한 소거동작의 수순의 1예가 도시된다. 상위부분품의 퓨즈프로그램회로(47)의 설정상태는 상술한 바와 같다. 이 경우, 도 27 의 (b)에 도시되는 바와 같이 하위메모리블럭(2)는 불량이므로 도 27 의 (a)의 어드레스맵에 도시되는 바와 같이, 불량부분의 바이트어드레스는 교대로 배치되게 된다.

도 27 의 (c)에 도시된 소거동작수순에 있어서 도 25 의 (c)와 다른 처리는 스텝Se6, Se8의 처리로 되고, 하위메모리블럭(2)에 대한 소거동작과 소거검증동작이 억제된다. 즉, 도 17 및 도 18 에 따라서 설명한 바와 같이, 퓨즈프로그램회로(47)에서 출력되는 신호DE1이 로우레벨로 되는 결과, 그들 처리가 억제된다.

도 28 에는 도 15 에 도시되는 플래시메모리(1B)의 완동품에 대한 라이트동작의 수순의 1예가 도시된다. 도 28 의 (a)에 도시되는 플래시메모리의 어드레스맵에 있어서 #0, #1, …은 바이트어드레스이다.

도 28 의 (c)에 도시되는 바와 같이, 플래시메모리는 전원투입후, 커맨드대기상태로 된다(Sw1). 커맨드는 Sw2, Sw3으로 표시되는 바와 같이, 라이트동작을 지시하는 커맨드와 라이트데이타이고, 라이트커맨드는 레지스터(15)에 설정되고(Sw2), 라이트데이타는 라이트어드레스와 함께 공급된다(Sw3). 라이트데이타는 데이타입출력버퍼(7)에 라이트어드레스(A0…A20)는 어드레스버퍼(10)에 공급된다. 그리고, 지정된 라이트어드레스에 라이트데이타를 라이트하는 동작이 개시되고(Sw4), 라이트후, 검증동작이 실행된다(Sw5). 라이트검증에 의해서 데이타에 라이트가 정상적으로 실행된 것을 확인하는 것에 의해서 상기 라이트동작이 종료된다(Sw6).

도 29 에는 도 15 에 도시되는 플래시메모리(1B)의 하위부분품에 대한 라이트동작의 수순의 1예가 도시된다. 하위부분품의 퓨즈프로그램회로(47)의 설정상태는 상술한 바와 같다. 이 경우, 도 29 의 (b)에 도시되는 바와 같이 상위메모리블럭(3)은 불량품이므로, 도 29 의 (a)의 어드레스맵에 도시되는 바와 같이 불량부분의 바이트어드레스는 교대로 배치되게 된다.

도 29 의 (c)에 도시되는 라이트동작수순에 있어서, 도 28 의 (c)와 다른 처리는 스텝Sw3 이후의 처리이고, 상위메모리블럭(3)에 대한 라이트동작과 라이트검증동작이 억제된다(Sw41, Sw51). 즉, 도 19 및 도 20 에 따라서 설명한 바와 같이, 퓨즈프로그램회로(47)에서 출력되는 신호SPL, DE2가 로우레벨로 되고, A0=1(a0=1)인 경우에는 억제신호(33B)는 로우레벨로 되는 결과, 그들의 처리가 억제된다. 하위메모리블럭(2)에 대해서는 라이트 및 라이트검증동작이 실행된다(Sw42, Sw52).

도 30 에는 도 15 에 도시되는 플래시메모리(1B)의 상위부분품에 대한 라이트동작의 수순의 1예가 도시된다. 상위부분품의 퓨즈프로그램회로(47)의 설정상태는 상술한 바와 같다. 이 경우, 도 30 의 (b)에 도시되는 바와 같이, 상위메모리블럭(2)는 불량이므로, 도 30 의 (a)의 어드레스맵에 도시되는 바와 같이, 불량부분의 바이트어드레스는 교대로 배치되게 된다.

도 30c 에 도시되는 라이트동작수순에 있어서, 불량메모리블럭은 하위메모리블럭(2)이므로 하위메모리블럭(2)에 대한 라이트동작과 라이트검증동작이 억제된다(Sw41, Sw51). 즉, 도 19 및 도 20 에 따라서 설명한 바와 같이, 퓨즈프로그램회로(47)에서 출력되는 신호SPL, DE1이 로우레벨로 되고, A0=0(a0=0)인 경우에는 억제신호(33B)가 로우레벨로 되는 결과, 그들 처리가 억제된다. 상위메모리블럭(3)에 대해서는 라이트 및 라이트검증동작이 실행된다(Sw42, Sw52).

도 31 에는 본 발명의 제 4 실시예에 관한 플래시메모리(1C)의 블럭도가 도시된다. 동일도면에 도시되는 플래시메모리는 반도체집적회로제조기술에 의해서 단결정실리콘과 같은 1개의 반도체기판에 형성된다. 본 실시예의 플래시메모리(1C)는 전기적으로 리라이트가능한 불휘발성의 메모리셀이 매트릭스배치된 2개의 메모리블럭(2Y), (3Y)를 구비한다. 메모리블럭(2Y), (3Y)는 각각 상기 2층 절연게이트 전계효과형 트랜지스터에 의해서 구성되는 플래시메모리셀이 매트릭스배치된 메모리셀어레이, 플래시메모리셀을 선택하기 위한 어드레스디코더 및 선택스위치회로르 갖는 각각의 메모리블럭(2Y), (3Y)에 대한 데이타라이트단위와 데이타리드단위는 본 실시예에 따르면 8비트(1바이트)로 된다.

각각의 메모리블럭(2Y), (3Y)에 대한 데이타의 입출력은 입출력회로(4), (5)에 의해서 바이트단위로 실행된다. 입출력회로(4), (5)는 선택회로(6)을 거쳐서 어느 한쪽이 데이타입출력버퍼(7)에 접속된다. 데이타입출력버퍼(7)은 8비트의 외부데이타입출력단자(8)에 결합되고, 외부와의 사이에서 데이타의 입출력이 실행된다. 메모리셀을 선택하기 위한 어드레스신호A0~A20은 외부어드레스입력단자(9)에서 어드레스입력버퍼(10)을 거쳐서 각 메모리블럭(2Y), (3Y)에 공급된다. 이 어드레스입력버퍼(10)은 어드레스래치회로로서의 기능을 갖고, 예를 들면 라이트어드레스를 그대로 유지하고, 이것을 라이트검증어드레스로서 이용할 수 있도록 되어 있다. 여기서, 어드레스신호A0~A20은 바이트어드레스로서, 특히 그의 최상위비트A20이 메모리블럭(2Y) 또는 (3Y)의 어느 것을 지정할지는 나타내는 정보로 간주된다. 메모리블럭(2Y), (3Y)는 각각 1M바이트의 기억용량을 구비한다.

도 31 에 있어서, (43Y), (45), (46Y)는 외부로부터의 지시에 따라서 상기 메모리블럭(2), (3)의 메모리셀에 대한 정보의 리라이트와 정보의 리드를 제어하는 회로블럭이다. (43Y)는 메모리블럭(2Y), (3Y)에 겸용화된 소거회로이다. (45)는 상기 실시예와 동일한 라이트회로이다. (46Y)는 플래시메모리 전체의 제어를 실행하는 타이밍컨트롤러이다. 타이밍컨트롤러(46Y)는 신호선군(47)을 거쳐서 상기 소거회로(43Y) 및 라이트회로(45)에 접속되어 있다.

상기 소거회로(43Y)는 소거제어회로(430Y), 소거검증제어회로(431Y) 및 소거검증판정회로(432Y)로 구성된다.

상기 타이밍컨트롤러(46Y)는 대표적으로 표시된 출력인에이블신호MOE, 라이트인에이블신호MWE, 칩인에이블신호MCE를 외부액세스제어신호로서 받는다. 타이밍컨트롤러(46Y)는 커맨드레지스터(15)를 갖고, 외부에서 데이타입출력버퍼(7)을 거쳐서 공급되는 커맨드가 세트되고, 그것을 해독하는 것에 의해서 소거, 소거검증, 라이트, 라이트검증, 데이타리드 등의 동작모드에 따른 내부제어신호를 생성한다. (460Y)로 표시되는 것은 상기 커맨드를 해독해서 상기 내부제어신호를 생성하는 논리회로이다. 상기 신호MOE, MCE, MWE는 논리회로(460Y)에 공급된다. 특히 제한되지 않지만, 상기 제어신호MWE는 커맨드레지스터로의 커맨드라이트를 지시한다. 제어신호MOE는 리드동작을 지시한다. 제어신호MCE는 칩선택을 지시한다.

소거동작은 예를 들면 512바이트단위와 같은 블럭단위로 가능하게 된다. 소거대상블럭의 지정은 특히 제한되지 않지만, 11비트의 어드레스신호A10~A20에 의해서 실행된다. 즉, 커맨드레지스터(15)로의 소거커맨드의 라이트시에 어드레스신호A10~A20에 의해서 특정되는 소거개시블럭의 어드레스정보가 소거개시블럭지정레지스터(16S)에, 어드레스신호A10~A20에 의해서 특정되는 소거종료블럭의 어드레스정보가 소거종료블럭지정레지스터(16E)에 설정된다. (16C)는 상기 소거개시블럭지정레지스터(16S)에 설정된 어드레스신호A10~A20이 프리세트되는 카운터로서, 그의 값이 상기 소거블럭종료레지스터에 설정된 어드레스신호와 일치할때까지 소거동작마다 증가된다. 타이밍컨트롤러(46Y)는 레지스터(16S)에 설정된 소거개시블럭을 기점으로 레지스터(16E)에 설정된 소거종료블럭까지 순차 소거 및 검증동작을 지시하는 제어신호를 소거회로(43Y)에 공급한다. 특히, 이 실시예에서는 A20은 메모리공간을 규정하는 어드레스신호의 최상위비트로 되고, 이 최상위비트가 메모리블럭(2Y), (3Y)의 구분신호로 된다. 따라서, 일괄소거단위로 되는 512바이트의 기억영역은 쌍방의 메모리블럭(2Y), (3Y)에 걸치는 일은 없다. 이 때, 소거회로(43)은 각 메모리블럭(2Y), (3Y)에 겸용된다. 따라서, 이 실시예에서는 지정된 블럭의 소거동작은 어느 한쪽의 메모리블럭(2Y) 또는 (3Y)에서 실행된다.

타이밍컨트롤러(46Y)는 커맨드레지스터(15)에 라이트커맨드가 설정되면, 데이타입출력버퍼(7)을 거쳐서 공급되는 라이트데이타를 예를 들면 어드레스신호A0~A20에 의해서 지시되는 메모리셀에 라이트하기 위한 제어신호를 라이트회로(45)에 공급한다. 라이트동작은 특히 제한되지 않지만, 바이트단위로의 라이트로 되고, 바이트데이타의 라이트는 어드레스신호A0~A20에 의해서 지정되는 어느 한쪽의 메모리블럭에서 실행된다.

본 실시예에 있어서 최상위의 어드레스신호A20은 상술한 바와 같이, 그의 논리값에 따라서 메모리블럭(2Y) 또는 메모리블럭(3Y)중의 어느 것을 선택할지를 나타내기 위한 신호로 간주된다. 예를 들면, A20=0은 메모리블럭(2Y)를 선택하고, A20=1은 메모리블럭(3Y)를 선택하는 것으로 간주된다. 또한, 이 실시예에 있어서 A20에 의한 메모리블럭의 선택이라고 하는 것은 메모리블럭(2Y), (3Y)에 포함되는 어드레스디코더에 의한 메모리셀의 선택동작을 의미한다. 따라서, 어드레스신호에 포함되는 A20이 0일 때에는 메모리블럭(2Y)에 포함되는 메모리셀이 액세스대상으로 되고, A20이 1일 때에는 메모리블럭(3Y)에 포함되는 메모리셀이 액세스대상으로 된다.

a0, a0*~a20, a20*은 상기 어드레스신호A0~A20의 내부상보어드레스신호이다. (22)는 입출력회로(4)에 대한 제어신호, (23)은 입출력회로(5)에 대한 제어신호, (24)는 선택회로(6)에 대한 제어신호를 의미한다.

본 실시예의 플래시메모리(1C)는 메모리블럭(2Y) 또는 (3Y) 중의 어느 한쪽에 구제불가능한 결함이 있는 경우, 부분품으로서 이용된다. 본 실시예의 플래시메모리(1C)에서는 2개의 부분품을 1개의 완동품과 완전 호환으로 하기 위해 퓨즈프로그램회로(47)을 구비하고, 또 상기 타이밍컨트롤러(46Y)는 억제조건판정회로(48Y)를 구비한다.

상기 퓨즈프로그램회로(47)은 제 3 실시예와 마찬가지로, 신호PSL을 출력하는 퓨즈회로(470), 신호DE1을 출력하는 퓨즈회로(471) 및 신호DE2를 출력하는 퓨즈회로(472)를 갖는다. 상기 신호PSL, DE1, DE2는 상기 억제조건판정회로(48Y)와 논리회로(460Y)에 공급된다. 상기 억제조건판정회로(48Y) 및 논리회로(460Y)는 신호PSL이 부분품인 것을 나타내는 것을 조건으로 상기 DE1, DE2에 따라서 구제불가능한 메모리블럭에 대한 소거, 라이트, 리드 등의 동작을 억제한다. 상기 억제조건판정회로(48Y)는 제 3 실시예에 있어서의 억제조건판정회로(48)과 실질적으로 동일기능을 실현한다. 상기 논리회로(460Y)는 상기 메모리블럭의 소거나 라이트동작을 억제할 때 레디/비지신호MR/B를 레디상태로 해서 외부로 출력한다. 또한, 도 31 에 있어서 제 3 실시예에서 설명한 것과 동일회로블럭 및 신호에는 동일부호를 붙이고 있다.

도 32 에는 퓨즈프로그램회로(47)의 설정상태에 따라서 데이타입출력버퍼(7)의 출력동작을 억제하는 회로의 1예가 도시된다. 동일도면에 있어서, (461A)는 출력제어논리회로, (461B)는 AND게이트로서, 그들은 논리회로(460Y)에 포함되어 있다. 출력제어논리회로(461A)는 커맨드에 의해서 데이타의 리드모드가 설정되었을 때, 메모리셀로부터의 리드데이타를 외부로 출력하는 타이밍신호(461C)를 생성한다. AND게이트(461B)는 그 타이밍신호(461C)와 상기 억제조건판정회로(48Y)로 부터의 억제신호(33B)를 2입력으로 하고, 그의 출력에 의해 데이타입출력버퍼(7)의 출력동작을 제어한다.

상기 억제조건판정회로(48Y)에는 도 21 에 예시된 회로와 마찬가지의 논리구성을 채용할 수 있다. 단, a0대신에 a20이 공급된다. 부분품이 아닌 경우(PSL=1), 억제신호(33B)는 상시 비활성화레벨(하이레벨)로 되므로, 데이타입출력버퍼(7)의 출력동작은 일절 억제되지 않는다. 부분품인 경우에(PSL=0) 메모리블럭(2Y)가 구제불가능할 때 퓨즈회로(471)의 퓨즈가 절단되어 신호DE1=0으로 되어 있으면(이 때 당연히 DE2=1이다), a20=0(메모리블럭(2Y)에 대한 액세스)이면 억제신호(33B)가 활성화레벨(로우레벨)로 되고, a20=1(메모리블럭(3Y)에 대한 액세스)이면 억제신호(33B)가 비활성화레벨(로우레벨로 된다. 마찬가지로, 부분품인 경우에(PSL=0) 메모리블럭(3Y)가 구제불가능하고 신호DE2=0으로 되어 있으면(이 때 당연히 DE1=1이다), a20=1(메모리블럭(3Y)에 대한 액세스)이면 억제신호(33B)가 활성화레벨(로우레벨)로 되고, a20=0(메모리블럭(2Y)에 대한 액세스)이면 억제신호(33B)가 활성화레벨(로우레벨)로 된다.

따라서, 메모리블럭(2Y)가 불량(DE1=0)인 부분품에 있어서(PSL=0) 메모리블럭(2Y)에 대한 리드동작액세스가 지시되어도(a20=0) 데이타입출력버퍼(7)의 출력동작은 억제된다. 마찬가지로, 메모리블럭(3Y)가 불량(DE2=0)인 부분품에 있어서 (PSL=0) 메모리블럭(3Y)에 대한 리드동작액세스가 지시되어도(a20=1) 데이타입출력버퍼(7)의 출력동작은 억제된다.

도 33 에는 퓨즈프로그램회로(47)의 설정상태에 따라 소거제어회로(430Y)의 동작을 억제하는 회로의 1예가 도시된다. 동일도면에 있어서, (462A)는 소거기동제어논리회로, (462E)는 AND게이트로서, 그들은 논리회로(460Y)에 포함되어 있다. 소거기동제어논리회로(462A)는 커맨드에 의해서 소거모드가 설정되었을 때, 소거동작의 기동타이밍신호(462F)를 생성한다. AND게이트(462E)는 그 타이밍신호(462F)와 상기 억제신호(33B)를 입력한다.

이것에 의하면, 메모리블럭(2Y)가 불량(DE1=0)인 부분품에 있어서(PSL=0) 소거동작의 기동신호(462F)가 활성화되어도 메모리블럭(2Y)에 대한 소거의 경우에는 (a20=0) 억제신호(33B)에 의해서 소거제어회로(430Y)의 기둥이 억제된다. 마찬가지로, 메모리블럭(3Y)가 불량(DE2=1)인 부분품에 있어서(PSL=0) 소거동작의 기동신호(462F)가 활성화되어도 메모리블럭(3Y)에 대한 소거의 경우에는(a20=1) 억제신호(33B)에 의해서 소거제어회로(430Y)의 기둥이 억제된다.

도 34 에는 퓨즈프로그램회로(47)의 설정상태에 따라서 소거검증제어히로(431Y)의 동작을 억제하는 회로의 1예가 도시된다. 동일도면에 있어서, (463A)는 소거검증기동제어논리회로, (463G)는 AND게이트로서, 그들은 타이밍컨트롤러(46M)에 포함되어 있다. 소거검증기동제어논리회로(463A)는 커맨드에 의해서 소거모드가 설정되었을 때, 소거검증동작의 기동타이밍신호(463E)를 생성한다. 소거검증제어회로(431Y)는 소거검증동작이 기동되면, 메모리블럭(2Y), (3Y)의 소거대상블럭에서 예를 들면 바이트단위로 데이타를 리드시킨다. 리드된 데이타는 소거검증판정회로(432Y)에 공급되고, 그것이 소거상태의 논리값으로 되어 있는지의 여부가 판정된다. 소거검증판정회로(432Y)는 예를 들면 도 22 에 도시되는 바와 같이, 8입력의 NAND와 등가인 논리회로에 의해서 구성할 수 있다. 소거검증판정회로(432Y)는 소거대상블럭의 모든 메모리셀이 소거상태로 된 것을 검출하는 것에 의해서 출력신호(432A)를 논리값1에서 논리값0으로 반전한다.

상기 AND게이트(463G)는 상기 신호(463E), (33B), (432A)를 3입력으로 하고, 메모리블럭(2Y)가 불량인 경우(PSL=0, DE1=0), 메모리블럭(2Y)의 지정으로 간주되는 a20=0으로 되는 것에 의해 소거검증제어회로(431Y)의 기동을 억제한다. 즉, AND게이트(463B)의 출력상태를 소거완료의 상태(논리값0출력)로 유지시킨다. 한편, 메모리블럭(3Y)가 불량인 경우(PSL=0, DE2=0)에는 메모리블럭(3Y)의 지정으로 간주되는 a20=1로 되는 것에 의해, 소거검증제어회로(431Y)의 기동을 억제한다.

즉, AND게이트(463B)의 출력상태를 소거완료의 상태(논리값0출력)로 유지시킨다. 또한, 도 34 에 있어서 도 18 에 도시되는 것과 동일기능을 갖는 것에는 그것과 동일부호를 붙이고 있다.

도 35 에는 퓨즈프로그램회로(47)의 설정상태에 따라서 라이트제어회로(450)의 동작을 억제하는 회로의 1예가 도시된다. 이 회로는 도 19 의 회로구성과 실질적으로 동일하고, 억제조건판정회로(48Y)의 어드레스입력이 a20으로 되어 있는 점이 다를 뿐이다. 이 회로에 의하면, 메모리블럭(2Y)가 불량(DE1=0)인 부분품에 있어서(PSL=0) a20=0에 의해서 메모리블럭(2Y)의 메모리셀이 라이트대상으로 지시되었다고 해도 라이트제어회로(450)의 기동은 억제된다. 마찬가지로, 메모리블럭(3Y)가 불량(DE2=0)인 부분품에 있어서(PSL=0) a20=1에 의해서 메모리블럭(3Y)의 메모리셀이 라이트대상으로 지시되어도 라이트제어회로(450)의 기동은 억제된다. 또한, 도 35 에 있어서 도 19 에 도시되는 것과 동일기능을 갖는 것에는 그것과 동일부호를 붙이고 있다.

도 36 에는 퓨즈프로그램회로(47)의 설정상태에 따라서 라이트검증제어회로(451)의 동작을 선택적으로 억제하는 회로의 1예가 도시된다. 이 회로는 도 20 의 회로구성과 실질적으로 동일하고, 억제조건판정회로(48Y)의 어드레스입력이 a20으로 되어 있는 점이 다를 뿐이다. 이 회로에 의하면, AND게이트(465B)는 메모리블럭(2Y)가 불량(DE1=0)인 부분품에 있어서(PSL=0) a20=0에 의해서 메모리블럭(2Y)의 메모리셀이 라이트대상으로 지시되어도 라이트제어회로(450)과 마찬가지로 라이트검증제어회로(451)의 기둥을 억제한다. 즉, 로우레벨의 억제신호(33B)에 의해서 AND게이트(465B)의 출력상태가 라이트완료상태(논리값0출력)로 유지된다. 또, 상기 AND게이트(465B)는 메모리블럭(3Y)가 불량(DE2=0)인 부분품에 있어서(PSL=0) a20=1에 의해서 메모리블럭(3Y)의 메모리셀이 라이트대상으로 지시되어도 라이트제어회로(450)과 마찬가지로 라이트검증제어회로(451)의 기동을 억제한다. 즉, 로우레벨의 억제신호(33B)에 의해서 AND게이트(465B)의 출력상태가 라이트완료상태(논리값0출력)로 유지된다.

제 4 실시예에 관한 플래시메모리(1C)도 상기 도 24 에서 설명한 것과 동일공정을 거쳐서 각각 완동품, 상위부분품, 하위부분품, 불량품으로 선별되고 그 선별 내용에 따라 상기 퓨즈프로그램회로(47)의 설정이 실행된다. 퓨즈프로그램회로의 설정내용은 도 24 에서 설명한 내용과 동일하게 된다. 부분품칩은 상위부분품과 하위부분품이 쌍으로 되고, 예를 들면 도 3 및 도 4 에서 설명한 메모리디바이스로서 봉지된다. 그와 같은 메모리디바이스를 적용해서 도 5 에서 설명한 메모리카드를 구성할 수 있다.

도 37 에는 도 31 에 도시되는 플래시메모리(1C)의 완동품에 대한 소거동작의 수순의 1예가 도시된다. 도 37 의 (a)에 도시되는 플래시메모리의 어드레스맵에 있어서 #0, …, #1048575, …은 바이트어드레스이다. 도 31 의 플래시메모리(1C)는 최상위의 어드레스신호A20이 메모리블럭의 선택정보로 간주된다. 특히 제한되지 않지만, 하위메모리블럭(2Y)의 최종바이트어드레스는 #1048575로 되고, 상위메모리블럭(3Y)의 선두바이트어드레스는 #1048576으로 된다. 완동품의 퓨즈프로그램회로(47)의 설정상태는 상술한 바와 같다.

완동품에 대한 소거의 수순을 도시한 도 37 의 (c)는 도 25 의 (c)에 대해 스텝Se14, Se15, Se16이 다르게 되어 있다. 즉, 일괄소거단위블럭은 메모리블럭의 선택정보로 간주되는 A20의 논리값에 따라서 어느 한쪽의 메모리블럭에 포함되는 것으로 된다. 그 밖의 점은 도 25 에서 설명한 내용과 동일하다.

도 38 에는 도 31 에 도시되는 플래시메모리의 하위부분품에 대한 소거동작의 수순의 1예가 도시된다. 하위부분품의 퓨즈프로그램회로(47)의 설정상태는 상술한 바와 같다. 이 경우, 도 38 의 (b)에 도시되는 바와 같이 상위메모리블럭(3Y)는 불량이다. 이 예에서는 도 38 의 (a)의 어드레스맵에 도시되는 바와 같이, 하위메모리블럭(2Y)에 포함되는 소거블럭(2048)과 상위메모리블럭(3Y)에 포함되는 소거블럭(2049), (2050)을 연속소거의 대상으로 한다.

도 38 의 (c)에 도시되는 소거동작수순에 있어서 그들 소거대상블럭은 스텝Se2, Se3에서 지정된다. 스텝Se5에서 소거처리가 개시되면, 상위메모리블럭(3Y)에 포함되는 소거블럭에 대한 소거동작과 소거검증동작이 억제된다(Se140, Se141, Se142, Se151, Se152). 즉, 도 33 및 도 34 에 따라서 설명한 바와 같이 퓨즈프로그램회로(47)에서 출력되는 신호DE2가 로우레벨로 되는 결과, 그들 처리가 억제된다.

도 39 에는 도 31 에 도시되는 플래시메모리의 상위부분품에 대한 소거동작의 수순의 1예가 도시된다. 상위부분품의 퓨즈프로그램회로(47)의 설정상태는 상술한 바와 같다. 이 경우, 도 39 의 (b)에 도시되는 바와 같이 하위메모리블럭(2Y)는 불량이다. 이 예에서는 도 39 의 (a)의 어드레스맵에 도시되는 바와 같이, 하위메모리블럭(2Y)에 포함되는 소거블럭(2048)과 상위메모리블럭(3Y)에 포함되는 소거블럭(2049), (2050)을 연속소거의 대상으로 한다.

도 39 의 (c)에 도시되는 소거동작수순에 있어서 그들 소거대상블럭은 스텝Se2, Se3에서 지정된다. 스텝Se5에서 소거처리가 개시되면, 하위메모리블럭(2Y)에 포함되는 소거블럭에 대한 소거동작과 소거검증동작이 억제된다(Se140, Se141, Se142, Se151, Se152). 즉, 도 33 및 도 34 에 따라서 설명한 바와 같이 퓨즈프로그램회로(47)에서 출력되는 신호DE1이 로우레벨로 되는 결과, 그들 처리가 억제된다.

도 40 에는 도 31 에 도시되는 플래시메모리의 완동품에 대한 라이트동작의 수순의 1예가 도시된다. 이 라이트수순은 도 28 의 수순과 기본적으로 동일하다.

도 41 에는 도 31 에 도시되는 플래시메모리의 하위부분품에 대한 라이트동작의 수순의 1예가 도시된다. 도 29 와의 상이점은 어드레스신호의 최상위비트A20에 의해서 메모리블럭이 지정되는 점이며, A20=1일 때, 상위메모리블럭(3Y)에 대한 라이트동작과 라이트검증동작이 억제된다(Sw41, Sw51). 즉, 도 19 및 도 20 에 따라서 설명한 바와 같이 퓨즈프로그램회로(47)에서 출력되는 신호SPL, DE2가 로우레벨로 되고, A20=1(a20=1)인 경우에는 억제신호(33B)는 로우레벨로 되는 결과, 그들 처리가 억제된다. 하위메모리블럭(2Y)에 대해서는 라이트 및 라이트검증동작이 실행된다(Sw42, Sw52).

도 42 에는 도 31 에 도시되는 플래시메모리의 상위부분품에 대한 라이트동작의 수순의 1예가 도시된다. 도 30 과의 상이점은 어드레스신호의 최상위비트A20에 의해서 메모리블럭이 지정되는 점이며, A20=0일 때, 하위메모리블럭(2Y)에 대한 라이트동작과 라이트검증동작이 억제된다(Sw41, Sw51). 즉, 도 19 및 도 20 에 따라서 설명한 바와 같이, 퓨즈프로그램회로(47)에서 출력되는 신호SPL, DE1이 로우레벨로 되고, A20=0(a20=0)인 경우에는 억제신호(33B)가 로우레벨로 되는 결과, 그들 처리가 억제된다. 상위메모리블럭(3Y)에 대해서는 라이트 및 라이트검증동작이 실행된다(Sw42, Sw52).

상기 각 실시예에 의하면 다음의 작용효과를 얻을 수 있다.

제 1, 제 2, 제 4 실시예에 의하면, 어드레스정보에 따라서 선택되도록 하는 메모리블럭이 상기 퓨즈프로그램회로(30), (100), (47)에 의해 지정되어 있는 메모리블럭(부분품에 있어서의 불량메모리블럭)과 일치할 때, 데이타의 리라이트동작(소거, 라이트)의 지시에 대해서는 상기 제 1 의 제어수단(11), (81) 또는 소거회로(43), 라이트회로(45) 및 타이밍컨트롤러(46)에 의해서 그의 동작을 억제할 수 있고, 또 정보리드동작의 지시에 대해서는 데이타입출력버퍼(7)의 데이타출력동작을 마찬가지로 억제할 수 있다.

제 1~제 4 의 실시예에 의하면, 불량메모리블럭에 대한 액세스가 검출되었을때, 데이타의 리라이트동작의 지시에 대해서는 그의 동작의 완료를 의미하는 스테이터스MR/B를 상기 동작의 완료와는 관계없이 외부출력가능하게 할 수 있어 데이타리드동작의 지시에 대해서는 마찬가지로 데이타입출력버퍼의 데이타출력동작을 억제할 수 있다.

부분품으로서의 반도체메모리 자체에 의한 상기 억제기능에 의해 시스템상, 메모리블럭을 지정하는 특정어드레스를 반도체메모리의 외부에서 고정시키거나 하는 처리를 필요로 하는 일 없고 부분품을 이용할 수 있도록 된다.

따라서, 상위부분품(1-U)와 하위부분품(1-L)을 외부단자를 공통접속해서 메모리디바이스를 간단하게 구성할 수 있다. 이것에 의해, 상기 메모리디바이스(40)은 외부단자사양 또는 이용형태의 점에 있어서 완동품의 반도체메모리와 호환을 달성할 수 있다.

또, 부분품에 있어서의 불량의 메모리블럭에 대한 외부로부터의 정보리라이트동작이 지시되어도 상기 메모리블럭의 정보리라이트동작이 억제되고, 또는 상술한 바와 같이 데이타의 리라이트동작의 완료를 의미하는 스테이터스를 상기 동작의 완료와는 관계없이 외부출력가능하게 하므로, 외부로부터의 액세스에 의해서 부분품의 결합부분의 동작이 지정된 경우에 상기 부분품의 결함부분을 대체하는 다른 부분품과의 사이에서 내부상태에 모순을 발생시키지 않도록 할 수 있다.

제조프로세스등과의 관계로 인해 여러개의 부분품의 각각의 불량부분에는 편차가 발생되는 것이 예상된다. 메모리블럭을 선택하는 것으로 간주되는 어드레스정보를 퓨즈프로그램회로(34)에 설정된 값에 따라서 선택적으로 논리반전하는 논리수단(104)를 채용하는 것에 의해 불량부분이 다른 부분품이 수량적으로 치우쳐도 퓨즈프로그램회로(34)의 정보설정의 방법에 의해서 외부에서 공급되는 어드레스신호에 대한 외관상의 동작가능 메모리블럭의 배치를 자유롭게 변경할 수 있고, 이것에 의해 동작영역이 상보적으로 되는 부분품을 조합해서 양품을 대체하는 경우, 수량적으로 많은 쪽의 불량형태의 부분품이 남아 버리는 사태를 방지할 수 있다.

플래시메모리의 부분품을 이용한 메모리카드(50)은 상위부분품(1-U)와 하위부분품(1-L)을 완동품으로서의 플래시메모리 대신에 배선기판상에서 서로의 외부단자를 공통접속하여 실장해서 구성할 수 있다. 부분품으로서의 플래시메모리의 불량부분에 대한 처리는 상술한 바와 같이 퓨즈프로그램회로를 프로그램하는 것에 의해서 플래시메모리의 내부에서 실현할 수 있으므로, 플래시메모리의 특정어드레스단자의 입력레벨을 고정시키는 처리를 일절 필요로 하지 않는다. 그리고, 메모리카드에 이용하는 플래시메모리가 부분품이어도 완동품이어도 실장기판의 배선, 카드컨트롤러의 칩선택논리를 공통화할 수 있다.

따라서, 부분품을 이용한 메모리디바이스나 메모리카드에 대해 완동품을 이용한 것과의 양호한 호환성을 실현할 수 있다. 반도체메모리의 부분품을 완동품 대신에 그대로 메모리디바이스나 메모리카드에 적용할 수 있다.

이상 본 발명자에 의해서 이루어진 발명을 실시예에 따라 구체적으로 설명했지만, 본 발명은 그것에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위에서 여러가지고 변경가능한 것은 물론이다. 예를 들면, 메모리블럭은 2개에 한정되지 않고, 4개, 8개 등으로 하는 것도 가능하다. 또, 반도체메모리는 플래시메모리에 한정되지 않고 EPROM, EEPROM, 마스크ROM 등의 그 밖의 불휘발성반도체메모리, 랜덤액세스메모리에도 널리 적용할 수 있다.

이상과 같이, 본 발명은 플래시메모리 등의 반도체메모리, 구제불가능한 부분적결함을 갖는 반도체메모리를 조합해서 양품의 반도체메모리와 호환성을 달성한 메모리디바이스, 그와 같은 메모리디바이스 등을 사용한 메모리카드에 적용할 수 있고 그들은 크고 작은 각종 컴퓨터시스템의 기억회로에 적용할 수 있다.

Claims (11)

1. 다수의 메모리셀을 포함해서 구성되는 여러개의 메모리블럭, 상기 메모리블럭으로의 라이트데이타가 외부에서 공급됨과 동시에 메모리블럭으로부터의 리드데이타를 외부로 출력하는 데이타입출력버퍼 및 상기 메모리셀에 대한 데이타의 리라이트와 데이타의 리드를 제어하는 제 1 의 제어수단을 포함하는 반도체메모리에 있어서,

   상기 여러개의 메모리블럭내에 존재하는 일부의 불량메모리블럭을 지정하는 제 1 의 기억수단과 제 1 의 기억수단이 지정하는 불량메모리블럭의 액세스를 어드레스신호에 따라서 검출하는 검출수단을 마련하고,

   상기 제어수단은 상기 검출수단이 불량메모리블럭에 대한 액세스를 검출하면, 데이타의 리라이트동작의 지시에 대해서는 그의 동작을 억제하고, 데이타리드동작의 지시에 대해서는 데이타입출력버퍼의 데이타출력동작을 억제하는 것인 것을 특징으로 하는 반도체메모리.
2. 전기적으로 리라이트가능한 다수의 메모리셀을 포함해서 구성되는 여러개의 메모리블럭, 상기 메모리블럭으로의 라이트데이타가 외부에서 공급됨과 동시에 메모리블럭으로부터의 리드데이타를 외부로 출력하는 데이타입출력버퍼 및 상기 메모리셀에 대한 데이타의 리라이트와 데이타의 리드를 제어하는 제 1 의 제어수단을 포함하는 반도체메모리에 있어서,

   상기 여러개의 메모리블럭내에 존재하는 일부의 불량메모리블럭을 지정하는 제 1 의 기억수단과 제 1 의 기억수단이 지정하는 불량메모리블럭의 액세스를 어드레스신호에 따라서 검출하는 검출수단을 마련하고,

   상기 제어수단은 상기 검출수단이 불량메모리블럭에 대한 액세스를 검출하면, 데이타의 리라이트동작의 지시에 대해서는 그의 동작의 완료를 의미하는 스테이터스를 상기 동작의 완료와는 관계없이 외부출력가능하게 형성하고, 데이타리드동작의 지시에 대해서는 데이타입출력버퍼의 데이타출력동작을 억제하는 것인 것을 특징으로 하는 반도체메모리.
3. 전기적으로 리라이트가능한 다수의 메모리셀을 포함해서 구성되는 여러개의 메모리블럭, 상기 메모리블럭으로의 라이트데이타가 외부에서 공급됨과 동시에 메모리블럭으로부터의 리드데이타를 외부로 출력하는 데이타입출력버퍼 및 상기 메모리셀에 대한 데이타의 리라이트와 데이타의 리드를 제어하는 제 1 의 제어수단을 포함하는 반도체메모리에 있어서,

   상기 여러개의 메모리블럭내에 존재하는 일부의 불량메모리블럭을 지정하는 제 1 의 기억수단과 제 1 의 기억수단이 지정하는 불량메모리블럭의 액세스를 어드레스 신호에 따라서 검출하는 검출수단을 마련하고,

   상기 제어수단은 상기 검출수단이 불량메모리블럭에 대한 액세스를 검출하면, 데이타의 리라이트동작의 지시에 대해서는 그의 동작을 억제해서 상기 동작의 완료를 의미하는 스테이터스를 외부출력가능하게 형성하고, 데이타리드동작의 지시에 대해서는 데이타입출력버퍼의 데이타출력동작을 억제하는 것인 것을 특징으로 하는 반도체메모리.
4. 제 2 항에 있어서,

   상기 제 1 의 기억수단이 지정하는 불량메모리블럭의 액세스를 검출하기 위해 상기 검출수단으로 어드레스정보를 공급하는 경로에 입력을 선택적으로 반전해서 출력가능하게 하는 논리수단을 마련함과 동시에 이 논리수단에 의한 입력의 반전동작의 가부를 결정하는 제어정보를 보유하는 제 2 의 기억수단을 마련해서 이루어지는 것인 것을 특징으로 하는 반도체메모리.
5. 청구범위 제 1 항에 기재된 반도체메모리를 여러개 포함하고, 그들 반도체메모리는 서로 한쪽이 다른쪽의 불량메모리블럭을 대체하는 관계를 갖고, 각각의 반도체메모리에 있어서 서로 동일기능을 갖는 외부단자가 공통접속되어 이루어지는 것인 것을 특징으로 하는 메모리디바이스.
6. 청구범위 제 2 항에 기재된 반도체메모리를 여러개 포함하고, 그들 반도체메모리는 서로 한쪽이 다른쪽의 불량메모리블럭을 대체하는 관계를 갖고, 각각의 반도체메모리에 있어서 서로 동일기능을 갖는 외부단자가 공통접속되어 이루어지는 것인 것을 특징으로 하는 메모리디바이스.
7. 청구범위 제 6 항에 기재된 메모리디바이스를 카드기판에 여러개 실장해서 이루어지고, 각각의 메모리디바이스는 상기 외부단자로서 외부데이타입출력단자, 칩선택단자, 어드레스입력단자를 구비하고,

   상기 외부데이타입출력단자가 카드기판의 데이타배선에 공통접속된 메모리디바이스에 대해 상기 메모리디바이스마다 칩선택단자가 카드기판의 서로 다른 칩선택신호배선에 결합됨과 동시에 각각의 메모리디바이스의 외부어드레스입력단자가 카드기판의 어드레스신호배선에 공통접속되어 이루어지는 것인 것을 특징으로 하는 메모리카드.
8. 제 7 항에 있어서,

   한쪽이 상기 카드기판의 외부와 인터페이스되고 다른쪽이 상기 데이타배선, 칩선택신호배선 및 어드레스신호배선에 결합된 카드컨트롤러를 구비하고, 상기 카드컨틀롤러는 외부에서 부가되는 어드레스정보의 일부를 디코드해서 상기 칩선택신호를 생성하는 디코드수단을 포함해서 이루어지는 것인 것을 특징으로 하는 메모리카드.
9. 다수의 메모리셀을 포함해서 구성되는 여러개의 메모리블럭, 상기 메모리블럭으로의 라이트데이타가 외부에서 공급됨과 동시에 메모리블럭으로부터의 리드데이타를 외부로 출력하는 데이타입출력버퍼 및 상기 메모리셀에 대한 데이타의 리라이트와 데이타의 리드를 제어하는 제 1 의 제어수단을 포함하는 반도체메모리에 있어서,

   상기 여러개의 메모리블럭내에 존재하는 일부의 불량메모리블럭을 지정하는 제 1 의 기억수단을 마련하고,

   상기 제어수단은 상기 제 1 의 기억수단이 지정하는 불량메모리블럭에 대해 데이타의 리라이트동작의 지시에 대해서는 그의 동작을 억제하고, 데이타리드동작의 지시에 대해서는 데이타입출력버퍼의 데이타출력동작을 억제하는 것인 것을 특징으로 하는 반도체메모리.
10. 전기적으로 리라이트가능한 다수의 메모리셀을 포함하고, 어드레스신호의 최하위비트에 의해서 어느 하나가 지정되는 2개의 메모리블럭, 상기 메모리블럭으로의 라이트데이타가 외부에서 공급됨과 동시에 메모리블럭으로부터의 리드데이타를 외부로 출력하는 데이타입출력버퍼 및 상기 메모리셀에 대한 데이타의 리라이트와 데이타의 리드를 제어하는 제 1 의 제어수단을 포함하는 반도체메모리에 있어서,

    상기 2 개의 메모리블럭의 어느 한쪽의 메모리블럭을 지정하는 제 1 의 기억수단과 제 1 의 기억수단이 지정하는 불량메모리블럭의 액세스를 어드레스신호의 최하위비트에 따라서 검출하는 검출수단을 마련하고,

    상기 제어수단은 상기 검출수단이 불량메모리블럭에 대한 액세스를 검출하면, 데이타의 리라이트동작의 지시에 대해서는 그의 동작의 완료를 의미하는 스테이터스를 동작의 완료와는 관계없이 외부출력가능하게 형성하고, 데이타리드동작의 지시에 대해서는 데이타입출력버퍼의 데이타출력동작을 억제하는 것인 것을 특징으로 하는 반도체메모리.
11. 전기적으로 리라이트가능한 다수의 메모리셀을 포함하고, 어드레스신호의 최상위비트에 의해서 어느 하나가 지정되는 2개의 메모리블럭, 상기 메모리블럭으로의 라이트데이타가 외부에서 공급됨과 동시에 메모리블럭으로부터의 리드데이타를 외부로 출력하는 데이타입출력버퍼 및 상기 메모리셀에 대한 데이타의 리라이트와 데이타의 리드를 제어하는 제 1 의 제어수단을 포함하는 반도체메모리에 있어서,

    상기 2개의 메모리블럭의 어느 한쪽의 메모리블럭을 지정하는 제 1 의 기억수단과 제 1 의 기억수단이 지정하는 불량메모리블럭의 액세스를 어드레스신호의 최상위비트에 따라서 검출하는 검출수단을 마련하고,

    상기 제어수단은 상기 검출수단이 불량메모리블럭에 대한 액세스를 검출하면, 데이타의 리라이트동작의 지시에 대해서는 그의 동작을 억제해서 상기 동작의 완료를 의미하는 스테이터스를 외부출력가능하게 형성하고, 데이타리드동작의 지시에 대해서는 데이타입출력버퍼의 데이타출력동작을 억제하는 것인 것을 특징으로 하는 반도체메모리.