JP3323882B2 - クロック同期式メモリ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、動作モードを設定
するためのモードレジスタを備え、該モードレジスタに
設定された内容に従って、バースト長、ラップタイプ及
びＣＡＳレーテンシの動作モードを設定するクロック同
期式（クロック入力に同期してデータ入出力を行う）メ
モリに有効な技術に関するものである。

【０００２】

【従来の技術】近年、マイクロプロセッサの動作周波数
向上に伴い、高速アクセス可能なメモリが要求され、こ
れに応えるべく、シンクロナスＤＲＡＭ等のクロック同
期式メモリが開発されている。シンクロナスＤＲＡＭで
は、動作モードを設定するためのモードレジスタを備
え、これに、バースト長、ラップタイプ及びＣＡＳレー
テンシを設定することにより、システムに最適な動作を
行わせることができる。ここで、バースト長は、連続し
て入出力するデータ数であり、例えば、１、２、４、８
及びフルページの何れかを選択することができる。ま
た、ラップタイプは、バーストアクセス（連続入出力）
の際に内部で生成されるカラムアドレスの変化のさせ方
であり、例えば、同一バンク内でカラムアドレスを連続
的に変化させるシーケンシャル方式と、カラムアドレス
をスクランブルさせるインターリーブ方式との一方を選
択することができる。更に、ＣＡＳレーテンシは、リー
ドコマンド入力後、最初のデータが読めるまでのクロッ
ク数であり、例えば、１、２及び３の中から選択するこ
とができる。

【０００３】図２に、シンクロナスＤＲＡＭの概略構成
図を示す。

【０００４】図に於いて、２１はメモリセルアレイ、２
２はロウ・デコーダ、２３はカラム・デコーダ、２４は
ロウ・アドレス・バッファ、２５はカラム・アドレス・
バッファ、２６はデータ制御回路、２７はデータ入出力
バッファ、２８はコントロール・ロジック、２９はモー
ドレジスタを含むモード設定部である。ＳＳは、モード
設定部２９中のモードレジスタの出力信号であり、コン
トロール・ロジック２８に入力されている。

【０００５】シンクロナスＤＲＡＭに於けるモード設定
は、入力専用ピンに必要な動作を示すコード（コマン
ド）を入力することによって実現する。通常、チップセ
レクト信号ＣＳ／、ロウアドレスストローブ信号ＲＡＳ
／、カラムアドレスストローブ信号ＣＡＳ／、及びライ
トイネーブル信号ＷＥ／を、”Ｌｏｗ”レベルにし、ア
ドレス端子Ａ０〜Ａ６をデータ入力端子として使用す
る。

【０００６】図３に、モード設定部の構成を簡略化して
示す。

【０００７】モードレジスタ３１は、３ビットのＤフリ
ップフロップ３２、３３及び３４を備えている。Ｄフリ
ップフロップ３２、３３及び３４の出力は、それぞれ、
バースト長、ラップタイプ、及びＣＡＳレーテンシを表
している。実際には、バースト長が、１、２、４、８及
びフルレングスの各々に対して１個のフリップフロップ
を備え、他のモードについても同様であるが、図３では
簡略化している。

【０００８】アンドゲート３５、３６及び３７は、何れ
もモードレジスタセット信号ＭＲＳにより開かれ、その
出力は、７ビットのアドレスＡ０〜Ａ６の値で定まる。
モードレジスタセット信号ＭＲＳは、アンドゲート３８
の出力であり、チップセレクト信号ＣＳ／、ロウアドレ
スストローブ信号ＲＡＳ／、カラムアドレスストローブ
信号ＣＡＳ／、及びライトイネーブル信号ＷＥ／を、何
れも”Ｌｏｗ”レベルとし、同時に、所定のアドレス値
Ａ０〜Ａ６を与えることにより、モードレジスタ３１に
適当な動作モードを設定することができる。

【０００９】モードレジスタへのモード設定は、メモリ
アクセス前の初期化ルーチンによって行われる。ユーザ
は、メモリアクセス前に当該メモリアクセスの仕様及び
使用態様に応じて、モードレジスタの内容を設定する。
モードレジスタで指定される動作モードの内、ＣＡＳレ
ーテンシとは、メモリアクセスのＣＡＳアドレス（列ア
ドレス）を受信（ラッチ）してから、最初のデータを出
し入れするまでのクロック数を意味する。したがって、
ＣＡＳレーテンシを「２」に設定した場合には、ＣＡＳ
アドレスを受信してから２クロック後に最初のデータを
出し入れする。

【００１０】一般に、ＤＲＡＭ等の半導体メモリは、電
源投入後、電源電位Ｖｃｃが所定の電位に安定し、内部
回路が安定するまで、一定の時間を要し、その後、前記
シーケンスに従って、モードレジスタに適当な動作モー
ドの設定を行う必要がある。このため、電源投入後、ア
クセス可能になるまでの時間が長くなる。また、電源投
入後、メモリアクセス前に、初期化ルーチン等によるモ
ード設定が必要になる。

【００１１】このような問題を解決する手段として、シ
ンクロナスＤＲＡＭでは、レーザヒューズや電気的ヒュ
ーズ等の不揮発性スイッチ素子により、モードレジスタ
の初期値を設定しておき、電源投入後、電源電位の立ち
上がりを検知し、自動的にモードレジスタに初期値を設
定することにより、初期化ルーチン等によるモード設定
の繁雑さを低減することが提案されている（特開平７−
９３９７０号公報）。

【００１２】

【発明が解決しようとする課題】同一デバイスについ
て、電源電位及びアクセスタイム等の仕様を変えること
が行われるが、一般に電源電位が高くなるとメモリのア
クセスタイムは短くなり、同一クロックで動作させると
レーテンシを小さくする（短くする）ことができる。こ
の場合に、前記のように、モードレジスタの内容を予め
固定してしまうと、電源電位に対して最適化されたレー
テンシを設定することができなくなる。

【００１３】また、デバイスの仕様毎に、予め異なる動
作モードのデバイスを準備しておくことは、製造及び製
品管理上、極めて煩雑なものとなる。

【００１４】本発明は、従来に於ける、かかる技術課題
を解決すべくなされたものである。

【００１５】

【課題を解決するための手段】本発明のクロック同期式
メモリは、動作モードを設定するためのモードレジスタ
を備え、該モードレジスタに設定された動作モードで、
クロック入力に同期してデータ入出力（データ出力のみ
を含む）を行うクロック同期式メモリに於いて、互いに
異なる動作モードが設定された複数のモードレジスタ
と、電源電位検出回路を含み、該電源電位検出回路より
の電源電位検出信号に応じて、上記複数のモードレジス
タの内の所定のモードレジスタを選択するモードレジス
タ選択回路とを備えて成ることを特徴とするものであ
る。

【００１６】また、本発明のクロック同期式読み出し専
用メモリは、動作モードを設定するためのモードレジス
タを備え、該モードレジスタに設定された動作モード
で、クロック入力に同期してデータ出力を行うクロック
同期式読み出し専用メモリに於いて、互いに異なる動作
モードが設定された複数のモードレジスタと、電源電位
検出回路を含み、該電源電位検出回路よりの電源電位検
出信号に応じて、上記複数のモードレジスタの内の所定
のモードレジスタを選択するモードレジスタ選択回路と
を備え、上記各モードレジスタの内容が、メモリセルの
コードデータ書き込み時に設定されて成ることを特徴と
するものである。

【００１７】更に、本発明のクロック同期式読み出し専
用メモリは、上記モードレジスタがＭＯＳトランジスタ
を含み、該モードレジスタの内容設定は、上記ＭＯＳト
ランジスタのチャネル部に当該ＭＯＳトランジスタのチ
ャネル型とは異なる型の不純物イオンを選択的に注入す
ることによって行われて成り、該不純物イオンの注入
は、上記コードデータの書き込みと同一マスクにより行
われて成ることを特徴とするものである。

【００１８】本発明によれば、複数のモードレジスタを
設け、予め、それらに所定のレーテンシ等の動作モード
を設定しておき、電源電位に応じて何れかのモードレジ
スタを選択することにより、電源電位に応じて、最適な
レーテンシ等の設定が可能となるものである。また、デ
バイスの各仕様毎に、それぞれ動作モードの異なる、複
数種類のデバイスを準備しておく必要がなく、単一種類
のデバイスを用意するのみでよいため、製造及び製品管
理等に於ける煩雑さが解消されるものである。

【００１９】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照して詳細に説明する。

【００２０】図１は、本発明のクロック同期式メモリの
一実施形態であるシンクロナスＤＲＡＭの概略構成図で
ある。

【００２１】図に於いて、１１はメモリセルアレイ、１
２はロウ・デコーダ、１３はカラム・デコーダ、１４は
ロウ・アドレス・バッファ、１５はカラム・アドレス・
バッファ、１６はデータ制御回路、１７はデータ入出力
バッファ、１８はコントロール・ロジック、１９はモー
ドレジスタを含むモード設定部である。ＳＳは、モード
設定部１９中のモードレジスタの出力信号（動作モード
信号）であり、コントロール・ロジック１８に入力され
ている。これにより、設定されたモードでの動作が行わ
れるものである。

【００２２】図４は、図１に示すシンクロナスＤＲＡＭ
に於けるモード設定部１９の構成を簡略化して示した構
成図である。

【００２３】モード設定部１９は、ｎ個のモードレジス
タ４１１、４１２、…、４１ｎを有し、該各モードレジ
スタには、それぞれ、異なる動作モードが設定されてい
る。４２はモードレジスタ選択回路であり、該モードレ
ジスタ選択回路４２よりの選択信号Ｓｎにより、セレク
タ４３が制御されて、上記ｎ個のモードレジスタの何れ
かよりの出力信号（動作モード信号）ＭＤ１、…、又は
ＭＤｎが選択されて、該選択出力信号ＳＳがコントロー
ル・ロジック１８に入力される。これにより、選択され
たモードレジスタに設定された動作モードでの動作が行
われるものである。

【００２４】図５に、上記各モードレジスタの構成を簡
略化して示す。

【００２５】なお、本発明に於いて、「モードレジス
タ」とは、動作モードを記憶する機能を有するものであ
ればよく、例えば、フリップフロップから成るレジスタ
を含むものに限定されるものではない。後述の説明によ
って明らかとなるように、例えば、ヒューズ素子のみか
ら成るものも含まれるものである。

【００２６】モードレジスタ５１は、３ビットのセット
／リセット端子付Ｄフリップフロップ５２、５３及び５
４を備えている。Ｄフリップフロップ５２、５３及び５
４の出力は、それぞれ、バースト長、ラップタイプ、及
びＣＡＳレーテンシを表している。実際には、バースト
長が、１、２、４、８及びフルレングスの各々に対して
１個のフリップフロップを備え、他のモードについても
同様であるが、図５では簡略化している。

【００２７】各Ｄフリップフロップ５２、５３及び５４
のセット端子（Ｓ）及びリセット端子（Ｒ）には、それ
ぞれ、スイッチ素子５５〜６０が接続されており、該ス
イッチ素子５５〜６０の他端は共通接続されて、電源投
入時にリセット信号ＲＳＴを出力するリセット信号発生
回路６１の出力に接続されている。上記スイッチ素子
は、例えば、レーザにより、或いは電気的に溶断可能な
ヒューズ素子で構成され、製造過程に於いて、設定すべ
きモードに従って、選択的に溶断されている。或いは、
上記スイッチ素子は、レイアウト設計で接続／非接続が
選択される配線パターンであってもよい。

【００２８】上記構成によれば、電源投入時に出力され
るリセット信号ＲＳＴにより、各スイッチ素子のオン／
オフ状態に応じた初期値が、各Ｄフリップフロップ５
２、５３及び５４に自動的に設定される。

【００２９】図５に示すモードレジスタに於いては、図
３に示したのと同様の回路を設けることにより、アドレ
ス端子を介して、外部より動作モード設定信号を入力さ
せ、該信号に基づく設定値を、クロック信号ＣＫによっ
て、各Ｄフリップフロップ５２、５３及び５４に取り込
ませる構成としている。これにより、動作モードの変更
を行うことができる構成としているものである。すなわ
ち、モードレジスタの初期値を用いずに、その内容を更
新したい場合は、従来の用い方と同様に、ＣＳ／、ＲＡ
Ｓ／、ＣＡＳ／、及びＷＥ／を”Ｌｏｗ”レベルにし、
アドレス端子Ａ０〜Ａ６をデータ入力端子として使用す
ることにより、モードレジスタの内容の任意設定を行う
ことができるものである。

【００３０】上述のように、図５に示すモードレジスタ
に於いては、モードレジスタの書き換えを可能としてい
るが、モードレジスタの内容を書き換える必要が無い場
合には、スイッチ素子による設定のみでよいため、各フ
リップフロップへのアドレス端子からの入力が不要とな
り、構成の簡略化を図ることができる。この場合のモー
ドレジスタ構成図を図６に示す。

【００３１】モードレジスタ７１は、３ビットのセット
／リセット端子付Ｄフリップフロップ７２、７３及び７
４を備えている。Ｄフリップフロップ７２、７３及び７
４の出力は、それぞれ、バースト長、ラップタイプ、及
びＣＡＳレーテンシを表している。実際には、バースト
長が、１、２、４、８及びフルレングスの各々に対して
１個のフリップフロップを備え、他のモードについても
同様であるが、図６では簡略化している。

【００３２】各Ｄフリップフロップ７２、７３及び７４
のセット端子（Ｓ）及びリセット端子（Ｒ）には、それ
ぞれ、スイッチ素子７５〜８０が接続されており、該ス
イッチ素子７５〜８０の他端は共通接続されて、電源投
入時にリセット信号ＲＳＴを出力するリセット信号発生
回路８１の出力に接続されている。上記スイッチ素子
は、例えば、レーザにより、或いは電気的に溶断可能な
ヒューズ素子で構成され、製造過程に於いて、設定すべ
きモードに従って、選択的に溶断されている。

【００３３】上記構成によれば、電源投入時に出力され
るリセット信号ＲＳＴにより、各スイッチ素子のオン／
オフ状態に応じた初期値が、各Ｄフリップフロップ７
２、７３及び７４に自動的に設定される。但し、この場
合は、モードレジスタの設定内容は固定であり、各Ｄフ
リップフロップ７２、７３及び７４の内容の書き換えを
行うことはできない。

【００３４】更に、構成の簡略化を図り、フリップフロ
ップも省略して構成した場合のモードレジスタ構成図を
図７に示す。

【００３５】モードレジスタ９１は、６個のスイッチ素
子９２〜９７から成る。スイッチ素子９２と９３とが組
となっており、該２つのスイッチ素子の一端は、それぞ
れ、電源電位及び接地電位に接続されており、他端は共
通接続されてバースト長出力となっている。また、スイ
ッチ素子９４と９５とが組となっており、該２つのスイ
ッチ素子の一端は、それぞれ、電源電位及び接地電位に
接続されており、他端は共通接続されてラップタイプ出
力となっている。更に、スイッチ素子９６と９７とが組
となっており、該２つのスイッチ素子の一端は、それぞ
れ、電源電位及び接地電位に接続されており、他端は共
通接続されてＣＡＳレーテンシ出力となっている。

【００３６】次に、モードレジスタ選択回路４２の構成
について説明する。

【００３７】モードレジスタ選択回路４２は、メモリの
電源電位を検出し、該電源電位のレベルに応じた選択信
号Ｓｎを出力する回路である。

【００３８】図８は、モードレジスタの個数が「３」で
ある場合のモードレジスタ選択回路の一構成例を示す構
成図である。

【００３９】また、下記の表１は、図８に示すモードレ
ジスタ選択回路の動作を示す表である。

【００４０】

【表１】

【００４１】表１に示すように、電源電位Ｖｃｃが、Ｖ
ｃｃ＜Ｖｂ１（第１判定電位）、Ｖｂ１＜Ｖｃｃ＜Ｖｂ
２（第２判定電位）、Ｖｃｃ＞Ｖｂ２の各場合で選択す
べきモードレジスタを切り換えているものである。

【００４２】図８に於いて、１０１は、電源電位Ｖｃｃ
が、第２判定電位Ｖｂ２を超えているか否かを検出して
検出出力信号ＶＤ１を出力する第１電源電位検出回路で
あり、１０２は、電源電位Ｖｃｃが、第１判定電位Ｖｂ
１を超えるているか否かを検出して検出出力信号ＶＤ２
を出力する第２電源電位検出回路である。該２つの電源
電位検出回路１０１及び１０２よりの検出出力信号ＶＤ
１及びＶＤ２を３個のアンドゲート１０３、１０４及び
１０５でデコードすることにより、電源電位のレベルに
応じて、選択信号Ｓ１、Ｓ２又はＳ３の何れかを出力さ
せる構成となっている。

【００４３】図９に、上記電源電位検出回路の回路構成
図を示す。

【００４４】図に示すように、ｋ個のＮ型ＭＯＳトラン
ジスタＴＮ１、…、ＴＮｋは、それぞれのゲートとドレ
インが接続され、接地電位ＧＮＤから節点Ｖａ間に、そ
れらのソース及びドレインを直列に接続されている。電
源電位Ｖｃｃと節点Ｖａの間には抵抗Ｒが接続され、節
点ＶａはインバータＩＮＶの入力に接続されている。該
インバータＩＮＶの出力信号が検出出力信号ＶＤとなっ
ている。

【００４５】次に、上記電源電位検出回路の動作を説明
する。

【００４６】図１０は、上記電源電位検出回路の動作説
明図である。

【００４７】電源電位Ｖｃｃの上昇に伴って、節点Ｖａ
の電位はｋ個のＮ型ＭＯＳトランジスタＴＮ１〜ＴＮｋ
の閾値の和まで上昇し、飽和する。一方、インバータＩ
ＮＶの反転電位は、図に示すように上昇し、電源電位Ｖ
ｃｃが判定電位Ｖｂまで上昇したときに、節点Ｖａの電
位とインバータＩＮＶの反転電位との関係が反転して、
出力信号ＶＤのレベルが反転し、”Ｌｏｗ”レベルか
ら、”Ｈｉｇｈ”レベルになる。したがって、本検出回
路は、電源電位Ｖｃｃが、判定電位Ｖｂ以下の場合
は、”Ｌｏｗ”レベルの検出出力信号ＶＤを出力し、一
方、電源電位Ｖｃｃが、判定電位Ｖｂを超えている場合
は、”Ｈｉｇｈ”レベルの検出出力信号ＶＤを出力す
る。図９に於ける、Ｎ型ＭＯＳトランジスタＴＮの段
数、或いは抵抗Ｒの抵抗値の調整により、任意の判定電
位Ｖｂを設定することができる。

【００４８】最後に、セレクタ４３の構成について説明
する。

【００４９】図１１は、その構成図である。図に示すよ
うに、上記モードレジスタ選択回路４２よりの選択信号
Ｓｎ（Ｓ１〜Ｓ３）に従って、選択的に導通する３個の
Ｎ型ＭＯＳトランジスタ１１１、１１２及び１１３から
構成されている。なお、同図に於いて、ＭＤ１、ＭＤ２
及びＭＤ３は、図４に示す各モードレジスタよりの出力
信号であり、ＳＳは、同コントロール・ロジック１８へ
の出力信号である。例えば、電源電位Ｖｃｃが、Ｖｃｃ
＜Ｖｂ１では、選択信号Ｓ１のみが”Ｈｉｇｈ”レベル
となり、これにより、Ｎ型ＭＯＳトランジスタ１１１の
みが導通して、モードレジスタ４１１の出力信号である
ＭＤ１が、セレクタ４３の出力信号ＳＳとして、コント
ロール・ロジック１８に与えられる。

【００５０】例えば、本メモリに於ける第１判定電位Ｖ
ｂ１が、２．７Ｖであり、第２判定電位Ｖｂ２が、４．
０Ｖであって、アクセスタイムが、電源電位２．５Ｖで
は、３０ｎｓ、３．０Ｖでは、２０ｎｓ、５．０Ｖで
は、１０ｎｓであるとすると、クロック周波数が１００
ＭＨｚ（周期１０ｎｓ）のとき、モードレジスタ４１１
（ＭＤ１）のＣＡＳレーテンシには、「３」を、また、
モードレジスタ４１２（ＭＤ２）のＣＡＳレーテンシに
は、「２」を、更に、モードレジスタ４１３（ＭＤ３）
のＣＡＳレーテンシには「１」を、それぞれ初期設定し
ておく。本メモリを電源電位２．５Ｖで使用した場合
は、上記モードレジスタ選択回路４２により、選択信号
Ｓ１が、”Ｈｉｇｈ”レベルになり、モードレジスタ４
１１（ＭＤ１）がセレクタ４３により選択されて、ＣＡ
Ｓレーテンシは、「３」に設定される。同様に、本メモ
リを電源電位３．０Ｖで使用した場合は、モードレジス
タ４１２（ＭＤ２）が選択されて、ＣＡＳレーテンシは
「２」に設定され、電源電位５．０Ｖで使用した場合
は、モードレジスタ４１３（ＭＤ３）が選択されて、Ｃ
ＡＳレーテンシは、「１」に設定される。このように、
初期化ルーチンでの設定を必要とすることなく、電源電
位に応じて、最適なＣＡＳレーテンシが自動的に設定さ
れるものである。

【００５１】以下、図１２の動作タイミング図を参照し
て説明する。

【００５２】電源電位Ｖｃｃの立ち上がりにより、リセ
ット信号ＲＳＴが発生し、各モードレジスタに初期値が
設定される。その後、安定した電源電位Ｖｃｃにより、
選択信号Ｓ１、Ｓ２及びＳ３の何れかが”Ｈｉｇｈ”レ
ベルになる。電源電位２．５Ｖでは、選択信号Ｓ１が”
Ｈｉｇｈ”レベルに、また、電源電位３．０Ｖでは、選
択信号Ｓ２が”Ｈｉｇｈ”レベルに、更に、電源電位
５．０Ｖでは、選択信号Ｓ３が”Ｈｉｇｈ”レベルにな
る。これにより、所定のモードレジスタが選択され、カ
ラムアドレスストローブ信号ＣＡＳ／が”Ｌｏｗ”レベ
ルに遷移した後、カラムアドレスＡＹを入力し、選択さ
れたモードレジスタのＣＡＳレーテンシ後に、データＤ
０〜Ｄ３が出力される。

【００５３】なお、以上の説明では、モードレジスタの
個数が３個の場合を例にとっているが、モードレジスタ
の個数は２以上の任意の個数に設定することができるも
のであることは言うまでもない。

【００５４】図１３は、本発明のクロック同期式メモリ
の他の実施形態であるクロック同期式マスクＲＯＭの概
略構成図である。

【００５５】図に於いて、１２１はメモリセルアレイ、
１２２はロウ・デコーダ、１２３はカラム・デコーダ、
１２４はロウ・アドレス・バッファ、１２５はカラム・
アドレス・バッファ、１２６はデータ制御回路、１２７
はデータ入出力バッファ、１２８はコントロール・ロジ
ック、１２９はモードレジスタを含むモード設定部であ
る。ＳＳは、モード設定部１２９中のモードレジスタの
出力信号（動作モード信号）であり、コントロール・ロ
ジック１２８に入力されている。これにより、設定され
たモードでの動作が行われるものである。

【００５６】図１４は、図１３に示すクロック同期式マ
スクＲＯＭに於けるモード設定部１２９の構成を簡略化
して示した構成図である。

【００５７】モード設定部１２９は、ｎ個のモードレジ
スタ１４１１、１４１２、…、１４１ｎを有し、該各モ
ードレジスタには、それぞれ、異なる動作モードが設定
されている。１４２はモードレジスタ選択回路であり、
該モードレジスタ選択回路１４２よりの選択信号Ｓｎに
より、セレクタ１４３が制御されて、上記ｎ個のモード
レジスタの何れかよりの出力信号（動作モード信号）Ｍ
Ｄ１、…、又はＭＤｎが選択されて、該選択出力信号Ｓ
Ｓがコントロール・ロジック１２８に入力される。これ
により、選択されたモードレジスタに設定された動作モ
ードでの動作が行われるものである。

【００５８】本実施形態のクロック同期式のマスクＲＯ
Ｍにおいては、モードレジスタ１４１１〜１４１ｎの初
期値の設定を、メモリセルのコードデータの書き込み工
程で行うものである。一般に、マスクＲＯＭのコードデ
ータの書き込みは、メモリセルトランジスタのチャネル
部に基板（ウエル）と同一導電型の不純物イオンを注入
することにより行う。例えば、ＮＯＲ型ＮチャネルＭＯ
ＳＦＥＴのメモリセルでは、Ｐ型不純物であるボロン
（Ｂ）イオンの注入の有無により、メモリセルをオン／
オフさせる。

【００５９】本実施形態に於けるモードレジスタは、上
記図６又は図７に示したものと同様の構成であるが（な
お、図５に示した構成と同様の構成のものであってもよ
い）、スイッチ素子の構成が異なる。すなわち、本実施
形態に於いては、上記スイッチ素子は、マスクＲＯＭの
メモリセルを構成するＭＯＳＦＥＴと同一のＭＯＳＦＥ
Ｔから成り、各動作モードの初期値に応じて、選択的に
オン／オフ設定されているものである。すなわち、メモ
リセルのコードデータ書き込み時に、同時に（同一マス
クにより）、上記スイッチ素子を構成するトランジスタ
のチャネル部にも選択的に不純物イオン注入を行うこと
により、各スイッチ素子のオン／オフ設定が行われてい
るものである。

【００６０】マスクＲＯＭは、ユーザの仕様に応じて、
コードデータを製造工程において書き込む。通常、この
書き込みの時点で、該マスクＲＯＭの動作周波数等の使
用形態が決まっているため、電源電位等に応じた最適な
レーテンシを設定することができる。また、マスクＲＯ
Ｍでは、通常、書き込み動作は行われないので、初期ル
ーチンによるモードレジスタの設定が可能なシステムと
すると、回路が複雑化する恐れがある。したがって、本
発明に於ける、初期ルーチンによるモードレジスタの設
定を行わない構成により、システム及びメモリ構成を簡
単化することができる。

【００６１】なお、本実施形態に於けるモードレジスタ
選択回路１４２及びセレクタ１４３の構成は、先に説明
した実施形態に於けるものと同一構成である。

【００６２】

【発明の効果】以上詳細に説明したように、本発明のク
ロック同期式メモリは、動作モードを設定するためのモ
ードレジスタを備え、該モードレジスタに設定された動
作モードで、クロック入力に同期してデータ入出力を行
うクロック同期式メモリに於いて、互いに異なる動作モ
ードが設定された複数のモードレジスタと、電源電位検
出回路を含み、該電源電位検出回路よりの電源電位検出
信号に応じて、上記複数のモードレジスタの内の所定の
モードレジスタを選択するモードレジスタ選択回路とを
備えて成ることを特徴とするものであり、かかる本発明
のクロック同期式メモリによれば、複数のモードレジス
タを設け、予め、それらに所定のレーテンシ等の動作モ
ードを設定しておき、電源電位に応じて何れかのモード
レジスタを選択することにより、電源電位に応じて、最
適なレーテンシ等の設定が可能となるものである。ま
た、デバイスの各仕様毎に、それぞれ動作モードの異な
る、複数種類のデバイスを準備しておく必要がなく、単
一種類のデバイスを用意するのみでよいため、製造及び
製品管理等に於ける煩雑さが解消されるものである。

【００６３】また、本発明のクロック同期式読み出し専
用メモリは、動作モードを設定するためのモードレジス
タを備え、該モードレジスタに設定された動作モード
で、クロック入力に同期してデータ出力を行うクロック
同期式読み出し専用メモリに於いて、互いに異なる動作
モードが設定された複数のモードレジスタと、電源電位
検出回路を含み、該電源電位検出回路よりの電源電位検
出信号に応じて、上記複数のモードレジスタの内の所定
のモードレジスタを選択するモードレジスタ選択回路と
を備え、上記各モードレジスタの内容が、メモリセルの
コードデータ書き込み時に設定されて成ることを特徴と
するものであり、かかる本発明のクロック同期式読み出
し専用メモリによれば、複数のモードレジスタを設け、
予め、それらに所定のレーテンシ等の動作モードを設定
しておき、電源電位に応じて何れかのモードレジスタを
選択することにより、電源電位に応じて、最適なレーテ
ンシ等の設定が可能となるものである。また、デバイス
の各仕様毎に、それぞれ動作モードの異なる、複数種類
のデバイスを準備しておく必要がなく、単一種類のデバ
イスを用意するのみでよいため、製造及び製品管理等に
於ける煩雑さが解消されるものである。更に、何ら新た
な製造工程を増やすことなく、モードレジスタの設定を
行うことができ、チップコストの増加を抑えることがで
きるものである。

【図面の簡単な説明】

【図１】本発明のクロック同期式メモリの一実施形態で
あるシンクロナスＤＲＡＭの概略構成図である。

【図２】従来のシンクロナスＤＲＡＭの概略構成図であ
る。

【図３】従来のシンクロナスＤＲＡＭに於けるモード設
定部の構成図である。

【図４】本発明の一実施形態であるシンクロナスＤＲＡ
Ｍに於けるモード設定部の構成図である。

【図５】同モード設定部に於けるモードレジスタの一構
成例を示す構成図である。

【図６】同モード設定部に於けるモードレジスタの他の
構成例を示す構成図である。

【図７】同モード設定部に於けるモードレジスタの更に
他の構成例を示す構成図である。

【図８】同モード設定部に於けるモードレジスタ選択回
路の一構成例を示す構成図である。

【図９】同モードレジスタ選択回路を構成する電源電位
検出回路の構成図である。

【図１０】同電源電位検出回路の動作説明図である。

【図１１】同モード設定部に於けるセレクタの一構成例
を示す構成図である。

【図１２】本発明のクロック同期式メモリの一実施形態
であるシンクロナスＤＲＡＭに於ける動作タイミング図
である。

【図１３】本発明のクロック同期式メモリの他の実施形
態であるクロック同期式マスクＲＯＭの概略構成図であ
る。

【図１４】同クロック同期式マスクＲＯＭに於けるモー
ド設定部の構成図である。

【符号の説明】

１９ モード設定部 ４１１〜４１ｎ モードレジスタ ４２ モードレジスタ選択回路 ４３ セレクタ １２９ モード設定部 １４１１〜１４１ｎ モードレジスタ １４２ モードレジスタ選択回路 １４３ セレクタ

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 11/407

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 動作モードを設定するためのモードレジ
   スタを備え、該モードレジスタに設定された動作モード
   で、クロック入力に同期してデータ入出力を行うクロッ
   ク同期式メモリに於いて、 互いに異なる動作モードが設定された複数のモードレジ
   スタと、 電源電位検出回路を含み、該電源電位検出回路よりの電
   源電位検出信号に応じて、上記複数のモードレジスタの
   内の所定のモードレジスタを選択するモードレジスタ選
   択回路とを備えて成ることを特徴とするクロック同期式
   メモリ。
2. 【請求項２】 動作モードを設定するためのモードレジ
   スタを備え、該モードレジスタに設定された動作モード
   で、クロック入力に同期してデータ出力を行うクロック
   同期式読み出し専用メモリに於いて、 互いに異なる動作モードが設定された複数のモードレジ
   スタと、 電源電位検出回路を含み、該電源電位検出回路よりの電
   源電位検出信号に応じて、上記複数のモードレジスタの
   内の所定のモードレジスタを選択するモードレジスタ選
   択回路とを備え、 上記各モードレジスタの内容が、メモリセルのコードデ
   ータ書き込み時に設定されて成ることを特徴とするクロ
   ック同期式読み出し専用メモリ。
3. 【請求項３】 上記モードレジスタがＭＯＳトランジス
   タを含み、該モードレジスタの内容設定は、上記ＭＯＳ
   トランジスタのチャネル部に当該ＭＯＳトランジスタの
   チャネル型とは異なる型の不純物イオンを選択的に注入
   することによって行われて成り、該不純物イオンの注入
   は、上記コードデータの書き込みと同一マスクにより行
   われて成ることを特徴とする、請求項２に記載のクロッ
   ク同期式読み出し専用メモリ。