JP4294622B2 - 半導体装置の作製方法 - Google Patents
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Description
本発明は絶縁表面を有する基板上に薄膜トランジスタ（以下、ＴＦＴと記す）
で構成された回路を有する半導体装置およびその作製方法に関する。特に本発明
は、画素部とその周辺に設けられる駆動回路を同一基板上に設けた液晶表示装置
に代表される電気光学装置、および電気光学装置を搭載した電子機器に好適に利
用できる技術を提供する。尚、本明細書において半導体装置とは、半導体特性を
利用することで機能する装置全般を指し、上記電気光学装置およびその電気光学
装置を搭載した電子機器をその範疇に含んでいる。
で構成された回路を有する半導体装置およびその作製方法に関する。特に本発明
は、画素部とその周辺に設けられる駆動回路を同一基板上に設けた液晶表示装置
に代表される電気光学装置、および電気光学装置を搭載した電子機器に好適に利
用できる技術を提供する。尚、本明細書において半導体装置とは、半導体特性を
利用することで機能する装置全般を指し、上記電気光学装置およびその電気光学
装置を搭載した電子機器をその範疇に含んでいる。
アクティブマトリクス型液晶表示装置に代表される電気光学装置において、ス
イッチング素子や能動回路を構成するためにＴＦＴを用いる技術が開発されてい
る。ＴＦＴはガラスなどの基板上に気相成長法により半導体膜を形成し、その半
導体膜を活性層として形成する。半導体膜にはシリコン又はシリコン・ゲルマニ
ウムなどシリコンを主成分とする材料が好適に用いられている。さらに、シリコ
ン半導体膜はその作製法により、非晶質シリコン膜や多結晶シリコンに代表され
る結晶質シリコン膜などを得ることができる。
イッチング素子や能動回路を構成するためにＴＦＴを用いる技術が開発されてい
る。ＴＦＴはガラスなどの基板上に気相成長法により半導体膜を形成し、その半
導体膜を活性層として形成する。半導体膜にはシリコン又はシリコン・ゲルマニ
ウムなどシリコンを主成分とする材料が好適に用いられている。さらに、シリコ
ン半導体膜はその作製法により、非晶質シリコン膜や多結晶シリコンに代表され
る結晶質シリコン膜などを得ることができる。
非晶質シリコン膜を活性層としたＴＦＴは、非晶質構造などに起因する電子物
性的要因から、本質的に数cm2/Vsec以上の電界効果移動度を得ることができない
。従って、アクティブマトリクス型の液晶表示装置において、画素部の各画素に
設けられる液晶を駆動するためのスイッチング素子（画素ＴＦＴ）として使用す
ることはできても、画像表示を行うための駆動回路まで形成することは不可能で
あった。そのために、ＴＡＢ（Tape Automated Bonding）方式やＣＯＧ（Chip o
n Glass）方式を使ってドライバＩＣなどを実装する技術が用いられていた。
性的要因から、本質的に数cm2/Vsec以上の電界効果移動度を得ることができない
。従って、アクティブマトリクス型の液晶表示装置において、画素部の各画素に
設けられる液晶を駆動するためのスイッチング素子（画素ＴＦＴ）として使用す
ることはできても、画像表示を行うための駆動回路まで形成することは不可能で
あった。そのために、ＴＡＢ（Tape Automated Bonding）方式やＣＯＧ（Chip o
n Glass）方式を使ってドライバＩＣなどを実装する技術が用いられていた。
一方、結晶質シリコン膜を活性層としたＴＦＴでは、高い電界効果移動度が得
られることから各種の機能回路を同一のガラス基板上に形成することが可能とな
り、画素ＴＦＴの他に駆動回路においてｎチャネル型ＴＦＴとｐチャネル型ＴＦ
Ｔとから成るＣＭＯＳ回路を基本として形成されるシフトレジスタ回路、レベル
シフタ回路、バッファ回路、サンプリング回路などを実現することができた。そ
して、このような技術を根拠として、液晶表示装置において軽量化および薄型化
を推進するためには、画素部の他に駆動回路を同一基板上に一体形成できる結晶
質半導体膜を活性層とするＴＦＴが適していることが明らかとなっている。
られることから各種の機能回路を同一のガラス基板上に形成することが可能とな
り、画素ＴＦＴの他に駆動回路においてｎチャネル型ＴＦＴとｐチャネル型ＴＦ
Ｔとから成るＣＭＯＳ回路を基本として形成されるシフトレジスタ回路、レベル
シフタ回路、バッファ回路、サンプリング回路などを実現することができた。そ
して、このような技術を根拠として、液晶表示装置において軽量化および薄型化
を推進するためには、画素部の他に駆動回路を同一基板上に一体形成できる結晶
質半導体膜を活性層とするＴＦＴが適していることが明らかとなっている。
ＴＦＴの特性面から比較すると結晶質シリコン膜を活性層とした方が優れてい
るが、画素ＴＦＴの他に各種回路に対応したＴＦＴを作製するためにその製造工
程は複雑なものとなり工程数が増加してしまった。工程数の増加は製造コストの
増加要因になるばかりか、製造歩留まりを低下させる原因となる。
るが、画素ＴＦＴの他に各種回路に対応したＴＦＴを作製するためにその製造工
程は複雑なものとなり工程数が増加してしまった。工程数の増加は製造コストの
増加要因になるばかりか、製造歩留まりを低下させる原因となる。
例えば、画素ＴＦＴと駆動回路のＴＦＴとでは、それらの回路の動作条件は必
ずしも同一ではなく、そのことからＴＦＴに要求される特性も少なからず異なっ
ている。画素ＴＦＴはｎチャネル型ＴＦＴから成り、スイッチング素子として液
晶に電圧を印加して駆動させるものである。液晶は交流で駆動させるので、フレ
ーム反転駆動と呼ばれる方式が多く採用されている。この方式では消費電力を低
く抑えるために、画素ＴＦＴに要求される特性はオフ電流値（ＴＦＴがオフ動作
時に流れるドレイン電流）を十分低くすることである。一方、制御回路のバッフ
ァ回路は高い駆動電圧が印加されるため、高電圧が印加されても壊れないように
耐圧を高めておく必要がある。また電流駆動能力を高めるために、オン電流値（
ＴＦＴがオン動作時に流れるドレイン電流）を十分確保する必要がある。
ずしも同一ではなく、そのことからＴＦＴに要求される特性も少なからず異なっ
ている。画素ＴＦＴはｎチャネル型ＴＦＴから成り、スイッチング素子として液
晶に電圧を印加して駆動させるものである。液晶は交流で駆動させるので、フレ
ーム反転駆動と呼ばれる方式が多く採用されている。この方式では消費電力を低
く抑えるために、画素ＴＦＴに要求される特性はオフ電流値（ＴＦＴがオフ動作
時に流れるドレイン電流）を十分低くすることである。一方、制御回路のバッフ
ァ回路は高い駆動電圧が印加されるため、高電圧が印加されても壊れないように
耐圧を高めておく必要がある。また電流駆動能力を高めるために、オン電流値（
ＴＦＴがオン動作時に流れるドレイン電流）を十分確保する必要がある。
オフ電流値を低減するためのＴＦＴの構造として、低濃度ドレイン（ＬＤＤ：
Lightly Doped Drain）構造が知られている。この構造はチャネル形成領域と、
高濃度に不純物元素を添加して形成するソース領域またはドレイン領域との間に
それよりも低い濃度で不純物元素を添加した領域を設けたものであり、この領域
をＬＤＤ領域と呼んでいる。また、ホットキャリアによるオン電流値の劣化を防
ぐための手段として、ＬＤＤ領域をゲート絶縁膜を介してゲート電極と重ねて配
置させた、いわゆるＧＯＬＤ（Gate-drain Overlapped LDD）構造が知られてい
る。このような構造とすることで、ドレイン近傍の高電界が緩和されてホットキ
ャリア注入を防ぎ、劣化現象の防止に有効であることが知られている。
Lightly Doped Drain）構造が知られている。この構造はチャネル形成領域と、
高濃度に不純物元素を添加して形成するソース領域またはドレイン領域との間に
それよりも低い濃度で不純物元素を添加した領域を設けたものであり、この領域
をＬＤＤ領域と呼んでいる。また、ホットキャリアによるオン電流値の劣化を防
ぐための手段として、ＬＤＤ領域をゲート絶縁膜を介してゲート電極と重ねて配
置させた、いわゆるＧＯＬＤ（Gate-drain Overlapped LDD）構造が知られてい
る。このような構造とすることで、ドレイン近傍の高電界が緩和されてホットキ
ャリア注入を防ぎ、劣化現象の防止に有効であることが知られている。
このように、画素ＴＦＴと、シフトレジスタ回路やバッファ回路などの駆動回
路のＴＦＴとでは、その要求される特性は必ずしも同じではない。例えば、画素
ＴＦＴにおいてはゲートに大きな逆バイアス（ｎチャネル型ＴＦＴでは負の電圧
）が印加されるが、駆動回路のＴＦＴは基本的に逆バイアス状態で動作すること
はない。また、動作速度に関しても、画素ＴＦＴは制御回路のＴＦＴの１／１０
０以下で良い。また、ＧＯＬＤ構造はオン電流値の劣化を防ぐ効果は高いが、そ
の反面、通常のＬＤＤ構造と比べてオフ電流値が大きくなってしまう問題があっ
た。従って、画素ＴＦＴに適用するには好ましい構造ではなかった。逆に通常の
ＬＤＤ構造はオフ電流値を抑える効果は高いが、ドレイン近傍の電界を緩和して
ホットキャリア注入による劣化を防ぐ効果は低かった。このように、アクティブ
マトリクス型液晶表示装置のような動作条件の異なる複数の集積回路を有する半
導体装置において、全てのＴＦＴを同じ構造で形成することは必ずしも好ましく
なかった。このような問題点は、特に結晶質シリコンＴＦＴにおいて、その特性
が高まり、またアクティブマトリクス型液晶表示装置に要求される性能が高まる
ほど顕在化してきた。
路のＴＦＴとでは、その要求される特性は必ずしも同じではない。例えば、画素
ＴＦＴにおいてはゲートに大きな逆バイアス（ｎチャネル型ＴＦＴでは負の電圧
）が印加されるが、駆動回路のＴＦＴは基本的に逆バイアス状態で動作すること
はない。また、動作速度に関しても、画素ＴＦＴは制御回路のＴＦＴの１／１０
０以下で良い。また、ＧＯＬＤ構造はオン電流値の劣化を防ぐ効果は高いが、そ
の反面、通常のＬＤＤ構造と比べてオフ電流値が大きくなってしまう問題があっ
た。従って、画素ＴＦＴに適用するには好ましい構造ではなかった。逆に通常の
ＬＤＤ構造はオフ電流値を抑える効果は高いが、ドレイン近傍の電界を緩和して
ホットキャリア注入による劣化を防ぐ効果は低かった。このように、アクティブ
マトリクス型液晶表示装置のような動作条件の異なる複数の集積回路を有する半
導体装置において、全てのＴＦＴを同じ構造で形成することは必ずしも好ましく
なかった。このような問題点は、特に結晶質シリコンＴＦＴにおいて、その特性
が高まり、またアクティブマトリクス型液晶表示装置に要求される性能が高まる
ほど顕在化してきた。
また、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴを用いて作製されるこれ
らの回路の動作を安定化させるためには、ＴＦＴのしきい値電圧やサブスレショ
ルド定数（Ｓ値）などの値を所定の範囲内とする必要がある。そのためには、Ｔ
ＦＴを構造面からと構成する材料面からとの両面から検討する必要がある。
らの回路の動作を安定化させるためには、ＴＦＴのしきい値電圧やサブスレショ
ルド定数（Ｓ値）などの値を所定の範囲内とする必要がある。そのためには、Ｔ
ＦＴを構造面からと構成する材料面からとの両面から検討する必要がある。
本発明はこのような問題点を解決するための技術であり、ＴＦＴを用いて作製
されるアクティブマトリクス型の液晶表示装置に代表される電気光学装置ならび
に半導体装置において、各種回路に配置されるＴＦＴの構造を、回路の機能に応
じて適切なものとすることにより、半導体装置の動作特性および信頼性を向上さ
せ、かつ、低消費電力化を図ると共に、工程数を削減して製造コストの低減およ
び歩留まりの向上を実現することを目的としている。
されるアクティブマトリクス型の液晶表示装置に代表される電気光学装置ならび
に半導体装置において、各種回路に配置されるＴＦＴの構造を、回路の機能に応
じて適切なものとすることにより、半導体装置の動作特性および信頼性を向上さ
せ、かつ、低消費電力化を図ると共に、工程数を削減して製造コストの低減およ
び歩留まりの向上を実現することを目的としている。
工程数を削減して製造コストの低減および歩留まりを実現するためには、ＴＦ
Ｔの製造に要するフォトマスクの枚数を削減することが必要である。フォトマス
クはフォトリソグラフィーの技術において、エッチング工程のマスクとするレジ
ストパターンを基板上に形成するために用いる。従って、フォトマスクを１枚使
用することは、その前後の工程において、被膜の成膜およびエッチングなどの工
程の他に、レジスト剥離、洗浄や乾燥工程などが付加され、フォトリソグラフィ
ーの工程においても、レジスト塗布、プレベーク、露光、現像、ポストベークな
どの煩雑な工程が行われることを意味する。
Ｔの製造に要するフォトマスクの枚数を削減することが必要である。フォトマス
クはフォトリソグラフィーの技術において、エッチング工程のマスクとするレジ
ストパターンを基板上に形成するために用いる。従って、フォトマスクを１枚使
用することは、その前後の工程において、被膜の成膜およびエッチングなどの工
程の他に、レジスト剥離、洗浄や乾燥工程などが付加され、フォトリソグラフィ
ーの工程においても、レジスト塗布、プレベーク、露光、現像、ポストベークな
どの煩雑な工程が行われることを意味する。
上記問題点を解決するために本発明の構成は、画素部に設けた画素ＴＦＴと、
該画素部の周辺にｐチャネル型ＴＦＴとｎチャネル型ＴＦＴとを設けた駆動回路
とを同一の基板上に有する半導体装置において、前記駆動回路のｐチャネル型Ｔ
ＦＴは、チャネル形成領域と、ソース領域またはドレイン領域を形成する第４濃
度のｐ型不純物領域を有し、前記駆動回路のｎチャネル型ＴＦＴは、チャネル形
成領域と、該チャネル形成領域に接して設けられゲート電極と重なるＬＤＤ領域
と重ならないＬＤＤ領域とを形成する第１濃度のｎ型不純物領域と、該第１濃度
のｎ型不純物領域の外側に設けられソース領域またはドレイン領域を形成する第
３濃度のｎ型不純物領域とを有し、前記画素ＴＦＴは、チャネル形成領域と、該
チャネル形成領域に接して設けられＬＤＤ領域を形成する第２濃度のｎ型不純物
領域と、該第２濃度のｎ型不純物領域の外側に設けられソース領域またはドレイ
ン領域を形成する第３濃度のｎ型不純物領域とを有し、前記画素ＴＦＴのゲート
電極の上層に、無機絶縁物材料から成る絶縁膜と、該絶縁膜上に形成された有機
絶縁物材料から成る絶縁膜が形成され、前記画素部の画素電極は、光反射性表面
を有し前記有機絶縁物材料から成る絶縁膜上に形成されていることを特徴として
いる。
該画素部の周辺にｐチャネル型ＴＦＴとｎチャネル型ＴＦＴとを設けた駆動回路
とを同一の基板上に有する半導体装置において、前記駆動回路のｐチャネル型Ｔ
ＦＴは、チャネル形成領域と、ソース領域またはドレイン領域を形成する第４濃
度のｐ型不純物領域を有し、前記駆動回路のｎチャネル型ＴＦＴは、チャネル形
成領域と、該チャネル形成領域に接して設けられゲート電極と重なるＬＤＤ領域
と重ならないＬＤＤ領域とを形成する第１濃度のｎ型不純物領域と、該第１濃度
のｎ型不純物領域の外側に設けられソース領域またはドレイン領域を形成する第
３濃度のｎ型不純物領域とを有し、前記画素ＴＦＴは、チャネル形成領域と、該
チャネル形成領域に接して設けられＬＤＤ領域を形成する第２濃度のｎ型不純物
領域と、該第２濃度のｎ型不純物領域の外側に設けられソース領域またはドレイ
ン領域を形成する第３濃度のｎ型不純物領域とを有し、前記画素ＴＦＴのゲート
電極の上層に、無機絶縁物材料から成る絶縁膜と、該絶縁膜上に形成された有機
絶縁物材料から成る絶縁膜が形成され、前記画素部の画素電極は、光反射性表面
を有し前記有機絶縁物材料から成る絶縁膜上に形成されていることを特徴として
いる。
また、他の発明の構成は、画素部に設けた画素ＴＦＴと、該画素部の周辺にｐ
チャネル型ＴＦＴとｎチャネル型ＴＦＴとを設けた駆動回路とを同一の基板上に
有する半導体装置において、前記駆動回路のｐチャネル型ＴＦＴは、チャネル形
成領域と、ソース領域またはドレイン領域を形成する第４濃度のｐ型不純物領域
を有し、前記駆動回路のｎチャネル型ＴＦＴは、チャネル形成領域と、該チャネ
ル形成領域に接して設けられゲート電極と一部が重なるＬＤＤ領域を形成する第
１濃度のｎ型不純物領域と、該第１濃度のｎ型不純物領域の外側に設けられソー
ス領域またはドレイン領域を形成する第３濃度のｎ型不純物領域とを有し、前記
画素ＴＦＴは、チャネル形成領域と、該チャネル形成領域に接して設けられＬＤ
Ｄ領域を形成する第２濃度のｎ型不純物領域と、該第２濃度のｎ型不純物領域の
外側に設けられソース領域またはドレイン領域を形成する第３濃度のｎ型不純物
領域とを有し、前記画素ＴＦＴのゲート電極の上層に、無機絶縁物材料から成る
絶縁膜と、該絶縁膜上に形成された有機絶縁物材料から成る絶縁膜が形成され、
前記画素部の画素電極は、光透過性を有し前記有機絶縁物材料から成る絶縁膜上
に形成されていることを特徴としている。
チャネル型ＴＦＴとｎチャネル型ＴＦＴとを設けた駆動回路とを同一の基板上に
有する半導体装置において、前記駆動回路のｐチャネル型ＴＦＴは、チャネル形
成領域と、ソース領域またはドレイン領域を形成する第４濃度のｐ型不純物領域
を有し、前記駆動回路のｎチャネル型ＴＦＴは、チャネル形成領域と、該チャネ
ル形成領域に接して設けられゲート電極と一部が重なるＬＤＤ領域を形成する第
１濃度のｎ型不純物領域と、該第１濃度のｎ型不純物領域の外側に設けられソー
ス領域またはドレイン領域を形成する第３濃度のｎ型不純物領域とを有し、前記
画素ＴＦＴは、チャネル形成領域と、該チャネル形成領域に接して設けられＬＤ
Ｄ領域を形成する第２濃度のｎ型不純物領域と、該第２濃度のｎ型不純物領域の
外側に設けられソース領域またはドレイン領域を形成する第３濃度のｎ型不純物
領域とを有し、前記画素ＴＦＴのゲート電極の上層に、無機絶縁物材料から成る
絶縁膜と、該絶縁膜上に形成された有機絶縁物材料から成る絶縁膜が形成され、
前記画素部の画素電極は、光透過性を有し前記有機絶縁物材料から成る絶縁膜上
に形成されていることを特徴としている。
また、他の発明の構成は、一対の基板間に液晶を挟持した半導体装置であって
、画素部に設けた画素ＴＦＴと、該画素部の周辺にｐチャネル型ＴＦＴとｎチャ
ネル型ＴＦＴとを設けた駆動回路とを有する一方の基板は、前記駆動回路のｐチ
ャネル型ＴＦＴは、チャネル形成領域と、ソース領域またはドレイン領域を形成
する第４濃度のｐ型不純物領域を有し、前記駆動回路のｎチャネル型ＴＦＴは、
チャネル形成領域と、該チャネル形成領域に接して設けられゲート電極と一部が
重なるＬＤＤ領域を形成する第１濃度のｎ型不純物領域と、該第１濃度のｎ型不
純物領域の外側に設けられソース領域またはドレイン領域を形成する第３濃度の
ｎ型不純物領域とを有し、前記画素ＴＦＴは、チャネル形成領域と、該チャネル
形成領域に接して設けられＬＤＤ領域を形成する第２濃度のｎ型不純物領域と、
該第２濃度のｎ型不純物領域の外側に設けられソース領域またはドレイン領域を
形成する第３濃度のｎ型不純物領域とを有し、前記画素ＴＦＴのゲート電極の上
層に、無機絶縁物材料から成る絶縁膜と、該絶縁膜上に形成された有機絶縁物材
料から成る絶縁膜が形成され、前記画素部の画素電極は、光反射性表面を有し前
記有機絶縁物材料から成る絶縁膜上に形成され、前記無機絶縁物材料から成る絶
縁膜と前記有機絶縁物材料から成る絶縁膜を貫通する開孔部にて前記画素ＴＦＴ
に接続され、透明導電膜が形成された他方の基板と、前記開孔に重ねて形成され
た少なくとも一つの柱状スペーサを介して貼り合わされていることを特徴として
いる。
、画素部に設けた画素ＴＦＴと、該画素部の周辺にｐチャネル型ＴＦＴとｎチャ
ネル型ＴＦＴとを設けた駆動回路とを有する一方の基板は、前記駆動回路のｐチ
ャネル型ＴＦＴは、チャネル形成領域と、ソース領域またはドレイン領域を形成
する第４濃度のｐ型不純物領域を有し、前記駆動回路のｎチャネル型ＴＦＴは、
チャネル形成領域と、該チャネル形成領域に接して設けられゲート電極と一部が
重なるＬＤＤ領域を形成する第１濃度のｎ型不純物領域と、該第１濃度のｎ型不
純物領域の外側に設けられソース領域またはドレイン領域を形成する第３濃度の
ｎ型不純物領域とを有し、前記画素ＴＦＴは、チャネル形成領域と、該チャネル
形成領域に接して設けられＬＤＤ領域を形成する第２濃度のｎ型不純物領域と、
該第２濃度のｎ型不純物領域の外側に設けられソース領域またはドレイン領域を
形成する第３濃度のｎ型不純物領域とを有し、前記画素ＴＦＴのゲート電極の上
層に、無機絶縁物材料から成る絶縁膜と、該絶縁膜上に形成された有機絶縁物材
料から成る絶縁膜が形成され、前記画素部の画素電極は、光反射性表面を有し前
記有機絶縁物材料から成る絶縁膜上に形成され、前記無機絶縁物材料から成る絶
縁膜と前記有機絶縁物材料から成る絶縁膜を貫通する開孔部にて前記画素ＴＦＴ
に接続され、透明導電膜が形成された他方の基板と、前記開孔に重ねて形成され
た少なくとも一つの柱状スペーサを介して貼り合わされていることを特徴として
いる。
また、他の発明の構成は、一対の基板間に液晶を挟持した半導体装置であって
、画素部に設けた画素ＴＦＴと、該画素部の周辺にｐチャネル型ＴＦＴとｎチャ
ネル型ＴＦＴとを設けた駆動回路とを有する一方の基板は、前記駆動回路のｐチ
ャネル型ＴＦＴは、チャネル形成領域と、ソース領域またはドレイン領域を形成
する第４濃度のｐ型不純物領域を有し、前記駆動回路のｎチャネル型ＴＦＴは、
チャネル形成領域と、該チャネル形成領域に接して設けられゲート電極と一部が
重なるＬＤＤ領域を形成する第１濃度のｎ型不純物領域と、該第１濃度のｎ型不
純物領域の外側に設けられソース領域またはドレイン領域を形成する第３濃度の
ｎ型不純物領域とを有し、前記画素ＴＦＴは、チャネル形成領域と、該チャネル
形成領域に接して設けられＬＤＤ領域を形成する第２濃度のｎ型不純物領域と、
該第２濃度のｎ型不純物領域の外側に設けられソース領域またはドレイン領域を
形成する第３濃度のｎ型不純物領域とを有し、前記画素ＴＦＴのゲート電極の上
層に、無機絶縁物材料から成る絶縁膜と、該絶縁膜上に形成された有機絶縁物材
料から成る絶縁膜が形成され、前記画素部の画素電極は、光透過性を有し前記有
機絶縁物材料から成る絶縁膜上に形成され、前記無機絶縁物材料から成る絶縁膜
と前記有機絶縁物材料から成る絶縁膜を貫通する開孔部にて前記画素ＴＦＴに接
続され、透明導電膜が形成された他方の基板と、前記開孔に重ねて形成された少
なくとも一つの柱状スペーサを介して貼り合わされていることを特徴としている
。
、画素部に設けた画素ＴＦＴと、該画素部の周辺にｐチャネル型ＴＦＴとｎチャ
ネル型ＴＦＴとを設けた駆動回路とを有する一方の基板は、前記駆動回路のｐチ
ャネル型ＴＦＴは、チャネル形成領域と、ソース領域またはドレイン領域を形成
する第４濃度のｐ型不純物領域を有し、前記駆動回路のｎチャネル型ＴＦＴは、
チャネル形成領域と、該チャネル形成領域に接して設けられゲート電極と一部が
重なるＬＤＤ領域を形成する第１濃度のｎ型不純物領域と、該第１濃度のｎ型不
純物領域の外側に設けられソース領域またはドレイン領域を形成する第３濃度の
ｎ型不純物領域とを有し、前記画素ＴＦＴは、チャネル形成領域と、該チャネル
形成領域に接して設けられＬＤＤ領域を形成する第２濃度のｎ型不純物領域と、
該第２濃度のｎ型不純物領域の外側に設けられソース領域またはドレイン領域を
形成する第３濃度のｎ型不純物領域とを有し、前記画素ＴＦＴのゲート電極の上
層に、無機絶縁物材料から成る絶縁膜と、該絶縁膜上に形成された有機絶縁物材
料から成る絶縁膜が形成され、前記画素部の画素電極は、光透過性を有し前記有
機絶縁物材料から成る絶縁膜上に形成され、前記無機絶縁物材料から成る絶縁膜
と前記有機絶縁物材料から成る絶縁膜を貫通する開孔部にて前記画素ＴＦＴに接
続され、透明導電膜が形成された他方の基板と、前記開孔に重ねて形成された少
なくとも一つの柱状スペーサを介して貼り合わされていることを特徴としている
。
上記本発明の構成において、前記駆動回路のｐチャネル型ＴＦＴは、チャネル
形成領域と、ソース領域またはドレイン領域を形成する第４濃度のｐ型不純物領
域との間に、オフセット領域が形成されていても良い。このようなｐチャネル型
ＴＦＴは、アナログスイッチとして好適に利用することができる。
形成領域と、ソース領域またはドレイン領域を形成する第４濃度のｐ型不純物領
域との間に、オフセット領域が形成されていても良い。このようなｐチャネル型
ＴＦＴは、アナログスイッチとして好適に利用することができる。
また、上記本発明の構成において、前記画素ＴＦＴと、該画素部の周辺にｐチ
ャネル型ＴＦＴとｎチャネル型ＴＦＴとのゲート電極は耐熱性導電性材料から形
成され、前記駆動回路から延在し、該ゲート電極に接続するゲート配線は低抵抗
導電性材料から形成されることを特徴とする。前記耐熱性導電性材料は、タンタ
ル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）から選
ばれた元素、または前記元素を成分とする化合物、または前記元素を組み合わせ
た化合物、または前記元素を成分とする窒化物、前記元素を成分とするシリサイ
ド、
であることが望ましい。
ャネル型ＴＦＴとｎチャネル型ＴＦＴとのゲート電極は耐熱性導電性材料から形
成され、前記駆動回路から延在し、該ゲート電極に接続するゲート配線は低抵抗
導電性材料から形成されることを特徴とする。前記耐熱性導電性材料は、タンタ
ル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）から選
ばれた元素、または前記元素を成分とする化合物、または前記元素を組み合わせ
た化合物、または前記元素を成分とする窒化物、前記元素を成分とするシリサイ
ド、
であることが望ましい。
また、上記本発明の構成において、前記柱状スペーサが、前記駆動回路のｐチ
ャネル型ＴＦＴとｎチャネル型ＴＦＴ上に形成されていること、或いは、前記柱
状スペーサが、少なくとも、前記駆動回路のｐチャネル型ＴＦＴとｎチャネル型
ＴＦＴのソース配線またはドレイン配線を覆って形成されていることを特徴とす
る。
ャネル型ＴＦＴとｎチャネル型ＴＦＴ上に形成されていること、或いは、前記柱
状スペーサが、少なくとも、前記駆動回路のｐチャネル型ＴＦＴとｎチャネル型
ＴＦＴのソース配線またはドレイン配線を覆って形成されていることを特徴とす
る。
上記問題点を解決するために本発明の半導体装置の作製方法のは、画素部に設
けた画素ＴＦＴと、該画素部の周辺にｐチャネル型ＴＦＴとｎチャネル型ＴＦＴ
とを設けた駆動回路とを同一の基板上に有する半導体装置の作製方法において、
前記基板に密接して下地膜を形成する工程と、前記下地膜上に複数の島状半導体
層を形成する工程と、前記島状半導体層の選択された領域に、前記駆動回路のｎ
チャネル型ＴＦＴのゲート電極と一部が重なるＬＤＤ領域を形成する第１濃度の
ｎ型不純物領域を形成する工程と、前記島状半導体層の選択された領域に、前記
画素ＴＦＴとのＬＤＤ領域を形成する第２濃度のｎ型不純物領域を形成する工程
と、前記島状半導体層の選択された領域に、前記駆動回路のｎチャネル型ＴＦＴ
と前記画素ＴＦＴとにソース領域またはドレイン領域を形成する第３濃度のｎ型
不純物領域を形成する工程と、前記島状半導体層の選択された領域に、前記駆動
回路のｐチャネル型ＴＦＴのソース領域またはドレイン領域を形成する第４濃度
のｐ型不純物領域を形成する工程と、前記駆動回路のｎチャネル型ＴＦＴとｐチ
ャネル型ＴＦＴと、前記画素ＴＦＴとのゲート電極の上層に、無機絶縁物材料か
ら成る絶縁膜を形成する工程と、該無機絶縁物材料から成る絶縁膜に密接して有
機絶縁物材料からなる絶縁膜を形成する工程と、前記画素ＴＦＴに接続する光反
射性表面を有する画素電極を、前記有機絶縁物材料からなる絶縁膜上に形成する
工程とを有することを特徴としている。
けた画素ＴＦＴと、該画素部の周辺にｐチャネル型ＴＦＴとｎチャネル型ＴＦＴ
とを設けた駆動回路とを同一の基板上に有する半導体装置の作製方法において、
前記基板に密接して下地膜を形成する工程と、前記下地膜上に複数の島状半導体
層を形成する工程と、前記島状半導体層の選択された領域に、前記駆動回路のｎ
チャネル型ＴＦＴのゲート電極と一部が重なるＬＤＤ領域を形成する第１濃度の
ｎ型不純物領域を形成する工程と、前記島状半導体層の選択された領域に、前記
画素ＴＦＴとのＬＤＤ領域を形成する第２濃度のｎ型不純物領域を形成する工程
と、前記島状半導体層の選択された領域に、前記駆動回路のｎチャネル型ＴＦＴ
と前記画素ＴＦＴとにソース領域またはドレイン領域を形成する第３濃度のｎ型
不純物領域を形成する工程と、前記島状半導体層の選択された領域に、前記駆動
回路のｐチャネル型ＴＦＴのソース領域またはドレイン領域を形成する第４濃度
のｐ型不純物領域を形成する工程と、前記駆動回路のｎチャネル型ＴＦＴとｐチ
ャネル型ＴＦＴと、前記画素ＴＦＴとのゲート電極の上層に、無機絶縁物材料か
ら成る絶縁膜を形成する工程と、該無機絶縁物材料から成る絶縁膜に密接して有
機絶縁物材料からなる絶縁膜を形成する工程と、前記画素ＴＦＴに接続する光反
射性表面を有する画素電極を、前記有機絶縁物材料からなる絶縁膜上に形成する
工程とを有することを特徴としている。
また、他の発明は、画素部に設けた画素ＴＦＴと、該画素部の周辺にｐチャネ
ル型ＴＦＴとｎチャネル型ＴＦＴとを設けた駆動回路とを同一の基板上に有する
半導体装置の作製方法において、前記基板上に、下地膜を形成する工程と、前記
下地膜上に複数の島状半導体層を形成する工程と、前記島状半導体層の選択され
た領域に、前記駆動回路のｎチャネル型ＴＦＴのゲート電極と一部が重なるＬＤ
Ｄ領域を形成する第１濃度のｎ型不純物領域を形成する工程と、前記島状半導体
層の選択された領域に、前記画素ＴＦＴとのＬＤＤ領域を形成する第２濃度のｎ
型不純物領域を形成する工程と、前記島状半導体層の選択された領域に、前記駆
動回路のｎチャネル型ＴＦＴと前記画素ＴＦＴとにソース領域またはドレイン領
域を形成する第３濃度のｎ型不純物領域を形成する工程と、前記島状半導体層の
選択された領域に、前記駆動回路のｐチャネル型ＴＦＴのソース領域またはドレ
イン領域を形成する第４濃度のｐ型不純物領域を形成する工程と、前記駆動回路
のｎチャネル型ＴＦＴと前記画素ＴＦＴとｐチャネル型ＴＦＴとのゲート電極の
上層に、無機絶縁物材料から成る絶縁膜を形成する工程と、該無機絶縁物材料か
らなる絶縁膜に密接して有機絶縁物材料からなる絶縁膜を形成する工程と、前記
画素ＴＦＴに接続する導電性金属配線を形成する工程と、前記有機絶縁物材料か
らなる絶縁膜上に前記導電性金属配線に接続する透明導電膜から成る画素電極を
形成する工程とを有することを特徴としている。
ル型ＴＦＴとｎチャネル型ＴＦＴとを設けた駆動回路とを同一の基板上に有する
半導体装置の作製方法において、前記基板上に、下地膜を形成する工程と、前記
下地膜上に複数の島状半導体層を形成する工程と、前記島状半導体層の選択され
た領域に、前記駆動回路のｎチャネル型ＴＦＴのゲート電極と一部が重なるＬＤ
Ｄ領域を形成する第１濃度のｎ型不純物領域を形成する工程と、前記島状半導体
層の選択された領域に、前記画素ＴＦＴとのＬＤＤ領域を形成する第２濃度のｎ
型不純物領域を形成する工程と、前記島状半導体層の選択された領域に、前記駆
動回路のｎチャネル型ＴＦＴと前記画素ＴＦＴとにソース領域またはドレイン領
域を形成する第３濃度のｎ型不純物領域を形成する工程と、前記島状半導体層の
選択された領域に、前記駆動回路のｐチャネル型ＴＦＴのソース領域またはドレ
イン領域を形成する第４濃度のｐ型不純物領域を形成する工程と、前記駆動回路
のｎチャネル型ＴＦＴと前記画素ＴＦＴとｐチャネル型ＴＦＴとのゲート電極の
上層に、無機絶縁物材料から成る絶縁膜を形成する工程と、該無機絶縁物材料か
らなる絶縁膜に密接して有機絶縁物材料からなる絶縁膜を形成する工程と、前記
画素ＴＦＴに接続する導電性金属配線を形成する工程と、前記有機絶縁物材料か
らなる絶縁膜上に前記導電性金属配線に接続する透明導電膜から成る画素電極を
形成する工程とを有することを特徴としている。
また、他の発明の構成は、一対の基板間に液晶を挟持した半導体装置の作製方
法において、画素部に設けた画素ＴＦＴと、該画素部の周辺にｐチャネル型ＴＦ
Ｔとｎチャネル型ＴＦＴとを設けた駆動回路とを一方の基板は、前記基板上に、
下地膜を形成する工程と、前記下地膜上に複数の島状半導体層を形成する工程と
、前記島状半導体層の選択された領域に、前記駆動回路のｎチャネル型ＴＦＴの
ゲート電極と一部が重なるＬＤＤ領域を形成する第１濃度のｎ型不純物領域を形
成する工程と、前記島状半導体層の選択された領域に、前記画素ＴＦＴとのＬＤ
Ｄ領域を形成する第２濃度のｎ型不純物領域を形成する工程と、前記島状半導体
層の選択された領域に、前記駆動回路のｎチャネル型ＴＦＴと前記画素ＴＦＴと
にソース領域またはドレイン領域を形成する第３濃度のｎ型不純物領域を形成す
る工程と、前記島状半導体層の選択された領域に、前記駆動回路のｐチャネル型
ＴＦＴのソース領域またはドレイン領域を形成する第４濃度のｐ型不純物領域を
形成する工程と、前記駆動回路のｎチャネル型ＴＦＴと前記画素ＴＦＴとｐチャ
ネル型ＴＦＴとのゲート電極の上層に、無機絶縁物材料から成る絶縁膜を形成す
る工程と、該無機絶縁物材料からなる絶縁膜に密接して有機絶縁物材料からなる
絶縁膜を形成する工程と、前記有機絶縁物材料からなる絶縁膜と前記無機絶縁物
材料からなる絶縁膜とに設けられた開孔を介して前記画素ＴＦＴに接続する光反
射性表面を有する画素電極を前記有機絶縁物材料からなる絶縁膜上に形成する工
程とを有し、他方の基板は少なくとも透明導電膜を形成する工程を有し、前記開
孔に重ねて形成された少なくとも一つの柱状スペーサを介して前記一方の基板と
前記他方の基板を貼合わせる工程を有することを特徴としている。
法において、画素部に設けた画素ＴＦＴと、該画素部の周辺にｐチャネル型ＴＦ
Ｔとｎチャネル型ＴＦＴとを設けた駆動回路とを一方の基板は、前記基板上に、
下地膜を形成する工程と、前記下地膜上に複数の島状半導体層を形成する工程と
、前記島状半導体層の選択された領域に、前記駆動回路のｎチャネル型ＴＦＴの
ゲート電極と一部が重なるＬＤＤ領域を形成する第１濃度のｎ型不純物領域を形
成する工程と、前記島状半導体層の選択された領域に、前記画素ＴＦＴとのＬＤ
Ｄ領域を形成する第２濃度のｎ型不純物領域を形成する工程と、前記島状半導体
層の選択された領域に、前記駆動回路のｎチャネル型ＴＦＴと前記画素ＴＦＴと
にソース領域またはドレイン領域を形成する第３濃度のｎ型不純物領域を形成す
る工程と、前記島状半導体層の選択された領域に、前記駆動回路のｐチャネル型
ＴＦＴのソース領域またはドレイン領域を形成する第４濃度のｐ型不純物領域を
形成する工程と、前記駆動回路のｎチャネル型ＴＦＴと前記画素ＴＦＴとｐチャ
ネル型ＴＦＴとのゲート電極の上層に、無機絶縁物材料から成る絶縁膜を形成す
る工程と、該無機絶縁物材料からなる絶縁膜に密接して有機絶縁物材料からなる
絶縁膜を形成する工程と、前記有機絶縁物材料からなる絶縁膜と前記無機絶縁物
材料からなる絶縁膜とに設けられた開孔を介して前記画素ＴＦＴに接続する光反
射性表面を有する画素電極を前記有機絶縁物材料からなる絶縁膜上に形成する工
程とを有し、他方の基板は少なくとも透明導電膜を形成する工程を有し、前記開
孔に重ねて形成された少なくとも一つの柱状スペーサを介して前記一方の基板と
前記他方の基板を貼合わせる工程を有することを特徴としている。
また、他の発明の構成は、一対の基板間に液晶を挟持した半導体装置の作製方
法において、画素部に設けた画素ＴＦＴと、該画素部の周辺にｐチャネル型ＴＦ
Ｔとｎチャネル型ＴＦＴとを設けた駆動回路とを一方の基板は、前記基板上に、
下地膜を形成する工程と、前記下地膜上に複数の島状半導体層を形成する工程と
、前記島状半導体層の選択された領域に、前記駆動回路のｎチャネル型ＴＦＴの
ゲート電極と一部が重なるＬＤＤ領域を形成する第１濃度のｎ型不純物領域を形
成する工程と、前記島状半導体層の選択された領域に、前記画素ＴＦＴとのＬＤ
Ｄ領域を形成する第２濃度のｎ型不純物領域を形成する工程と、前記島状半導体
層の選択された領域に、前記駆動回路のｎチャネル型ＴＦＴと前記画素ＴＦＴと
にソース領域またはドレイン領域を形成する第３濃度のｎ型不純物領域を形成す
る工程と、前記島状半導体層の選択された領域に、前記駆動回路のｐチャネル型
ＴＦＴのソース領域またはドレイン領域を形成する第４濃度のｐ型不純物領域を
形成する工程と、前記駆動回路のｎチャネル型ＴＦＴと前記画素ＴＦＴとｐチャ
ネル型ＴＦＴとのゲート電極の上層に、無機絶縁物材料から成る絶縁膜を形成す
る工程と、該無機絶縁物材料からなる絶縁膜に密接して有機絶縁物材料からなる
絶縁膜を形成する工程と、前記有機絶縁物材料からなる絶縁膜と保護絶縁膜とに
設けられた開孔を介して前記画素ＴＦＴに接続する導電性金属配線を形成する工
程と、前記層間絶縁膜上に該金属配線に接続する透明導電膜から成る画素電極を
形成する工程とを有し、他方の基板は少なくとも透明導電膜を形成する工程を有
し、前記開孔に重ねて形成された少なくとも一つの柱状スペーサを介して前記一
方の基板と前記他方の基板を貼合わせる工程を有することを特徴としている。
法において、画素部に設けた画素ＴＦＴと、該画素部の周辺にｐチャネル型ＴＦ
Ｔとｎチャネル型ＴＦＴとを設けた駆動回路とを一方の基板は、前記基板上に、
下地膜を形成する工程と、前記下地膜上に複数の島状半導体層を形成する工程と
、前記島状半導体層の選択された領域に、前記駆動回路のｎチャネル型ＴＦＴの
ゲート電極と一部が重なるＬＤＤ領域を形成する第１濃度のｎ型不純物領域を形
成する工程と、前記島状半導体層の選択された領域に、前記画素ＴＦＴとのＬＤ
Ｄ領域を形成する第２濃度のｎ型不純物領域を形成する工程と、前記島状半導体
層の選択された領域に、前記駆動回路のｎチャネル型ＴＦＴと前記画素ＴＦＴと
にソース領域またはドレイン領域を形成する第３濃度のｎ型不純物領域を形成す
る工程と、前記島状半導体層の選択された領域に、前記駆動回路のｐチャネル型
ＴＦＴのソース領域またはドレイン領域を形成する第４濃度のｐ型不純物領域を
形成する工程と、前記駆動回路のｎチャネル型ＴＦＴと前記画素ＴＦＴとｐチャ
ネル型ＴＦＴとのゲート電極の上層に、無機絶縁物材料から成る絶縁膜を形成す
る工程と、該無機絶縁物材料からなる絶縁膜に密接して有機絶縁物材料からなる
絶縁膜を形成する工程と、前記有機絶縁物材料からなる絶縁膜と保護絶縁膜とに
設けられた開孔を介して前記画素ＴＦＴに接続する導電性金属配線を形成する工
程と、前記層間絶縁膜上に該金属配線に接続する透明導電膜から成る画素電極を
形成する工程とを有し、他方の基板は少なくとも透明導電膜を形成する工程を有
し、前記開孔に重ねて形成された少なくとも一つの柱状スペーサを介して前記一
方の基板と前記他方の基板を貼合わせる工程を有することを特徴としている。
上記本発明の半導体装置の作製方法において、前記駆動回路のｐチャネル型Ｔ
ＦＴは、該ｐチャネル型ＴＦＴのゲート電極上に無機絶縁物材料から成る絶縁膜
を形成する工程の後に、前記島状半導体層の選択された領域に、該ｐチャネル型
ＴＦＴのソース領域またはドレイン領域を形成する第４濃度のｐ型不純物領域を
形成する工程を行い、該ｐチャネル型ＴＦＴのチャネル形成領域と、ソース領域
またはドレイン領域を形成する第４濃度のｐ型不純物領域との間に、オフセット
領域が形成することを特徴としている。
ＦＴは、該ｐチャネル型ＴＦＴのゲート電極上に無機絶縁物材料から成る絶縁膜
を形成する工程の後に、前記島状半導体層の選択された領域に、該ｐチャネル型
ＴＦＴのソース領域またはドレイン領域を形成する第４濃度のｐ型不純物領域を
形成する工程を行い、該ｐチャネル型ＴＦＴのチャネル形成領域と、ソース領域
またはドレイン領域を形成する第４濃度のｐ型不純物領域との間に、オフセット
領域が形成することを特徴としている。
また、上記本発明の半導体装置の作製方法において、前記画素ＴＦＴと、該画
素部の周辺にｐチャネル型ＴＦＴとｎチャネル型ＴＦＴとのゲート電極を耐熱性
導電性材料から形成する工程と、前記駆動回路から延在し、該ゲート電極に接続
するゲート配線を低抵抗導電性材料から形成する工程とを有することを特徴とし
ている。前記耐熱性導電性材料は、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブ
デン（Ｍｏ）、タングステン（Ｗ）から選ばれた元素、または前記元素を成分と
する化合物、または前記元素を組み合わせた化合物、または前記元素を成分とす
る窒化物、前記元素を成分とするシリサイド、から形成することが望ましい。
素部の周辺にｐチャネル型ＴＦＴとｎチャネル型ＴＦＴとのゲート電極を耐熱性
導電性材料から形成する工程と、前記駆動回路から延在し、該ゲート電極に接続
するゲート配線を低抵抗導電性材料から形成する工程とを有することを特徴とし
ている。前記耐熱性導電性材料は、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブ
デン（Ｍｏ）、タングステン（Ｗ）から選ばれた元素、または前記元素を成分と
する化合物、または前記元素を組み合わせた化合物、または前記元素を成分とす
る窒化物、前記元素を成分とするシリサイド、から形成することが望ましい。
また、上記本発明の半導体装置の作製方法において、前記柱状スペーサを、前
記駆動回路のｐチャネル型ＴＦＴとｎチャネル型ＴＦＴ上にも形成することを特
徴とし、前記柱状スペーサが、少なくとも、前記駆動回路のｐチャネル型ＴＦＴ
とｎチャネル型ＴＦＴのソース配線またはドレイン配線を覆って形成することを
特徴としている。
記駆動回路のｐチャネル型ＴＦＴとｎチャネル型ＴＦＴ上にも形成することを特
徴とし、前記柱状スペーサが、少なくとも、前記駆動回路のｐチャネル型ＴＦＴ
とｎチャネル型ＴＦＴのソース配線またはドレイン配線を覆って形成することを
特徴としている。
本発明を用いることで、同一の基板上に複数の機能回路が形成された半導体装
置（ここでは具体的には電気光学装置）において、その機能回路が要求する仕様
に応じて適切な性能のＴＦＴを配置することが可能となり、その動作特性を大幅
に向上させることができる。
置（ここでは具体的には電気光学装置）において、その機能回路が要求する仕様
に応じて適切な性能のＴＦＴを配置することが可能となり、その動作特性を大幅
に向上させることができる。
本発明の半導体装置の作製方法に従えば、駆動回路部のｐチャネル型ＴＦＴを
シングルドレインの構造としｎチャネル型ＴＦＴをＧＯＬＤ構造またはＬＤＤ構
造とし、また画素部の画素ＴＦＴをＬＤＤ構造としたアクティブマトリクス基板
を６枚のフォトマスクで製造することができ、このようなアクティブマトリクス
基板から反射型の液晶表示装置を作製することができる。また、同工程に従えば
透過型の液晶表示装置を７枚のフォトマスクで製造することができる。
シングルドレインの構造としｎチャネル型ＴＦＴをＧＯＬＤ構造またはＬＤＤ構
造とし、また画素部の画素ＴＦＴをＬＤＤ構造としたアクティブマトリクス基板
を６枚のフォトマスクで製造することができ、このようなアクティブマトリクス
基板から反射型の液晶表示装置を作製することができる。また、同工程に従えば
透過型の液晶表示装置を７枚のフォトマスクで製造することができる。
本発明の半導体装置の作製方法に従えば、駆動回路部のｐチャネル型ＴＦＴを
オフセット領域を有するシングルドレインの構造としｎチャネル型ＴＦＴをＧＯ
ＬＤ構造またはＬＤＤ構造とし、また画素部の画素ＴＦＴをＬＤＤ構造としたア
クティブマトリクス基板を７枚のフォトマスクで製造することができ、このよう
なアクティブマトリクス基板から反射型の液晶表示装置を作製することができる
。また、同工程に従えば透過型の液晶表示装置を８枚のフォトマスクで製造する
ことができる。
オフセット領域を有するシングルドレインの構造としｎチャネル型ＴＦＴをＧＯ
ＬＤ構造またはＬＤＤ構造とし、また画素部の画素ＴＦＴをＬＤＤ構造としたア
クティブマトリクス基板を７枚のフォトマスクで製造することができ、このよう
なアクティブマトリクス基板から反射型の液晶表示装置を作製することができる
。また、同工程に従えば透過型の液晶表示装置を８枚のフォトマスクで製造する
ことができる。
本発明の半導体装置の作製方法に従えば、ゲート電極を耐熱性導電性材料で形
成し、ゲート配線を低抵抗導電性材料で形成したＴＦＴにおいて、駆動回路部の
ｐチャネル型ＴＦＴをシングルドレインの構造としｎチャネル型ＴＦＴをＧＯＬ
Ｄ構造またはＬＤＤ構造とし、また画素部の画素ＴＦＴをＬＤＤ構造としたアク
ティブマトリクス基板を７枚のフォトマスクで製造することができ、このような
アクティブマトリクス基板から反射型の液晶表示装置を作製することができる。
また、同工程に従えば、透過型の液晶表示装置を８枚のフォトマスクで製造する
ことができる。
成し、ゲート配線を低抵抗導電性材料で形成したＴＦＴにおいて、駆動回路部の
ｐチャネル型ＴＦＴをシングルドレインの構造としｎチャネル型ＴＦＴをＧＯＬ
Ｄ構造またはＬＤＤ構造とし、また画素部の画素ＴＦＴをＬＤＤ構造としたアク
ティブマトリクス基板を７枚のフォトマスクで製造することができ、このような
アクティブマトリクス基板から反射型の液晶表示装置を作製することができる。
また、同工程に従えば、透過型の液晶表示装置を８枚のフォトマスクで製造する
ことができる。
このように、アクティブマトリクス基板の製造に必要なフォトマスクの枚数を
６〜８枚とすることにより、製造工程が簡略化され、製造コストを大幅に低減す
ることができる。
６〜８枚とすることにより、製造工程が簡略化され、製造コストを大幅に低減す
ることができる。
本発明の実施の形態について、以下に示す実施例により詳細な説明を行う。
[実施例１]
本発明の実施例を図１〜図３を用いて説明する。ここでは、画素部の画素ＴＦ
Ｔおよび保持容量と、表示領域の周辺に設けられる駆動回路のＴＦＴを同時に作
製する方法について工程に従って詳細に説明する。
[実施例１]
本発明の実施例を図１〜図３を用いて説明する。ここでは、画素部の画素ＴＦ
Ｔおよび保持容量と、表示領域の周辺に設けられる駆動回路のＴＦＴを同時に作
製する方法について工程に従って詳細に説明する。
図１（Ａ）において、基板１０１にはコーニング社の＃７０５９ガラスや＃１
７３７ガラスなどに代表されるバリウムホウケイ酸ガラスやアルミノホウケイ酸
ガラスなどのガラス基板の他に、ポリエチレンテレフタレート（ＰＥＴ）、ポリ
エチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）など光学
的異方性を有しないプラスチック基板を用いることができる。ガラス基板を用い
る場合には、ガラス歪み点よりも１０〜２０℃程度低い温度であらかじめ熱処理
しておいても良い。そして、基板１０１のＴＦＴを形成する表面に、基板１０１
からの不純物拡散を防ぐために、酸化シリコン膜、窒化シリコン膜または酸化窒
化シリコン膜などの下地膜１０２を形成する。例えば、プラズマＣＶＤ法でＳｉ
Ｈ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜１０２ａを１０〜２００n
m（好ましくは５０〜１００nm）、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒
化水素化シリコン膜１０２ｂを５０〜２００ｎｍ（好ましくは１００〜１５０nm
）の厚さに積層形成する。
７３７ガラスなどに代表されるバリウムホウケイ酸ガラスやアルミノホウケイ酸
ガラスなどのガラス基板の他に、ポリエチレンテレフタレート（ＰＥＴ）、ポリ
エチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）など光学
的異方性を有しないプラスチック基板を用いることができる。ガラス基板を用い
る場合には、ガラス歪み点よりも１０〜２０℃程度低い温度であらかじめ熱処理
しておいても良い。そして、基板１０１のＴＦＴを形成する表面に、基板１０１
からの不純物拡散を防ぐために、酸化シリコン膜、窒化シリコン膜または酸化窒
化シリコン膜などの下地膜１０２を形成する。例えば、プラズマＣＶＤ法でＳｉ
Ｈ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜１０２ａを１０〜２００n
m（好ましくは５０〜１００nm）、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒
化水素化シリコン膜１０２ｂを５０〜２００ｎｍ（好ましくは１００〜１５０nm
）の厚さに積層形成する。
酸化窒化シリコン膜は従来の平行平板型のプラズマＣＶＤ法を用いて形成する
。酸化窒化シリコン膜１０２ａは、ＳｉＨ4を１０SCCM、ＮＨ3を１００SCCM、Ｎ
2Ｏを２０SCCMとして反応室に導入し、基板温度３２５℃、反応圧力４０Pa、放
電電力密度０．４１W/cm2、放電周波数６０MHzとした。一方、酸化窒化水素化シ
リコン膜１０２ｂは、ＳｉＨ4を５SCCM、Ｎ2Ｏを１２０SCCM、Ｈ2を１２５SCCM
として反応室に導入し、基板温度４００℃、反応圧力２０Pa、放電電力密度０．
４１W/cm2、放電周波数６０MHzとした。これらの膜は、基板温度を変化させ、反
応ガスの切り替えのみで連続して形成することもできる。
。酸化窒化シリコン膜１０２ａは、ＳｉＨ4を１０SCCM、ＮＨ3を１００SCCM、Ｎ
2Ｏを２０SCCMとして反応室に導入し、基板温度３２５℃、反応圧力４０Pa、放
電電力密度０．４１W/cm2、放電周波数６０MHzとした。一方、酸化窒化水素化シ
リコン膜１０２ｂは、ＳｉＨ4を５SCCM、Ｎ2Ｏを１２０SCCM、Ｈ2を１２５SCCM
として反応室に導入し、基板温度４００℃、反応圧力２０Pa、放電電力密度０．
４１W/cm2、放電周波数６０MHzとした。これらの膜は、基板温度を変化させ、反
応ガスの切り替えのみで連続して形成することもできる。
このようにして作製した酸化窒化シリコン膜１０２ａは、密度が９．２８×１
０22/cm3であり、フッ化水素アンモニウム（ＮＨ4ＨＦ2）を７．１３％とフッ化
アンモニウム（ＮＨ4Ｆ）を１５．４％含む混合溶液（ステラケミファ社製、商
品名ＬＡＬ５００）の２０℃におけるエッチング速度が約６３nm/minと遅く、緻
密で硬い膜である。このような膜を下地膜に用いると、この上に形成する半導体
層にガラス基板からのアルカリ金属元素が拡散するのを防ぐのに有効である。
０22/cm3であり、フッ化水素アンモニウム（ＮＨ4ＨＦ2）を７．１３％とフッ化
アンモニウム（ＮＨ4Ｆ）を１５．４％含む混合溶液（ステラケミファ社製、商
品名ＬＡＬ５００）の２０℃におけるエッチング速度が約６３nm/minと遅く、緻
密で硬い膜である。このような膜を下地膜に用いると、この上に形成する半導体
層にガラス基板からのアルカリ金属元素が拡散するのを防ぐのに有効である。
次に、２５〜８０nm（好ましくは３０〜６０nm）の厚さで非晶質構造を有する
半導体層１０３ａを、プラズマＣＶＤ法やスパッタ法などの公知の方法で形成す
る。例えば、プラズマＣＶＤ法で非晶質シリコン膜を５５nmの厚さに形成する。
非晶質構造を有する半導体膜には、非晶質半導体膜や微結晶半導体膜があり、非
晶質シリコン・ゲルマニウム膜などの非晶質構造を有する化合物半導体膜を適用
しても良い。また、下地膜１０２と非晶質半導体層１０３ａとは両者を連続形成
することも可能である。例えば、前述のように酸化窒化シリコン膜１０２ａと酸
化窒化水素化シリコン膜１０２ｂをプラズマＣＶＤ法で連続して成膜後、反応ガ
スをＳｉＨ4、Ｎ2Ｏ、Ｈ2からＳｉＨ4とＨ2或いはＳｉＨ4のみに切り替えれば、
一旦大気雰囲気に晒すことなく連続形成できる。その結果、酸化窒化水素化シリ
コン膜１０２ｂの表面の汚染を防ぐことが可能となり、作製するＴＦＴの特性バ
ラツキやしきい値電圧の変動を低減させることができる。
半導体層１０３ａを、プラズマＣＶＤ法やスパッタ法などの公知の方法で形成す
る。例えば、プラズマＣＶＤ法で非晶質シリコン膜を５５nmの厚さに形成する。
非晶質構造を有する半導体膜には、非晶質半導体膜や微結晶半導体膜があり、非
晶質シリコン・ゲルマニウム膜などの非晶質構造を有する化合物半導体膜を適用
しても良い。また、下地膜１０２と非晶質半導体層１０３ａとは両者を連続形成
することも可能である。例えば、前述のように酸化窒化シリコン膜１０２ａと酸
化窒化水素化シリコン膜１０２ｂをプラズマＣＶＤ法で連続して成膜後、反応ガ
スをＳｉＨ4、Ｎ2Ｏ、Ｈ2からＳｉＨ4とＨ2或いはＳｉＨ4のみに切り替えれば、
一旦大気雰囲気に晒すことなく連続形成できる。その結果、酸化窒化水素化シリ
コン膜１０２ｂの表面の汚染を防ぐことが可能となり、作製するＴＦＴの特性バ
ラツキやしきい値電圧の変動を低減させることができる。
そして、結晶化の工程を行い非晶質半導体層１０３ａから結晶質半導体層１０
３ｂを作製する。その方法としてレーザーアニール法や熱アニール法（固相成長
法）、またはラピットサーマルアニール法（ＲＴＡ法）を適用することができる
。前述のようなガラス基板や耐熱性の劣るプラスチック基板を用いる場合には、
特にレーザーアニール法を適用することが好ましい。ＲＴＡ法では、赤外線ラン
プ、ハロゲンランプ、メタルハライドランプ、キセノンランプなどを光源に用い
る。或いは特開平７−１３０６５２号公報で開示された技術に従って、触媒元素
を用いる結晶化法で結晶質半導体層１０３ｂを形成することもできる。結晶化の
工程ではまず、非晶質半導体層が含有する水素を放出させておくことが好ましく
、４００〜５００℃で１時間程度の熱処理を行い含有する水素量を５atomic％以
下にしてから結晶化させると膜表面の荒れを防ぐことができるので良い。
３ｂを作製する。その方法としてレーザーアニール法や熱アニール法（固相成長
法）、またはラピットサーマルアニール法（ＲＴＡ法）を適用することができる
。前述のようなガラス基板や耐熱性の劣るプラスチック基板を用いる場合には、
特にレーザーアニール法を適用することが好ましい。ＲＴＡ法では、赤外線ラン
プ、ハロゲンランプ、メタルハライドランプ、キセノンランプなどを光源に用い
る。或いは特開平７−１３０６５２号公報で開示された技術に従って、触媒元素
を用いる結晶化法で結晶質半導体層１０３ｂを形成することもできる。結晶化の
工程ではまず、非晶質半導体層が含有する水素を放出させておくことが好ましく
、４００〜５００℃で１時間程度の熱処理を行い含有する水素量を５atomic％以
下にしてから結晶化させると膜表面の荒れを防ぐことができるので良い。
結晶化をレーザーアニール法にて行う場合には、パルス発振型または連続発光
型のエキシマレーザーやアルゴンレーザーをその光源とする。パルス発振型のエ
キシマレーザーを用いる場合には、レーザー光を線状に加工してレーザーアニー
ルを行う。レーザーアニール条件は実施者が適宣選択するものであるが、例えば
、レーザーパルス発振周波数３０Ｈｚとし、レーザーエネルギー密度を１００〜
５００mJ/cm2(代表的には３００〜４００mJ/cm2)とする。そして線状ビームを基
板全面に渡って照射し、この時の線状ビームの重ね合わせ率（オーバーラップ率
）を８０〜９８％として行う。このようにして図１（Ｂ）に示すように結晶質半
導体層１０３ｂを得ることができる。
型のエキシマレーザーやアルゴンレーザーをその光源とする。パルス発振型のエ
キシマレーザーを用いる場合には、レーザー光を線状に加工してレーザーアニー
ルを行う。レーザーアニール条件は実施者が適宣選択するものであるが、例えば
、レーザーパルス発振周波数３０Ｈｚとし、レーザーエネルギー密度を１００〜
５００mJ/cm2(代表的には３００〜４００mJ/cm2)とする。そして線状ビームを基
板全面に渡って照射し、この時の線状ビームの重ね合わせ率（オーバーラップ率
）を８０〜９８％として行う。このようにして図１（Ｂ）に示すように結晶質半
導体層１０３ｂを得ることができる。
そして、結晶質半導体層１０３ｂ上にフォトマスク１（ＰＭ１）を用い、フォ
トリソグラフィーの技術を用いてレジストパターンを形成し、ドライエッチング
によって結晶質半導体層を島状に分割し、島状半導体層１０４〜１０８を形成し
する。ドライエッチングにはＣＦ4とＯ2の混合ガスを用いる。その後、プラズマ
ＣＶＤ法またはスパッタ法により５０〜１００nmの厚さの酸化シリコン膜による
マスク層１９４を形成する。
トリソグラフィーの技術を用いてレジストパターンを形成し、ドライエッチング
によって結晶質半導体層を島状に分割し、島状半導体層１０４〜１０８を形成し
する。ドライエッチングにはＣＦ4とＯ2の混合ガスを用いる。その後、プラズマ
ＣＶＤ法またはスパッタ法により５０〜１００nmの厚さの酸化シリコン膜による
マスク層１９４を形成する。
この状態で島状半導体層に対し、ＴＦＴのしきい値電圧（Ｖth）を制御する目
的でｐ型を付与する不純物元素を１×１０16〜５×１０17atoms／cm3程度の濃度
で島状半導体層の全面に添加しても良い。半導体に対してｐ型を付与する不純物
元素には、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）など周期律
表第１３族の元素が知られている。その方法として、イオン注入法やイオンドー
プ法を用いることができるが、大面積基板を処理するにはイオンドープ法が適し
ている。イオンドープ法ではジボラン（Ｂ2Ｈ6）をソースガスとして用いホウ素
（Ｂ）を添加する。このような不純物元素の注入は必ずしも必要でなく省略して
も差し支えないが、特にｎチャネル型ＴＦＴのしきい値電圧を所定の範囲内に収
めるために好適に用いる手法である。
的でｐ型を付与する不純物元素を１×１０16〜５×１０17atoms／cm3程度の濃度
で島状半導体層の全面に添加しても良い。半導体に対してｐ型を付与する不純物
元素には、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）など周期律
表第１３族の元素が知られている。その方法として、イオン注入法やイオンドー
プ法を用いることができるが、大面積基板を処理するにはイオンドープ法が適し
ている。イオンドープ法ではジボラン（Ｂ2Ｈ6）をソースガスとして用いホウ素
（Ｂ）を添加する。このような不純物元素の注入は必ずしも必要でなく省略して
も差し支えないが、特にｎチャネル型ＴＦＴのしきい値電圧を所定の範囲内に収
めるために好適に用いる手法である。
駆動回路のｎチャネル型ＴＦＴのＬＤＤ領域を形成するために、ｎ型を付与す
る不純物元素を島状半導体層１０５、１０７に選択的に添加する。そのため、フ
ォトマスク２（ＰＭ２）を用い、レジストマスク１９５ａ〜１９５ｅを形成した
。ｎ型を付与する不純物元素としては、リン（Ｐ）や砒素（Ａｓ）を用いれば良
く、ここではリン（Ｐ）を添加すべく、フォスフィン（ＰＨ3）を用いたイオン
ドープ法を適用する。形成された第１濃度のｎ型不純物領域１９６、１９７のリ
ン（Ｐ）濃度は、２×１０16〜５×１０19atoms／cm3の範囲とする。本明細書中
では、ここで形成された不純物領域１９６、１９７に含まれるｎ型を付与する不
純物元素の濃度を（ｎ-）と表す。また、不純物領域１９８は、画素部の保持容
量を形成するための半導体層であり、この領域にも同じ濃度でリン（Ｐ）を添加
する（図１（Ｄ））。
る不純物元素を島状半導体層１０５、１０７に選択的に添加する。そのため、フ
ォトマスク２（ＰＭ２）を用い、レジストマスク１９５ａ〜１９５ｅを形成した
。ｎ型を付与する不純物元素としては、リン（Ｐ）や砒素（Ａｓ）を用いれば良
く、ここではリン（Ｐ）を添加すべく、フォスフィン（ＰＨ3）を用いたイオン
ドープ法を適用する。形成された第１濃度のｎ型不純物領域１９６、１９７のリ
ン（Ｐ）濃度は、２×１０16〜５×１０19atoms／cm3の範囲とする。本明細書中
では、ここで形成された不純物領域１９６、１９７に含まれるｎ型を付与する不
純物元素の濃度を（ｎ-）と表す。また、不純物領域１９８は、画素部の保持容
量を形成するための半導体層であり、この領域にも同じ濃度でリン（Ｐ）を添加
する（図１（Ｄ））。
次に、添加した不純物元素を活性化させる工程を行う。活性化は、窒素雰囲気
中で５００〜６００℃で１〜４時間の熱処理や、レーザー活性化の方法により行
うことができる。また、両者を併用して行っても良い。レーザー活性化の方法に
よる場合、ＫｒＦエキシマレーザー光（波長２４８nm）を用い、線状ビームを形
成して、発振周波数５〜５０Hz、エネルギー密度１００〜５００mJ／cm2として
線状ビームのオーバーラップ割合を８０〜９８％として走査して、島状半導体層
が形成された基板全面を処理した。尚、レーザー光の照射条件には何ら限定され
る事項はなく、実施者が適宣決定すれば良い。マスク層１９４はこの段階でフッ
酸などの溶液でエッチング除去する。
中で５００〜６００℃で１〜４時間の熱処理や、レーザー活性化の方法により行
うことができる。また、両者を併用して行っても良い。レーザー活性化の方法に
よる場合、ＫｒＦエキシマレーザー光（波長２４８nm）を用い、線状ビームを形
成して、発振周波数５〜５０Hz、エネルギー密度１００〜５００mJ／cm2として
線状ビームのオーバーラップ割合を８０〜９８％として走査して、島状半導体層
が形成された基板全面を処理した。尚、レーザー光の照射条件には何ら限定され
る事項はなく、実施者が適宣決定すれば良い。マスク層１９４はこの段階でフッ
酸などの溶液でエッチング除去する。
ゲート絶縁膜１０９はプラズマＣＶＤ法またはスパッタ法を用い、膜厚を４０
〜１５０nmとしてシリコンを含む絶縁膜で形成する。例えば、１２０nmの厚さで
酸化窒化シリコン膜から形成すると良い。また、ＳｉＨ4とＮ2ＯにＯ2を添加さ
せて作製された酸化窒化シリコン膜は、膜中の固定電荷密度が低減されているの
でこの用途に対して好ましい材料となる。勿論、ゲート絶縁膜はこのような酸化
窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層また
は積層構造として用いても良い（図１（Ｅ））。
〜１５０nmとしてシリコンを含む絶縁膜で形成する。例えば、１２０nmの厚さで
酸化窒化シリコン膜から形成すると良い。また、ＳｉＨ4とＮ2ＯにＯ2を添加さ
せて作製された酸化窒化シリコン膜は、膜中の固定電荷密度が低減されているの
でこの用途に対して好ましい材料となる。勿論、ゲート絶縁膜はこのような酸化
窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層また
は積層構造として用いても良い（図１（Ｅ））。
そして、図１（Ｅ）に示すように、ゲート絶縁膜１０９上にゲート電極を形成
するための耐熱性導電層を形成する。耐熱性導電層は単層で形成しても良いが、
必要に応じて二層あるいは三層といった複数の層から成る積層構造としても良い
。このような耐熱性導電性材料を用い、例えば、導電性の窒化物金属膜から成る
導電層（Ａ）１１０と金属膜から成る導電層（Ｂ）１１１とを積層した構造とす
ると良い。導電層（Ｂ）１１１はタンタル（Ｔａ）、チタン（Ｔｉ）、モリブデ
ン（Ｍｏ）、タングステン（Ｗ）から選ばれた元素、または前記元素を主成分と
する合金か、前記元素を組み合わせた合金膜（代表的にはＭｏ−Ｗ合金膜、Ｍｏ
−Ｔａ合金膜）で形成すれば良く、導電層（Ａ）１１０は窒化タンタル（ＴａＮ
）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）膜、窒化モリブデン（Ｍ
ｏＮ）などで形成する。また、導電層（Ａ）１１０はタングステンシリサイド、
チタンシリサイド、モリブデンシリサイドを適用しても良い。導電層（Ｂ）１１
１は低抵抗化を図るために含有する不純物濃度を低減させることが好ましく、特
に酸素濃度に関しては３０ppm以下とすると良かった。例えば、タングステン（
Ｗ）は酸素濃度を３０ppm以下とすることで２０μΩcm以下の比抵抗値を実現す
ることができる。
するための耐熱性導電層を形成する。耐熱性導電層は単層で形成しても良いが、
必要に応じて二層あるいは三層といった複数の層から成る積層構造としても良い
。このような耐熱性導電性材料を用い、例えば、導電性の窒化物金属膜から成る
導電層（Ａ）１１０と金属膜から成る導電層（Ｂ）１１１とを積層した構造とす
ると良い。導電層（Ｂ）１１１はタンタル（Ｔａ）、チタン（Ｔｉ）、モリブデ
ン（Ｍｏ）、タングステン（Ｗ）から選ばれた元素、または前記元素を主成分と
する合金か、前記元素を組み合わせた合金膜（代表的にはＭｏ−Ｗ合金膜、Ｍｏ
−Ｔａ合金膜）で形成すれば良く、導電層（Ａ）１１０は窒化タンタル（ＴａＮ
）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）膜、窒化モリブデン（Ｍ
ｏＮ）などで形成する。また、導電層（Ａ）１１０はタングステンシリサイド、
チタンシリサイド、モリブデンシリサイドを適用しても良い。導電層（Ｂ）１１
１は低抵抗化を図るために含有する不純物濃度を低減させることが好ましく、特
に酸素濃度に関しては３０ppm以下とすると良かった。例えば、タングステン（
Ｗ）は酸素濃度を３０ppm以下とすることで２０μΩcm以下の比抵抗値を実現す
ることができる。
導電層（Ａ）１１０は１０〜５０nm（好ましくは２０〜３０nm）とし、導電層
（Ｂ）１１１は２００〜４００nm（好ましくは２５０〜３５０nm）とすれば良い
。Ｗをゲート電極とする場合には、Ｗをターゲットとしたスパッタ法で、アルゴ
ン（Ａｒ）ガスと窒素（Ｎ2）ガスを導入して導電層（Ａ）１１１を窒化タング
ステン（ＷＮ）で５０nmの厚さに形成し、導電層（Ｂ）１１０をＷで２５０nmの
厚さに形成する。その他の方法として、Ｗ膜は６フッ化タングステン（ＷＦ6）
を用いて熱ＣＶＤ法で形成することもできる。いずれにしてもゲート電極として
使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μΩcm以下に
することが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることが
できるが、Ｗ中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗
化する。このことより、スパッタ法による場合、純度９９．９９９９％のＷター
ゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮
してＷ膜を形成することにより、抵抗率９〜２０μΩcmを実現することができる
。
（Ｂ）１１１は２００〜４００nm（好ましくは２５０〜３５０nm）とすれば良い
。Ｗをゲート電極とする場合には、Ｗをターゲットとしたスパッタ法で、アルゴ
ン（Ａｒ）ガスと窒素（Ｎ2）ガスを導入して導電層（Ａ）１１１を窒化タング
ステン（ＷＮ）で５０nmの厚さに形成し、導電層（Ｂ）１１０をＷで２５０nmの
厚さに形成する。その他の方法として、Ｗ膜は６フッ化タングステン（ＷＦ6）
を用いて熱ＣＶＤ法で形成することもできる。いずれにしてもゲート電極として
使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μΩcm以下に
することが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることが
できるが、Ｗ中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗
化する。このことより、スパッタ法による場合、純度９９．９９９９％のＷター
ゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮
してＷ膜を形成することにより、抵抗率９〜２０μΩcmを実現することができる
。
一方、導電層（Ａ）１１０にＴａＮ膜を、導電層（Ｂ）１１１にＴａ膜を用い
る場合には、同様にスパッタ法で形成することが可能である。ＴａＮ膜はＴａを
ターゲットとしてスパッタガスにＡｒと窒素との混合ガスを用いて形成し、Ｔａ
膜はスパッタガスにＡｒを用いる。また、これらのスパッタガス中に適量のＸｅ
やＫｒを加えておくと、形成する膜の内部応力を緩和して膜の剥離を防止するこ
とができる。α相のＴａ膜の抵抗率は２０μΩcm程度でありゲート電極に使用す
ることができるが、β相のＴａ膜の抵抗率は１８０μΩcm程度でありゲート電極
とするには不向きであった。ＴａＮ膜はα相に近い結晶構造を持つので、この上
にＴａ膜を形成すればα相のＴａ膜が容易に得られる。尚、図示しないが、導電
層（Ａ）１１０の下に２〜２０nm程度の厚さでリン（Ｐ）をドープしたシリコン
膜を形成しておくことは有効である。これにより、その上に形成される導電膜の
密着性向上と酸化防止を図ると同時に、導電層（Ａ）１１０または導電層（Ｂ）
１１１が微量に含有するアルカリ金属元素がゲート絶縁膜１０９に拡散するのを
防ぐことができる。いずれにしても、導電層（Ｂ）１１１は抵抗率を１０〜５０
μΩcmの範囲ですることが好ましい。
る場合には、同様にスパッタ法で形成することが可能である。ＴａＮ膜はＴａを
ターゲットとしてスパッタガスにＡｒと窒素との混合ガスを用いて形成し、Ｔａ
膜はスパッタガスにＡｒを用いる。また、これらのスパッタガス中に適量のＸｅ
やＫｒを加えておくと、形成する膜の内部応力を緩和して膜の剥離を防止するこ
とができる。α相のＴａ膜の抵抗率は２０μΩcm程度でありゲート電極に使用す
ることができるが、β相のＴａ膜の抵抗率は１８０μΩcm程度でありゲート電極
とするには不向きであった。ＴａＮ膜はα相に近い結晶構造を持つので、この上
にＴａ膜を形成すればα相のＴａ膜が容易に得られる。尚、図示しないが、導電
層（Ａ）１１０の下に２〜２０nm程度の厚さでリン（Ｐ）をドープしたシリコン
膜を形成しておくことは有効である。これにより、その上に形成される導電膜の
密着性向上と酸化防止を図ると同時に、導電層（Ａ）１１０または導電層（Ｂ）
１１１が微量に含有するアルカリ金属元素がゲート絶縁膜１０９に拡散するのを
防ぐことができる。いずれにしても、導電層（Ｂ）１１１は抵抗率を１０〜５０
μΩcmの範囲ですることが好ましい。
次に、フォトマスク３（ＰＭ３）を用い、フォトリソグラフィーの技術を使用
してレジストマスク１１２〜１１７を形成し、導電層（Ａ）１１０と導電層（Ｂ
）１１１とを一括でエッチングしてゲート電極１１８〜１２２と容量配線１２３
を形成する。ゲート電極１１８〜１２２と容量配線１２３は、導電層（Ａ）から
成る１１８ａ〜１２３ａと、導電層（Ｂ）から成る１１８ｂ〜１２３ｂとが一体
として形成されている（図２（Ａ））。
してレジストマスク１１２〜１１７を形成し、導電層（Ａ）１１０と導電層（Ｂ
）１１１とを一括でエッチングしてゲート電極１１８〜１２２と容量配線１２３
を形成する。ゲート電極１１８〜１２２と容量配線１２３は、導電層（Ａ）から
成る１１８ａ〜１２３ａと、導電層（Ｂ）から成る１１８ｂ〜１２３ｂとが一体
として形成されている（図２（Ａ））。
導電層（Ａ）および導電層（Ｂ）をエッチングする方法は実施者が適宣選択す
れば良いが、前述のようにＷを主成分とする材料で形成されている場合には、高
速でかつ精度良くエッチングを実施するために高密度プラズマを用いたドライエ
ッチング法を適用することが望ましい。高密度プラズマを得る手法の一つとして
、誘導結合プラズマ（Inductively Coupled Plasma：ＩＣＰ）エッチング装置を
用いると良い。ＩＣＰエッチング装置を用いたＷのエッチング法は、エッチング
ガスにＣＦ4とＣｌ2の２種のガスを反応室に導入し、圧力０．５〜１．５Ｐａ（
好ましくは１Ｐａ）とし、誘導結合部に２００〜１０００Wの高周波（１３．５
６MHz）電力を印加する。この時、基板が置かれたステージには２０Wの高周波電
力が印加され、自己バイアスで負電位に帯電することにより、正イオンが加速さ
れて異方性のエッチングを行うことができる。ＩＣＰエッチング装置を使用する
ことにより、Ｗなどの硬い金属膜も２〜５nm／秒のエッチング速度を得ることが
できる。また、残渣を残すことなくエッチングするためには、１０〜２０％程度
の割合でエッチング時間を増しオーバーエッチングをすると良い。しかし、この
時に下地とのエッチングの選択比に注意する必要がある。例えば、Ｗ膜に対する
酸化窒化シリコン膜（ゲート絶縁膜１０９）の選択比は２．５〜３であるので、
このようなオーバーエッチング処理により、酸化窒化シリコン膜が露出した面は
２０〜５０nm程度エッチングされて実質的に薄くなる。
れば良いが、前述のようにＷを主成分とする材料で形成されている場合には、高
速でかつ精度良くエッチングを実施するために高密度プラズマを用いたドライエ
ッチング法を適用することが望ましい。高密度プラズマを得る手法の一つとして
、誘導結合プラズマ（Inductively Coupled Plasma：ＩＣＰ）エッチング装置を
用いると良い。ＩＣＰエッチング装置を用いたＷのエッチング法は、エッチング
ガスにＣＦ4とＣｌ2の２種のガスを反応室に導入し、圧力０．５〜１．５Ｐａ（
好ましくは１Ｐａ）とし、誘導結合部に２００〜１０００Wの高周波（１３．５
６MHz）電力を印加する。この時、基板が置かれたステージには２０Wの高周波電
力が印加され、自己バイアスで負電位に帯電することにより、正イオンが加速さ
れて異方性のエッチングを行うことができる。ＩＣＰエッチング装置を使用する
ことにより、Ｗなどの硬い金属膜も２〜５nm／秒のエッチング速度を得ることが
できる。また、残渣を残すことなくエッチングするためには、１０〜２０％程度
の割合でエッチング時間を増しオーバーエッチングをすると良い。しかし、この
時に下地とのエッチングの選択比に注意する必要がある。例えば、Ｗ膜に対する
酸化窒化シリコン膜（ゲート絶縁膜１０９）の選択比は２．５〜３であるので、
このようなオーバーエッチング処理により、酸化窒化シリコン膜が露出した面は
２０〜５０nm程度エッチングされて実質的に薄くなる。
そして、画素ＴＦＴのｎチャネル型ＴＦＴにＬＤＤ領域を形成するために、ｎ
型を付与する不純物元素添加の工程（ｎ--ドープ工程）を行う。ゲート電極１１
８〜１２２および容量配線１２３をマスクとして自己整合的にｎ型を付与する不
純物元素をイオンドープ法で添加する。ｎ型を付与する不純物元素として添加す
るリン（Ｐ）の濃度は１×１０16〜５×１０19atoms／cm3の濃度範囲で添加する
。このようにして、図２（Ｂ）に示すように島状半導体層に第２濃度のｎ型不純
物領域１２４〜１２９を形成する。
型を付与する不純物元素添加の工程（ｎ--ドープ工程）を行う。ゲート電極１１
８〜１２２および容量配線１２３をマスクとして自己整合的にｎ型を付与する不
純物元素をイオンドープ法で添加する。ｎ型を付与する不純物元素として添加す
るリン（Ｐ）の濃度は１×１０16〜５×１０19atoms／cm3の濃度範囲で添加する
。このようにして、図２（Ｂ）に示すように島状半導体層に第２濃度のｎ型不純
物領域１２４〜１２９を形成する。
次に、ｎチャネル型ＴＦＴにおいて、ソース領域またはドレイン領域として機
能する第３濃度のｎ型不純物領域の形成を行う（ｎ+ドープ工程）。まず、フォ
トマスク４（ＰＭ４）を用い、レジストのマスク１３０〜１３４を形成し、ｎ型
を付与する不純物元素を添加して第３濃度のｎ型不純物領域１３５〜１４０を形
成する。ｎ型を付与する不純物元素にはリン（Ｐ）を用い、その濃度が１×１０
20〜１×１０21atoms／cm3の濃度範囲となるようにフォスフィン（ＰＨ3）を用
いたイオンドープ法で行う（図２（Ｃ））。
能する第３濃度のｎ型不純物領域の形成を行う（ｎ+ドープ工程）。まず、フォ
トマスク４（ＰＭ４）を用い、レジストのマスク１３０〜１３４を形成し、ｎ型
を付与する不純物元素を添加して第３濃度のｎ型不純物領域１３５〜１４０を形
成する。ｎ型を付与する不純物元素にはリン（Ｐ）を用い、その濃度が１×１０
20〜１×１０21atoms／cm3の濃度範囲となるようにフォスフィン（ＰＨ3）を用
いたイオンドープ法で行う（図２（Ｃ））。
そして、ｐチャネル型ＴＦＴを形成する島状半導体層１０４、１０６にソース
領域およびドレイン領域とする第４濃度のｐ型不純物領域１４４、１４５を形成
する。ここでは、ゲート電極１１８、１２０をマスクとしてｐ型を付与する不純
物元素を添加し、自己整合的に第４濃度のｐ型不純物領域を形成する。このとき
、ｎチャネル型ＴＦＴを形成する島状半導体膜１０５、１０７、１０８は、フォ
トマスク５（ＰＭ５）を用いてレジストマスク１４１〜１４３を形成し全面を被
覆しておく。第４濃度のｐ型不純物領域１４４、１４５はジボラン（Ｂ2Ｈ6）を
用いたイオンドープ法で形成する。この領域のボロン（Ｂ）濃度は３×１０20〜
３×１０21atoms／cm3となるようにする（図２（Ｄ））。この第４濃度のｐ型不
純物領域１４４、１４５には、前工程においてリン（Ｐ）が添加されていて、第
４濃度のｐ型不純物領域１４４ａ、１４５ａには１×１０20〜１×１０21atoms
／cm3の濃度で、第４濃度のｐ型不純物領域１４４ｂ、１４５ｂには１×１０16
〜５×１０19atoms／cm3の濃度で含有しているが、この工程で添加するボロン（
Ｂ）の濃度を１．５から３倍となるようにすることにより、ｐチャネル型ＴＦＴ
のソース領域およびドレイン領域として機能する上で何ら問題はない。
領域およびドレイン領域とする第４濃度のｐ型不純物領域１４４、１４５を形成
する。ここでは、ゲート電極１１８、１２０をマスクとしてｐ型を付与する不純
物元素を添加し、自己整合的に第４濃度のｐ型不純物領域を形成する。このとき
、ｎチャネル型ＴＦＴを形成する島状半導体膜１０５、１０７、１０８は、フォ
トマスク５（ＰＭ５）を用いてレジストマスク１４１〜１４３を形成し全面を被
覆しておく。第４濃度のｐ型不純物領域１４４、１４５はジボラン（Ｂ2Ｈ6）を
用いたイオンドープ法で形成する。この領域のボロン（Ｂ）濃度は３×１０20〜
３×１０21atoms／cm3となるようにする（図２（Ｄ））。この第４濃度のｐ型不
純物領域１４４、１４５には、前工程においてリン（Ｐ）が添加されていて、第
４濃度のｐ型不純物領域１４４ａ、１４５ａには１×１０20〜１×１０21atoms
／cm3の濃度で、第４濃度のｐ型不純物領域１４４ｂ、１４５ｂには１×１０16
〜５×１０19atoms／cm3の濃度で含有しているが、この工程で添加するボロン（
Ｂ）の濃度を１．５から３倍となるようにすることにより、ｐチャネル型ＴＦＴ
のソース領域およびドレイン領域として機能する上で何ら問題はない。
その後、図３（Ａ）に示すように、ゲート電極およびゲート絶縁膜上から保護
絶縁膜１４６を形成する。保護絶縁膜は酸化シリコン膜、酸化窒化シリコン膜、
窒化シリコン膜、またはこれらを組み合わせた積層膜で形成すれば良い。いずれ
にしても保護絶縁膜１４６は無機絶縁物材料から形成する。保護絶縁膜１４６の
膜厚は１００〜２００nmとする。ここで、酸化シリコン膜を用いる場合には、プ
ラズマＣＶＤ法で、オルトケイ酸テトラエチル（Tetraethyl Ortho Silicate：
ＴＥＯＳ）とＯ2とを混合し、反応圧力４０Pa、基板温度３００〜４００℃とし
、高周波（１３．５６MHz）電力密度０．５〜０．８W/cm2で放電させて形成する
ことができる。酸化窒化シリコン膜を用いる場合には、プラズマＣＶＤ法でＳｉ
Ｈ4、Ｎ2Ｏ、ＮＨ3から作製される酸化窒化シリコン膜、またはＳｉＨ4、Ｎ2Ｏ
から作製される酸化窒化シリコン膜で形成すれば良い。この場合の作製条件は反
応圧力２０〜２００Pa、基板温度３００〜４００℃とし、高周波（６０MHz）電
力密度０．１〜１．０W/cm2で形成することができる。また、ＳｉＨ4、Ｎ2Ｏ、
Ｈ2から作製される酸化窒化水素化シリコン膜を適用しても良い。窒化シリコン
膜も同様にプラズマＣＶＤ法でＳｉＨ4、ＮＨ3から作製することが可能である。
絶縁膜１４６を形成する。保護絶縁膜は酸化シリコン膜、酸化窒化シリコン膜、
窒化シリコン膜、またはこれらを組み合わせた積層膜で形成すれば良い。いずれ
にしても保護絶縁膜１４６は無機絶縁物材料から形成する。保護絶縁膜１４６の
膜厚は１００〜２００nmとする。ここで、酸化シリコン膜を用いる場合には、プ
ラズマＣＶＤ法で、オルトケイ酸テトラエチル（Tetraethyl Ortho Silicate：
ＴＥＯＳ）とＯ2とを混合し、反応圧力４０Pa、基板温度３００〜４００℃とし
、高周波（１３．５６MHz）電力密度０．５〜０．８W/cm2で放電させて形成する
ことができる。酸化窒化シリコン膜を用いる場合には、プラズマＣＶＤ法でＳｉ
Ｈ4、Ｎ2Ｏ、ＮＨ3から作製される酸化窒化シリコン膜、またはＳｉＨ4、Ｎ2Ｏ
から作製される酸化窒化シリコン膜で形成すれば良い。この場合の作製条件は反
応圧力２０〜２００Pa、基板温度３００〜４００℃とし、高周波（６０MHz）電
力密度０．１〜１．０W/cm2で形成することができる。また、ＳｉＨ4、Ｎ2Ｏ、
Ｈ2から作製される酸化窒化水素化シリコン膜を適用しても良い。窒化シリコン
膜も同様にプラズマＣＶＤ法でＳｉＨ4、ＮＨ3から作製することが可能である。
その後、それぞれの濃度で添加されたｎ型またはｐ型を付与する不純物元素を
活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法
で行う。その他に、レーザーアニール法、またはラピッドサーマルアニール法（
ＲＴＡ法）を適用することができる。熱アニール法では酸素濃度が１ppm以下、
好ましくは０．１ppm以下の窒素雰囲気中で４００〜７００℃、代表的には５０
０〜６００℃で行うものであり、本実施例では５５０℃で４時間の熱処理を行っ
た。また、基板１０１に耐熱温度が低いプラスチック基板を用いる場合にはレー
ザーアニール法を適用することが好ましい（図３（Ｂ））。
活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法
で行う。その他に、レーザーアニール法、またはラピッドサーマルアニール法（
ＲＴＡ法）を適用することができる。熱アニール法では酸素濃度が１ppm以下、
好ましくは０．１ppm以下の窒素雰囲気中で４００〜７００℃、代表的には５０
０〜６００℃で行うものであり、本実施例では５５０℃で４時間の熱処理を行っ
た。また、基板１０１に耐熱温度が低いプラスチック基板を用いる場合にはレー
ザーアニール法を適用することが好ましい（図３（Ｂ））。
活性化の工程の後、さらに、３〜１００％の水素を含む雰囲気中で、３００〜
４５０℃で１〜１２時間の熱処理を行い、島状半導体膜を水素化する工程を行っ
た。この工程は熱的に励起された水素により島状半導体膜にある１０16〜１０18
/cm3のダングリングボンドを終端する工程である。水素化の他の手段として、プ
ラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
４５０℃で１〜１２時間の熱処理を行い、島状半導体膜を水素化する工程を行っ
た。この工程は熱的に励起された水素により島状半導体膜にある１０16〜１０18
/cm3のダングリングボンドを終端する工程である。水素化の他の手段として、プ
ラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
活性化および水素化の工程が終了したら、有機絶縁物材料からなる層間絶縁膜
１４７を１．０〜２．０μmの平均厚を有して形成する。有機樹脂材料としては
、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベンゾシク
ロブテン）等を使用することができる。例えば、基板に塗布後、熱重合するタイ
プのポリイミドを用いる場合には、クリーンオーブンを用い３００℃で焼成して
形成する。また、アクリルを用いる場合には、２液性のものを用い、主材と硬化
剤を混合した後、スピナーを用いて基板全面に塗布した後、ホットプレートを用
い８０℃で６０秒の予備加熱を行い、さらにクリーンオーブンを用い２５０℃で
６０分焼成して形成することができる。
１４７を１．０〜２．０μmの平均厚を有して形成する。有機樹脂材料としては
、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベンゾシク
ロブテン）等を使用することができる。例えば、基板に塗布後、熱重合するタイ
プのポリイミドを用いる場合には、クリーンオーブンを用い３００℃で焼成して
形成する。また、アクリルを用いる場合には、２液性のものを用い、主材と硬化
剤を混合した後、スピナーを用いて基板全面に塗布した後、ホットプレートを用
い８０℃で６０秒の予備加熱を行い、さらにクリーンオーブンを用い２５０℃で
６０分焼成して形成することができる。
このように、層間絶縁膜を有機絶縁物材料で形成することにより、表面を良好
に平坦化させることができる。また、有機樹脂材料は一般に誘電率が低いので、
寄生容量を低減することができる。しかし、吸湿性があり保護膜としては適さな
いので、本実施例のように、保護絶縁膜１４６として形成した酸化シリコン膜、
酸化窒化シリコン膜、窒化シリコン膜などと組み合わせて用いる必要がある。
に平坦化させることができる。また、有機樹脂材料は一般に誘電率が低いので、
寄生容量を低減することができる。しかし、吸湿性があり保護膜としては適さな
いので、本実施例のように、保護絶縁膜１４６として形成した酸化シリコン膜、
酸化窒化シリコン膜、窒化シリコン膜などと組み合わせて用いる必要がある。
その後、フォトマスク６（ＰＭ６）を用い、所定のパターンのレジストマスク
を形成し、それぞれの島状半導体膜に形成されたソース領域またはドレイン領域
に達するコンタクトホールを形成する。コンタクトホールの形成はドライエッチ
ング法により行う。この場合、エッチングガスにＣＦ4、Ｏ2、Ｈｅの混合ガスを
用い有機樹脂材料から成る層間絶縁膜をまずエッチングし、その後、続いてエッ
チングガスをＣＦ4、Ｏ2として保護絶縁膜１４６をエッチングする。さらに、島
状半導体層との選択比を高めるために、エッチングガスをＣＨＦ3に切り替えて
ゲート絶縁膜をエッチングすることにより、良好にコンタクトホールを形成する
ことができる。
を形成し、それぞれの島状半導体膜に形成されたソース領域またはドレイン領域
に達するコンタクトホールを形成する。コンタクトホールの形成はドライエッチ
ング法により行う。この場合、エッチングガスにＣＦ4、Ｏ2、Ｈｅの混合ガスを
用い有機樹脂材料から成る層間絶縁膜をまずエッチングし、その後、続いてエッ
チングガスをＣＦ4、Ｏ2として保護絶縁膜１４６をエッチングする。さらに、島
状半導体層との選択比を高めるために、エッチングガスをＣＨＦ3に切り替えて
ゲート絶縁膜をエッチングすることにより、良好にコンタクトホールを形成する
ことができる。
そして、導電性の金属膜をスパッタ法や真空蒸着法で形成し、フォトマスク７
（ＰＭ７）によりレジストマスクパターンを形成し、エッチングによってソース
配線１４８〜１５２とドレイン配線１５３〜１５８を形成する。ここで、ドレイ
ン配線１５７は画素電極として機能するものである。図示していないが、本実施
例ではこの電極を、Ｔｉ膜を５０〜１５０nmの厚さで形成し、島状半導体層のソ
ースまたはドレイン領域を形成する半導体膜とコンタクトを形成し、そのＴｉ膜
上に重ねてアルミニウム（Ａｌ）を３００〜４００nmの厚さで形成して配線とす
る。
（ＰＭ７）によりレジストマスクパターンを形成し、エッチングによってソース
配線１４８〜１５２とドレイン配線１５３〜１５８を形成する。ここで、ドレイ
ン配線１５７は画素電極として機能するものである。図示していないが、本実施
例ではこの電極を、Ｔｉ膜を５０〜１５０nmの厚さで形成し、島状半導体層のソ
ースまたはドレイン領域を形成する半導体膜とコンタクトを形成し、そのＴｉ膜
上に重ねてアルミニウム（Ａｌ）を３００〜４００nmの厚さで形成して配線とす
る。
この状態で水素化処理を行うとＴＦＴの特性向上に対して好ましい結果が得ら
れた。例えば、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜
１２時間の熱処理を行うと良く、あるいはプラズマ水素化法を用いても同様の効
果が得られる。また、このような熱処理により保護絶縁膜１４６や、下地膜１０
２に存在する水素を島状半導体膜１０４〜１０８に拡散させ水素化をすることも
できる。いずれにしても、島状半導体膜１０４〜１０８中の欠陥密度を１０16/c
m3以下とすることが望ましく、そのために水素を０．０１〜０．１atomic％程度
付与すれば良い（図３（Ｃ））。
れた。例えば、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜
１２時間の熱処理を行うと良く、あるいはプラズマ水素化法を用いても同様の効
果が得られる。また、このような熱処理により保護絶縁膜１４６や、下地膜１０
２に存在する水素を島状半導体膜１０４〜１０８に拡散させ水素化をすることも
できる。いずれにしても、島状半導体膜１０４〜１０８中の欠陥密度を１０16/c
m3以下とすることが望ましく、そのために水素を０．０１〜０．１atomic％程度
付与すれば良い（図３（Ｃ））。
こうして７枚のフォトマスクにより、同一の基板上に、駆動回路のＴＦＴと画
素部の画素ＴＦＴとを有した基板を完成させることができる。駆動回路には第１
のｐチャネル型ＴＦＴ２００、第１濃度のｎチャネル型ＴＦＴ２０１、第２のｐ
チャネル型ＴＦＴ２０２、第２のｎチャネル型ＴＦＴ２０３、画素部には画素Ｔ
ＦＴ２０４、保持容量２０５が形成されている。本明細書では便宜上このような
基板をアクティブマトリクス基板と呼ぶ。
素部の画素ＴＦＴとを有した基板を完成させることができる。駆動回路には第１
のｐチャネル型ＴＦＴ２００、第１濃度のｎチャネル型ＴＦＴ２０１、第２のｐ
チャネル型ＴＦＴ２０２、第２のｎチャネル型ＴＦＴ２０３、画素部には画素Ｔ
ＦＴ２０４、保持容量２０５が形成されている。本明細書では便宜上このような
基板をアクティブマトリクス基板と呼ぶ。
駆動回路の第１のｐチャネル型ＴＦＴ２００には、島状半導体膜１０４にチャ
ネル形成領域２０６、第４濃度のｐ型不純物領域から成るソース領域２０７ａ、
２０７ｂ、ドレイン領域２０８ａ，２０８ｂを有したシングルドレインの構造を
有している。第１のｎチャネル型ＴＦＴ２０１には、島状半導体膜１０５にチャ
ネル形成領域２０９、第１濃度の不純物領域から形成され、ゲート電極１１９と
重なるＬＤＤ領域２１０、第３濃度の不純物領域から形成されるソース領域２１
２、ドレイン領域２１１を有している。このＬＤＤ領域において、ゲート電極１
１９と重なるＬＤＤ領域をＬovとしてそのチャネル長方向の長さは０．５〜３．
０μm、好ましくは１．０〜２．０μmとした。ｎチャネル型ＴＦＴにおけるＬＤ
Ｄ領域の長さをこのようにすることにより、ドレイン領域近傍に発生する高電界
を緩和して、ホットキャリアの発生を防ぎ、ＴＦＴの劣化を防止することができ
る。駆動回路の第２のｐチャネル型ＴＦＴ２０２は同様に、島状半導体膜１０６
にチャネル形成領域２１３、第４濃度のｐ型不純物領域から成るソース領域２１
４ａ、２１４ｂ、ドレイン領域２１５ａ，２１５ｂを有したシングルドレインの
構造を有している。第２のｎチャネル型ＴＦＴ２０３には、島状半導体膜１０７
にチャネル形成領域２１６、第１濃度の不純物領域から形成され、ゲート電極１
２１と一部が重なるＬＤＤ領域２１７、２１８、第３濃度の不純物領域から形成
され、ソース領域２２０、ドレイン領域２１９が形成されている。このＴＦＴの
ゲート電極と重なるＬovの長さも０．５〜３．０μm、好ましくは１．０〜２．
０μmとした。また、ゲート電極と重ならないＬＤＤ領域をＬoffとして、このチ
ャネル長方向の長さは０．５〜４．０μm、好ましくは１．０〜２．０μmとした
。画素ＴＦＴ２０４には、島状半導体膜１０８にチャネル形成領域２２１、２２
２、第２濃度の不純物領域から形成されるＬＤＤ領域２２３〜２２５、第３濃度
の不純物領域から形成されるソースまたはドレイン領域２２６〜２２８を有して
いる。ＬＤＤ領域（Ｌoff）のチャネル長方向の長さは０．５〜４．０μm、好ま
しくは１．５〜２．５μmである。さらに、容量配線１２３と、ゲート絶縁膜と
同じ材料から成る絶縁膜と、画素ＴＦＴ２０４のドレイン領域２２８に接続する
半導体層２２９とから保持容量２０５が形成されている。図３（Ｃ）では画素Ｔ
ＦＴ２０４をダブルゲート構造としたが、シングルゲート構造でも良いし、複数
のゲート電極を設けたマルチゲート構造としても差し支えない。
ネル形成領域２０６、第４濃度のｐ型不純物領域から成るソース領域２０７ａ、
２０７ｂ、ドレイン領域２０８ａ，２０８ｂを有したシングルドレインの構造を
有している。第１のｎチャネル型ＴＦＴ２０１には、島状半導体膜１０５にチャ
ネル形成領域２０９、第１濃度の不純物領域から形成され、ゲート電極１１９と
重なるＬＤＤ領域２１０、第３濃度の不純物領域から形成されるソース領域２１
２、ドレイン領域２１１を有している。このＬＤＤ領域において、ゲート電極１
１９と重なるＬＤＤ領域をＬovとしてそのチャネル長方向の長さは０．５〜３．
０μm、好ましくは１．０〜２．０μmとした。ｎチャネル型ＴＦＴにおけるＬＤ
Ｄ領域の長さをこのようにすることにより、ドレイン領域近傍に発生する高電界
を緩和して、ホットキャリアの発生を防ぎ、ＴＦＴの劣化を防止することができ
る。駆動回路の第２のｐチャネル型ＴＦＴ２０２は同様に、島状半導体膜１０６
にチャネル形成領域２１３、第４濃度のｐ型不純物領域から成るソース領域２１
４ａ、２１４ｂ、ドレイン領域２１５ａ，２１５ｂを有したシングルドレインの
構造を有している。第２のｎチャネル型ＴＦＴ２０３には、島状半導体膜１０７
にチャネル形成領域２１６、第１濃度の不純物領域から形成され、ゲート電極１
２１と一部が重なるＬＤＤ領域２１７、２１８、第３濃度の不純物領域から形成
され、ソース領域２２０、ドレイン領域２１９が形成されている。このＴＦＴの
ゲート電極と重なるＬovの長さも０．５〜３．０μm、好ましくは１．０〜２．
０μmとした。また、ゲート電極と重ならないＬＤＤ領域をＬoffとして、このチ
ャネル長方向の長さは０．５〜４．０μm、好ましくは１．０〜２．０μmとした
。画素ＴＦＴ２０４には、島状半導体膜１０８にチャネル形成領域２２１、２２
２、第２濃度の不純物領域から形成されるＬＤＤ領域２２３〜２２５、第３濃度
の不純物領域から形成されるソースまたはドレイン領域２２６〜２２８を有して
いる。ＬＤＤ領域（Ｌoff）のチャネル長方向の長さは０．５〜４．０μm、好ま
しくは１．５〜２．５μmである。さらに、容量配線１２３と、ゲート絶縁膜と
同じ材料から成る絶縁膜と、画素ＴＦＴ２０４のドレイン領域２２８に接続する
半導体層２２９とから保持容量２０５が形成されている。図３（Ｃ）では画素Ｔ
ＦＴ２０４をダブルゲート構造としたが、シングルゲート構造でも良いし、複数
のゲート電極を設けたマルチゲート構造としても差し支えない。
図１６は画素部のほぼ一画素分を示す上面図である。図中に示すＡ−Ａ'断面
が図３（Ｃ）に示す画素部の断面図に対応している。画素ＴＦＴ２０４は、ゲー
ト配線を兼ねるゲート電極１２２は、図示されていないゲート絶縁膜を介してそ
の下の島状半導体層１０８と交差している。図示はしていないが、島状半導体層
には、ソース領域、ドレイン領域、ＬＤＤ領域が形成されている。また、２５６
はソース配線１５２とソース領域２２６とのコンタクト部、２５７はドレイン配
線１５７とドレイン領域２２８とのコンタクト部である。保持容量２０５は、画
素ＴＦＴ２０４のドレイン領域２２８から延在する半導体層２２９とゲート絶縁
膜を介して容量配線１２３が重なる領域で形成されている。この構成において半
導体層２２９には、価電子制御を目的とした不純物元素は添加されていない。
が図３（Ｃ）に示す画素部の断面図に対応している。画素ＴＦＴ２０４は、ゲー
ト配線を兼ねるゲート電極１２２は、図示されていないゲート絶縁膜を介してそ
の下の島状半導体層１０８と交差している。図示はしていないが、島状半導体層
には、ソース領域、ドレイン領域、ＬＤＤ領域が形成されている。また、２５６
はソース配線１５２とソース領域２２６とのコンタクト部、２５７はドレイン配
線１５７とドレイン領域２２８とのコンタクト部である。保持容量２０５は、画
素ＴＦＴ２０４のドレイン領域２２８から延在する半導体層２２９とゲート絶縁
膜を介して容量配線１２３が重なる領域で形成されている。この構成において半
導体層２２９には、価電子制御を目的とした不純物元素は添加されていない。
以上の様な構成は、画素ＴＦＴおよび駆動回路が要求する仕様に応じて各回路
を構成するＴＦＴの構造を最適化し、半導体装置の動作性能と信頼性を向上させ
ることを可能としている。さらにゲート電極を耐熱性を有する導電性材料で形成
することによりＬＤＤ領域やソース領域およびドレイン領域の活性化を容易とし
ている。
を構成するＴＦＴの構造を最適化し、半導体装置の動作性能と信頼性を向上させ
ることを可能としている。さらにゲート電極を耐熱性を有する導電性材料で形成
することによりＬＤＤ領域やソース領域およびドレイン領域の活性化を容易とし
ている。
［実施例２］
高精細で高画質の液晶表示装置を実現するためには、画素ＴＦＴや駆動回路の
各回路を構成するＴＦＴの特性を向上させる必要がある。要求されるＴＦＴの特
性は、しきい値電圧や電界効果移動度、サブスレショルド係数（Ｓ値）などの他
に、オフ状態で流れる電流（オフ電流）値を低減させることがある。オフ電流値
が高い場合には、消費電力が増大するばかりでなく、駆動回路の動作特性が悪化
して画質の低下をもたらす要因となる。実施例１で作製したｎチャネル型ＴＦＴ
にはＬＤＤ領域が形成され、これによってオフ電流値を問題ない程度にまで低減
させることができる。一方、ｐチャネル型ＴＦＴはシングルドレイン構造なので
、オフ電流値の増加がしばしば問題となることがある。本実施例ではそのような
場合に適したオフセット領域を有するｐチャネル型ＴＦＴの作製方法を図４を用
いて説明する。
高精細で高画質の液晶表示装置を実現するためには、画素ＴＦＴや駆動回路の
各回路を構成するＴＦＴの特性を向上させる必要がある。要求されるＴＦＴの特
性は、しきい値電圧や電界効果移動度、サブスレショルド係数（Ｓ値）などの他
に、オフ状態で流れる電流（オフ電流）値を低減させることがある。オフ電流値
が高い場合には、消費電力が増大するばかりでなく、駆動回路の動作特性が悪化
して画質の低下をもたらす要因となる。実施例１で作製したｎチャネル型ＴＦＴ
にはＬＤＤ領域が形成され、これによってオフ電流値を問題ない程度にまで低減
させることができる。一方、ｐチャネル型ＴＦＴはシングルドレイン構造なので
、オフ電流値の増加がしばしば問題となることがある。本実施例ではそのような
場合に適したオフセット領域を有するｐチャネル型ＴＦＴの作製方法を図４を用
いて説明する。
まず、実施例１と同様にして図１（Ａ）〜図２（Ａ）に示す工程を行い、ゲー
ト電極１１８〜１２２と容量配線１２３までを形成する。そして、ｎチャネル型
ＴＦＴにＬＤＤ領域を形成するために、ｎ型を付与する不純物元素添加の工程（
ｎ-ドープ工程）を行う。ここではゲート電極をマスクとして自己整合的にｎ型
を付与する不純物元素を添加するが、フォトマスクを用いてｐチャネル型ＴＦＴ
を形成する島状半導体層１０４、１０６の全面をレジストマスク１５８、１５９
で被覆して不純物元素が添加されないようにする。このようにして、図４（Ａ）
に示すように島状半導体層に第２濃度のｎ型不純物領域１２５〜１２９を形成す
る。
ト電極１１８〜１２２と容量配線１２３までを形成する。そして、ｎチャネル型
ＴＦＴにＬＤＤ領域を形成するために、ｎ型を付与する不純物元素添加の工程（
ｎ-ドープ工程）を行う。ここではゲート電極をマスクとして自己整合的にｎ型
を付与する不純物元素を添加するが、フォトマスクを用いてｐチャネル型ＴＦＴ
を形成する島状半導体層１０４、１０６の全面をレジストマスク１５８、１５９
で被覆して不純物元素が添加されないようにする。このようにして、図４（Ａ）
に示すように島状半導体層に第２濃度のｎ型不純物領域１２５〜１２９を形成す
る。
次に、ｎチャネル型ＴＦＴにおいて、ソース領域またはドレイン領域として機
能する第３濃度のｎ型不純物領域の形成を行う。フォトマスクを用い、レジスト
のマスク１３０〜１３４を形成し、ｎ型を付与する不純物元素を添加して第３濃
度のｎ型不純物領域１３５〜１４０を形成する（図４（Ｂ））。
能する第３濃度のｎ型不純物領域の形成を行う。フォトマスクを用い、レジスト
のマスク１３０〜１３４を形成し、ｎ型を付与する不純物元素を添加して第３濃
度のｎ型不純物領域１３５〜１４０を形成する（図４（Ｂ））。
その後、実施例１と同様にして保護絶縁層１４６を形成する。そして、ｐチャ
ネル型ＴＦＴを形成する島状半導体層１０４、１０６にソース領域およびドレイ
ン領域とする第４濃度のｐ型不純物領域１４４、１４５を形成する。ｎチャネル
型ＴＦＴを形成する島状半導体膜１０５、１０７、１０８は、フォトマスクを用
いてレジストマスク１６０〜１６２を形成し全面を被覆しておく。この工程はイ
オンドープ法などで行われるものであり、注入される不純物元素は僅かなゆらぎ
を持つものの、島状半導体層の表面に対してほぼ垂直に入射する。ここで、保護
絶縁層１４６はゲート電極の端部においても被覆性良く形成されるので、その端
部に形成された保護絶縁層がマスクとして機能するので、実質的にその膜厚分だ
けゲート電極から離れて第４濃度のｐ型不純物領域１４４、１４５が形成される
。即ち、チャネル形成領域と第４濃度のｐ型不純物領域との間にオフセット領域
２３０、２３１がＬoの長さで形成される。具体的にＬoの長さは、保護絶縁層１
４６の厚さに相当するものであるから、１００〜２００nmの長さで形成される。
ネル型ＴＦＴを形成する島状半導体層１０４、１０６にソース領域およびドレイ
ン領域とする第４濃度のｐ型不純物領域１４４、１４５を形成する。ｎチャネル
型ＴＦＴを形成する島状半導体膜１０５、１０７、１０８は、フォトマスクを用
いてレジストマスク１６０〜１６２を形成し全面を被覆しておく。この工程はイ
オンドープ法などで行われるものであり、注入される不純物元素は僅かなゆらぎ
を持つものの、島状半導体層の表面に対してほぼ垂直に入射する。ここで、保護
絶縁層１４６はゲート電極の端部においても被覆性良く形成されるので、その端
部に形成された保護絶縁層がマスクとして機能するので、実質的にその膜厚分だ
けゲート電極から離れて第４濃度のｐ型不純物領域１４４、１４５が形成される
。即ち、チャネル形成領域と第４濃度のｐ型不純物領域との間にオフセット領域
２３０、２３１がＬoの長さで形成される。具体的にＬoの長さは、保護絶縁層１
４６の厚さに相当するものであるから、１００〜２００nmの長さで形成される。
このようなオフセット領域は、ＴＦＴの電気的特性において直列抵抗成分とし
て寄与し、オフ電流値を１／１０から１／１００程度低減させることができる。
以降は、実施例１と同様にして図３（Ａ）からの工程を行うことにより７枚のフ
ォトマスクによりアクティブマトリクス基板を完成させることができる。
て寄与し、オフ電流値を１／１０から１／１００程度低減させることができる。
以降は、実施例１と同様にして図３（Ａ）からの工程を行うことにより７枚のフ
ォトマスクによりアクティブマトリクス基板を完成させることができる。
［実施例３］
実施例１ではゲート電極の材料にＷやＴａなどの耐熱性導電性材料を用いる例
を示した。このような材料を用いる理由は、ゲート電極形成後に価電子制御を目
的として半導体層に添加した不純物元素を主として、４００〜７００℃の熱アニ
ールによって活性化させることに起因している。しかしながら、このような耐熱
性導電性材料は面積抵抗で１０Ω程度あり、画面サイズが４インチクラスかそれ
以上の液晶表示装置には適していない。ゲート電極に接続するゲート配線を同じ
材料で形成すると、基板面上における引回し長さが必然的に大きくなり、配線抵
抗の影響による配線遅延の問題を無視することができなくなるためである。
実施例１ではゲート電極の材料にＷやＴａなどの耐熱性導電性材料を用いる例
を示した。このような材料を用いる理由は、ゲート電極形成後に価電子制御を目
的として半導体層に添加した不純物元素を主として、４００〜７００℃の熱アニ
ールによって活性化させることに起因している。しかしながら、このような耐熱
性導電性材料は面積抵抗で１０Ω程度あり、画面サイズが４インチクラスかそれ
以上の液晶表示装置には適していない。ゲート電極に接続するゲート配線を同じ
材料で形成すると、基板面上における引回し長さが必然的に大きくなり、配線抵
抗の影響による配線遅延の問題を無視することができなくなるためである。
例えば、画素密度がＶＧＡの場合、４８０本のゲート配線と６４０本のソース
配線が形成され、ＸＧＡの場合には７６８本のゲート配線と１０２４本のソース
配線が形成される。表示領域の画面サイズは、１３インチクラスの場合対角線の
長さは３４０mmとなり、１８インチクラスの場合には４６０mmとなる。本実施例
ではこのような液晶表示装置を実現する手段として、ゲート配線をＡｌや銅（Ｃ
ｕ）などの低抵抗導電性材料で形成する方法について図５を用いて説明する。
配線が形成され、ＸＧＡの場合には７６８本のゲート配線と１０２４本のソース
配線が形成される。表示領域の画面サイズは、１３インチクラスの場合対角線の
長さは３４０mmとなり、１８インチクラスの場合には４６０mmとなる。本実施例
ではこのような液晶表示装置を実現する手段として、ゲート配線をＡｌや銅（Ｃ
ｕ）などの低抵抗導電性材料で形成する方法について図５を用いて説明する。
まず、実施例１と同様にして図１（Ａ）〜図２（Ｄ）に示す工程を行う。そし
て、価電子制御を目的としてそれぞれの島状半導体層に添加された不純物元素を
活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法
で行う。その他に、レーザーアニール法、またはラピッドサーマルアニール法（
ＲＴＡ法）を適用することができる。熱アニール法では酸素濃度が１ppm以下、
好ましくは０．１ppm以下の窒素雰囲気中で４００〜７００℃、代表的には５０
０〜６００℃で行うものであり、本実施例では５２５℃で４時間の熱処理を行う
。
て、価電子制御を目的としてそれぞれの島状半導体層に添加された不純物元素を
活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法
で行う。その他に、レーザーアニール法、またはラピッドサーマルアニール法（
ＲＴＡ法）を適用することができる。熱アニール法では酸素濃度が１ppm以下、
好ましくは０．１ppm以下の窒素雰囲気中で４００〜７００℃、代表的には５０
０〜６００℃で行うものであり、本実施例では５２５℃で４時間の熱処理を行う
。
この熱処理において、ゲート電極１１８〜１２２と容量配線１２３を形成する
導電層（Ｂ）１１８ｂ〜１２３ｂは、表面から５〜８０nmの厚さで導電層（Ｃ）
１１８ｃ〜１２３ｃが形成される。例えば、導電層（Ｂ）１１８ｂ〜１２３ｂが
タングステン（Ｗ）の場合には窒化タングステン（ＷＮ）が形成され、タンタル
（Ｔａ）の場合には窒化タンタル（ＴａＮ）が形成される。また、導電層（Ｃ）
１１８ｃ〜１２３ｃは、窒素またはアンモニアなどを用いた窒素を含むプラズマ
雰囲気にゲート電極１１８〜１２３を晒しても同様に形成することができる。さ
らに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間
の熱処理を行い、島状半導体層を水素化する工程を行う。この工程は熱的に励起
された水素により半導体層のダングリングボンドを終端する工程である。水素化
の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）
を行っても良い（図５（Ａ））。
導電層（Ｂ）１１８ｂ〜１２３ｂは、表面から５〜８０nmの厚さで導電層（Ｃ）
１１８ｃ〜１２３ｃが形成される。例えば、導電層（Ｂ）１１８ｂ〜１２３ｂが
タングステン（Ｗ）の場合には窒化タングステン（ＷＮ）が形成され、タンタル
（Ｔａ）の場合には窒化タンタル（ＴａＮ）が形成される。また、導電層（Ｃ）
１１８ｃ〜１２３ｃは、窒素またはアンモニアなどを用いた窒素を含むプラズマ
雰囲気にゲート電極１１８〜１２３を晒しても同様に形成することができる。さ
らに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間
の熱処理を行い、島状半導体層を水素化する工程を行う。この工程は熱的に励起
された水素により半導体層のダングリングボンドを終端する工程である。水素化
の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）
を行っても良い（図５（Ａ））。
活性化および水素化の工程が終了したら、ゲート配線を低抵抗導電性材料で形
成する。この低抵抗導電性層はＡｌやＣｕを主成分とする導電層（Ｄ）で形成す
る。例えば、Ｔｉを０．１〜２重量％含むＡｌ膜を導電層（Ｄ）として全面に形
成する（図示せず）。導電層（Ｄ）１４５は２００〜４００nm（好ましくは２５
０〜３５０nm）とすれば良い。そして、フォトマスクを用いて所定のレジストパ
ターンを形成し、エッチング処理して、ゲート配線１６３、１６４と容量配線１
６５を形成する。エッチング処理はリン酸系のエッチング溶液によるウエットエ
ッチングで導電層（Ｄ）を除去することにより、下地との選択加工性を保ってゲ
ート配線を形成することができる。そして保護絶縁膜１４６を形成する（図５（
Ｂ））。
成する。この低抵抗導電性層はＡｌやＣｕを主成分とする導電層（Ｄ）で形成す
る。例えば、Ｔｉを０．１〜２重量％含むＡｌ膜を導電層（Ｄ）として全面に形
成する（図示せず）。導電層（Ｄ）１４５は２００〜４００nm（好ましくは２５
０〜３５０nm）とすれば良い。そして、フォトマスクを用いて所定のレジストパ
ターンを形成し、エッチング処理して、ゲート配線１６３、１６４と容量配線１
６５を形成する。エッチング処理はリン酸系のエッチング溶液によるウエットエ
ッチングで導電層（Ｄ）を除去することにより、下地との選択加工性を保ってゲ
ート配線を形成することができる。そして保護絶縁膜１４６を形成する（図５（
Ｂ））。
その後、実施例１と同様にして有機絶縁物材料から成る層間絶縁膜１４７、ソ
ース配線１４８〜１５１、１６７、ドレイン配線１５３〜１５６、１６８を形成
してアクティブマトリクス基板を完成させることができる。図６（Ａ）、（Ｂ）
はこの状態の上面図を示し、図６（Ａ）のＢ−Ｂ'断面および図６（Ｂ）のＣ−
Ｃ'断面は図５（Ｃ）のＡ−Ａ'およびＣ−Ｃ'に対応している。図６（Ａ）、（
Ｂ）ではゲート絶縁膜、保護絶縁膜、層間絶縁膜を省略して示しているが、島状
半導体層１０４、１０５、１０８の図示されていないソースおよびドレイン領域
にソース配線１４８、１４９、１６７とドレイン配線１５３、１５４、１６８が
コンタクトホールを介して接続している。また、図６（Ａ）のＤ−Ｄ'断面およ
び図６（Ｂ）のＥ−Ｅ'断面を図７（Ａ）と（Ｂ）にそれぞれ示す。ゲート配線
１６３はゲート電極１１８、１１９と、またゲート配線１６４はゲート電極１２
２と島状半導体層１０４、１０５、１０８の外側で重なるように形成され、導電
層（Ｃ）と導電層（Ｄ）が接触して電気的に導通している。このようにゲート配
線を低抵抗導電性材料で形成することにより、配線抵抗を十分低減できる。従っ
て、画素部（画面サイズ）が４インチクラス以上の表示装置に適用することがで
きる。
ース配線１４８〜１５１、１６７、ドレイン配線１５３〜１５６、１６８を形成
してアクティブマトリクス基板を完成させることができる。図６（Ａ）、（Ｂ）
はこの状態の上面図を示し、図６（Ａ）のＢ−Ｂ'断面および図６（Ｂ）のＣ−
Ｃ'断面は図５（Ｃ）のＡ−Ａ'およびＣ−Ｃ'に対応している。図６（Ａ）、（
Ｂ）ではゲート絶縁膜、保護絶縁膜、層間絶縁膜を省略して示しているが、島状
半導体層１０４、１０５、１０８の図示されていないソースおよびドレイン領域
にソース配線１４８、１４９、１６７とドレイン配線１５３、１５４、１６８が
コンタクトホールを介して接続している。また、図６（Ａ）のＤ−Ｄ'断面およ
び図６（Ｂ）のＥ−Ｅ'断面を図７（Ａ）と（Ｂ）にそれぞれ示す。ゲート配線
１６３はゲート電極１１８、１１９と、またゲート配線１６４はゲート電極１２
２と島状半導体層１０４、１０５、１０８の外側で重なるように形成され、導電
層（Ｃ）と導電層（Ｄ）が接触して電気的に導通している。このようにゲート配
線を低抵抗導電性材料で形成することにより、配線抵抗を十分低減できる。従っ
て、画素部（画面サイズ）が４インチクラス以上の表示装置に適用することがで
きる。
［実施例４］
実施例１で作製したアクティブマトリクス基板はそのまま反射型の液晶表示装
置に適用することができる。一方、透過型の液晶表示装置とする場合には画素部
の各画素に設ける画素電極を透明電極で形成すれば良い。本実施例では透過型の
液晶表示装置に対応するアクティブマトリクス基板の作製方法について図１０を
用いて説明する。
実施例１で作製したアクティブマトリクス基板はそのまま反射型の液晶表示装
置に適用することができる。一方、透過型の液晶表示装置とする場合には画素部
の各画素に設ける画素電極を透明電極で形成すれば良い。本実施例では透過型の
液晶表示装置に対応するアクティブマトリクス基板の作製方法について図１０を
用いて説明する。
アクティブマトリクス基板は実施例１と同様に作製する。図１０（Ａ）では、
ソース配線とドレイン配線は導電性の金属膜をスパッタ法や真空蒸着法で形成す
る。これは、Ｔｉ膜を５０〜１５０nmの厚さで形成し、島状半導体層のソースま
たはドレイン領域を形成する半導体膜とコンタクトを形成し、そのＴｉ膜上に重
ねてアルミニウム（Ａｌ）を３００〜４００nmの厚さで形成し、さらにＴｉ膜ま
たは窒化チタン（ＴｉＮ）膜を１００〜２００nmの厚さで形成して３層構造とし
た。その後、透明導電膜を全面に形成し、フォトマスクを用いたパターニング処
理およびエッチング処理により画素電極１７１を形成する。画素電極１７１は、
層間絶縁膜１４７上に形成され、画素ＴＦＴ２０４のドレイン配線１６９と重な
る部分を設け、接続構造を形成している。
ソース配線とドレイン配線は導電性の金属膜をスパッタ法や真空蒸着法で形成す
る。これは、Ｔｉ膜を５０〜１５０nmの厚さで形成し、島状半導体層のソースま
たはドレイン領域を形成する半導体膜とコンタクトを形成し、そのＴｉ膜上に重
ねてアルミニウム（Ａｌ）を３００〜４００nmの厚さで形成し、さらにＴｉ膜ま
たは窒化チタン（ＴｉＮ）膜を１００〜２００nmの厚さで形成して３層構造とし
た。その後、透明導電膜を全面に形成し、フォトマスクを用いたパターニング処
理およびエッチング処理により画素電極１７１を形成する。画素電極１７１は、
層間絶縁膜１４７上に形成され、画素ＴＦＴ２０４のドレイン配線１６９と重な
る部分を設け、接続構造を形成している。
図１０（Ｂ）では最初に層間絶縁膜１４７上に透明導電膜を形成し、パターニ
ング処理およびエッチング処理をして画素電極１７１を形成した後、ドレイン配
線１６９を画素電極１７１と重なる部分を設けて形成した例である。ドレイン配
線１６９はＴｉ膜を５０〜１５０nmの厚さで形成し、島状半導体層のソースまた
はドレイン領域を形成する半導体膜とコンタクトを形成し、そのＴｉ膜上に重ね
てアルミニウム（Ａｌ）を３００〜４００nmの厚さで形成して設ける。この構成
にすると、画素電極１７１はドレイン配線１６９を形成するＴｉ膜のみと接触す
ることになる。その結果、透明導電膜材料とＡｌとが反応するのを防止できる。
ング処理およびエッチング処理をして画素電極１７１を形成した後、ドレイン配
線１６９を画素電極１７１と重なる部分を設けて形成した例である。ドレイン配
線１６９はＴｉ膜を５０〜１５０nmの厚さで形成し、島状半導体層のソースまた
はドレイン領域を形成する半導体膜とコンタクトを形成し、そのＴｉ膜上に重ね
てアルミニウム（Ａｌ）を３００〜４００nmの厚さで形成して設ける。この構成
にすると、画素電極１７１はドレイン配線１６９を形成するＴｉ膜のみと接触す
ることになる。その結果、透明導電膜材料とＡｌとが反応するのを防止できる。
透明導電膜の材料は、酸化インジウム（Ｉｎ2Ｏ3）や酸化インジウム酸化スズ
合金（Ｉｎ2Ｏ3―ＳｎＯ2；ＩＴＯ）などをスパッタ法や真空蒸着法などを用い
て形成して用いることができる。このような材料のエッチング処理は塩酸系の溶
液により行う。しかし、特にＩＴＯのエッチングは残渣が発生しやすいので、エ
ッチング加工性を改善するために酸化インジウム酸化亜鉛合金（Ｉｎ2Ｏ3―Ｚｎ
Ｏ）を用いても良い。酸化インジウム酸化亜鉛合金は表面平滑性に優れ、ＩＴＯ
に対して熱安定性にも優れているので、ドレイン配線１６９の端面で接触するＡ
ｌとの腐蝕反応を防止できる。同様に、酸化亜鉛（ＺｎＯ）も適した材料であり
、さらに可視光の透過率や導電率を高めるためにガリウム（Ｇａ）を添加した酸
化亜鉛（ＺｎＯ：Ｇａ）などを用いることができる。
合金（Ｉｎ2Ｏ3―ＳｎＯ2；ＩＴＯ）などをスパッタ法や真空蒸着法などを用い
て形成して用いることができる。このような材料のエッチング処理は塩酸系の溶
液により行う。しかし、特にＩＴＯのエッチングは残渣が発生しやすいので、エ
ッチング加工性を改善するために酸化インジウム酸化亜鉛合金（Ｉｎ2Ｏ3―Ｚｎ
Ｏ）を用いても良い。酸化インジウム酸化亜鉛合金は表面平滑性に優れ、ＩＴＯ
に対して熱安定性にも優れているので、ドレイン配線１６９の端面で接触するＡ
ｌとの腐蝕反応を防止できる。同様に、酸化亜鉛（ＺｎＯ）も適した材料であり
、さらに可視光の透過率や導電率を高めるためにガリウム（Ｇａ）を添加した酸
化亜鉛（ＺｎＯ：Ｇａ）などを用いることができる。
このようにして、透過型の液晶表示装置に対応したアクティブマトリクス基板
を完成させることができる。本実施例では、実施例１と同様な工程として説明し
たが、このような構成は実施例２や実施例３で示すアクティブマトリクス基板に
適用することができる。
を完成させることができる。本実施例では、実施例１と同様な工程として説明し
たが、このような構成は実施例２や実施例３で示すアクティブマトリクス基板に
適用することができる。
［実施例５］
本実施例では、実施例１〜実施例４で示したアクティブマトリクス基板のＴＦ
Ｔの活性層を形成する結晶質半導体層の他の作製方法について示す。結晶質半導
体層は非晶質半導体層を熱アニール法やレーザーアニール法、またはＲＴＡ法な
どで結晶化させて形成するが、その他に特開平７−１３０６５２号公報で開示さ
れている触媒元素を用いる結晶化法を適用することもできる。その場合の例を図
８を用いて説明する。
本実施例では、実施例１〜実施例４で示したアクティブマトリクス基板のＴＦ
Ｔの活性層を形成する結晶質半導体層の他の作製方法について示す。結晶質半導
体層は非晶質半導体層を熱アニール法やレーザーアニール法、またはＲＴＡ法な
どで結晶化させて形成するが、その他に特開平７−１３０６５２号公報で開示さ
れている触媒元素を用いる結晶化法を適用することもできる。その場合の例を図
８を用いて説明する。
図８（Ａ）で示すように、実施例１と同様にして、ガラス基板１０１上に下地
膜１０２ａ、１０２ｂ、非晶質半導体層１０３ａを２５〜８０nmの厚さで形成す
る。例えば、非晶質シリコン膜を５５nmの厚さで形成する。そして、重量換算で
１０ｐｐｍの触媒元素を含む水溶液をスピンコート法で塗布して触媒元素を含有
する層１７０を形成する。触媒元素にはニッケル（Ｎｉ）、ゲルマニウム（Ｇｅ
）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、スズ（Ｓｎ）、鉛（Ｐｂ）、コバルト（
Ｃｏ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）などである。この触媒元素を含
有する層１７０は、スピンコート法の他にスパッタ法や真空蒸着法によって上記
触媒元素の層を１〜５nmの厚さに形成しても良い。
膜１０２ａ、１０２ｂ、非晶質半導体層１０３ａを２５〜８０nmの厚さで形成す
る。例えば、非晶質シリコン膜を５５nmの厚さで形成する。そして、重量換算で
１０ｐｐｍの触媒元素を含む水溶液をスピンコート法で塗布して触媒元素を含有
する層１７０を形成する。触媒元素にはニッケル（Ｎｉ）、ゲルマニウム（Ｇｅ
）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、スズ（Ｓｎ）、鉛（Ｐｂ）、コバルト（
Ｃｏ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）などである。この触媒元素を含
有する層１７０は、スピンコート法の他にスパッタ法や真空蒸着法によって上記
触媒元素の層を１〜５nmの厚さに形成しても良い。
そして、図８（Ｂ）に示す結晶化の工程では、まず４００〜５００℃で１時間
程度の熱処理を行い、非晶質シリコン膜の含有水素量を５atomic％以下にする。
そして、ファーネスアニール炉を用い、窒素雰囲気中において５５０〜６００℃
で１〜８時間の熱アニールを行う。以上の工程により結晶質シリコン膜から成る
結晶質半導体層１０３ｃを得ることができる（図８（Ｃ））。しかし、この熱ア
ニールによって作製された結晶質半導体層１０３ｃは、光学顕微鏡観察により巨
視的に観察すると局所的に非晶質領域が残存していることが観察されることがあ
り、このような場合、同様にラマン分光法では４８０cm-1にブロードなピークを
持つ非晶質成分が観測される。そのため、熱アニールの後に実施例１で説明した
レーザーアニール法で結晶質半導体層１０３ｃを処理してその結晶性を高めるこ
とは有効な手段として適用できる。
程度の熱処理を行い、非晶質シリコン膜の含有水素量を５atomic％以下にする。
そして、ファーネスアニール炉を用い、窒素雰囲気中において５５０〜６００℃
で１〜８時間の熱アニールを行う。以上の工程により結晶質シリコン膜から成る
結晶質半導体層１０３ｃを得ることができる（図８（Ｃ））。しかし、この熱ア
ニールによって作製された結晶質半導体層１０３ｃは、光学顕微鏡観察により巨
視的に観察すると局所的に非晶質領域が残存していることが観察されることがあ
り、このような場合、同様にラマン分光法では４８０cm-1にブロードなピークを
持つ非晶質成分が観測される。そのため、熱アニールの後に実施例１で説明した
レーザーアニール法で結晶質半導体層１０３ｃを処理してその結晶性を高めるこ
とは有効な手段として適用できる。
このうようにして作製された結晶質半導体層１０３ｃから島状半導体層１０４
〜１０８を作製すれば、実施例１と同様にしてアクティブマトリクス基板を完成
させることができる。しかし、結晶化の工程においてシリコンの結晶化を助長す
る触媒元素を使用した場合、島状半導体膜中には微量（１×１０17〜１×１０19
atoms/cm3程度）の触媒元素が残留する。勿論、そのような状態でもＴＦＴを完
成させることが可能であるが、残留する触媒元素を少なくともチャネル形成領域
から除去する方がより好ましい。この触媒元素を除去する手段の一つにリン（Ｐ
）によるゲッタリング作用を利用する手段がある。
〜１０８を作製すれば、実施例１と同様にしてアクティブマトリクス基板を完成
させることができる。しかし、結晶化の工程においてシリコンの結晶化を助長す
る触媒元素を使用した場合、島状半導体膜中には微量（１×１０17〜１×１０19
atoms/cm3程度）の触媒元素が残留する。勿論、そのような状態でもＴＦＴを完
成させることが可能であるが、残留する触媒元素を少なくともチャネル形成領域
から除去する方がより好ましい。この触媒元素を除去する手段の一つにリン（Ｐ
）によるゲッタリング作用を利用する手段がある。
この目的におけるリン（Ｐ）によるゲッタリング処理は、図３（Ｂ）で説明し
た活性化工程で同時に行うことができる。この様子を図９で説明する。ゲッタリ
ングに必要なリン（Ｐ）の濃度は第３濃度のｎ型不純物領域の不純物濃度と同程
度でよく、活性化工程の熱アニールにより、ｎチャネル型ＴＦＴおよびｐチャネ
ル型ＴＦＴのチャネル形成領域から触媒元素をその濃度でリン（Ｐ）を含有する
不純物領域へ偏析させることができる（図９で示す矢印の方向）。その結果その
不純物領域には１×１０17〜１×１０19atoms/cm3程度の触媒元素が偏析した。
このようにして作製したＴＦＴはオフ電流値が下がり、結晶性が良いことから高
い電界効果移動度が得られ、良好な特性を達成することができる。
た活性化工程で同時に行うことができる。この様子を図９で説明する。ゲッタリ
ングに必要なリン（Ｐ）の濃度は第３濃度のｎ型不純物領域の不純物濃度と同程
度でよく、活性化工程の熱アニールにより、ｎチャネル型ＴＦＴおよびｐチャネ
ル型ＴＦＴのチャネル形成領域から触媒元素をその濃度でリン（Ｐ）を含有する
不純物領域へ偏析させることができる（図９で示す矢印の方向）。その結果その
不純物領域には１×１０17〜１×１０19atoms/cm3程度の触媒元素が偏析した。
このようにして作製したＴＦＴはオフ電流値が下がり、結晶性が良いことから高
い電界効果移動度が得られ、良好な特性を達成することができる。
［実施例６］
本実施例では実施例１で作製したアクティブマトリクス基板から、アクティブ
マトリクス型液晶表示装置を作製する工程を説明する。まず、図１１（Ａ）に示
すように、図３（Ｃ）の状態のアクティブマトリクス基板に柱状スペーサから成
るスペーサを形成する。スペーサは数μmの粒子を散布して設ける方法でも良い
が、ここでは基板全面に樹脂膜を形成した後これをパターニングして形成する方
法を採用した。このようなスペーサの材料に限定はないが、例えば、ＪＳＲ社製
のＮＮ７００を用い、スピナーで塗布した後、露光と現像処理によって所定のパ
ターンに形成する。さらにクリーンオーブンなどで１５０〜２００℃で加熱して
硬化させる。このようにして作製されるスペーサは露光と現像処理の条件によっ
て形状を異ならせることができるが、好ましくは、図１３で示すように、柱状ス
ペーサ１７３の形状は柱状で頂部が平坦な形状となるようにすると、対向側の基
板を合わせたときに液晶表示パネルとしての機械的な強度を確保することができ
る。形状は円錐状、角錐状など特別の限定はないが、例えば円錐状としたときに
具体的には、高さＨを１．２〜５μmとし、平均半径Ｌ１を５〜７μm、平均半径
Ｌ１と底部の半径Ｌ２との比を１対１．５とする。このとき側面のテーパー角は
±１５°以下とする。
本実施例では実施例１で作製したアクティブマトリクス基板から、アクティブ
マトリクス型液晶表示装置を作製する工程を説明する。まず、図１１（Ａ）に示
すように、図３（Ｃ）の状態のアクティブマトリクス基板に柱状スペーサから成
るスペーサを形成する。スペーサは数μmの粒子を散布して設ける方法でも良い
が、ここでは基板全面に樹脂膜を形成した後これをパターニングして形成する方
法を採用した。このようなスペーサの材料に限定はないが、例えば、ＪＳＲ社製
のＮＮ７００を用い、スピナーで塗布した後、露光と現像処理によって所定のパ
ターンに形成する。さらにクリーンオーブンなどで１５０〜２００℃で加熱して
硬化させる。このようにして作製されるスペーサは露光と現像処理の条件によっ
て形状を異ならせることができるが、好ましくは、図１３で示すように、柱状ス
ペーサ１７３の形状は柱状で頂部が平坦な形状となるようにすると、対向側の基
板を合わせたときに液晶表示パネルとしての機械的な強度を確保することができ
る。形状は円錐状、角錐状など特別の限定はないが、例えば円錐状としたときに
具体的には、高さＨを１．２〜５μmとし、平均半径Ｌ１を５〜７μm、平均半径
Ｌ１と底部の半径Ｌ２との比を１対１．５とする。このとき側面のテーパー角は
±１５°以下とする。
柱状スペーサの配置は任意に決定すれば良いが、好ましくは、図１１（Ａ）で
示すように、画素部においてはドレイン配線１６８（画素電極）のコンタクト部
と重ねてその部分を覆うように柱状スペーサ１７３を形成すると良い。コンタク
ト部は平坦性が損なわれこの部分では液晶がうまく配向しなくなるので、このよ
うにしてコンタクト部にスペーサ用の樹脂を充填する形で柱状スペーサ１７３を
形成することでディスクリネーションなどを防止することができる。
示すように、画素部においてはドレイン配線１６８（画素電極）のコンタクト部
と重ねてその部分を覆うように柱状スペーサ１７３を形成すると良い。コンタク
ト部は平坦性が損なわれこの部分では液晶がうまく配向しなくなるので、このよ
うにしてコンタクト部にスペーサ用の樹脂を充填する形で柱状スペーサ１７３を
形成することでディスクリネーションなどを防止することができる。
その後、配向膜１７４を形成する。通常液晶表示素子の配向膜にはポリイミド
樹脂を用いる。配向膜を形成した後、ラビング処理を施して液晶分子がある一定
のプレチルト角を持って配向するようにした。画素部に設けた柱状スペーサ１７
３の端部からラビング方向に対してラビングされない領域が２μm以下となるよ
うにした。また、ラビング処理では静電気の発生がしばしば問題となるが、駆動
回路のＴＦＴ上にもスペーサ１７２を形成しておくと、スペーサとしての本来の
役割と、静電気からＴＦＴを保護する効果を得ることができる。
樹脂を用いる。配向膜を形成した後、ラビング処理を施して液晶分子がある一定
のプレチルト角を持って配向するようにした。画素部に設けた柱状スペーサ１７
３の端部からラビング方向に対してラビングされない領域が２μm以下となるよ
うにした。また、ラビング処理では静電気の発生がしばしば問題となるが、駆動
回路のＴＦＴ上にもスペーサ１７２を形成しておくと、スペーサとしての本来の
役割と、静電気からＴＦＴを保護する効果を得ることができる。
対向側の対向基板１７５には、遮光膜１７６、透明導電膜１７７および配向膜
１７８を形成する。遮光膜１７６はＴｉ、Ｃｒ、Ａｌなどを１５０〜３００nmの
厚さで形成する。そして、画素部と駆動回路が形成されたアクティブマトリクス
基板と対向基板とをシール剤１７９で貼り合わせる。シール剤１７９にはフィラ
ー１８０が混入されていて、このフィラー１８０とスペーサ１７２、１７３によ
って均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に
液晶材料６０６を注入し、封止剤（図示せず）によって完全に封止する。液晶材
料には公知の液晶材料を用いれば良い。このようにして図１１（Ｂ）に示すアク
ティブマトリクス型液晶表示装置が完成する。
１７８を形成する。遮光膜１７６はＴｉ、Ｃｒ、Ａｌなどを１５０〜３００nmの
厚さで形成する。そして、画素部と駆動回路が形成されたアクティブマトリクス
基板と対向基板とをシール剤１７９で貼り合わせる。シール剤１７９にはフィラ
ー１８０が混入されていて、このフィラー１８０とスペーサ１７２、１７３によ
って均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に
液晶材料６０６を注入し、封止剤（図示せず）によって完全に封止する。液晶材
料には公知の液晶材料を用いれば良い。このようにして図１１（Ｂ）に示すアク
ティブマトリクス型液晶表示装置が完成する。
また、図１９に示すように、配向膜１７４を形成して後、スペーサを形成した
構成としても良い。
構成としても良い。
図１１ではスペーサ１７２を駆動回路のＴＦＴ上の全面に形成する例を示した
が、図１２に示すようにこのスペーサを複数個に分割してスペーサ１７２ａ〜１
７２ｅとして形成しても良い。駆動回路が形成されている部分に設けるスペーサ
は、このように少なくとも駆動回路のソース配線およびドレイン配線を覆うよう
に形成すれば良い。このような構成とすることによって、駆動回路の各ＴＦＴは
、保護絶縁膜１４６と層間絶縁膜１４７とスペーサ１７２またはスペーサ１７２
ａ〜１７２ｅによって完全に覆われ保護されることになる。
が、図１２に示すようにこのスペーサを複数個に分割してスペーサ１７２ａ〜１
７２ｅとして形成しても良い。駆動回路が形成されている部分に設けるスペーサ
は、このように少なくとも駆動回路のソース配線およびドレイン配線を覆うよう
に形成すれば良い。このような構成とすることによって、駆動回路の各ＴＦＴは
、保護絶縁膜１４６と層間絶縁膜１４７とスペーサ１７２またはスペーサ１７２
ａ〜１７２ｅによって完全に覆われ保護されることになる。
図１４はアクティブマトリクス基板の上面図を示し、画素部および駆動回路部
とスペーサおよびシール剤の位置関係を示す上面図である。画素部１８８の周辺
に駆動回路として走査信号駆動回路１８５と画像信号駆動回路１８６が設けられ
ている。さらに、その他ＣＰＵやメモリーなどの信号処理回路１８７も付加され
ていても良い。そして、これらの駆動回路は接続配線１８３によって外部入出力
端子１８２と接続されている。画素部１８８では走査信号駆動回路１８５から延
在するゲート配線群１８９と画像信号駆動回路１８６から延在するソース配線群
１９０がマトリクス状に交差して画素を形成し、各画素にはそれぞれ画素ＴＦＴ
２０４と保持容量２０５が設けられている。
とスペーサおよびシール剤の位置関係を示す上面図である。画素部１８８の周辺
に駆動回路として走査信号駆動回路１８５と画像信号駆動回路１８６が設けられ
ている。さらに、その他ＣＰＵやメモリーなどの信号処理回路１８７も付加され
ていても良い。そして、これらの駆動回路は接続配線１８３によって外部入出力
端子１８２と接続されている。画素部１８８では走査信号駆動回路１８５から延
在するゲート配線群１８９と画像信号駆動回路１８６から延在するソース配線群
１９０がマトリクス状に交差して画素を形成し、各画素にはそれぞれ画素ＴＦＴ
２０４と保持容量２０５が設けられている。
画素部において設けられる柱状スペーサ１７３は、すべての画素に対して設け
ても良いが、マトリクス状に配列した画素の数個から数十個おきに設けても良い
。即ち、画素部を構成する画素の全数に対するスペーサの数の割合は２０〜１０
０％とすると良い。また、駆動回路部に設けるスペーサ１７２、１７２'、１７
２''はその全面を覆うように設けても良いし、図１２で示したように各ＴＦＴの
ソースおよびドレイン配線の位置にあわせて複数個に分割して設けても良い。
ても良いが、マトリクス状に配列した画素の数個から数十個おきに設けても良い
。即ち、画素部を構成する画素の全数に対するスペーサの数の割合は２０〜１０
０％とすると良い。また、駆動回路部に設けるスペーサ１７２、１７２'、１７
２''はその全面を覆うように設けても良いし、図１２で示したように各ＴＦＴの
ソースおよびドレイン配線の位置にあわせて複数個に分割して設けても良い。
シール剤１７９は、基板１０１上の画素部１８８および走査信号制御回路１８
５、画像信号制御回路１８６、その他の信号処理回路１８７の外側であって、外
部入出力端子１８２よりも内側に形成する。
５、画像信号制御回路１８６、その他の信号処理回路１８７の外側であって、外
部入出力端子１８２よりも内側に形成する。
このようなアクティブマトリクス型液晶表示装置の構成を図１５の斜視図を用
いて説明する。図１５においてアクティブマトリクス基板は、ガラス基板１０１
上に形成された、画素部１８８と、走査信号駆動回路１８５と、画像信号駆動回
路１８６とその他の信号処理回路１８７とで構成される。画素部１８８には画素
ＴＦＴ２０４と保持容量２０５が設けられ、画素部の周辺に設けられる駆動回路
はＣＭＯＳ回路を基本として構成されている。走査信号駆動回路１８５と、画像
信号駆動回路１８６はそれぞれゲート配線１２２とソース配線１５２で画素ＴＦ
Ｔ２０４に接続している。また、フレキシブルプリント配線板（Flexible Print
ed Circuit：ＦＰＣ）１９１が外部入力端子１８２に接続していて画像信号など
を入力するのに用いる。そして接続配線１８３でそれぞれの駆動回路に接続して
いる。また、対向基板１７５には図示していないが、遮光膜や透明電極が設けら
れている。
いて説明する。図１５においてアクティブマトリクス基板は、ガラス基板１０１
上に形成された、画素部１８８と、走査信号駆動回路１８５と、画像信号駆動回
路１８６とその他の信号処理回路１８７とで構成される。画素部１８８には画素
ＴＦＴ２０４と保持容量２０５が設けられ、画素部の周辺に設けられる駆動回路
はＣＭＯＳ回路を基本として構成されている。走査信号駆動回路１８５と、画像
信号駆動回路１８６はそれぞれゲート配線１２２とソース配線１５２で画素ＴＦ
Ｔ２０４に接続している。また、フレキシブルプリント配線板（Flexible Print
ed Circuit：ＦＰＣ）１９１が外部入力端子１８２に接続していて画像信号など
を入力するのに用いる。そして接続配線１８３でそれぞれの駆動回路に接続して
いる。また、対向基板１７５には図示していないが、遮光膜や透明電極が設けら
れている。
図１８は外部入出力端子１８２とＦＰＣ１９１との接続構造を説明する図であ
る。外部入出力端子１８２はソース配線またはドレイン配線と同じ構成で導電性
金属膜から形成され、層間絶縁膜１４７が除去された基板１０１上に形成される
。ＦＰＣ１９１はポリイミドなどの有機樹脂フィルム３０１に銅配線３０２が形
成されていて、異方性導電性接着剤で外部入出力端子１８２と接続する。異方性
導電性接着剤は接着剤３０３と、その中に混入され金などがメッキされた数十〜
数百μm径の導電性表面を有する粒子３０４により構成され、この粒子３０４が
外部入出力端子１８２と銅配線３０２とに接触することによりこの部分で電気的
な接触が形成される。ＦＰＣ１９１は基板１０１との接着強度を高めるために、
外部入出力端子１８２の外側にはみだして接着されると共に、端部には樹脂層１
９２が設けられこの部分における機械的強度を高めている。
る。外部入出力端子１８２はソース配線またはドレイン配線と同じ構成で導電性
金属膜から形成され、層間絶縁膜１４７が除去された基板１０１上に形成される
。ＦＰＣ１９１はポリイミドなどの有機樹脂フィルム３０１に銅配線３０２が形
成されていて、異方性導電性接着剤で外部入出力端子１８２と接続する。異方性
導電性接着剤は接着剤３０３と、その中に混入され金などがメッキされた数十〜
数百μm径の導電性表面を有する粒子３０４により構成され、この粒子３０４が
外部入出力端子１８２と銅配線３０２とに接触することによりこの部分で電気的
な接触が形成される。ＦＰＣ１９１は基板１０１との接着強度を高めるために、
外部入出力端子１８２の外側にはみだして接着されると共に、端部には樹脂層１
９２が設けられこの部分における機械的強度を高めている。
また、図２０に示すように、外部入出力端子１８２とＦＰＣ１９１との接続構
造を同一なものとして、シール剤１７９の外側にもスペーサ１９９を設け、アク
ティブマトリクス基板と対向基板とで挟持させるとこの部分の機械的強度を高め
ることができる。このような構成は、特に、外部入出力端子１８２を露出させる
ために、対向基板の一部を切断するときに有効に作用する。
造を同一なものとして、シール剤１７９の外側にもスペーサ１９９を設け、アク
ティブマトリクス基板と対向基板とで挟持させるとこの部分の機械的強度を高め
ることができる。このような構成は、特に、外部入出力端子１８２を露出させる
ために、対向基板の一部を切断するときに有効に作用する。
このような構成の液晶表示装置は、実施例１〜４で示したアクティブマトリク
ス基板を用いて形成することができる。実施例１〜３で示すアクティブマトリク
ス基板を用いれば反射型の液晶表示装置が得られ、実施例４で示すアクティブマ
トリクス基板を用いると透過型の液晶表示装置を得ることができる。
ス基板を用いて形成することができる。実施例１〜３で示すアクティブマトリク
ス基板を用いれば反射型の液晶表示装置が得られ、実施例４で示すアクティブマ
トリクス基板を用いると透過型の液晶表示装置を得ることができる。
［実施例７］
図１７は実施例１〜４で示したアクティブマトリクス基板の回路構成の一例で
あり、直視型の表示装置の回路構成を示す図である。このアクティブマトリクス
基板は、画像信号駆動回路１８６、走査信号駆動回路（Ａ）（Ｂ）１８５、画素
部１８８を有している。尚、本明細書中において記した駆動回路とは、画像信号
駆動回路１８６、走査信号駆動回路１８５を含めた総称である。
図１７は実施例１〜４で示したアクティブマトリクス基板の回路構成の一例で
あり、直視型の表示装置の回路構成を示す図である。このアクティブマトリクス
基板は、画像信号駆動回路１８６、走査信号駆動回路（Ａ）（Ｂ）１８５、画素
部１８８を有している。尚、本明細書中において記した駆動回路とは、画像信号
駆動回路１８６、走査信号駆動回路１８５を含めた総称である。
画像信号駆動回路１８６は、シフトレジスタ回路５０１ａ、レベルシフタ回路
５０２ａ、バッファ回路５０３ａ、サンプリング回路５０４を備えている。また
、走査信号駆動回路（Ａ）（Ｂ）１８５は、シフトレジスタ回路５０１ｂ、レベ
ルシフタ回路５０２ｂ、バッファ回路５０３ｂを備えている。
５０２ａ、バッファ回路５０３ａ、サンプリング回路５０４を備えている。また
、走査信号駆動回路（Ａ）（Ｂ）１８５は、シフトレジスタ回路５０１ｂ、レベ
ルシフタ回路５０２ｂ、バッファ回路５０３ｂを備えている。
シフトレジスタ回路５０１ａ、５０１ｂは駆動電圧が５〜１６Ｖ（代表的には
１０Ｖ）であり、この回路を形成するＣＭＯＳ回路のＴＦＴは、図３（Ｃ）の第
１のｐチャネル型ＴＦＴ２００と第１のｎチャネル型ＴＦＴ２０１で形成する。
また、レベルシフタ回路５０２ａ、５０２ｂやバッファ回路５０３ａ、５０３ｂ
は駆動電圧が１４〜１６Ｖと高くなるがシフトレジスタ回路と同様なＴＦＴを用
いれば良い。また、これらの回路において、ゲートをマルチゲート構造で形成す
ると耐圧が高まり、回路の信頼性を向上させる上で有効である。
１０Ｖ）であり、この回路を形成するＣＭＯＳ回路のＴＦＴは、図３（Ｃ）の第
１のｐチャネル型ＴＦＴ２００と第１のｎチャネル型ＴＦＴ２０１で形成する。
また、レベルシフタ回路５０２ａ、５０２ｂやバッファ回路５０３ａ、５０３ｂ
は駆動電圧が１４〜１６Ｖと高くなるがシフトレジスタ回路と同様なＴＦＴを用
いれば良い。また、これらの回路において、ゲートをマルチゲート構造で形成す
ると耐圧が高まり、回路の信頼性を向上させる上で有効である。
サンプリング回路５０４はアナログスイッチから成り、駆動電圧が１４〜１６
Ｖであるが、極性が交互に反転して駆動される上、オフ電流値を低減させる必要
があるため、図３（Ｃ）で示す第２のｐチャネル型ＴＦＴ２０２と第２濃度のｎ
チャネル型ＴＦＴ２０３で形成することが望ましい。この回路において、ｐチャ
ネル型ＴＦＴ２０２のオフ電流値が問題となるときは、実施例２で示す工程で作
製した、オフセット領域を設けたシングルドレイン構造のＴＦＴで作製すると良
い。
Ｖであるが、極性が交互に反転して駆動される上、オフ電流値を低減させる必要
があるため、図３（Ｃ）で示す第２のｐチャネル型ＴＦＴ２０２と第２濃度のｎ
チャネル型ＴＦＴ２０３で形成することが望ましい。この回路において、ｐチャ
ネル型ＴＦＴ２０２のオフ電流値が問題となるときは、実施例２で示す工程で作
製した、オフセット領域を設けたシングルドレイン構造のＴＦＴで作製すると良
い。
また、画素部は駆動電圧が１４〜１６Ｖであり、低消費電力化の観点からサン
プリング回路よりもさらにオフ電流値を低減することが要求され、図３（Ｃ）で
示す画素ＴＦＴ２０４のようにマルチゲート構造とし、さらにＬＤＤ領域を設け
た構造とするのが望ましい。
プリング回路よりもさらにオフ電流値を低減することが要求され、図３（Ｃ）で
示す画素ＴＦＴ２０４のようにマルチゲート構造とし、さらにＬＤＤ領域を設け
た構造とするのが望ましい。
尚、本実例の構成は、実施例１〜４に示した工程に従ってＴＦＴを作製するこ
とによって容易に実現することができる。本実施例では、画素部と駆動回路の構
成のみを示しているが、実施例１〜４の工程に従えば、その他にも信号分割回路
、分周波回路、Ｄ／Ａコンバータ、γ補正回路、オペアンプ回路、さらにメモリ
回路や演算処理回路などの信号処理回路、あるいは論理回路を同一基板上に形成
することが可能である。このように、本発明は同一基板上に画素部とその駆動回
路とを含む半導体装置、例えば信号制御回路および画素部を具備した液晶表示装
置を実現することができる。
とによって容易に実現することができる。本実施例では、画素部と駆動回路の構
成のみを示しているが、実施例１〜４の工程に従えば、その他にも信号分割回路
、分周波回路、Ｄ／Ａコンバータ、γ補正回路、オペアンプ回路、さらにメモリ
回路や演算処理回路などの信号処理回路、あるいは論理回路を同一基板上に形成
することが可能である。このように、本発明は同一基板上に画素部とその駆動回
路とを含む半導体装置、例えば信号制御回路および画素部を具備した液晶表示装
置を実現することができる。
［実施例８］
本発明を実施して作製されたアクティブマトリクス基板および液晶表示装置並
びにＥＬ型表示装置は様々な電気光学装置に用いることができる。そして、その
ような電気光学装置を表示媒体として組み込んだ電子機器全てに本発明を適用す
ることがでできる。電子機器としては、パーソナルコンピュータ、デジタルカメ
ラ、ビデオカメラ、携帯情報端末（モバイルコンピュータ、携帯電話、電子書籍
など）、ナビゲーションシステムなどが上げられる。それらの一例を図２２に示
す。
本発明を実施して作製されたアクティブマトリクス基板および液晶表示装置並
びにＥＬ型表示装置は様々な電気光学装置に用いることができる。そして、その
ような電気光学装置を表示媒体として組み込んだ電子機器全てに本発明を適用す
ることがでできる。電子機器としては、パーソナルコンピュータ、デジタルカメ
ラ、ビデオカメラ、携帯情報端末（モバイルコンピュータ、携帯電話、電子書籍
など）、ナビゲーションシステムなどが上げられる。それらの一例を図２２に示
す。
図２２（Ａ）はパーソナルコンピュータであり、マイクロプロセッサやメモリ
ーなどを備えた本体２００１、画像入力部２００２、表示装置２００３、キーボ
ード２００４で構成される。本発明は表示装置２００３やその他の信号処理回路
を形成することができる。
ーなどを備えた本体２００１、画像入力部２００２、表示装置２００３、キーボ
ード２００４で構成される。本発明は表示装置２００３やその他の信号処理回路
を形成することができる。
図２２（Ｂ）はビデオカメラであり、本体２１０１、表示装置２１０２、音声
入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６
で構成される。本発明は表示装置２１０２やその他の信号制御回路に適用するこ
とができる。
入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６
で構成される。本発明は表示装置２１０２やその他の信号制御回路に適用するこ
とができる。
図２２（Ｃ）は携帯情報端末であり、本体２２０１、画像入力部２２０２、受
像部２２０３、操作スイッチ２２０４、表示装置２２０５で構成される。本発明
は表示装置２２０５やその他の信号制御回路に適用することができる。
像部２２０３、操作スイッチ２２０４、表示装置２２０５で構成される。本発明
は表示装置２２０５やその他の信号制御回路に適用することができる。
このような携帯型情報端末は、屋内はもとより屋外で使用されることも多い。
長時間の使用を可能とするためにはバックライト使用せず、外光を利用する反射
型の液晶表示装置が低消費電力型として適しているが、周囲が暗い場合にはバッ
クライトを設けた透過型の液晶表示装置が適している。このような背景から反射
型と透過型の両方の特徴を兼ね備えたハイブリット型の液晶表示装置が開発され
ているが、本発明はこのようなハイブリット型の液晶表示装置にも適用できる。
図２１にそれを携帯型情報端末に適用した例を示す。表示装置２２０５はタッチ
パネル３００２、液晶表示装置３００３、ＬＥＤバックライト３００４により構
成されている。タッチパネル３００２は携帯型情報端末の操作を簡便にするため
に設けている。タッチパネル３００２の構成は、一端にＬＥＤなどの発光素子３
１００を、他の一端にフォトダイオードなどの受光素子３２００が設けられ、そ
の両者の間に光路が形成されている。このタッチパネル３００２を押して光路を
遮ると受光素子３２００の出力が変化するので、この原理を用いて発光素子と受
光素子を液晶表示装置上でマトリクス状に配置させることにより、入力媒体とし
て機能させることができる。
長時間の使用を可能とするためにはバックライト使用せず、外光を利用する反射
型の液晶表示装置が低消費電力型として適しているが、周囲が暗い場合にはバッ
クライトを設けた透過型の液晶表示装置が適している。このような背景から反射
型と透過型の両方の特徴を兼ね備えたハイブリット型の液晶表示装置が開発され
ているが、本発明はこのようなハイブリット型の液晶表示装置にも適用できる。
図２１にそれを携帯型情報端末に適用した例を示す。表示装置２２０５はタッチ
パネル３００２、液晶表示装置３００３、ＬＥＤバックライト３００４により構
成されている。タッチパネル３００２は携帯型情報端末の操作を簡便にするため
に設けている。タッチパネル３００２の構成は、一端にＬＥＤなどの発光素子３
１００を、他の一端にフォトダイオードなどの受光素子３２００が設けられ、そ
の両者の間に光路が形成されている。このタッチパネル３００２を押して光路を
遮ると受光素子３２００の出力が変化するので、この原理を用いて発光素子と受
光素子を液晶表示装置上でマトリクス状に配置させることにより、入力媒体とし
て機能させることができる。
図２１（Ｂ）はハイブリット型の液晶表示装置の画素部の構成であり、層間絶
縁膜１４７上にドレイン電極１６９と画素電極１７１が設けられている。このよ
うな構成は、実施例４を適用すれば形成することができる。ドレイン電極はＴｉ
膜とＡｌ膜の積層構造として画素電極を兼ねる構成としている。画素電極１７１
は実施例４で説明した透明導電膜材料を用いて形成する。液晶表示装置３００３
をこのようなアクティブマトリクス基板から作製することで携帯型情報端末に好
適に用いることができる。
縁膜１４７上にドレイン電極１６９と画素電極１７１が設けられている。このよ
うな構成は、実施例４を適用すれば形成することができる。ドレイン電極はＴｉ
膜とＡｌ膜の積層構造として画素電極を兼ねる構成としている。画素電極１７１
は実施例４で説明した透明導電膜材料を用いて形成する。液晶表示装置３００３
をこのようなアクティブマトリクス基板から作製することで携帯型情報端末に好
適に用いることができる。
図２２（Ｄ）はテレビゲームまたはビデオゲームなどの電子遊技機器であり、
ＣＰＵ等の電子回路２３０８、記録媒体２３０４などが搭載された本体２３０１
、コントローラ２３０５、表示装置２３０３、本体２３０１に組み込まれた表示
装置２３０２で構成される。表示装置２３０３と本体２３０１に組み込まれた表
示装置２３０２とは、同じ情報を表示しても良いし、前者を主表示装置とし、後
者を副表示装置として記録媒体２３０４の情報を表示したり、機器の動作状態を
表示したり、或いはタッチセンサーの機能を付加して操作盤とすることもできる
。また、本体２３０１とコントローラ２３０５と表示装置２３０３とは、相互に
信号を伝達するために有線通信としても良いし、センサ部２３０６、２３０７を
設けて無線通信または光通信としても良い。本発明は、表示装置２３０２、２３
０３に適用することができる。表示装置２３０３は従来のＣＲＴを用いることも
できる。
ＣＰＵ等の電子回路２３０８、記録媒体２３０４などが搭載された本体２３０１
、コントローラ２３０５、表示装置２３０３、本体２３０１に組み込まれた表示
装置２３０２で構成される。表示装置２３０３と本体２３０１に組み込まれた表
示装置２３０２とは、同じ情報を表示しても良いし、前者を主表示装置とし、後
者を副表示装置として記録媒体２３０４の情報を表示したり、機器の動作状態を
表示したり、或いはタッチセンサーの機能を付加して操作盤とすることもできる
。また、本体２３０１とコントローラ２３０５と表示装置２３０３とは、相互に
信号を伝達するために有線通信としても良いし、センサ部２３０６、２３０７を
設けて無線通信または光通信としても良い。本発明は、表示装置２３０２、２３
０３に適用することができる。表示装置２３０３は従来のＣＲＴを用いることも
できる。
図２２（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用
いるプレーヤーであり、本体２４０１、表示装置２４０２、スピーカー部２４０
３、記録媒体２４０４、操作スイッチ２４０５で構成される。尚、記録媒体には
ＤＶＤ（Digital Versatile Disc）やコンパクトディスク（ＣＤ）などを用い、
音楽プログラムの再生や映像表示、ビデオゲーム（またはテレビゲーム）やイン
ターネットを介した情報表示などを行うことができる。本発明は表示装置２４０
２やその他の信号制御回路に好適に利用することができる。
いるプレーヤーであり、本体２４０１、表示装置２４０２、スピーカー部２４０
３、記録媒体２４０４、操作スイッチ２４０５で構成される。尚、記録媒体には
ＤＶＤ（Digital Versatile Disc）やコンパクトディスク（ＣＤ）などを用い、
音楽プログラムの再生や映像表示、ビデオゲーム（またはテレビゲーム）やイン
ターネットを介した情報表示などを行うことができる。本発明は表示装置２４０
２やその他の信号制御回路に好適に利用することができる。
図２２（Ｆ）はデジタルカメラであり、本体２５０１、表示装置２５０２、接
眼部２５０３、操作スイッチ２５０４、受像部（図示しない）で構成される。本
発明は表示装置２５０２やその他の信号制御回路に適用することができる。
眼部２５０３、操作スイッチ２５０４、受像部（図示しない）で構成される。本
発明は表示装置２５０２やその他の信号制御回路に適用することができる。
図２３（Ａ）はフロント型プロジェクターであり、光源光学系および投射装置
２６０１、スクリーン２６０２で構成される。本発明は投射装置やその他の信号
制御回路に適用することができる。図２３（Ｂ）はリア型プロジェクターであり
、本体２７０１、光源光学系および投射装置２７０２、ミラー２７０３、スクリ
ーン２７０４で構成される。本発明は投射装置やその他の信号制御回路に適用す
ることができる。
２６０１、スクリーン２６０２で構成される。本発明は投射装置やその他の信号
制御回路に適用することができる。図２３（Ｂ）はリア型プロジェクターであり
、本体２７０１、光源光学系および投射装置２７０２、ミラー２７０３、スクリ
ーン２７０４で構成される。本発明は投射装置やその他の信号制御回路に適用す
ることができる。
なお、図２３（Ｃ）に、図２３（Ａ）および図２３（Ｂ）における光源光学系
および投射装置２６０１、２７０２の構造の一例を示す。光源光学系および投射
装置２６０１、２７０２は光源光学系２８０１、ミラー２８０２、２８０４〜２
８０６、ダイクロイックミラー２８０３、ビームスプリッター２８０７、液晶表
示装置２８０８、位相差板２８０９、投射光学系２８１０で構成される。投射光
学系２８１０は複数の光学レンズで構成される。図２３（Ｃ）では液晶表示装置
２８０８を三つ使用する三板式の例を示したが、このような方式に限定されず、
単板式の光学系で構成しても良い。また、図２３（Ｃ）中で矢印で示した光路に
は適宣光学レンズや偏光機能を有するフィルムや位相を調節するためのフィルム
や、ＩＲフィルムなどを設けても良い。また、図２３（Ｄ）は図２３（Ｃ）にお
ける光源光学系２８０１の構造の一例を示した図である。本実施例では、光源光
学系２８０１はリフレクター２８１１、光源２８１２、レンズアレイ２８１３、
２８１４、偏光変換素子２８１５、集光レンズ２８１６で構成される。尚、図２
３（Ｄ）に示した光源光学系は一例であって図示した構成に限定されるものでは
ない。
および投射装置２６０１、２７０２の構造の一例を示す。光源光学系および投射
装置２６０１、２７０２は光源光学系２８０１、ミラー２８０２、２８０４〜２
８０６、ダイクロイックミラー２８０３、ビームスプリッター２８０７、液晶表
示装置２８０８、位相差板２８０９、投射光学系２８１０で構成される。投射光
学系２８１０は複数の光学レンズで構成される。図２３（Ｃ）では液晶表示装置
２８０８を三つ使用する三板式の例を示したが、このような方式に限定されず、
単板式の光学系で構成しても良い。また、図２３（Ｃ）中で矢印で示した光路に
は適宣光学レンズや偏光機能を有するフィルムや位相を調節するためのフィルム
や、ＩＲフィルムなどを設けても良い。また、図２３（Ｄ）は図２３（Ｃ）にお
ける光源光学系２８０１の構造の一例を示した図である。本実施例では、光源光
学系２８０１はリフレクター２８１１、光源２８１２、レンズアレイ２８１３、
２８１４、偏光変換素子２８１５、集光レンズ２８１６で構成される。尚、図２
３（Ｄ）に示した光源光学系は一例であって図示した構成に限定されるものでは
ない。
また、ここでは図示しなかったが、本発明はその他にも、ナビゲーションシス
テムやイメージセンサの読み取り回路などに適用することも可能である。このよ
うに本願発明の適用範囲はきわめて広く、あらゆる分野の電子機器に適用するこ
とが可能である。また、本実施例の電子機器は実施例１〜４の結晶化技術を用い
て実現することができる。
テムやイメージセンサの読み取り回路などに適用することも可能である。このよ
うに本願発明の適用範囲はきわめて広く、あらゆる分野の電子機器に適用するこ
とが可能である。また、本実施例の電子機器は実施例１〜４の結晶化技術を用い
て実現することができる。
Claims (5)
- 画素部に設けた画素ＴＦＴと、該画素部の周辺にｐチャネル型ＴＦＴとｎチャネル型ＴＦＴとを設けた駆動回路とを同一の基板上に有し、
前記画素ＴＦＴは第１の島状半導体層、第１のゲート電極、ゲート絶縁膜を有し、
前記ｐチャネル型ＴＦＴは第２の島状半導体層、第２のゲート電極、ゲート絶縁膜を有し、
前記ｎチャネル型ＴＦＴは第３の島状半導体層、第３のゲート電極、ゲート絶縁膜を有する半導体装置の作製方法において、
前記基板に密接して下地膜を形成し、
前記下地膜上に結晶質半導体層を形成し、
第１のフォトマスクを用いて、前記結晶質半導体層上に第１のレジストマスクを形成し、前記第１のレジストマスクを用いて結晶質半導体層から前記第１〜第３の島状半導体層を形成し、
前記第１〜第３の島状半導体層上にマスク層を形成し、
第２のフォトマスクを用いて、前記マスク層上に第２のレジストマスクを形成し、前記第２のレジストマスクを用いて、ｎ型の不純物を添加して、第３の島状半導体層のＬＤＤ領域、ソース領域及びドレイン領域となる領域であって前記第３のゲート電極と重なる領域を含む領域に、第１濃度のｎ型不純物領域を形成し、
前記マスク層を除去し、
前記ｎ型の不純物領域を活性化し、
前記第１〜第３の島状半導体層上に前記ゲート絶縁膜を形成し、
前記ゲート絶縁膜上に導電層を形成し、
第３のフォトマスクを用いて、前記導電層上に第３のレジストマスクを形成し、前記第３のレジストマスクを用いて、前記第１〜第３の島状半導体層の上に、前記導電層から前記第１〜第３のゲート電極を形成し、
前記第１〜第３のゲート電極をマスクとして、ｎ型の不純物を添加して、前記第１〜第３の島状半導体層に第２濃度のｎ型不純物領域を形成し、
第４のフォトマスクを用いて、
前記第１の島状半導体層上であって前記第１のゲート電極を覆い、
前記第２の島状半導体層上であって前記第２のゲート電極を覆い、
前記第３の島状半導体層上であって前記第３のゲート電極を覆う第４のレジストマスクを形成し、前記第４のレジストマスクを用いてｎ型の不純物を添加して、
前記第１の島状半導体層に、前記第２の濃度のｎ型不純物領域である一対の第１のＬＤＤ領域を形成するとともに、前記第１のＬＤＤ領域に接する第１のソース領域及び第１のドレイン領域となる第３の濃度のｎ型不純物領域を形成し、
前記第３の島状半導体層に、前記第１濃度のｎ型不純物領域、並びに前記第１濃度のｎ型不純物領域及び前記第２濃度のｎ型不純物領域である一対の第２のＬＤＤ領域を形成するとともに、前記第２のＬＤＤ領域と接する、第４のソース領域及び第４のドレイン領域となる第３の濃度のｎ型不純物領域を形成し、
並びに、前記第２の島状半導体層に第３の濃度のｎ型不純物領域を形成し、
第５のフォトマスクを用いて、前記第１の島状半導体層及び前記第３の島状半導体層を覆う第５のレジストマスクを形成し、前記第５のレジストマスク及び前記第２のゲート電極をマスクとしてｐ型の不純物を添加して、前記第２の島状半導体層に、前記第２濃度のｎ型不純物領域を有し、かつ第２のソース領域及び第２のドレイン領域となる第４濃度のｐ型の不純物領域を形成するとともに、前記第２のソース領域及び第２のドレイン領域に接する、前記第３濃度のｎ型不純物領域を有し、かつ第３のソース領域及び第３のドレイン領域となる第４濃度のｐ型の不純物領域を形成し、
前記ゲート絶縁膜上、及び、前記第１〜第３のゲート電極を覆って、無機絶縁膜を形成し、
前記ｎ型不純物領域及び前記ｐ型不純物領域を活性化し、
前記無機絶縁膜に密接して有機絶縁膜を形成し、
第６のフォトマスクを用いて、前記有機絶縁膜上に第６のレジストマスクを形成し、前記第６のレジストマスクを用いて、前記有機絶縁膜に、前記第１〜第３の島状半導体層のソース領域及びドレイン領域に達するコンタクトホールをそれぞれ形成し、
金属膜を形成し、
第７のフォトマスクを用いて、前記金属膜上に第７のレジストマスクを形成し、前記第７のレジストマスクを用いて、前記第１〜第３の島状半導体層のソース領域及びドレイン領域と電気的に接続されるソース配線及びドレイン配線をそれぞれ形成し、
前記画素ＴＦＴの第１の島状半導体層に電気的に接続されるドレイン配線は反射型の画素電極であることを特徴とする半導体装置の作製方法。 - 請求項１において、
前記画素ＴＦＴは、前記第１の島状半導体層に、
第１のチャネル形成領域、
前記第１のチャネル形成領域に接する一対の第１のＬＤＤ領域、
前記第１のＬＤＤ領域に接する第１のソース領域及び第１のドレイン領域を有し、
前記第１のＬＤＤ領域は前記第２濃度のｎ型不純物領域であり、
第１のソース領域及び第１のドレイン領域は前記第３濃度のｎ型不純物領域であり、
前記ｐチャネル型ＴＦＴは、前記第２の島状半導体層に、
第２のチャネル形成領域、
前記第２のチャネル形成領域に接する、前記第２濃度のｎ型不純物領域かつ前記第４濃度のｐ型の不純物領域である、前記第２のソース領域及び第２のドレイン領域、
並びに、前記第２のソース領域及び第２のドレイン領域に接する、前記第３濃度のｎ型不純物領域かつ前記第４濃度のｐ型の不純物領域である、前記第３のソース領域及び第３のドレイン領域を有し、
ｎチャネル型ＴＦＴは、前記第３の島状半導体層に、
第３のチャネル形成領域、
前記第３のチャネル形成領域に接する一対の第２のＬＤＤ領域、
並びに、前記第２のＬＤＤ領域に接する第４のソース領域及び第４のドレイン領域を有し、
前記第２のＬＤＤ領域は前記第１濃度のｎ型不純物領域、並びに前記第１濃度のｎ型不純物領域及び前記第２濃度のｎ型不純物領域を有し、前記第１濃度のｎ型不純物領域は前記第３のゲート電極と重なり、前記第１濃度のｎ型不純物領域及び前記第２濃度のｎ型不純物領域は前記第３のゲート電極と重ならず、
前記第４のソース領域及び第４のドレイン領域は、前記第３濃度のｎ型不純物領域であることを特徴とする半導体装置の作製方法。 - 請求項１又は２において、
前記ソース配線及びドレイン配線を形成した後、樹脂膜を塗布し、
前記樹脂膜をパターニングして柱状スペーサを形成することを特徴とする半導体装置の作製方法。 - 請求項３において、
前記柱状スペーサを形成した後、配向膜を形成し、
前記配向膜にラビング処理を施し、
前記基板と、遮光膜、前記遮光膜上の透明電極膜及び前記透明電極膜上の配向膜が形成された対向基板とをシール剤で貼り合わせ、
前記基板及び対向基板の間に液晶を注入することを特徴とする半導体装置の作製方法。 - 請求項４において、
前記基板と前記対向基板とを貼り合わせたときの前記柱状スペーサは円錐状であり、高さ１．２〜５μｍ、平均半径５〜７μｍ、前記平均半径と底面半径との比は１対１．５であることを特徴とする半導体装置の作製方法。
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|---|---|---|---|
| JP2005221101A JP4294622B2 (ja) | 1999-07-06 | 2005-07-29 | 半導体装置の作製方法 |
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| JP2005328088A JP2005328088A (ja) | 2005-11-24 |
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| US (5) | US6952020B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6777716B1 (en) | 1999-02-12 | 2004-08-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor display device and method of manufacturing therefor |
| EP2284605A3 (en) | 1999-02-23 | 2017-10-18 | Semiconductor Energy Laboratory Co, Ltd. | Semiconductor device and fabrication method thereof |
| TW469484B (en) | 1999-03-26 | 2001-12-21 | Semiconductor Energy Lab | A method for manufacturing an electrooptical device |
| US6777254B1 (en) | 1999-07-06 | 2004-08-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and fabrication method thereof |
| US6952020B1 (en) | 1999-07-06 | 2005-10-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| TW525216B (en) | 2000-12-11 | 2003-03-21 | Semiconductor Energy Lab | Semiconductor device, and manufacturing method thereof |
| SG111923A1 (en) | 2000-12-21 | 2005-06-29 | Semiconductor Energy Lab | Light emitting device and method of manufacturing the same |
| JP2004096079A (ja) * | 2002-07-11 | 2004-03-25 | Sharp Corp | 光電変換装置、画像読取装置および光電変換装置の製造方法 |
| TWI362644B (en) | 2003-01-16 | 2012-04-21 | Semiconductor Energy Lab | Liquid crystal display device and manufacturing method therof |
| TWI360702B (en) | 2003-03-07 | 2012-03-21 | Semiconductor Energy Lab | Liquid crystal display device and method for manuf |
| JP2005215275A (ja) * | 2004-01-29 | 2005-08-11 | Quanta Display Japan Inc | 液晶表示装置とその製造方法 |
| US8350466B2 (en) | 2004-09-17 | 2013-01-08 | Semiconductor Energy Laboratory Co., Ltd. | Display device and manufacturing method thereof |
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-
2000
- 2000-07-06 US US09/610,753 patent/US6952020B1/en not_active Expired - Lifetime
-
2004
- 2004-10-15 US US10/966,942 patent/US7348599B2/en not_active Expired - Fee Related
-
2005
- 2005-07-29 JP JP2005221101A patent/JP4294622B2/ja not_active Expired - Fee Related
-
2007
- 2007-04-17 US US11/787,749 patent/US8227806B2/en not_active Expired - Fee Related
-
2012
- 2012-07-23 US US13/555,468 patent/US8664660B2/en not_active Expired - Fee Related
-
2014
- 2014-02-28 US US14/193,597 patent/US9236400B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20050067617A1 (en) | 2005-03-31 |
| JP2005328088A (ja) | 2005-11-24 |
| US20070205413A1 (en) | 2007-09-06 |
| US7348599B2 (en) | 2008-03-25 |
| US8664660B2 (en) | 2014-03-04 |
| US8227806B2 (en) | 2012-07-24 |
| US20120286276A1 (en) | 2012-11-15 |
| US9236400B2 (en) | 2016-01-12 |
| US6952020B1 (en) | 2005-10-04 |
| US20140175444A1 (en) | 2014-06-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
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|
| A621 | Written request for application examination |
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| A131 | Notification of reasons for refusal |
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|
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120417 Year of fee payment: 3 |
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|
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