JP4202777B2 - 半導体装置の作製方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は絶縁表面を有する基板上に薄膜トランジスタ（以下、ＴＦＴと記す）で構成された回路を有する半導体装置およびその作製方法に関する。特に本発明は、画素部とその周辺に設けられる駆動回路を同一の基板上に設けた液晶表示装置に代表される電気光学装置、および電気光学装置を搭載した電子機器に好適に利用できる技術を提供する。尚、本明細書において半導体装置とは、半導体特性を利用することで機能する装置全般を指し、上記電気光学装置およびその電気光学装置を搭載した電子機器をその範疇に含んでいる。
【０００２】
【従来の技術】
アクティブマトリクス型の液晶表示装置に代表される電気光学装置において、スイッチング素子や能動回路にＴＦＴを用いて構成する技術が開発されている。ＴＦＴはガラスなどの基板上に気相成長法などにより半導体膜を形成し、その半導体膜を活性層として形成する。半導体膜にはシリコンまたはシリコン・ゲルマニウムなどシリコンを主成分とする材料が好適に用いられている。このような半導体膜はその作製法により、非晶質シリコン膜や多結晶シリコンに代表される結晶質シリコン膜などに分類することができた。
【０００３】
非晶質半導体（代表的には非晶質シリコン）膜を活性層としたＴＦＴは、非晶質構造などに起因する電子物性的要因から、数cm2/Vsec以上の電界効果移動度を得ることは不可能であった。そのために、アクティブマトリクス型の液晶表示装置においては、画素部において液晶を駆動するためのスイッチング素子（画素ＴＦＴ）として使用することはできても、画像表示を行うための駆動回路を形成することは不可能であった。従って、駆動回路はＴＡＢ（Tape Automated Bonding）方式やＣＯＧ（Chip on Glass）方式を使ってドライバＩＣなどを実装する技術が用いられていた。
【０００４】
一方、結晶構造を含む半導体（以下、結晶質半導体と記す）膜（代表的には、結晶質シリコン或いは多結晶シリコン）を活性層としたＴＦＴでは、高い電界効果移動度が得られることから各種の機能回路を同一のガラス基板上に形成することが可能となり、画素ＴＦＴの他に駆動回路においてシフトレジスタ回路、レベルシフタ回路、バッファ回路、サンプリング回路などを実現することができた。このような回路は、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとから成るＣＭＯＳ回路を基本として形成されていた。このような駆動回路の実装技術が根拠となり、液晶表示装置において軽量化および薄型化を推進するためには、画素部の他に駆動回路を同一基板上に一体形成できる結晶質半導体層を活性層とするＴＦＴが適していることが明らかとなってきた。
【０００５】
【発明が解決しようとする課題】
ＴＦＴの特性から比較すると結晶質半導体層を活性層に適用した方が優れているが、画素ＴＦＴの他に各種回路に対応したＴＦＴを作製するためには、その製造工程が複雑なものとなり工程数が増加してしまう問題があった。工程数の増加は製造コストの増加要因になるばかりか、製造歩留まりを低下させる原因となることは明らかである。
【０００６】
さらに、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴを用いて作製されるこれらの回路の動作を安定化させるためには、ＴＦＴのしきい値電圧やサブスレショルド定数（Ｓ値）などの値を所定の範囲内とする必要がある。そのためには、ＴＦＴを構造面からと構成する材料面からとの両面から検討する必要がある。
【０００７】
本発明はこのような問題点を解決するための技術であり、ＴＦＴを用いて作製するアクティブマトリクス型の液晶表示装置に代表される電気光学装置ならびに半導体装置において、各種回路に配置されるＴＦＴの構造を、回路の機能に応じて適切なものとすることにより、半導体装置の動作特性および信頼性を向上させ、かつ、低消費電力化を図ると共に、工程数を削減して製造コストの低減および歩留まりの向上を実現することを目的としている。
【０００８】
【課題を解決するための手段】
製造コストの低減および歩留まりを実現するためには、工程数を削減することが一つの手段として適用できる。具体的には、ＴＦＴの製造に要するフォトマスクの枚数を削減することが必要である。フォトマスクはフォトリソグラフィーの技術において、エッチング工程のマスクとするレジストパターンを基板上に形成するために用いる。従って、フォトマスクを１枚使用することは、その前後の工程において、被膜の成膜およびエッチングなどの工程の他に、レジスト剥離、洗浄や乾燥工程などが付加され、フォトリソグラフィーの工程においても、レジスト塗布、プレベーク、露光、現像、ポストベークなどの煩雑な工程が行われることを意味する。
【０００９】
そして、フォトマスク数を削減しながらも、各種回路に配置されるＴＦＴの構造をその回路の機能に応じて適切なものとする。具体的には、スイッチング素子用のＴＦＴは、動作速度よりもオフ電流値を低減させることに重点を置いた構造が望ましい。そのような構造として、マルチゲート構造を採用する。一方、高速動作が要求される駆動回路に設けられるＴＦＴは、動作速度を高めることと、それと同時に顕著な問題となるホットキャリア注入による劣化を抑制することに重点を置いた構造が望ましい。そのような構造として、ＴＦＴのＬＤＤ領域に工夫を加える。即ち、チャネル形成領域とドレイン領域との間に設けられるＬＤＤ領域において、ドレイン領域に近づくにつれて徐々に導電型制御用の不純物元素の濃度が高くなるような濃度勾配を持たせる点に特徴がある。この構成は、ドレイン領域近傍の空乏層において、電界が集中するのを緩和する効果がより顕著となる。
【００１０】
このような不純物元素の濃度勾配を有するＬＤＤ領域を形成するために、本発明では、イオン化した導電型制御用の不純物元素を、電界で加速してゲート絶縁膜（本発明では、ゲート電極と半導体層とに密接してその両者の間に設けられるゲート絶縁膜と、該ゲート絶縁膜からその周辺の領域に延在する絶縁膜を含めてゲート絶縁膜と称する）を通過させて、半導体層に添加する方法を用いる。本明細書中において、この不純物元素の添加方法を便宜上「スルードープ法」と呼ぶ。そして、本発明のスルードープ法においてゲート電極の形状は、ゲート電極の端部において端部から内側に向かって徐々に厚さが増加するいわゆるテーパー形状とする。また、ゲート絶縁膜も同様にゲート電極と接する部分に向かって徐々に厚さが増加するテーパー形状としてスルードープ法を行うことで、ゲート絶縁膜のテーパー部の厚さにより半導体層に添加される不純物元素の濃度を制御することが可能となり、ＴＦＴのチャネル長方向に渡って不純物元素の濃度が徐々に変化するＬＤＤ領域を形成することができる。
【００１１】
ゲート電極を形成する材料は耐熱性導電性材料を用い、タングステン（Ｗ）、タンタル（Ｔａ）、チタン（Ｔｉ）から選ばれた元素、または前記元素を成分とする化合物或いは合金から形成する。このような耐熱性導電性材料を高速でかつ精度良エッチングして、さらに端部をテーパー形状とするためには、高密度プラズマを用いたドライエッチング法を適用する。高密度プラズマを得る手法にはマイクロ波や誘導結合プラズマ（Inductively Coupled Plasma：ＩＣＰ）を用いたエッチング装置が適している。特に、ＩＣＰエッチング装置はプラズマの制御が容易であり、処理基板の大面積化にも対応できる。
【００１２】
ＩＣＰを用いたプラズマ処理方法やプラズマ処理装置に関しては特開平９−２９３６００号公報で開示されている。同公報では、プラズマ処理を高精度に行うための手段として、高周波電力を、インピーダンス整合器を介して４本の渦巻き状コイル部分が並列に接続されてなるマルチスパイラルコイルに印加してプラズマを形成する方法を用いている。ここで、各コイル部分の１本当たりの長さは、高周波の波長の１／４倍としている。さらに、被処理物を保持する下部電極にも、別途高周波電力を印加してバイアス電圧を付加する構成としている。
【００１３】
このようなＩＣＰを用いたプラズマ処理装置（例えば、エッチング装置）の構造概略図を図１７（Ａ）に示す。反応空間の上部に設けられた石英板９０５上にアンテナコイル９０３を配置して、マッチングボックス９０７を介して第1の高周波電源９０１に接続されている。第1の高周波電源９０１は６〜６０MHz、代表的には１３．５６MHzを適用する。被処理物となる基板９０６を保持する下部電極９０４には第２の高周波電源９０２がマッチングボックス９１２を介して接続されている。第２の高周波電源９０２は１００kHz〜６０MHz（例えば、６〜２９MHz）とする。アンテナコイル９０３に高周波電力が印加されると、アンテナコイル９０３に高周波電流Ｊがθ方向に流れ、Ｚ方向に磁界Ｂが発生する（数式１）。
【００１４】
【数１】
【００１５】
そして、ファラデーの電磁誘導の法則に従い、θ方向に誘導電界Ｅが生じる（数式２）。
【００１６】
【数２】
【００１７】
この誘導電界Ｅで電子がθ方向に加速されてガス分子と衝突し、プラズマが生成される。誘導電界の方向がθ方向なので、荷電粒子が反応室の壁や基板に衝突してエネルギーを消失させる確立が低くなる。また、アンテナコイル９０３の下方へは、磁界Ｂが殆ど及ばないので、平板状に広がった高密度プラズマ領域が形成される。そして、下部電極９０４に印加する高周波電力を調整することによって、プラズマ密度と基板９０６にかかるバイアス電圧を独立に制御することができる。また、被処理物の材料に応じて印加する高周波電力の周波数を異ならせることも可能となる。
【００１８】
ＩＣＰで高密度プラズマを得る為にはアンテナコイルに流れる高周波電流Ｊを低損失で流す必要があり、そのインダクタンスを低下させなければならない。その為に、アンテナコイルを分割した方式とすることが有効となる。図１７（Ｂ）はそのような構成を示す図であり、石英板９１１上に４本の渦巻き状コイル（マルチスパイラルコイル）９１０を配置して、マッチングボックス９０９を介して第1の高周波電源９０８に接続されている。このとき、各コイルの１本当たりの長さを高周波の波長の１／４の整数倍としておくと、コイルに定在波が立ち発生する電圧のピーク値を高めることができる。
【００１９】
このようなマルチスパイラルコイルを適用したＩＣＰを用いたエッチング装置を用いると、前記耐熱性導電性材料のエッチングを良好に行うことができる。ここでは、松下電器産業（株）製のＩＣＰを用いたドライエッチング装置（Model Ｅ６４５−□ＩＣＰ）を用いた。図１８は、ガラス基板上に所定のパターンに形成されたＷ膜について、そのパターン端部のテーパー形状について調べた結果を示す。ここで、テーパー部の角度は基板表面（水平面）とテーパー部の傾斜部とがなす角を角度として定義する（図５においてθ１で示す角度）。ここでは、共通条件として放電電力（コイルに印加する高周波電力、１３．５６MHz）を３．２W/cm2、圧力１．０ＰａとしてエッチングガスにＣＦ4とＣｌ2を用いた。図１８（Ａ）はテーパー部の角度θ１について、基板側にかけるバイアス電力（１３．５６MHz）依存性を示す。エッチングガスの流量はＣＦ4、Ｃｌ2共に３０SCCMとした。テーパー部の角度θ１はバイアス電力が１２８〜３８４mW/cm2の範囲で７０〜２０°まで変化させることが可能であることが明らかとなった。また、図１８（Ｂ）はテーパー部の角度θ１のエッチングガス流量比依存性について調べた結果を示す。ＣＦ4とＣｌ2の合計の流量を６０SCCMとして、ＣＦ4のみを２０〜４０SCCMの範囲で変化させた。このときバイアス電力は１２８mW/cm2とした。その結果、テーパー部の角度θ１は６０〜８０°まで変化させることが可能であった。
【００２０】
このようにテーパー部の角度は基板側にかけるバイアス電力によって大きく変化を示し、バイアス電力をさらに高め、また、圧力を変化させることによりテーパー部の角度を５〜４５°まで変化させることができる。
【００２１】
また、本発明では、ゲート電極の端部に接するゲート絶縁膜にもテーパー部を形成する。図５は、ｎチャネルＴＦＴの部分拡大図である。ここで、ゲート絶縁膜のテーパー部の角度は基板表面（水平面）とテーパー部の傾斜部とがなす角をテーパー角として定義する（図５においてθ２で示す角度）。ＬＤＤ領域６２３はゲート絶縁膜のテーパー部６２７の下に形成される。このとき、ＬＤＤ領域におけるリン（Ｐ）の濃度分布は６２５の曲線で示され、チャネル形成領域６２１から遠ざかるにつれて増加する。
【００２２】
この増加の割合は、イオンドープにおける加速電圧やドーズ量などの条件、テーパー部６２７、６２８の角度θ２、θ１やゲート電極６０７の厚さなどによって異なってくる。このように、ゲート電極の端部とその近傍におけるゲート絶縁膜をテーパー形状として、そのテーパー部を通して不純物元素を添加することにより、テーパー部の下に存在する半導体層中に、徐々に前記不純物元素の濃度が変化するような不純物領域を形成することができる。また、ＬＤＤ領域の端部６２２は、ゲート電極６０７と重なっているが、ドーピング条件によってはゲート電極とＬＤＤが重ならないようにすることも可能である。
【００２３】
また、エッチング条件によっては、図１６（ａ）に示すようなゲート絶縁膜の形状となる場合もある。ＬＤＤ領域１６２３は、図１６（ａ）に示したゲート絶縁膜のテーパー部の下に形成される。図１６（ａ）において、１６０５はゲート絶縁膜、１６０７はゲート電極、１６２１はチャネル形成領域、１６２２はゲート電極と重なるＬＤＤ領域、１６２４はソース領域またはドレイン領域である。
【００２４】
また、エッチング条件によっては、図１６（ｂ）に示すようなゲート絶縁膜の形状となる場合もある。ＬＤＤ領域１７２３は、図１６（ａ）に示したゲート絶縁膜のテーパー部の下に形成される。図１６（ｂ）において、１７０５はゲート絶縁膜、１７０７はゲート電極、１７２１はチャネル形成領域、１７２２はゲート電極と重なるＬＤＤ領域、１７２４はソース領域またはドレイン領域である。また、図１６（ｂ）においては、テーパ−部に段差ができており、ゲート電極端部から長さＬ３の領域は、ゲート絶縁膜の膜厚がゲート電極の下方の膜厚と同一である。
【００２５】
表１はゲート電極を形成する前記耐熱性導電性材料のＩＣＰエッチング装置における加工特性を示す。ここでは、Ｗ膜とＴａ膜の他に、ゲート電極用の材料としてしばしば用いられるモリブデンータングステン（Ｍｏ−Ｗ）合金（組成比はＭｏ：Ｗ＝４８：５０wt%）の例を示す。表１にはエッチング速度、適用するエッチングガス、およびゲート電極の下地となるゲート絶縁膜との選択比の代表的な値を示す。ゲート絶縁膜はプラズマＣＶＤ法で作製する酸化シリコン膜または酸化窒化シリコン膜であり、ここで選択比はゲート絶縁膜のエッチング速度に対するそれぞれの材料におけるエッチング速度の割合として定義する。
【００２６】
【表１】
【００２７】
Ｔａ膜のエッチング速度は１４０〜１６０nm/minで選択比も６〜８が選られ、Ｗ膜のエッチング速度７０〜９０nm/min、また選択比２〜４に対して優れた値となっている。従って、被加工性という観点からはＴａ膜も適しているが、表中に示さない値として、抵抗率が２０〜３０μΩｃｍであり、Ｗ膜の１０〜１６μΩｃｍに比べて若干高い点が難点となる。一方、Ｍｏ−Ｗ合金はエッチング速度が４０〜６０nm/minと遅く、また選択比は０．１〜２となりこの材料は被加工性という観点から必ずしも適していないことが覗われる。このように、表１からはＴａ膜が最も良い結果を示していることがわかるが、前述のように抵抗率を考慮するとＷ膜が総合的には適していると判断される。
【００２８】
ここでは、Ｗ膜を一例として示したが、前記耐熱性導電性材料についてＩＣＰエッチング装置を用いると、容易にパターンの端部をテーパー形状として加工することができる。そして、このような方法を適用してゲート電極を設け、スルードープ法を行うことで、ゲート絶縁膜の厚さにより半導体層に添加される不純物元素の濃度を制御することが可能となり、ＴＦＴのチャネル長方向に向かって不純物元素の濃度が徐々に変化するＬＤＤ領域を形成することが可能となる。
【００２９】
このような手段を用い、本発明の構成は、
絶縁表面を有する基板上に形成された半導体薄膜からなる活性層と、該活性層を覆う絶縁膜と、該絶縁膜上に形成されたゲート電極とからなるＴＦＴを含む半導体装置であって、
前記活性層はゲート電極と重なるチャネル形成領域と、ＬＤＤ領域を形成する低濃度不純物領域と、ソース領域またはドレイン領域とを有し、
前記絶縁膜のうち、前記低濃度不純物領域上方の膜厚は、前記チャネル形成領域上方の膜厚より薄く、且つ前記ソース領域またはドレイン領域上方の膜厚より厚いことを特徴とする半導体装置である。
【００３０】
上記構成において、前記ゲート電極は、テーパー部を有していることを特徴としている。
【００３１】
また、上記構成において、前記低濃度不純物領域は、前記チャネル形成領域と前記ソース領域の間、または前記チャネル形成領域と前記ドレイン領域との間に存在することを特徴としている。
【００３２】
また、上記構成において、前記低濃度不純物領域に含まれるｐ型またはｎ型不純物元素の濃度は、チャネル形成領域から遠ざかるにつれて高くなることを特徴としている。
【００３３】
また、上記構成において、前記ソース領域または前記ドレイン領域は、前記低濃度不純物領域に含まれるｐ型またはｎ型不純物元素の濃度より高い濃度でｐ型またはｎ型不純物元素を含む領域であることを特徴としている。
【００３４】
また、上記構成において、前記低濃度不純物領域に含まれるｐ型またはｎ型不純物元素の濃度は、１×１０16〜１×１０20atoms／cm3であることを特徴とする半導体装置。
【００３５】
また、上記構成において、前記活性層を覆う絶縁膜は、テーパー部を有し、チャネル長方向における該テーパー部の長さＬ２は、０．１〜１μｍであることを特徴とする半導体装置。
【００３６】
また、上記構成において、前記ゲート電極は、耐熱性導電性材料からなる単層膜または積層膜であり、前記耐熱性導電性材料は、タンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）から選ばれた元素、または前記元素を成分とする化合物、または前記元素を組み合わせた化合物、または前記元素を成分とする窒化物、前記元素を成分とするシリサイド、であることを特徴としている。
【００３７】
また、上記構成において、前記ゲート電極のテーパー部の角度は５〜３５°であることを特徴としている。
する半導体装置。
【００３８】
また、上記構成を得るための本発明の作製方法は、
画素部に設けた画素ＴＦＴと、該画素部の周辺にｐチャネル型ＴＦＴとｎチャネル型ＴＦＴとを有する駆動回路を同一の基板上に設けた半導体装置において、
前記基板上に結晶構造を含む半導体層を形成する第１の工程と、
前記結晶構造を含む半導体層を選択的にエッチングして複数の島状半導体層を形成する第２の工程と、
前記島状半導体層に接してゲート絶縁膜を形成する第３の工程と、
前記ゲート絶縁膜上に耐熱性導電性材料から成る導電層を形成する第４の工程と、
前記導電層を選択的にエッチングして、テーパー部を有するゲート電極及びテーパー部を有するゲート絶縁膜を形成する第５の工程と、
少なくとも、前記駆動回路のｎチャネル型ＴＦＴおよび前記画素ＴＦＴを形成する前記島状半導体層に、前記ゲート絶縁膜のテーパー部を通してｎ型を付与する不純物元素を添加して、前記基板と平行な方向において該ｎ型を付与する不純物元素の濃度勾配を有する低濃度ｎ型不純物領域を形成する第６の工程と、
前記駆動回路のｎチャネル型ＴＦＴおよび前記画素ＴＦＴを形成する前記島状半導体層に、前記ゲート電極をマスクとしてｎ型を付与する不純物元素を添加して高濃度ｎ型不純物領域を形成する第７の工程と、
前記駆動回路のｐチャネル型ＴＦＴを形成する前記島状半導体層に、前記ゲート電極のテーパー部と前記ゲート絶縁膜を通してｐ型を付与する不純物元素を添加して、前記基板と平行な方向において該ｐ型を付与する不純物元素の濃度勾配を有する低濃度ｐ型不純物領域と、前記ゲート電極のテーパー部を介しないでｐ型を付与する不純物元素を添加して、高濃度ｐ型不純物領域とを同時に形成する第８の工程と、
前記駆動回路のｎチャネル型ＴＦＴと前記画素ＴＦＴとｐチャネル型ＴＦＴとの上方に、無機絶縁物材料から成る第１の層間絶縁膜を形成する第９の工程と、
該第１の層間絶縁膜に密接して有機絶縁物材料からなる第２の層間絶縁膜を形成する第１０の工程と、
前記画素ＴＦＴに接続する画素電極を、前記第２の層間絶縁膜上に形成する第１１の工程とを有することを特徴とする半導体装置の作製方法である。
【００３９】
上記構成において、前記導電層を選択的にエッチングして、テーパー部を有するゲート電極及びテーパー部を有するゲート絶縁膜を形成する第５の工程は、一度のエッチング処理によって行われる方法を用いてもよいし、複数のエッチング処理によって行われる方法を用いてもよい。
【００４０】
【発明の実施の形態】
本発明の実施の形態について、以下に示す実施例により詳細な説明を行う。
[実施例１]
本発明の実施例について図１〜図５を用いて説明する。ここでは、画素部の画素ＴＦＴおよび保持容量と、画素部の周辺に設けられる駆動回路のＴＦＴを同時に作製する方法について工程に従って詳細に説明する。
【００４１】
図１（Ａ）において、基板１０１にはコーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板の他に、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）など光学的異方性を有しないプラスチック基板を用いることができる。ガラス基板を用いる場合には、ガラス歪み点よりも１０〜２０℃程度低い温度であらかじめ熱処理しておいても良い。そして、基板１０１のＴＦＴを形成する表面に、基板１０１からの不純物拡散を防ぐために、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜１０２を形成する。例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜１０２ａを１０〜２００nm（好ましくは５０〜１００nm）、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化水素化シリコン膜１０２ｂを５０〜２００ｎｍ（好ましくは１００〜１５０nm）の厚さに積層形成する。ここでは下地膜１０２を２層構造として示したが、前記絶縁膜の単層膜または２層以上積層させて形成しても良い。
【００４２】
酸化窒化シリコン膜は従来の平行平板型のプラズマＣＶＤ法を用いて形成する。酸化窒化シリコン膜１０２ａは、ＳｉＨ4を１０SCCM、ＮＨ3を１００SCCM、Ｎ2Ｏを２０SCCMとして反応室に導入し、基板温度３２５℃、反応圧力４０Pa、放電電力密度０．４１W/cm2、放電周波数６０MHzとした。一方、酸化窒化水素化シリコン膜１０２ｂは、ＳｉＨ4を５SCCM、Ｎ2Ｏを１２０SCCM、Ｈ2を１２５SCCMとして反応室に導入し、基板温度４００℃、反応圧力２０Pa、放電電力密度０．４１W/cm2、放電周波数６０MHzとした。これらの膜は、基板温度を変化させ、反応ガスの切り替えのみで連続して形成することもできる。
【００４３】
このようにして作製した酸化窒化シリコン膜１０２ａは、密度が９．２８×１０22/cm3であり、フッ化水素アンモニウム（ＮＨ4ＨＦ2）を７．１３％とフッ化アンモニウム（ＮＨ4Ｆ）を１５．４％含む混合溶液（ステラケミファ社製、商品名ＬＡＬ５００）の２０℃におけるエッチング速度が約６３nm/minと遅く、緻密で硬い膜である。このような膜を下地膜に用いると、この上に形成する半導体層にガラス基板からのアルカリ金属元素が拡散するのを防ぐのに有効である。
【００４４】
次に、２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで非晶質構造を有する半導体層１０３ａを、プラズマＣＶＤ法やスパッタ法などの公知の方法で形成する。例えば、プラズマＣＶＤ法で非晶質シリコン膜を５５ｎｍの厚さに形成する。非晶質構造を有する半導体膜には、非晶質半導体層や微結晶半導体膜があり、非晶質シリコン・ゲルマニウム膜などの非晶質構造を有する化合物半導体膜を適用しても良い。また、下地膜１０２と非晶質半導体層１０３ａとは両者を連続形成することも可能である。例えば、前述のように酸化窒化シリコン膜１０２ａと酸化窒化水素化シリコン膜１０２ｂをプラズマＣＶＤ法で連続して成膜後、反応ガスをＳｉＨ4、Ｎ2Ｏ、Ｈ2からＳｉＨ4とＨ2或いはＳｉＨ4のみに切り替えれば、一旦大気雰囲気に晒すことなく連続形成できる。その結果、酸化窒化水素化シリコン膜１０２ｂの表面の汚染を防ぐことが可能となり、作製するＴＦＴの特性バラツキやしきい値電圧の変動を低減させることができる。
【００４５】
そして、結晶化の工程を行い非晶質半導体層１０３ａから結晶質半導体層１０３ｂを作製する。その方法としてレーザーアニール法や熱アニール法（固相成長法）、またはラピットサーマルアニール法（ＲＴＡ法）を適用することができる。前述のようなガラス基板や耐熱性の劣るプラスチック基板を用いる場合には、特にレーザーアニール法を適用することが好ましい。ＲＴＡ法では、赤外線ランプ、ハロゲンランプ、メタルハライドランプ、キセノンランプなどを光源に用いる。或いは特開平７−１３０６５２号公報で開示された技術に従って、触媒元素を用いる結晶化法で結晶質半導体層１０３ｂを形成することもできる。結晶化の工程ではまず、非晶質半導体層が含有する水素を放出させておくことが好ましく、４００〜５００℃で１時間程度の熱処理を行い含有する水素量を５atom％以下にしてから結晶化させると膜表面の荒れを防ぐことができるので良い。
【００４６】
また、プラズマＣＶＤ法で非晶質シリコン膜の形成工程において、反応ガスにＳｉＨ4とアルゴン（Ａｒ）を用い、成膜時の基板温度を４００〜４５０℃として形成すると、非晶質シリコン膜の含有水素濃度を５atomic%以下にすることもできる。このような場合において水素を放出させるための熱処理は不要となる。
【００４７】
結晶化をレーザーアニール法にて行う場合には、パルス発振型または連続発光型のエキシマレーザーやアルゴンレーザーをその光源とする。パルス発振型のエキシマレーザーを用いる場合には、レーザー光を線状に加工してレーザーアニールを行う。レーザーアニール条件は実施者が適宣選択するものであるが、例えば、レーザーパルス発振周波数３０Ｈｚとし、レーザーエネルギー密度を１００〜５００mJ/cm2(代表的には３００〜４００mJ/cm2)とする。そして線状ビームを基板全面に渡って照射し、この時の線状ビームの重ね合わせ率（オーバーラップ率）を８０〜９８％として行う。このようにして図１（Ｂ）に示すように結晶質半導体層１０３ｂを得ることができる。
【００４８】
そして、結晶質半導体層１０３ｂ上に第１のフォトマスク（ＰＭ１）を用い、フォトリソグラフィーの技術を用いてレジストパターンを形成し、ドライエッチングによって結晶質半導体層を島状に分割し、図１（Ｃ）に示すように島状半導体層１０４〜１０８を形成する。結晶質シリコン膜のドライエッチングにはＣＦ4とＯ2の混合ガスを用いる。
【００４９】
このような島状半導体層に対し、ＴＦＴのしきい値電圧（Ｖth）を制御する目的でｐ型を付与する不純物元素を１×１０16〜５×１０17atoms／cm3程度の濃度で島状半導体層の全面に添加しても良い。半導体に対してｐ型を付与する不純物元素には、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）など周期律表第１３族の元素が知られている。その方法として、イオン注入法やイオンドープ法（或いはイオンシャワードーピング法）を用いることができるが、大面積基板を処理するにはイオンドープ法が適している。イオンドープ法ではジボラン（Ｂ2Ｈ6）をソースガスとして用いホウ素（Ｂ）を添加する。このような不純物元素の注入は必ずしも必要でなく省略しても差し支えないが、特にｎチャネル型ＴＦＴのしきい値電圧を所定の範囲内に収めるために用いる手法である。
【００５０】
ゲート絶縁膜１０９はプラズマＣＶＤ法またはスパッタ法を用い、膜厚を４０〜１５０ｎｍとしてシリコンを含む絶縁膜で形成する。本実施例では、１２０ｎｍの厚さで酸化窒化シリコン膜から形成する。また、ＳｉＨ4とＮ2ＯにＯ2を添加させて作製された酸化窒化シリコン膜は、膜中の固定電荷密度が低減されているのでこの用途に対して好ましい材料となる。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。例えば、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法で、オルトケイ酸テトラエチル（Tetraethyl Orthosilicate：ＴＥＯＳ）とＯ2とを混合し、反応圧力４０Pa、基板温度３００〜４００℃とし、高周波（１３．５６MHz）電力密度０．５〜０．８W/cm2で放電させて形成することができる。このようにして作製された酸化シリコン膜は、その後４００〜５００℃の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。
【００５１】
そして、図１（Ｄ）に示すように、ゲート絶縁膜１０９上にゲート電極を形成するための耐熱性導電層を形成する。耐熱性導電層は単層で形成しても良いが、必要に応じて二層あるいは三層といった複数の層から成る積層構造としても良い。例えば、ゲート電極にはこのような耐熱性導電性材料を用い、導電性の金属膜から成る導電層（Ａ）１１０と窒化物金属膜から成る導電層（Ｂ）１１１とを積層した構造とすると良い。導電層（Ａ）１１０はＴａ、Ｔｉ、Ｗから選ばれた元素、または前記元素を成分とする合金か、前記元素を組み合わせた合金膜で形成すれば良く、導電層（Ｂ）１１１は窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）膜などで形成する。また、導電層（Ａ）１１０はタングステンシリサイド、チタンシリサイドを適用しても良い。導電層（Ｂ）１１１は低抵抗化を図るために含有する不純物濃度を低減させることが好ましく、特に酸素濃度に関しては３０ｐｐｍ以下とすると良かった。例えば、Ｗは酸素濃度を３０ｐｐｍ以下とすることで２０μΩｃｍ以下の比抵抗値を実現することができた。
【００５２】
導電層（Ａ）１１０は２００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）とし、導電層（Ｂ）１１１は１０〜５０ｎｍ（好ましくは２０〜３０ｎｍ）とすれば良い。Ｗをゲート電極として形成する場合には、Ｗをターゲットとしたスパッタ法で、導電層（Ａ）１１０をＷ膜で２５０nmの厚さに形成し、Ａｒガスと窒素（Ｎ2）ガスを導入して導電層（Ｂ）１１１をＷＮ膜で５０nmの厚さに形成する。その他の方法として、Ｗ膜は６フッ化タングステン（ＷＦ6）を用いて熱ＣＶＤ法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μΩｃｍ以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、Ｗ中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。このことより、スパッタ法による場合、純度９９．９９９９％のＷターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０μΩｃｍを実現することができる。
【００５３】
尚、図示しないが、導電層（Ａ）１１０の下に２〜２０ｎｍ程度の厚さでリン（Ｐ）をドープしたシリコン膜を形成しておくことは有効である。これにより、その上に形成される導電膜の密着性向上と酸化防止を図ると同時に、導電層（Ａ）１１０または導電層（Ｂ）１１１が微量に含有するアルカリ金属元素がゲート絶縁膜１０９に拡散するのを防ぐことができる。いずれにしても、導電層（Ｂ）１１１は抵抗率を１０〜５０μΩcmの範囲ですることが好ましい。
【００５４】
本実施例では、ゲート電極を形成するために導電層（Ａ）１１０をＷ膜で、導電層（Ｂ）１１１をＷＮ膜で形成した。次に、第２のフォトマスク（ＰＭ２）を用い、フォトリソグラフィーの技術を使用してレジストマスク１１２ａ〜１１７ａを形成し、導電層（Ａ）１１０と導電層（Ｂ）１１１とを一括でエッチングしてゲート電極１１８〜１２２と容量配線１２３を形成する。ゲート電極１１８ｃ〜１２２ｃと容量配線１２３ｃは、導電層（Ａ）から成る１１８ａ〜１２３ａと、導電層（Ｂ）から成る１１８ｂ〜１２３ｂとが一体として形成されている（図２（Ａ））。
【００５５】
このときのエッチングによりレジストマスクが形成されていない領域のゲート絶縁膜が薄膜化される。
【００５６】
次いで、少なくともゲート電極１１８〜１２２の端部にテーパー部が形成されるようにエッチングする。このエッチング加工はＩＣＰエッチング装置により行う。その技術の詳細は前述の如くである。具体的なエッチング条件として、エッチングガスにＣＦ4とＣｌ2の混合ガスを用いその流量をそれぞれ３０SCCMとして、放電電力３．２W/cm2(13.56MHz)、バイアス電力２２４mW/cm2(13.56MHz)、圧力１．０Ｐａでエッチングを行った。（図２（Ｂ））
【００５７】
このようなエッチング条件により、ゲート電極の端部において、該端部から内側にむかって徐々に厚さが増加するテーパー部が形成され、１１８ｄ、１１８ｅからなるゲート電極１１８ｆが形成される。また、同様に１１９ｆ、１２０ｆ、１２１ｆ、１２２ｆ、１２３ｆが形成され、各々のテーパー部の角度は５〜３５°、好ましくは１０〜２５°とする。ゲート電極のテーパー部の角度は、図５でθ１として示す部分の角度である。この角度は、後にＬＤＤ領域を形成する低濃度ｎ型不純物領域の濃度勾配に大きく影響する。尚、テーパー部の角度θ１は、テーパー部の長さ（Ｌ１）とテーパー部の厚さ（ＨＧ）を用いてＴａｎ（θ１）＝ＨＧ／Ｌ１で表される。
【００５８】
また、本実施例では、１０〜２０％程度の割合でエッチング時間を増しするオーバーエッチングを行なったため、ゲート絶縁膜の露出した面は２０〜５０nm程度エッチングされて実質的に薄くなった。また、レジストマスク１１２ａ〜１１７ａもエッチングされて、小さな形状のレジストマスク１１２ｂ〜１１７ｂとなる。この結果、ゲート電極の端部と接する部分にテーパー部が形成されたゲート絶縁膜１３０が形成された。ゲート絶縁膜１３０のテーパー部の角度は、図５でθ２として示す部分の角度である。この角度は、後にＬＤＤ領域を形成する低濃度ｎ型不純物領域の濃度勾配に大きく影響する。尚、テーパー部の角度θ２は、ゲート絶縁膜のテーパー部の長さ（Ｌ２）とテーパー部の厚さ（ＨＧ２）を用いてＴａｎ（θ２）＝ＨＧ２／Ｌ２で表される。
【００５９】
そして、画素ＴＦＴおよび駆動回路のｎチャネル型ＴＦＴのＬＤＤ領域を形成するために、ｎ型を付与する不純物元素添加の工程（ｎ-ドープ工程）を行う。ゲート電極の形成に用いたレジストマスク１１２ａ〜１１７ａをそのまま残し、端部にテーパー部を有するゲート電極１１８ｃ〜１２２ｃをマスクとして自己整合的にｎ型を付与する不純物元素をイオンドープ法で添加する。ここでは、ｎ型を付与する不純物元素をゲート電極の端部と接するゲート絶縁膜のテーパー部を通して、その下に位置する半導体層に達するように添加するためにドーズ量を１×１０13〜５×１０14atoms／cm2とし、加速電圧を６０〜１００ｋｅＶとして行う。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いた。このようなイオンドープ法により半導体層のリン（Ｐ）濃度は１×１０16〜１×１０19atoms／cm3の濃度範囲で添加する。このようにして、図２（Ｃ）に示すように島状半導体層に低濃度ｎ型不純物領域１２４〜１２９を形成する。
【００６０】
この工程において、低濃度ｎ型不純物領域１２４〜１２８において、リン（Ｐ）の濃度勾配は、ゲート絶縁膜のテーパー部の膜厚変化を反映する。これはゲート絶縁膜テーパー部における膜厚の差によって、半導体層に達するリン（Ｐ）の濃度が変化するためである。また、実際にはゲート電極を通して、ゲート電極のテーパー部における端部の下方にもリンが添加される。即ち、低濃度ｎ型不純物領域１２４〜１２８へ添加されるリン（Ｐ）の濃度は、チャネル形成領域に向かって徐々に濃度が低くなる。
【００６１】
尚、図２（Ｃ）では低濃度ｎ型不純物領域１２４〜１２９の端部を斜めに図示しているが、これはリン（Ｐ）が添加された領域を直接的に示しているのではなく、上述のようにリンの濃度変化がゲート絶縁膜の形状に沿って変化していることを表している。
【００６２】
次に、ｎチャネル型ＴＦＴにおいて、ソース領域またはドレイン領域として機能する高濃度ｎ型不純物領域の形成を行った（ｎ+ドープ工程）。レジストのマスク１１２〜１１７を残し、今度はゲート電極１１８〜１２２がリン（Ｐ）を遮蔽するマスクとなるように、イオンドープ法において４０〜１００ｋｅＶの加速電圧の条件で添加する。このようにして高濃度ｎ型不純物領域１３１〜１３６を形成する。この領域におけるゲート絶縁膜１３０は、前述のようにゲート電極の加工のおいてオーバーエッチングが施されたため、当初の膜厚である１２０nmから薄くなり、７０〜１００nmとなっている。そのためこのような低加速電圧の条件でも良好にリン（P）を添加することができる。そして、この領域のリン（Ｐ）の濃度は１×１０20〜１×１０21atoms／cm3の濃度範囲となるようにする（図３（Ａ））。
【００６３】
そして、ｐチャネル型ＴＦＴを形成する島状半導体層１０４、１０６にソース領域およびドレイン領域とする高濃度ｐ型不純物領域１４０、１４１を形成する。ここでは、ゲート電極１１８、１２０をマスクとしてｐ型を付与する不純物元素を添加し、自己整合的に高濃度ｐ型不純物領域を形成する。このとき、ｎチャネル型ＴＦＴを形成する島状半導体層１０５、１０７、１０８は、第３のフォトマスク（ＰＭ３）を用いてレジストマスク１３７〜１３９を形成し全面を被覆しておく。ここで形成される不純物領域１４０、１４１はジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成する。そして、ゲート電極と重ならない高濃度ｐ型不純物領域１４０ａ、１４１ａのボロン（Ｂ）濃度は、３×１０20〜３×１０21atoms／cm3となるようにする。また、不純物領域１４０ｂ、１４１ｂは、ゲート絶縁膜とゲート電極のテーパー部を介して不純物元素が添加されるので、実質的に低濃度ｐ型不純物領域として形成され、少なくとも１．５×１０19atoms／cm3以上の濃度とする。この高濃度ｐ型不純物領域１４０ａ、１４１ａおよび低濃度ｐ型不純物領域１４０ｂ、１４１ｂには、前工程においてリン（Ｐ）が添加されていて、高濃度ｐ型不純物領域１４０ａ、１４１ａには１×１０20〜１×１０21atoms／cm3の濃度で、低濃度ｐ型不純物領域１４０ｂ、１４１ｂには１×１０16〜１×１０19atoms／cm3の濃度で含有しているが、この工程で添加するボロン（Ｂ）の濃度をリン（Ｐ）濃度の１．５から３倍となるようにすることにより、ｐチャネル型ＴＦＴのソース領域およびドレイン領域として機能するために何ら問題は生じなかった。
【００６４】
その後、図３（Ｂ）に示すように、ゲート電極およびゲート絶縁膜を覆う第１の層間絶縁膜１４２を形成する。第１の層間絶縁膜１４２は酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜、またはこれらを組み合わせた積層膜で形成すれば良い。いずれにしても第１の層間絶縁膜１４２は無機絶縁物材料から形成する。第１の層間絶縁膜１４２の膜厚は１００〜２００ｎｍとする。ここで、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳとＯ2とを混合し、反応圧力４０Pa、基板温度３００〜４００℃とし、高周波（１３．５６MHz）電力密度０．５〜０．８W/cm2で放電させて形成することができる。また、酸化窒化シリコン膜を用いる場合には、プラズマＣＶＤ法でＳｉＨ4、Ｎ2Ｏ、ＮＨ3から作製される酸化窒化シリコン膜、またはＳｉＨ4、Ｎ2Ｏから作製される酸化窒化シリコン膜で形成すれば良い。この場合の作製条件は反応圧力２０〜２００Pa、基板温度３００〜４００℃とし、高周波（６０MHz）電力密度０．１〜１．０W/cm2で形成することができる。また、ＳｉＨ4、Ｎ2Ｏ、Ｈ2から作製される酸化窒化水素化シリコン膜を適用しても良い。窒化シリコン膜も同様にプラズマＣＶＤ法でＳｉＨ4、ＮＨ3から作製することが可能である。
【００６５】
その後、それぞれの濃度で添加されたｎ型またはｐ型を付与する不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。熱アニール法では酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜６００℃で行うものであり、本実施例では５５０℃で４時間の熱処理を行った。また、基板１０１に耐熱温度が低いプラスチック基板を用いる場合にはレーザーアニール法を適用することが好ましい（図３（Ｂ））。
【００６６】
活性化の工程に続いて、雰囲気ガスを変化させ、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行う。この工程は熱的に励起された水素により島状半導体層にある１０16〜１０18/cm3のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。いずれにしても、島状半導体層１０４〜１０８中の欠陥密度を１０16/cm3以下とすることが望ましく、そのために水素を０．０１〜０．１atomic％程度付与すれば良かった。
【００６７】
活性化および水素化の工程が終了したら、有機絶縁物材料からなる第２の層間絶縁膜１４３を１．０〜２．０μｍの平均厚を有して形成する。有機樹脂材料としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベンゾシクロブテン）等を使用することができる。例えば、基板に塗布後、熱重合するタイプのポリイミドを用いる場合には、クリーンオーブンで３００℃の温度で焼成して形成する。また、アクリルを用いる場合には、２液性のものを用い、主材と硬化剤を混合した後、スピナーを用いて基板全面に塗布した後、ホットプレートで８０℃の温度で６０秒の予備加熱を行い、さらにクリーンオーブンで２５０℃で６０分焼成して形成することができる。
【００６８】
このように、第２の層間絶縁膜を有機絶縁物材料で形成することにより、表面を良好に平坦化させることができる。また、有機樹脂材料は一般に誘電率が低いので、寄生容量を低減させることができる。しかし、吸湿性があり保護膜としては適さないので、本実施例のように、第１の層間絶縁膜１４２として形成した酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜などと組み合わせて用いると良い。
【００６９】
その後、第４のフォトマスク（ＰＭ４）を用い、所定のパターンのレジストマスクを形成し、それぞれの島状半導体層に形成されたソース領域またはドレイン領域に達するコンタクトホールを形成する。コンタクトホールの形成はドライエッチング法により行う。この場合、エッチングガスにＣＦ4、Ｏ2、Ｈｅの混合ガスを用い有機樹脂材料から成る第２の層間絶縁膜１４３をまずエッチングし、その後、続いてエッチングガスをＣＦ4、Ｏ2として第１の層間絶縁膜１４２をエッチングする。さらに、島状半導体層との選択比を高めるために、エッチングガスをＣＨＦ3に切り替えてゲート絶縁膜１３０をエッチングすることにより、良好にコンタクトホールを形成することができる。
【００７０】
そして、導電性の金属膜をスパッタ法や真空蒸着法で形成し、第５のフォトマスク（ＰＭ５）によりレジストマスクパターンを形成し、エッチングによってソース配線１４４〜１４８とドレイン配線１４９〜１５３を形成する。ここで、ドレイン配線１５３は画素電極として機能するものである。ドレイン配線１５４は隣の画素に帰属する画素電極を表している。図示していないが、本実施例ではこの配線を、Ｔｉ膜を５０〜１５０nmの厚さで形成し、島状半導体層のソースまたはドレイン領域を形成する半導体膜とコンタクトを形成し、そのＴｉ膜上に重ねてアルミニウム（Ａｌ）を３００〜４００nmの厚さで形成（図３（Ｃ）において１４４ａ〜１５４ａで示す）し、さらにその上に透明導電膜を８０〜１２０nmの厚さで形成（図３（Ｃ）において１４４ｂ〜１５４ｂで示す）した。透明導電膜には酸化インジウム酸化亜鉛合金（Ｉｎ2Ｏ3―ＺｎＯ）、酸化亜鉛（ＺｎＯ）も適した材料であり、さらに可視光の透過率や導電率を高めるためにガリウム（Ｇａ）を添加した酸化亜鉛（ＺｎＯ：Ｇａ）などを好適に用いることができる。
【００７１】
こうして５枚のフォトマスクにより、同一の基板上に、駆動回路のＴＦＴと画素部の画素ＴＦＴとを有した基板を完成させることができる。駆動回路には第１のｐチャネル型ＴＦＴ（Ａ）２００ａ、第１のｎチャネル型ＴＦＴ（Ａ）２０１ａ、第２のｐチャネル型ＴＦＴ（Ａ）２０２ａ、第２のｎチャネル型ＴＦＴ（Ａ）２０３ａ、画素部には画素ＴＦＴ２０４、保持容量２０５が形成されている。本明細書では便宜上このような基板をアクティブマトリクス基板と呼ぶ。
【００７２】
駆動回路の第１のｐチャネル型ＴＦＴ（Ａ）２００ａには、島状半導体層１０４にチャネル形成領域２０６、ＬＤＤ領域２０７、高濃度ｐ型不純物領域から成るソース領域２０８、ドレイン領域２０９を有した構造となっている。第１のｎチャネル型ＴＦＴ（Ａ）２０１ａには、島状半導体層１０５にチャネル形成領域２１０、低濃度ｎ型不純物領域で形成され、ＬＤＤ領域２１１、高濃度ｎ型不純物領域で形成するソース領域２１２、ドレイン領域２１３を有している。チャネル長３〜７μｍに対して、ＬＤＤ領域をＬovとしてそのチャネル長方向の長さは３０ｎｍ〜２５０ｎｍとする。このＬovの長さはゲート電極１１９の厚さとテーパー部の角度θ１から制御する。
【００７３】
このＬＤＤ領域について図５を用いて説明する。図５に示すのは、図３（Ｃ）に示した第１のｎチャネル型ＴＦＴ（Ａ）２０１ａの部分拡大図である。ＬＤＤ領域６２２はゲート電極のテーパー部６２８の下に形成される。また、ＬＤＤ領域６２３はゲート絶縁膜のテーパー部６２７の下に形成される。このとき、両者のＬＤＤ領域におけるリン（Ｐ）の濃度分布は６２５の曲線で示され、チャネル形成領域６２１から遠ざかるにつれて増加する。この増加の割合は、イオンドープにおける加速電圧やドーズ量などの条件、テーパー部６２７、６２８の角度θ２、θ１やゲート電極６０７の厚さなどによって異なってくる。
【００７４】
このように、ゲート電極の端部とその近傍におけるゲート絶縁膜をテーパー形状として、そのテーパー部を通して不純物元素を添加することにより、テーパー部の下に存在する半導体層中に、徐々に前記不純物元素の濃度が変化するような不純物領域を形成することができる。そして、ＬＤＤ領域６２２の不純物濃度において、その最低濃度範囲を１×１０16〜１×１０17atoms／cm3とし、最高濃度範囲を１×１０17〜１×１０18atoms／cm3とする。また、ＬＤＤ領域６２３の不純物濃度において、その最低濃度範囲を１×１０17〜１×１０18atoms／cm3とし、最高濃度範囲を1×１０19〜１×１０20atoms／cm3とする。このような不純物領域を設けることにより、ｎチャネル型ＴＦＴにおいてドレイン領域近傍に発生する高電界を緩和して、ホットキャリアの発生を防ぎ、ＴＦＴの劣化を防止することができると同時にオフ電流値を低減させることを可能としている。
【００７５】
駆動回路の第２のｐチャネル型ＴＦＴ（Ａ）２０２ａは同様に、島状半導体層１０６にチャネル形成領域２１４、ＬＤＤ領域２１５、高濃度ｐ型不純物領域で形成されるソース領域２１６、ドレイン領域２１７を有した構造となっている。第２のｎチャネル型ＴＦＴ（Ａ）２０３ａには、島状半導体層１０７にチャネル形成領域２１８、ＬＤＤ領域２１９、高濃度ｎ型不純物領域で形成するソース領域２２０、ドレイン領域２２１を有している。ＬＤＤ領域２１９は、ＬＤＤ領域２１１と同じ構成とする。画素ＴＦＴ２０４には、島状半導体層１０８にチャネル形成領域２２２ａ、２２２ｂ、低濃度ｎ型不純物領域で形成するＬＤＤ領域２２３ａ、２２３ｂ、高濃度ｎ型不純物領域で形成するソースまたはドレイン領域２２５〜２２７を有している。ＬＤＤ領域２２３ａ、２２３ｂは、ＬＤＤ領域２１１と同じ構成とする。さらに、容量配線１２３と、ゲート絶縁膜と、画素ＴＦＴ２０４のドレイン領域２２７に接続する半導体層２２８、２２９とから保持容量２０５が形成されている。図３（Ｃ）では、駆動回路のｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴを一対のソース・ドレイン間に一つのゲート電極を設けたシングルゲートの構造とし、画素ＴＦＴをダブルゲート構造としたが、これらのＴＦＴはいずれもシングルゲート構造としても良いし、複数のゲート電極を一対のソース・ドレイン間に設けたマルチゲート構造としても差し支えない。
【００７６】
アクティブマトリクス型の液晶表示装置の場合、第１のｐチャネル型ＴＦＴ（Ａ）２００ａと第１のｎチャネル型ＴＦＴ（Ａ）２０１ａは高速動作を重視するシフトレジスタ回路、バッファ回路、レベルシフタ回路などを形成するのに用いる。図３（Ｃ）ではこれらの回路をロジック回路部として表している。
【００７７】
上記工程によって形成されたアクティブマトリクス基板から、アクティブマトリクス型液晶表示装置を作製する工程を説明する。まず、図４（Ａ）に示すように、図３（Ｃ）の状態のアクティブマトリクス基板に柱状スペーサから成るスペーサを形成する。スペーサは数μｍの粒子を散布して設ける方法でも良いが、ここでは基板全面に樹脂膜を形成した後これをパターニングして形成する方法を採用した。このようなスペーサの材料に限定はないが、例えば、ＪＳＲ社製のＮＮ７００を用い、スピナーで塗布した後、露光と現像処理によって所定のパターンに形成する。さらにクリーンオーブンなどで１５０〜２００℃で加熱して硬化させる。このようにして作製されるスペーサは露光と現像処理の条件によって形状を異ならせることができるが、好ましくは、スペーサの形状は柱状で頂部が平坦な形状となるようにすると、対向側の基板を合わせたときに液晶表示パネルとしての機械的な強度を確保することができる。形状は円錐状、角錐状など特別の限定はないが、例えば円錐状としたときに具体的には、高さＨを１．２〜５μｍとし、平均半径を５〜７μｍ、平均半径と底部の半径との比を１対１．５とする。このとき側面のテーパー角は±１５°以下とする。
【００７８】
スペーサの配置は任意に決定すれば良いが、好ましくは、図４（Ａ）で示すように、画素部においてはドレイン配線１５３（画素電極）のコンタクト部２３１と重ねてその部分を覆うように柱状スペーサ４０６を形成すると良い。コンタクト部２３１は平坦性が損なわれこの部分では液晶がうまく配向しなくなるので、このようにしてコンタクト部２３１にスペーサ用の樹脂を充填する形で柱状スペーサ４０６を形成することでディスクリネーションなどを防止することができる。また、駆動回路のＴＦＴ上にもスペーサ４０５ａ〜４０５ｅを形成しておく。このスペーサは駆動回路部の全面に渡って形成しても良いし、図４で示すようにソース配線およびドレイン配線を覆うようにして設けても良い。
【００７９】
その後、配向膜４０７を形成する。通常液晶表示素子の配向膜にはポリイミド樹脂を用いる。配向膜を形成した後、ラビング処理を施して液晶分子がある一定のプレチルト角を持って配向するようにした。画素部に設けた柱状スペーサ４０６の端部からラビング方向に対してラビングされない領域が２μｍ以下となるようにした。また、ラビング処理では静電気の発生がしばしば問題となるが、駆動回路のＴＦＴ上に形成したスペーサ４０５ａ〜４０５ｅにより静電気からＴＦＴを保護する効果を得ることができる。また図では説明しないが、配向膜４０７を先に形成してから、スペーサ４０６、４０５ａ〜４０５ｅを形成した構成としても良い。
【００８０】
対向側の対向基板４０１には、遮光膜４０２、透明導電膜４０３および配向膜４０４を形成する。遮光膜４０２はＴｉ膜、Ｃｒ膜、Ａｌ膜などを１５０〜３００nmの厚さで形成する。そして、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシール剤４０８で貼り合わせる。シール剤４０８にはフィラー（図示せず）が混入されていて、このフィラーとスペーサ４０６、４０５ａ〜４０５ｅによって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に液晶材料４０９を注入する。液晶材料には公知の液晶材料を用いれば良い。例えば、ＴＮ液晶の他に、電場に対して透過率が連続的に変化する電気光学応答性を示す、無しきい値反強誘電性混合液晶を用いることもできる。この無しきい値反強誘電性混合液晶には、Ｖ字型の電気光学応答特性を示すものもある。このようにして図４（Ｂ）に示すアクティブマトリクス型液晶表示装置が完成する。本実施例で完成したアクティブマトリクス基板を用いることで反射型の液晶表示装置を作製することができる。
【００８１】
図７は画素部のほぼ一画素分を示す上面図である。図中に示すＡ−Ａ'断面が図３（Ｃ）に示す画素部の断面図に対応している。ゲート電極１２２は、図示されていないゲート絶縁膜を介してその下の島状半導体層１０８と交差し、さらに複数の島状半導体層に跨って延在してゲート配線を兼ねている。図示はしていないが、島状半導体層には、図３（Ｃ）で説明したソース領域、ドレイン領域、ＬＤＤ領域が形成されている。また、２３０はソース配線１４８とソース領域２２５とのコンタクト部、２３１はドレイン配線１５３とドレイン領域２２７とのコンタクト部である。保持容量２０５は、画素ＴＦＴ２０４のドレイン領域２２７から延在する半導体層２２８、２２９とゲート絶縁膜を介して容量配線１２３が重なる領域で形成されている。この構成において半導体層２２８には、価電子制御を目的とした不純物元素は添加されていない。
【００８２】
以上の様な構成は、ゲート電極を、耐熱性を有する導電性材料で形成することにより、ＬＤＤ領域やソース領域およびドレイン領域の活性化を容易としている。
【００８３】
さらに、ゲート電極にゲート絶縁膜を介して一部重なるＬＤＤ領域を形成する際に、導電型を制御する目的で添加した不純物元素に濃度勾配を持たせてＬＤＤ領域を形成することで、特にドレイン領域近傍における電界緩和効果が高まることが期待できる。
【００８４】
［実施例２］
実施例１ではゲート電極の材料にＷやＴａなどの耐熱性導電性材料を用いる例を示した。このような材料を用いる理由は、ゲート電極形成後に導電型の制御を目的として半導体層に添加した不純物元素を４００〜７００℃の熱アニールによって活性化させる必要があり、その工程を実施する上でゲート電極に耐熱性を持たせる必要があるためである。しかしながら、このような耐熱性導電性材料は面積抵抗で１０Ω程度あり、画面サイズが４インチクラスかそれ以上の液晶表示装置には必ずしも適していなかった。ゲート電極に接続するゲート配線を同じ材料で形成すると、基板上における引回し長さが必然的に大きくなり、配線抵抗の影響による配線遅延の問題を無視することができなくなるためである。
【００８５】
例えば、画素密度がＶＧＡの場合、４８０本のゲート配線と６４０本のソース配線が形成され、ＸＧＡの場合には７６８本のゲート配線と１０２４本のソース配線が形成される。表示領域の画面サイズは、１３インチクラスの場合対角線の長さは３４０ｍｍとなり、１８インチクラスの場合には４６０ｍｍとなる。本実施例ではこのような液晶表示装置を実現する手段として、ゲート配線をＡｌや銅（Ｃｕ）などの低抵抗導電性材料で形成する方法について説明する。
【００８６】
まず、実施例１と同様にして図１（Ａ）〜図３（Ａ）に示す工程を行う。そして導電型の制御を目的として、それぞれの島状半導体層に添加された不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。熱アニール法では酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜６００℃で行うものであり、本実施例では５００℃で４時間の熱処理を行った。
【００８７】
さらに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行う。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【００８８】
活性化および水素化の工程が終了したら、ゲート配線を低抵抗導電性材料で形成する。低抵抗導電性層はＡｌやＣｕを主成分とする導電層（Ｄ）で形成する。例えば、Ｔｉを０．１〜２重量％含むＡｌ膜を導電層（Ｄ）として全面に形成する（図示せず）。導電層（Ｄ）は２００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）とすれば良い。そして、フォトマスクを用いて所定のレジストパターンを形成し、エッチング処理して、ゲート配線と容量配線を形成する。エッチング処理はリン酸系のエッチング溶液によるウエットエッチングで導電層（Ｄ）を除去することにより、下地との選択加工性を保ってゲート配線を形成することができる。そして第１の層間絶縁膜を実施例１と同様にして形成する。
【００８９】
その後、実施例１と同様にして有機絶縁物材料から成る第２の層間絶縁膜１４７、ソース配線ドレイン配線を形成してアクティブマトリクス基板を完成させることができる。
【００９０】
このようにゲート配線低抵抗導電性材料で形成することにより、配線抵抗を十分低減できる。従って、画素部（画面サイズ）が４インチクラス以上の表示装置に適用することができる。
【００９１】
［実施例３］
実施例１で作製したアクティブマトリクス基板はそのまま反射型の液晶表示装置に適用することができる。一方、透過型の液晶表示装置とする場合には画素部の各画素に設ける画素電極を透明電極で形成すれば良い。本実施例では透過型の液晶表示装置に対応するアクティブマトリクス基板の作製方法について図６を用いて説明する。
【００９２】
アクティブマトリクス基板は実施例１と同様に作製する。図６（Ａ）では、ソース配線とドレイン配線は導電性の金属膜をスパッタ法や真空蒸着法で形成する。ドレイン配線２５６を例としてこの構成を図６（Ｂ）で詳細に説明すると、Ｔｉ膜２５６ａを５０〜１５０nmの厚さで形成し、島状半導体層のソースまたはドレイン領域を形成する半導体膜とコンタクトを形成する。そのＴｉ膜２５６ａ上に重ねてアルミニウム（Ａｌ）膜２５６ｂを３００〜４００nmの厚さで形成し、さらにＴｉ膜２５６ｃまたは窒化チタン（ＴｉＮ）膜を１００〜２００nmの厚さで形成して３層構造とする。その後、透明導電膜を全面に形成し、フォトマスクを用いたパターニング処理およびエッチング処理により画素電極２５７を形成する。画素電極２５７は、有機樹脂材料から成る第２の層間絶縁膜上に形成され、画素ＴＦＴ２０４のドレイン配線２５６と重なる部分を設け電気的な接続を形成している。
【００９３】
図６（Ｃ）では最初に第２の層間絶縁膜１４３上に透明導電膜を形成し、パターニング処理およびエッチング処理をして画素電極２５８を形成した後、ドレイン配線２５９を画素電極２５８と重なる部分を設けて形成した例である。ドレイン配線２５９は、図６（Ｄ）で示すようにＴｉ膜２５９ａを５０〜１５０nmの厚さで形成し、島状半導体層のソースまたはドレイン領域を形成する半導体膜とコンタクトを形成し、そのＴｉ膜２５９ａ上に重ねてＡｌ膜２５９ｂを３００〜４００nmの厚さで形成して設ける。この構成にすると、画素電極２５８はドレイン配線２５９を形成するＴｉ膜２５９ａのみと接触することになる。その結果、透明導電膜材料とＡｌとが直接接し反応するのを確実に防止できる。
【００９４】
透明導電膜の材料は、酸化インジウム（Ｉｎ2Ｏ3）や酸化インジウム酸化スズ合金（Ｉｎ2Ｏ3―ＳｎＯ2；ＩＴＯ）などをスパッタ法や真空蒸着法などを用いて形成して用いることができる。このような材料のエッチング処理は塩酸系の溶液により行う。しかし、特にＩＴＯのエッチングは残渣が発生しやすいので、エッチング加工性を改善するために酸化インジウム酸化亜鉛合金（Ｉｎ2Ｏ3―ＺｎＯ）を用いても良い。酸化インジウム酸化亜鉛合金は表面平滑性に優れ、ＩＴＯに対して熱安定性にも優れているので、図６（Ａ）、（Ｂ）の構成においてドレイン配線２５６の端面で、Ａｌ膜２５６ｂが画素電極２５７と接触して腐蝕反応をすることを防止できる。同様に、酸化亜鉛（ＺｎＯ）も適した材料であり、さらに可視光の透過率や導電率を高めるためにガリウム（Ｇａ）を添加した酸化亜鉛（ＺｎＯ：Ｇａ）などを用いることができる。
【００９５】
実施例１では反射型の液晶表示装置を作製できるアクティブマトリクス基板を５枚のフォトマスクにより作製したが、さらに１枚のフォトマスクの追加（合計６枚）で、透過型の液晶表示装置に対応したアクティブマトリクス基板を完成させることができる。本実施例では、実施例１と同様な工程として説明したが、このような構成は実施例２で示すアクティブマトリクス基板に適用することができる。
【００９６】
［実施例４］
本実施例では、実施例１〜実施例３で示したアクティブマトリクス基板のＴＦＴの活性層を形成する結晶質半導体層の他の作製方法について示す。結晶質半導体層は非晶質半導体層を熱アニール法やレーザーアニール法、またはＲＴＡ法などで結晶化させて形成するが、その他に特開平７−１３０６５２号公報で開示されている触媒元素を用いる結晶化法を適用することもできる。その場合の例を、図８を用いて説明する。
【００９７】
図８（Ａ）で示すように、実施例１と同様にして、ガラス基板１１０１上に下地膜１１０２ａ、１１０２ｂ、非晶質構造を有する半導体層１１０３を２５〜８０nmの厚さで形成する。非晶質半導体層は非晶質シリコン（ａ−Ｓｉ）膜、非晶質シリコン・ゲルマニウム（ａ−ＳｉＧｅ）膜、非晶質炭化シリコン（ａ−ＳｉＣ）膜，非晶質シリコン・スズ（ａ−ＳｉＳｎ）膜などが適用できる。これらの非晶質半導体層は水素を０．１〜４０atomic%程度含有するようにして形成すると良い。例えば、非晶質シリコン膜を５５nmの厚さで形成する。そして、重量換算で１０ｐｐｍの触媒元素を含む水溶液をスピナーで基板を回転させて塗布するスピンコート法で触媒元素を含有する層１１０４を形成する。触媒元素にはニッケル（Ｎｉ）、ゲルマニウム（Ｇｅ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、スズ（Ｓｎ）、鉛（Ｐｂ）、コバルト（Ｃｏ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）などである。この触媒元素を含有する層１１０４は、スピンコート法の他に印刷法やスプレー法、バーコーター法、或いはスパッタ法や真空蒸着法によって上記触媒元素の層を１〜５nmの厚さに形成しても良い。
【００９８】
そして、図８（Ｂ）に示す結晶化の工程では、まず４００〜５００℃で１時間程度の熱処理を行い、非晶質シリコン膜の含有水素量を５atom％以下にする。非晶質シリコン膜の含有水素量が成膜後において最初からこの値である場合にはこの熱処理は必ずしも必要でない。そして、ファーネスアニール炉を用い、窒素雰囲気中で５５０〜６００℃の温度で１〜８時間の熱アニールを行う。以上の工程により結晶質シリコン膜から成る結晶質半導体層１１０５を得ることができる（図８（Ｃ））。しかし、この熱アニールによって作製された結晶質半導体層１１０５は、光学顕微鏡観察により巨視的に観察すると局所的に非晶質領域が残存していることが観察されることがあり、このような場合、同様にラマン分光法では４８０ｃｍ-1にブロードなピークを持つ非晶質成分が観測される。そのため、熱アニールの後に実施例１で説明したレーザーアニール法で結晶質半導体層１１０５を処理してその結晶性を高めることは有効な手段として適用できる。
【００９９】
図９は同様に触媒元素を用いる結晶化法の実施例であり、触媒元素を含有する層をスパッタ法により形成するものである。まず、実施例１と同様にして、ガラス基板１２０１上に下地膜１２０２ａ、１２０２ｂ、非晶質構造を有する半導体層１２０３を２５〜８０nmの厚さで形成する。そして、非晶質構造を有する半導体層１２０３の表面に０．５〜５nm程度の酸化膜（図示せず）を形成する。このような厚さの酸化膜は、プラズマＣＶＤ法やスパッタ法などで積極的に該当する被膜を形成しても良いが、１００〜３００℃に基板を加熱してプラズマ化した酸素雰囲気中に非晶質構造を有する半導体層１２０３の表面を晒しても良いし、過酸化水素水（Ｈ2Ｏ2）を含む溶液に非晶質構造を有する半導体層１２０３の表面を晒して形成しても良い。或いは、酸素を含む雰囲気中で紫外線光を照射してオゾンを発生させ、そのオゾン雰囲気中に非晶質構造を有する半導体層１２０３を晒すことによっても形成できる。
【０１００】
このようにして表面に薄い酸化膜を有する非晶質構造を有する半導体層１２０３上に前記触媒元素を含有する層１２０４をスパッタ法で形成する。この層の厚さに限定はないが、１０〜１００nm程度の厚さに形成すれば良い。例えば、Ｎｉをターゲットとして、Ｎｉ膜を形成することは有効な方法である。スパッタ法では、電界で加速された前記触媒元素から成る高エネルギー粒子の一部が基板側にも飛来し、非晶質構造を有する半導体層１２０３の表面近傍、または該半導体層表面に形成した酸化膜中に打ち込まれる。その割合はプラズマ生成条件や基板のバイアス状態によって異なるものであるが、好適には非晶質構造を有する半導体層１２０３の表面近傍や該酸化膜中に打ち込まれる触媒元素の量を１×１０11〜１×１０14atoms/cm2程度となるようにすると良い。
【０１０１】
その後、触媒元素を含有する層１２０４を選択的に除去する。例えば、この層がＮｉ膜で形成されている場合には、硝酸などの溶液で除去することが可能であり、または、フッ酸を含む水溶液で処理すればＮｉ膜と非晶質構造を有する半導体層１２０３上に形成した酸化膜を同時に除去できる。いずれにしても、非晶質構造を有する半導体層１２０３の表面近傍における触媒元素の量を１×１０11〜１×１０14atoms/cm2程度となるようにしておく。そして、図９（Ｂ）で示すように、図８（Ｂ）と同様にして熱アニールによる結晶化の工程を行い、結晶質半導体層１２０５を得ることができる（図８（Ｃ））。
【０１０２】
図８または図９で作製された結晶質半導体層１１０５、１２０５から島状半導体層１０４〜１０８を作製すれば、実施例１と同様にしてアクティブマトリクス基板を完成させることができる。しかし、結晶化の工程においてシリコンの結晶化を助長する触媒元素を使用した場合、島状半導体層中には微量（１×１０17〜１×１０19atoms/cm3程度）の触媒元素が残留する。勿論、そのような状態でもＴＦＴを完成させることが可能であるが、残留する触媒元素を少なくともチャネル形成領域から除去する方がより好ましかった。この触媒元素を除去する手段の一つにリン（Ｐ）によるゲッタリング作用を利用する手段がある。
【０１０３】
この目的におけるリン（Ｐ）によるゲッタリング処理は、図３（Ｂ）で説明した活性化工程で同時に行うことができる。この様子を図１０で説明する。図１０（Ａ）は実施例１の図２（Ｄ）の工程と同一であり、図１０（Ｂ）は実施例１の図３（Ａ）の工程と同一であるので詳細な説明は省略する。ゲッタリングに必要なリン（Ｐ）の濃度は高濃度ｎ型不純物領域の不純物濃度と同程度でよく、活性化工程の熱アニールにより、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴのチャネル形成領域から触媒元素をその濃度でリン（Ｐ）を含有する不純物領域へ偏析させることができる（図１０（Ｃ）で示す矢印の方向）。その結果、その不純物領域には１×１０17〜１×１０19atoms/cm3程度の触媒元素が偏析した。
【０１０４】
次いで、実施例１と同様に第１の層間絶縁膜を形成する。（図１０（Ｄ））
【０１０５】
以降の工程は実施例１に従えば、アクティブマトリクス基板が得られる。
このようにして作製したＴＦＴはオフ電流値が下がり、結晶性が良いことから高い電界効果移動度が得られ、良好な特性を達成することができる。
【０１０６】
［実施例５］
本実施例では、実施例４とは異なる工程順序によりアクティブマトリクス基板を得る例を示す。
【０１０７】
まず、実施例１及び実施例４に従い、図１０（Ａ）の状態を得る。（図１１（Ａ））図１０（Ａ）と同一工程であるので同じ符号を用いた。
【０１０８】
次いで、レジストマスクを除去した後、５００〜６００℃、１〜１０時間の熱処理を行う。この熱処理によりｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴのチャネル形成領域から触媒元素をその濃度でリン（Ｐ）を含有する不純物領域へ偏析させることができる（図１１（Ｂ）で示す矢印の方向）。ゲッタリング処理を行うと同時に不純物元素の活性化を行う。この段階（ボロン元素を添加する前）でゲッタリング処理を行うと効果的である。
【０１０９】
次いで、レジストマスク７０１、７０２、７０３を形成し、ボロン元素を添加する。（図１１（Ｃ））その後、ボロンを活性化するための熱処理を行った後、第１の層間絶縁膜７０４を形成する。（図１１（Ｄ））
【０１１０】
以降の工程は実施例１に従えば、アクティブマトリクス基板が得られる。また、本実施例は実施例１乃至５のいずれとも自由に組み合わせることが可能である。
【０１１１】
［実施例６］
本実施例では、実施例４とは異なる工程順序によりアクティブマトリクス基板を得る例を示す。
【０１１２】
まず、実施例１及び実施例４に従い、図１０（Ａ）の状態を経た後、図１０（Ｂ）の状態を得る。図１２（Ａ）及び図１２（Ｂ）に相当する。図１０（Ａ）及び図１０（Ｂ）と同一工程であるので同じ符号を用いた。
【０１１３】
次いで、第１の層間絶縁膜８０１を形成する。（図１２（Ｃ））
【０１１４】
次いで、５００〜６００℃、１〜１０時間の熱処理を行う。この熱処理によりｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴのチャネル形成領域から触媒元素をその濃度でリン（Ｐ）を含有する不純物領域へ偏析させることができる（図１２（Ｄ）で示す矢印の方向）。ゲッタリング処理を行うと同時に不純物元素の活性化を行う。
【０１１５】
以降の工程は実施例１に従えば、アクティブマトリクス基板が得られる。また、本実施例は実施例１乃至５のいずれとも自由に組み合わせることが可能である。
【０１１６】
［実施例７］
本実施例では、実施例１により得られるアクティブマトリクス型液晶表示装置の構成を図１３及び図１４を用いて以下に説明する。
【０１１７】
図１３はこのようなアクティブマトリクス基板の上面図を示し、画素部および駆動回路部とスペーサおよびシール剤の位置関係を示す上面図である。実施例１で述べたガラス基板１０１上に画素部６０４の周辺に駆動回路として走査信号駆動回路６０５と画像信号駆動回路６０６が設けられている。さらに、その他ＣＰＵやメモリなどの信号処理回路６０７も付加されていても良い。そして、これらの駆動回路は接続配線６０３によって外部入出力端子６０２と接続されている。画素部６０４では走査信号駆動回路６０５から延在するゲート配線群６０８と画像信号駆動回路６０６から延在するソース配線群６０９がマトリクス状に交差して画素を形成し、各画素にはそれぞれ画素ＴＦＴ２０４と保持容量２０５が設けられている。
【０１１８】
図４中の画素部において設けた柱状スペーサ４０６は、すべての画素に対して設けても良いが、図１３で示すようにマトリクス状に配列した画素の数個から数十個おきに設けても良い。即ち、画素部を構成する画素の全数に対するスペーサの数の割合は２０〜１００％とすることが可能である。また、駆動回路部に設けるスペーサ４０５ａ〜４０５ｅはその全面を覆うように設けても良いし各ＴＦＴのソースおよびドレイン配線の位置にあわせて設けても良い。図１３では駆動回路部に設けるスペーサの配置を６１０〜６１２で示す。そして、図１３で示すシール剤６１９は、基板１０１上の画素部６０４および走査信号駆動回路６０５、画像信号駆動回路６０６、その他の信号処理回路６０７の外側であって、外部入出力端子６０２よりも内側に形成する。
【０１１９】
このようなアクティブマトリクス型液晶表示装置の構成を図１４の斜視図を用いて説明する。図１４においてアクティブマトリクス基板は、ガラス基板１０１上に形成された、画素部６０４と、走査信号駆動回路６０５と、画像信号駆動回路６０６とその他の信号処理回路６０７とで構成される。画素部６０４には画素ＴＦＴ２０４と保持容量２０５が設けられ、画素部の周辺に設けられる駆動回路はＣＭＯＳ回路を基本として構成されている。走査信号駆動回路６０５と画像信号駆動回路６０６からは、それぞれゲート配線１２２とソース配線１４８が画素部６０４に延在し、画素ＴＦＴ２０４に接続している。また、フレキシブルプリント配線板（Flexible Printed Circuit：ＦＰＣ）６１３が外部入力端子６０２に接続していて画像信号などを入力するのに用いる。ＦＰＣ６１３は補強樹脂６１４によって強固に接着されている。そして接続配線６０３でそれぞれの駆動回路に接続している。また、対向基板４０１には図示していない、遮光膜や透明電極が設けられている。
【０１２０】
このような構成の液晶表示装置は、実施例１〜６で示したアクティブマトリクス基板を用いて形成することができる。実施例１で示すアクティブマトリクス基板を用いれば反射型の液晶表示装置が得られ、実施例３で示すアクティブマトリクス基板を用いると透過型の液晶表示装置を得ることができる。
【０１２１】
［実施例８］
図１５は実施例１〜６で示したアクティブマトリクス基板の回路構成の一例であり、直視型の表示装置の回路構成を示す図である。このアクティブマトリクス基板は、画像信号駆動回路６０６、走査信号駆動回路（Ａ）（Ｂ）６０５、画素部６０４を有している。尚、本明細書中において記した駆動回路とは、画像信号駆動回路６０６、走査信号駆動回路６０５を含めた総称である。
【０１２２】
画像信号駆動回路６０６は、シフトレジスタ回路５０１ａ、レベルシフタ回路５０２ａ、バッファ回路５０３ａ、サンプリング回路５０４を備えている。また、走査信号駆動回路（Ａ）（Ｂ）１８５は、シフトレジスタ回路５０１ｂ、レベルシフタ回路５０２ｂ、バッファ回路５０３ｂを備えている。
【０１２３】
シフトレジスタ回路５０１ａ、５０１ｂは駆動電圧が５〜１６Ｖ（代表的には１０Ｖ）であり、この回路を形成するＣＭＯＳ回路のＴＦＴは、図３（Ｃ）の第１のｐチャネル型ＴＦＴ（Ａ）２００ａと第１のｎチャネル型ＴＦＴ（Ａ）２０１ａで形成する。また、レベルシフタ回路５０２ａ、５０２ｂやバッファ回路５０３ａ、５０３ｂは駆動電圧が１４〜１６Ｖと高くなるのでマルチゲートのＴＦＴ構造とすることが望ましい。マルチゲート構造でＴＦＴを形成すると耐圧が高まり、回路の信頼性を向上させる上で有効である。
【０１２４】
サンプリング回路５０４はアナログスイッチから成り、駆動電圧が１４〜１６Ｖであるが、極性が交互に反転して駆動される上、オフ電流値を低減させる必要があるため、図３（Ｃ）で示す第２のｐチャネル型ＴＦＴ（Ａ）２０２ａと第２のｎチャネル型ＴＦＴ（Ａ）２０３ａで形成することが望ましい。
【０１２５】
また、画素部は駆動電圧が１４〜１６Ｖであり、低消費電力化の観点からサンプリング回路よりもさらにオフ電流値を低減することが要求され、図３（Ｃ）で示す画素ＴＦＴ２０４のようにマルチゲート構造を基本とする。
【０１２６】
尚、本実例の構成は、実施例１〜６に示した工程に従ってＴＦＴを作製することによって容易に実現することができる。本実施例では、画素部と駆動回路の構成のみを示しているが、実施例１〜６の工程に従えば、その他にも信号分割回路、分周波回路、Ｄ／Ａコンバータ、γ補正回路、オペアンプ回路、さらにメモリ回路や演算処理回路などの信号処理回路、あるいは論理回路を同一基板上に形成することが可能である。このように、本発明は同一基板上に画素部とその駆動回路とを含む半導体装置、例えば信号制御回路および画素部を具備した液晶表示装置を実現することができる。
【０１２７】
［実施例９］
本発明を実施して作製されたアクティブマトリクス基板および液晶表示装置は様々な電気光学装置に用いることができる。そして、そのような電気光学装置を表示装置として組み込んだ電子機器全てに本発明を適用することがでできる。電子機器としては、パーソナルコンピュータ、デジタルカメラ、ビデオカメラ、携帯情報端末（モバイルコンピュータ、携帯電話、電子書籍など）、ナビゲーションシステムなどが上げられる。
【０１２８】
図１９（Ａ）はパーソナルコンピュータであり、マイクロプロセッサやメモリなどを備えた本体２００１、画像入力部２００２、表示装置２００３、キーボード２００４で構成される。本発明は表示装置２００３やその他の信号処理回路を形成することができる。
【０１２９】
図１９（Ｂ）はビデオカメラであり、本体２１０１、表示装置２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６で構成される。本発明は表示装置２１０２やその他の信号制御回路に適用することができる。
【０１３０】
図１９（Ｃ）はテレビであり、本体２３０１、コントローラ２３０３、本体２３０１に組み込まれた表示装置２３０２で構成される。また、本体２３０１とコントローラ２３０３と表示装置２３０２とは、相互に信号を伝達するために有線通信としても良いし、センサ部２３０４を設けて無線通信または光通信としても良い。本発明は、表示装置２３０２に適用することができる。
【０１３１】
図１９（Ｄ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体２４０１、表示装置２４０２、スピーカー部２４０３、記録媒体２４０４、操作スイッチ２４０５で構成される。尚、記録媒体にはＤＶＤ（Digital Versatile Disc）やコンパクトディスク（ＣＤ）などを用い、音楽プログラムの再生や映像表示、ビデオゲーム（またはテレビゲーム）やインターネットを介した情報表示などを行うことができる。本発明は表示装置２４０２やその他の信号制御回路に好適に利用することができる。
【０１３２】
図１９（Ｅ）はデジタルカメラであり、本体２５０１、表示装置２５０２、接眼部２５０３、操作スイッチ２５０４、受像部（図示しない）で構成される。本発明は表示装置２５０２やその他の信号制御回路に適用することができる。
【０１３３】
図２０（Ａ）はフロント型プロジェクターであり、光源光学系および表示装置２６０１、スクリーン２６０２で構成される。本発明は表示装置やその他の信号制御回路に適用することができる。図２０（Ｂ）はリア型プロジェクターであり、本体２７０１、光源光学系および表示装置２７０２、ミラー２７０３、スクリーン２７０４で構成される。本発明は表示装置やその他の信号制御回路に適用することができる。
【０１３４】
なお、図２０（Ｃ）に、図２０（Ａ）および図２０（Ｂ）における光源光学系および表示装置２６０１、２７０２の構造の一例を示す。光源光学系および表示装置２６０１、２７０２は光源光学系２８０１、ミラー２８０２、２８０４〜２８０６、ダイクロイックミラー２８０３、ビームスプリッター２８０７、液晶表示装置２８０８、位相差板２８０９、投射光学系２８１０で構成される。投射光学系２８１０は複数の光学レンズで構成される。図２０（Ｃ）では液晶表示装置２８０８を三つ使用する三板式の例を示したが、このような方式に限定されず、単板式の光学系で構成しても良い。また、図２０（Ｃ）中で矢印で示した光路には適宣光学レンズや偏光機能を有するフィルムや位相を調節するためのフィルムや、ＩＲフィルムなどを設けても良い。また、図２０（Ｄ）は図２０（Ｃ）における光源光学系２８０１の構造の一例を示した図である。本実施例では、光源光学系２８０１はリフレクター２８１１、光源２８１２、レンズアレイ２８１３、２８１４、偏光変換素子２８１５、集光レンズ２８１６で構成される。尚、図２０（Ｄ）に示した光源光学系は一例であって図示した構成に限定されるものではない。
【０１３５】
また、ここでは図示しなかったが、本発明はその他にも、ナビゲーションシステムやイメージセンサの読み取り回路などに適用することも可能である。このように本願発明の適用範囲はきわめて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例１〜５の技術を用いて実現することができる。
【０１３６】
【発明の効果】
本発明を用いることで、同一の基板上に複数の機能回路が形成された半導体装置（ここでは具体的には電気光学装置）において、その機能回路が要求する仕様に応じて適切な性能のＴＦＴを配置することが可能となり、その動作特性を大幅に向上させることができる。
【０１３７】
本発明の半導体装置の作製方法に従えば、ＬＤＤ構造を備えた駆動回路部のｐチャネル型ＴＦＴ、ｎチャネル型ＴＦＴおよび画素ＴＦＴが形成されたアクティブマトリクス基板を５枚のフォトマスクで製造することができる。このようなアクティブマトリクス基板から反射型の液晶表示装置を作製することができる。また、同工程に従えば透過型の液晶表示装置を６枚のフォトマスクで製造することができる。
【０１３８】
本発明の半導体装置の作製方法に従えば、ゲート電極を耐熱性導電性材料で形成し、ゲート配線を低抵抗導電性材料で形成したＴＦＴにおいて、駆動回路部のｐチャネル型ＴＦＴ、ｎチャネル型ＴＦＴおよび画素ＴＦＴをゲート電極と重なるＬＤＤ構造としたアクティブマトリクス基板を６枚のフォトマスクで製造することができ、このようなアクティブマトリクス基板から反射型の液晶表示装置を作製することができる。また、同工程に従えば、透過型の液晶表示装置を７枚のフォトマスクで製造することができる。
【図面の簡単な説明】
【図１】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。
【図２】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。
【図３】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。
【図４】 アクティブマトリクス型液晶表示装置の作製工程を示す断面図。
【図５】 ｎチャネル型ＴＦＴのＬＤＤ領域の構造を説明する図。
【図６】 画素ＴＦＴの構成を示す断面図。
【図７】 画素部の画素を示す上面図。
【図８】 結晶質半導体層の作製工程を示す断面図。
【図９】 結晶質半導体層の作製工程を示す断面図。
【図１０】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。
【図１１】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。
【図１２】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。
【図１３】 液晶表示装置の入出力端子、配線、回路配置、スペーサ、シール剤の配置を説明する上面図。
【図１４】 液晶表示装置の構造を示す斜視図。
【図１５】 液晶表示装置の回路構成を説明するブロック図。
【図１６】 ＬＤＤ領域の構成を説明する図。
【図１７】 ＩＣＰの原理を説明する図。
【図１８】 パターン形成したＷ膜の端部におけるテーパー部の角度とエッチング条件の関係を示すグラフ。
【図１９】 半導体装置の一例を示す図。
【図２０】 投影型液晶表示装置の構成を示す図。
【発明の属する技術分野】
本発明は絶縁表面を有する基板上に薄膜トランジスタ（以下、ＴＦＴと記す）で構成された回路を有する半導体装置およびその作製方法に関する。特に本発明は、画素部とその周辺に設けられる駆動回路を同一の基板上に設けた液晶表示装置に代表される電気光学装置、および電気光学装置を搭載した電子機器に好適に利用できる技術を提供する。尚、本明細書において半導体装置とは、半導体特性を利用することで機能する装置全般を指し、上記電気光学装置およびその電気光学装置を搭載した電子機器をその範疇に含んでいる。
【０００２】
【従来の技術】
アクティブマトリクス型の液晶表示装置に代表される電気光学装置において、スイッチング素子や能動回路にＴＦＴを用いて構成する技術が開発されている。ＴＦＴはガラスなどの基板上に気相成長法などにより半導体膜を形成し、その半導体膜を活性層として形成する。半導体膜にはシリコンまたはシリコン・ゲルマニウムなどシリコンを主成分とする材料が好適に用いられている。このような半導体膜はその作製法により、非晶質シリコン膜や多結晶シリコンに代表される結晶質シリコン膜などに分類することができた。
【０００３】
非晶質半導体（代表的には非晶質シリコン）膜を活性層としたＴＦＴは、非晶質構造などに起因する電子物性的要因から、数cm2/Vsec以上の電界効果移動度を得ることは不可能であった。そのために、アクティブマトリクス型の液晶表示装置においては、画素部において液晶を駆動するためのスイッチング素子（画素ＴＦＴ）として使用することはできても、画像表示を行うための駆動回路を形成することは不可能であった。従って、駆動回路はＴＡＢ（Tape Automated Bonding）方式やＣＯＧ（Chip on Glass）方式を使ってドライバＩＣなどを実装する技術が用いられていた。
【０００４】
一方、結晶構造を含む半導体（以下、結晶質半導体と記す）膜（代表的には、結晶質シリコン或いは多結晶シリコン）を活性層としたＴＦＴでは、高い電界効果移動度が得られることから各種の機能回路を同一のガラス基板上に形成することが可能となり、画素ＴＦＴの他に駆動回路においてシフトレジスタ回路、レベルシフタ回路、バッファ回路、サンプリング回路などを実現することができた。このような回路は、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとから成るＣＭＯＳ回路を基本として形成されていた。このような駆動回路の実装技術が根拠となり、液晶表示装置において軽量化および薄型化を推進するためには、画素部の他に駆動回路を同一基板上に一体形成できる結晶質半導体層を活性層とするＴＦＴが適していることが明らかとなってきた。
【０００５】
【発明が解決しようとする課題】
ＴＦＴの特性から比較すると結晶質半導体層を活性層に適用した方が優れているが、画素ＴＦＴの他に各種回路に対応したＴＦＴを作製するためには、その製造工程が複雑なものとなり工程数が増加してしまう問題があった。工程数の増加は製造コストの増加要因になるばかりか、製造歩留まりを低下させる原因となることは明らかである。
【０００６】
さらに、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴを用いて作製されるこれらの回路の動作を安定化させるためには、ＴＦＴのしきい値電圧やサブスレショルド定数（Ｓ値）などの値を所定の範囲内とする必要がある。そのためには、ＴＦＴを構造面からと構成する材料面からとの両面から検討する必要がある。
【０００７】
本発明はこのような問題点を解決するための技術であり、ＴＦＴを用いて作製するアクティブマトリクス型の液晶表示装置に代表される電気光学装置ならびに半導体装置において、各種回路に配置されるＴＦＴの構造を、回路の機能に応じて適切なものとすることにより、半導体装置の動作特性および信頼性を向上させ、かつ、低消費電力化を図ると共に、工程数を削減して製造コストの低減および歩留まりの向上を実現することを目的としている。
【０００８】
【課題を解決するための手段】
製造コストの低減および歩留まりを実現するためには、工程数を削減することが一つの手段として適用できる。具体的には、ＴＦＴの製造に要するフォトマスクの枚数を削減することが必要である。フォトマスクはフォトリソグラフィーの技術において、エッチング工程のマスクとするレジストパターンを基板上に形成するために用いる。従って、フォトマスクを１枚使用することは、その前後の工程において、被膜の成膜およびエッチングなどの工程の他に、レジスト剥離、洗浄や乾燥工程などが付加され、フォトリソグラフィーの工程においても、レジスト塗布、プレベーク、露光、現像、ポストベークなどの煩雑な工程が行われることを意味する。
【０００９】
そして、フォトマスク数を削減しながらも、各種回路に配置されるＴＦＴの構造をその回路の機能に応じて適切なものとする。具体的には、スイッチング素子用のＴＦＴは、動作速度よりもオフ電流値を低減させることに重点を置いた構造が望ましい。そのような構造として、マルチゲート構造を採用する。一方、高速動作が要求される駆動回路に設けられるＴＦＴは、動作速度を高めることと、それと同時に顕著な問題となるホットキャリア注入による劣化を抑制することに重点を置いた構造が望ましい。そのような構造として、ＴＦＴのＬＤＤ領域に工夫を加える。即ち、チャネル形成領域とドレイン領域との間に設けられるＬＤＤ領域において、ドレイン領域に近づくにつれて徐々に導電型制御用の不純物元素の濃度が高くなるような濃度勾配を持たせる点に特徴がある。この構成は、ドレイン領域近傍の空乏層において、電界が集中するのを緩和する効果がより顕著となる。
【００１０】
このような不純物元素の濃度勾配を有するＬＤＤ領域を形成するために、本発明では、イオン化した導電型制御用の不純物元素を、電界で加速してゲート絶縁膜（本発明では、ゲート電極と半導体層とに密接してその両者の間に設けられるゲート絶縁膜と、該ゲート絶縁膜からその周辺の領域に延在する絶縁膜を含めてゲート絶縁膜と称する）を通過させて、半導体層に添加する方法を用いる。本明細書中において、この不純物元素の添加方法を便宜上「スルードープ法」と呼ぶ。そして、本発明のスルードープ法においてゲート電極の形状は、ゲート電極の端部において端部から内側に向かって徐々に厚さが増加するいわゆるテーパー形状とする。また、ゲート絶縁膜も同様にゲート電極と接する部分に向かって徐々に厚さが増加するテーパー形状としてスルードープ法を行うことで、ゲート絶縁膜のテーパー部の厚さにより半導体層に添加される不純物元素の濃度を制御することが可能となり、ＴＦＴのチャネル長方向に渡って不純物元素の濃度が徐々に変化するＬＤＤ領域を形成することができる。
【００１１】
ゲート電極を形成する材料は耐熱性導電性材料を用い、タングステン（Ｗ）、タンタル（Ｔａ）、チタン（Ｔｉ）から選ばれた元素、または前記元素を成分とする化合物或いは合金から形成する。このような耐熱性導電性材料を高速でかつ精度良エッチングして、さらに端部をテーパー形状とするためには、高密度プラズマを用いたドライエッチング法を適用する。高密度プラズマを得る手法にはマイクロ波や誘導結合プラズマ（Inductively Coupled Plasma：ＩＣＰ）を用いたエッチング装置が適している。特に、ＩＣＰエッチング装置はプラズマの制御が容易であり、処理基板の大面積化にも対応できる。
【００１２】
ＩＣＰを用いたプラズマ処理方法やプラズマ処理装置に関しては特開平９−２９３６００号公報で開示されている。同公報では、プラズマ処理を高精度に行うための手段として、高周波電力を、インピーダンス整合器を介して４本の渦巻き状コイル部分が並列に接続されてなるマルチスパイラルコイルに印加してプラズマを形成する方法を用いている。ここで、各コイル部分の１本当たりの長さは、高周波の波長の１／４倍としている。さらに、被処理物を保持する下部電極にも、別途高周波電力を印加してバイアス電圧を付加する構成としている。
【００１３】
このようなＩＣＰを用いたプラズマ処理装置（例えば、エッチング装置）の構造概略図を図１７（Ａ）に示す。反応空間の上部に設けられた石英板９０５上にアンテナコイル９０３を配置して、マッチングボックス９０７を介して第1の高周波電源９０１に接続されている。第1の高周波電源９０１は６〜６０MHz、代表的には１３．５６MHzを適用する。被処理物となる基板９０６を保持する下部電極９０４には第２の高周波電源９０２がマッチングボックス９１２を介して接続されている。第２の高周波電源９０２は１００kHz〜６０MHz（例えば、６〜２９MHz）とする。アンテナコイル９０３に高周波電力が印加されると、アンテナコイル９０３に高周波電流Ｊがθ方向に流れ、Ｚ方向に磁界Ｂが発生する（数式１）。
【００１４】
【数１】
そして、ファラデーの電磁誘導の法則に従い、θ方向に誘導電界Ｅが生じる（数式２）。
【００１６】
【数２】
この誘導電界Ｅで電子がθ方向に加速されてガス分子と衝突し、プラズマが生成される。誘導電界の方向がθ方向なので、荷電粒子が反応室の壁や基板に衝突してエネルギーを消失させる確立が低くなる。また、アンテナコイル９０３の下方へは、磁界Ｂが殆ど及ばないので、平板状に広がった高密度プラズマ領域が形成される。そして、下部電極９０４に印加する高周波電力を調整することによって、プラズマ密度と基板９０６にかかるバイアス電圧を独立に制御することができる。また、被処理物の材料に応じて印加する高周波電力の周波数を異ならせることも可能となる。
【００１８】
ＩＣＰで高密度プラズマを得る為にはアンテナコイルに流れる高周波電流Ｊを低損失で流す必要があり、そのインダクタンスを低下させなければならない。その為に、アンテナコイルを分割した方式とすることが有効となる。図１７（Ｂ）はそのような構成を示す図であり、石英板９１１上に４本の渦巻き状コイル（マルチスパイラルコイル）９１０を配置して、マッチングボックス９０９を介して第1の高周波電源９０８に接続されている。このとき、各コイルの１本当たりの長さを高周波の波長の１／４の整数倍としておくと、コイルに定在波が立ち発生する電圧のピーク値を高めることができる。
【００１９】
このようなマルチスパイラルコイルを適用したＩＣＰを用いたエッチング装置を用いると、前記耐熱性導電性材料のエッチングを良好に行うことができる。ここでは、松下電器産業（株）製のＩＣＰを用いたドライエッチング装置（Model Ｅ６４５−□ＩＣＰ）を用いた。図１８は、ガラス基板上に所定のパターンに形成されたＷ膜について、そのパターン端部のテーパー形状について調べた結果を示す。ここで、テーパー部の角度は基板表面（水平面）とテーパー部の傾斜部とがなす角を角度として定義する（図５においてθ１で示す角度）。ここでは、共通条件として放電電力（コイルに印加する高周波電力、１３．５６MHz）を３．２W/cm2、圧力１．０ＰａとしてエッチングガスにＣＦ4とＣｌ2を用いた。図１８（Ａ）はテーパー部の角度θ１について、基板側にかけるバイアス電力（１３．５６MHz）依存性を示す。エッチングガスの流量はＣＦ4、Ｃｌ2共に３０SCCMとした。テーパー部の角度θ１はバイアス電力が１２８〜３８４mW/cm2の範囲で７０〜２０°まで変化させることが可能であることが明らかとなった。また、図１８（Ｂ）はテーパー部の角度θ１のエッチングガス流量比依存性について調べた結果を示す。ＣＦ4とＣｌ2の合計の流量を６０SCCMとして、ＣＦ4のみを２０〜４０SCCMの範囲で変化させた。このときバイアス電力は１２８mW/cm2とした。その結果、テーパー部の角度θ１は６０〜８０°まで変化させることが可能であった。
【００２０】
このようにテーパー部の角度は基板側にかけるバイアス電力によって大きく変化を示し、バイアス電力をさらに高め、また、圧力を変化させることによりテーパー部の角度を５〜４５°まで変化させることができる。
【００２１】
また、本発明では、ゲート電極の端部に接するゲート絶縁膜にもテーパー部を形成する。図５は、ｎチャネルＴＦＴの部分拡大図である。ここで、ゲート絶縁膜のテーパー部の角度は基板表面（水平面）とテーパー部の傾斜部とがなす角をテーパー角として定義する（図５においてθ２で示す角度）。ＬＤＤ領域６２３はゲート絶縁膜のテーパー部６２７の下に形成される。このとき、ＬＤＤ領域におけるリン（Ｐ）の濃度分布は６２５の曲線で示され、チャネル形成領域６２１から遠ざかるにつれて増加する。
【００２２】
この増加の割合は、イオンドープにおける加速電圧やドーズ量などの条件、テーパー部６２７、６２８の角度θ２、θ１やゲート電極６０７の厚さなどによって異なってくる。このように、ゲート電極の端部とその近傍におけるゲート絶縁膜をテーパー形状として、そのテーパー部を通して不純物元素を添加することにより、テーパー部の下に存在する半導体層中に、徐々に前記不純物元素の濃度が変化するような不純物領域を形成することができる。また、ＬＤＤ領域の端部６２２は、ゲート電極６０７と重なっているが、ドーピング条件によってはゲート電極とＬＤＤが重ならないようにすることも可能である。
【００２３】
また、エッチング条件によっては、図１６（ａ）に示すようなゲート絶縁膜の形状となる場合もある。ＬＤＤ領域１６２３は、図１６（ａ）に示したゲート絶縁膜のテーパー部の下に形成される。図１６（ａ）において、１６０５はゲート絶縁膜、１６０７はゲート電極、１６２１はチャネル形成領域、１６２２はゲート電極と重なるＬＤＤ領域、１６２４はソース領域またはドレイン領域である。
【００２４】
また、エッチング条件によっては、図１６（ｂ）に示すようなゲート絶縁膜の形状となる場合もある。ＬＤＤ領域１７２３は、図１６（ａ）に示したゲート絶縁膜のテーパー部の下に形成される。図１６（ｂ）において、１７０５はゲート絶縁膜、１７０７はゲート電極、１７２１はチャネル形成領域、１７２２はゲート電極と重なるＬＤＤ領域、１７２４はソース領域またはドレイン領域である。また、図１６（ｂ）においては、テーパ−部に段差ができており、ゲート電極端部から長さＬ３の領域は、ゲート絶縁膜の膜厚がゲート電極の下方の膜厚と同一である。
【００２５】
表１はゲート電極を形成する前記耐熱性導電性材料のＩＣＰエッチング装置における加工特性を示す。ここでは、Ｗ膜とＴａ膜の他に、ゲート電極用の材料としてしばしば用いられるモリブデンータングステン（Ｍｏ−Ｗ）合金（組成比はＭｏ：Ｗ＝４８：５０wt%）の例を示す。表１にはエッチング速度、適用するエッチングガス、およびゲート電極の下地となるゲート絶縁膜との選択比の代表的な値を示す。ゲート絶縁膜はプラズマＣＶＤ法で作製する酸化シリコン膜または酸化窒化シリコン膜であり、ここで選択比はゲート絶縁膜のエッチング速度に対するそれぞれの材料におけるエッチング速度の割合として定義する。
【００２６】
【表１】
Ｔａ膜のエッチング速度は１４０〜１６０nm/minで選択比も６〜８が選られ、Ｗ膜のエッチング速度７０〜９０nm/min、また選択比２〜４に対して優れた値となっている。従って、被加工性という観点からはＴａ膜も適しているが、表中に示さない値として、抵抗率が２０〜３０μΩｃｍであり、Ｗ膜の１０〜１６μΩｃｍに比べて若干高い点が難点となる。一方、Ｍｏ−Ｗ合金はエッチング速度が４０〜６０nm/minと遅く、また選択比は０．１〜２となりこの材料は被加工性という観点から必ずしも適していないことが覗われる。このように、表１からはＴａ膜が最も良い結果を示していることがわかるが、前述のように抵抗率を考慮するとＷ膜が総合的には適していると判断される。
【００２８】
ここでは、Ｗ膜を一例として示したが、前記耐熱性導電性材料についてＩＣＰエッチング装置を用いると、容易にパターンの端部をテーパー形状として加工することができる。そして、このような方法を適用してゲート電極を設け、スルードープ法を行うことで、ゲート絶縁膜の厚さにより半導体層に添加される不純物元素の濃度を制御することが可能となり、ＴＦＴのチャネル長方向に向かって不純物元素の濃度が徐々に変化するＬＤＤ領域を形成することが可能となる。
【００２９】
このような手段を用い、本発明の構成は、
絶縁表面を有する基板上に形成された半導体薄膜からなる活性層と、該活性層を覆う絶縁膜と、該絶縁膜上に形成されたゲート電極とからなるＴＦＴを含む半導体装置であって、
前記活性層はゲート電極と重なるチャネル形成領域と、ＬＤＤ領域を形成する低濃度不純物領域と、ソース領域またはドレイン領域とを有し、
前記絶縁膜のうち、前記低濃度不純物領域上方の膜厚は、前記チャネル形成領域上方の膜厚より薄く、且つ前記ソース領域またはドレイン領域上方の膜厚より厚いことを特徴とする半導体装置である。
【００３０】
上記構成において、前記ゲート電極は、テーパー部を有していることを特徴としている。
【００３１】
また、上記構成において、前記低濃度不純物領域は、前記チャネル形成領域と前記ソース領域の間、または前記チャネル形成領域と前記ドレイン領域との間に存在することを特徴としている。
【００３２】
また、上記構成において、前記低濃度不純物領域に含まれるｐ型またはｎ型不純物元素の濃度は、チャネル形成領域から遠ざかるにつれて高くなることを特徴としている。
【００３３】
また、上記構成において、前記ソース領域または前記ドレイン領域は、前記低濃度不純物領域に含まれるｐ型またはｎ型不純物元素の濃度より高い濃度でｐ型またはｎ型不純物元素を含む領域であることを特徴としている。
【００３４】
また、上記構成において、前記低濃度不純物領域に含まれるｐ型またはｎ型不純物元素の濃度は、１×１０16〜１×１０20atoms／cm3であることを特徴とする半導体装置。
【００３５】
また、上記構成において、前記活性層を覆う絶縁膜は、テーパー部を有し、チャネル長方向における該テーパー部の長さＬ２は、０．１〜１μｍであることを特徴とする半導体装置。
【００３６】
また、上記構成において、前記ゲート電極は、耐熱性導電性材料からなる単層膜または積層膜であり、前記耐熱性導電性材料は、タンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）から選ばれた元素、または前記元素を成分とする化合物、または前記元素を組み合わせた化合物、または前記元素を成分とする窒化物、前記元素を成分とするシリサイド、であることを特徴としている。
【００３７】
また、上記構成において、前記ゲート電極のテーパー部の角度は５〜３５°であることを特徴としている。
する半導体装置。
【００３８】
また、上記構成を得るための本発明の作製方法は、
画素部に設けた画素ＴＦＴと、該画素部の周辺にｐチャネル型ＴＦＴとｎチャネル型ＴＦＴとを有する駆動回路を同一の基板上に設けた半導体装置において、
前記基板上に結晶構造を含む半導体層を形成する第１の工程と、
前記結晶構造を含む半導体層を選択的にエッチングして複数の島状半導体層を形成する第２の工程と、
前記島状半導体層に接してゲート絶縁膜を形成する第３の工程と、
前記ゲート絶縁膜上に耐熱性導電性材料から成る導電層を形成する第４の工程と、
前記導電層を選択的にエッチングして、テーパー部を有するゲート電極及びテーパー部を有するゲート絶縁膜を形成する第５の工程と、
少なくとも、前記駆動回路のｎチャネル型ＴＦＴおよび前記画素ＴＦＴを形成する前記島状半導体層に、前記ゲート絶縁膜のテーパー部を通してｎ型を付与する不純物元素を添加して、前記基板と平行な方向において該ｎ型を付与する不純物元素の濃度勾配を有する低濃度ｎ型不純物領域を形成する第６の工程と、
前記駆動回路のｎチャネル型ＴＦＴおよび前記画素ＴＦＴを形成する前記島状半導体層に、前記ゲート電極をマスクとしてｎ型を付与する不純物元素を添加して高濃度ｎ型不純物領域を形成する第７の工程と、
前記駆動回路のｐチャネル型ＴＦＴを形成する前記島状半導体層に、前記ゲート電極のテーパー部と前記ゲート絶縁膜を通してｐ型を付与する不純物元素を添加して、前記基板と平行な方向において該ｐ型を付与する不純物元素の濃度勾配を有する低濃度ｐ型不純物領域と、前記ゲート電極のテーパー部を介しないでｐ型を付与する不純物元素を添加して、高濃度ｐ型不純物領域とを同時に形成する第８の工程と、
前記駆動回路のｎチャネル型ＴＦＴと前記画素ＴＦＴとｐチャネル型ＴＦＴとの上方に、無機絶縁物材料から成る第１の層間絶縁膜を形成する第９の工程と、
該第１の層間絶縁膜に密接して有機絶縁物材料からなる第２の層間絶縁膜を形成する第１０の工程と、
前記画素ＴＦＴに接続する画素電極を、前記第２の層間絶縁膜上に形成する第１１の工程とを有することを特徴とする半導体装置の作製方法である。
【００３９】
上記構成において、前記導電層を選択的にエッチングして、テーパー部を有するゲート電極及びテーパー部を有するゲート絶縁膜を形成する第５の工程は、一度のエッチング処理によって行われる方法を用いてもよいし、複数のエッチング処理によって行われる方法を用いてもよい。
【００４０】
【発明の実施の形態】
本発明の実施の形態について、以下に示す実施例により詳細な説明を行う。
[実施例１]
本発明の実施例について図１〜図５を用いて説明する。ここでは、画素部の画素ＴＦＴおよび保持容量と、画素部の周辺に設けられる駆動回路のＴＦＴを同時に作製する方法について工程に従って詳細に説明する。
【００４１】
図１（Ａ）において、基板１０１にはコーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板の他に、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）など光学的異方性を有しないプラスチック基板を用いることができる。ガラス基板を用いる場合には、ガラス歪み点よりも１０〜２０℃程度低い温度であらかじめ熱処理しておいても良い。そして、基板１０１のＴＦＴを形成する表面に、基板１０１からの不純物拡散を防ぐために、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜１０２を形成する。例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜１０２ａを１０〜２００nm（好ましくは５０〜１００nm）、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化水素化シリコン膜１０２ｂを５０〜２００ｎｍ（好ましくは１００〜１５０nm）の厚さに積層形成する。ここでは下地膜１０２を２層構造として示したが、前記絶縁膜の単層膜または２層以上積層させて形成しても良い。
【００４２】
酸化窒化シリコン膜は従来の平行平板型のプラズマＣＶＤ法を用いて形成する。酸化窒化シリコン膜１０２ａは、ＳｉＨ4を１０SCCM、ＮＨ3を１００SCCM、Ｎ2Ｏを２０SCCMとして反応室に導入し、基板温度３２５℃、反応圧力４０Pa、放電電力密度０．４１W/cm2、放電周波数６０MHzとした。一方、酸化窒化水素化シリコン膜１０２ｂは、ＳｉＨ4を５SCCM、Ｎ2Ｏを１２０SCCM、Ｈ2を１２５SCCMとして反応室に導入し、基板温度４００℃、反応圧力２０Pa、放電電力密度０．４１W/cm2、放電周波数６０MHzとした。これらの膜は、基板温度を変化させ、反応ガスの切り替えのみで連続して形成することもできる。
【００４３】
このようにして作製した酸化窒化シリコン膜１０２ａは、密度が９．２８×１０22/cm3であり、フッ化水素アンモニウム（ＮＨ4ＨＦ2）を７．１３％とフッ化アンモニウム（ＮＨ4Ｆ）を１５．４％含む混合溶液（ステラケミファ社製、商品名ＬＡＬ５００）の２０℃におけるエッチング速度が約６３nm/minと遅く、緻密で硬い膜である。このような膜を下地膜に用いると、この上に形成する半導体層にガラス基板からのアルカリ金属元素が拡散するのを防ぐのに有効である。
【００４４】
次に、２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで非晶質構造を有する半導体層１０３ａを、プラズマＣＶＤ法やスパッタ法などの公知の方法で形成する。例えば、プラズマＣＶＤ法で非晶質シリコン膜を５５ｎｍの厚さに形成する。非晶質構造を有する半導体膜には、非晶質半導体層や微結晶半導体膜があり、非晶質シリコン・ゲルマニウム膜などの非晶質構造を有する化合物半導体膜を適用しても良い。また、下地膜１０２と非晶質半導体層１０３ａとは両者を連続形成することも可能である。例えば、前述のように酸化窒化シリコン膜１０２ａと酸化窒化水素化シリコン膜１０２ｂをプラズマＣＶＤ法で連続して成膜後、反応ガスをＳｉＨ4、Ｎ2Ｏ、Ｈ2からＳｉＨ4とＨ2或いはＳｉＨ4のみに切り替えれば、一旦大気雰囲気に晒すことなく連続形成できる。その結果、酸化窒化水素化シリコン膜１０２ｂの表面の汚染を防ぐことが可能となり、作製するＴＦＴの特性バラツキやしきい値電圧の変動を低減させることができる。
【００４５】
そして、結晶化の工程を行い非晶質半導体層１０３ａから結晶質半導体層１０３ｂを作製する。その方法としてレーザーアニール法や熱アニール法（固相成長法）、またはラピットサーマルアニール法（ＲＴＡ法）を適用することができる。前述のようなガラス基板や耐熱性の劣るプラスチック基板を用いる場合には、特にレーザーアニール法を適用することが好ましい。ＲＴＡ法では、赤外線ランプ、ハロゲンランプ、メタルハライドランプ、キセノンランプなどを光源に用いる。或いは特開平７−１３０６５２号公報で開示された技術に従って、触媒元素を用いる結晶化法で結晶質半導体層１０３ｂを形成することもできる。結晶化の工程ではまず、非晶質半導体層が含有する水素を放出させておくことが好ましく、４００〜５００℃で１時間程度の熱処理を行い含有する水素量を５atom％以下にしてから結晶化させると膜表面の荒れを防ぐことができるので良い。
【００４６】
また、プラズマＣＶＤ法で非晶質シリコン膜の形成工程において、反応ガスにＳｉＨ4とアルゴン（Ａｒ）を用い、成膜時の基板温度を４００〜４５０℃として形成すると、非晶質シリコン膜の含有水素濃度を５atomic%以下にすることもできる。このような場合において水素を放出させるための熱処理は不要となる。
【００４７】
結晶化をレーザーアニール法にて行う場合には、パルス発振型または連続発光型のエキシマレーザーやアルゴンレーザーをその光源とする。パルス発振型のエキシマレーザーを用いる場合には、レーザー光を線状に加工してレーザーアニールを行う。レーザーアニール条件は実施者が適宣選択するものであるが、例えば、レーザーパルス発振周波数３０Ｈｚとし、レーザーエネルギー密度を１００〜５００mJ/cm2(代表的には３００〜４００mJ/cm2)とする。そして線状ビームを基板全面に渡って照射し、この時の線状ビームの重ね合わせ率（オーバーラップ率）を８０〜９８％として行う。このようにして図１（Ｂ）に示すように結晶質半導体層１０３ｂを得ることができる。
【００４８】
そして、結晶質半導体層１０３ｂ上に第１のフォトマスク（ＰＭ１）を用い、フォトリソグラフィーの技術を用いてレジストパターンを形成し、ドライエッチングによって結晶質半導体層を島状に分割し、図１（Ｃ）に示すように島状半導体層１０４〜１０８を形成する。結晶質シリコン膜のドライエッチングにはＣＦ4とＯ2の混合ガスを用いる。
【００４９】
このような島状半導体層に対し、ＴＦＴのしきい値電圧（Ｖth）を制御する目的でｐ型を付与する不純物元素を１×１０16〜５×１０17atoms／cm3程度の濃度で島状半導体層の全面に添加しても良い。半導体に対してｐ型を付与する不純物元素には、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）など周期律表第１３族の元素が知られている。その方法として、イオン注入法やイオンドープ法（或いはイオンシャワードーピング法）を用いることができるが、大面積基板を処理するにはイオンドープ法が適している。イオンドープ法ではジボラン（Ｂ2Ｈ6）をソースガスとして用いホウ素（Ｂ）を添加する。このような不純物元素の注入は必ずしも必要でなく省略しても差し支えないが、特にｎチャネル型ＴＦＴのしきい値電圧を所定の範囲内に収めるために用いる手法である。
【００５０】
ゲート絶縁膜１０９はプラズマＣＶＤ法またはスパッタ法を用い、膜厚を４０〜１５０ｎｍとしてシリコンを含む絶縁膜で形成する。本実施例では、１２０ｎｍの厚さで酸化窒化シリコン膜から形成する。また、ＳｉＨ4とＮ2ＯにＯ2を添加させて作製された酸化窒化シリコン膜は、膜中の固定電荷密度が低減されているのでこの用途に対して好ましい材料となる。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。例えば、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法で、オルトケイ酸テトラエチル（Tetraethyl Orthosilicate：ＴＥＯＳ）とＯ2とを混合し、反応圧力４０Pa、基板温度３００〜４００℃とし、高周波（１３．５６MHz）電力密度０．５〜０．８W/cm2で放電させて形成することができる。このようにして作製された酸化シリコン膜は、その後４００〜５００℃の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。
【００５１】
そして、図１（Ｄ）に示すように、ゲート絶縁膜１０９上にゲート電極を形成するための耐熱性導電層を形成する。耐熱性導電層は単層で形成しても良いが、必要に応じて二層あるいは三層といった複数の層から成る積層構造としても良い。例えば、ゲート電極にはこのような耐熱性導電性材料を用い、導電性の金属膜から成る導電層（Ａ）１１０と窒化物金属膜から成る導電層（Ｂ）１１１とを積層した構造とすると良い。導電層（Ａ）１１０はＴａ、Ｔｉ、Ｗから選ばれた元素、または前記元素を成分とする合金か、前記元素を組み合わせた合金膜で形成すれば良く、導電層（Ｂ）１１１は窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）膜などで形成する。また、導電層（Ａ）１１０はタングステンシリサイド、チタンシリサイドを適用しても良い。導電層（Ｂ）１１１は低抵抗化を図るために含有する不純物濃度を低減させることが好ましく、特に酸素濃度に関しては３０ｐｐｍ以下とすると良かった。例えば、Ｗは酸素濃度を３０ｐｐｍ以下とすることで２０μΩｃｍ以下の比抵抗値を実現することができた。
【００５２】
導電層（Ａ）１１０は２００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）とし、導電層（Ｂ）１１１は１０〜５０ｎｍ（好ましくは２０〜３０ｎｍ）とすれば良い。Ｗをゲート電極として形成する場合には、Ｗをターゲットとしたスパッタ法で、導電層（Ａ）１１０をＷ膜で２５０nmの厚さに形成し、Ａｒガスと窒素（Ｎ2）ガスを導入して導電層（Ｂ）１１１をＷＮ膜で５０nmの厚さに形成する。その他の方法として、Ｗ膜は６フッ化タングステン（ＷＦ6）を用いて熱ＣＶＤ法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μΩｃｍ以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、Ｗ中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。このことより、スパッタ法による場合、純度９９．９９９９％のＷターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０μΩｃｍを実現することができる。
【００５３】
尚、図示しないが、導電層（Ａ）１１０の下に２〜２０ｎｍ程度の厚さでリン（Ｐ）をドープしたシリコン膜を形成しておくことは有効である。これにより、その上に形成される導電膜の密着性向上と酸化防止を図ると同時に、導電層（Ａ）１１０または導電層（Ｂ）１１１が微量に含有するアルカリ金属元素がゲート絶縁膜１０９に拡散するのを防ぐことができる。いずれにしても、導電層（Ｂ）１１１は抵抗率を１０〜５０μΩcmの範囲ですることが好ましい。
【００５４】
本実施例では、ゲート電極を形成するために導電層（Ａ）１１０をＷ膜で、導電層（Ｂ）１１１をＷＮ膜で形成した。次に、第２のフォトマスク（ＰＭ２）を用い、フォトリソグラフィーの技術を使用してレジストマスク１１２ａ〜１１７ａを形成し、導電層（Ａ）１１０と導電層（Ｂ）１１１とを一括でエッチングしてゲート電極１１８〜１２２と容量配線１２３を形成する。ゲート電極１１８ｃ〜１２２ｃと容量配線１２３ｃは、導電層（Ａ）から成る１１８ａ〜１２３ａと、導電層（Ｂ）から成る１１８ｂ〜１２３ｂとが一体として形成されている（図２（Ａ））。
【００５５】
このときのエッチングによりレジストマスクが形成されていない領域のゲート絶縁膜が薄膜化される。
【００５６】
次いで、少なくともゲート電極１１８〜１２２の端部にテーパー部が形成されるようにエッチングする。このエッチング加工はＩＣＰエッチング装置により行う。その技術の詳細は前述の如くである。具体的なエッチング条件として、エッチングガスにＣＦ4とＣｌ2の混合ガスを用いその流量をそれぞれ３０SCCMとして、放電電力３．２W/cm2(13.56MHz)、バイアス電力２２４mW/cm2(13.56MHz)、圧力１．０Ｐａでエッチングを行った。（図２（Ｂ））
【００５７】
このようなエッチング条件により、ゲート電極の端部において、該端部から内側にむかって徐々に厚さが増加するテーパー部が形成され、１１８ｄ、１１８ｅからなるゲート電極１１８ｆが形成される。また、同様に１１９ｆ、１２０ｆ、１２１ｆ、１２２ｆ、１２３ｆが形成され、各々のテーパー部の角度は５〜３５°、好ましくは１０〜２５°とする。ゲート電極のテーパー部の角度は、図５でθ１として示す部分の角度である。この角度は、後にＬＤＤ領域を形成する低濃度ｎ型不純物領域の濃度勾配に大きく影響する。尚、テーパー部の角度θ１は、テーパー部の長さ（Ｌ１）とテーパー部の厚さ（ＨＧ）を用いてＴａｎ（θ１）＝ＨＧ／Ｌ１で表される。
【００５８】
また、本実施例では、１０〜２０％程度の割合でエッチング時間を増しするオーバーエッチングを行なったため、ゲート絶縁膜の露出した面は２０〜５０nm程度エッチングされて実質的に薄くなった。また、レジストマスク１１２ａ〜１１７ａもエッチングされて、小さな形状のレジストマスク１１２ｂ〜１１７ｂとなる。この結果、ゲート電極の端部と接する部分にテーパー部が形成されたゲート絶縁膜１３０が形成された。ゲート絶縁膜１３０のテーパー部の角度は、図５でθ２として示す部分の角度である。この角度は、後にＬＤＤ領域を形成する低濃度ｎ型不純物領域の濃度勾配に大きく影響する。尚、テーパー部の角度θ２は、ゲート絶縁膜のテーパー部の長さ（Ｌ２）とテーパー部の厚さ（ＨＧ２）を用いてＴａｎ（θ２）＝ＨＧ２／Ｌ２で表される。
【００５９】
そして、画素ＴＦＴおよび駆動回路のｎチャネル型ＴＦＴのＬＤＤ領域を形成するために、ｎ型を付与する不純物元素添加の工程（ｎ-ドープ工程）を行う。ゲート電極の形成に用いたレジストマスク１１２ａ〜１１７ａをそのまま残し、端部にテーパー部を有するゲート電極１１８ｃ〜１２２ｃをマスクとして自己整合的にｎ型を付与する不純物元素をイオンドープ法で添加する。ここでは、ｎ型を付与する不純物元素をゲート電極の端部と接するゲート絶縁膜のテーパー部を通して、その下に位置する半導体層に達するように添加するためにドーズ量を１×１０13〜５×１０14atoms／cm2とし、加速電圧を６０〜１００ｋｅＶとして行う。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いた。このようなイオンドープ法により半導体層のリン（Ｐ）濃度は１×１０16〜１×１０19atoms／cm3の濃度範囲で添加する。このようにして、図２（Ｃ）に示すように島状半導体層に低濃度ｎ型不純物領域１２４〜１２９を形成する。
【００６０】
この工程において、低濃度ｎ型不純物領域１２４〜１２８において、リン（Ｐ）の濃度勾配は、ゲート絶縁膜のテーパー部の膜厚変化を反映する。これはゲート絶縁膜テーパー部における膜厚の差によって、半導体層に達するリン（Ｐ）の濃度が変化するためである。また、実際にはゲート電極を通して、ゲート電極のテーパー部における端部の下方にもリンが添加される。即ち、低濃度ｎ型不純物領域１２４〜１２８へ添加されるリン（Ｐ）の濃度は、チャネル形成領域に向かって徐々に濃度が低くなる。
【００６１】
尚、図２（Ｃ）では低濃度ｎ型不純物領域１２４〜１２９の端部を斜めに図示しているが、これはリン（Ｐ）が添加された領域を直接的に示しているのではなく、上述のようにリンの濃度変化がゲート絶縁膜の形状に沿って変化していることを表している。
【００６２】
次に、ｎチャネル型ＴＦＴにおいて、ソース領域またはドレイン領域として機能する高濃度ｎ型不純物領域の形成を行った（ｎ+ドープ工程）。レジストのマスク１１２〜１１７を残し、今度はゲート電極１１８〜１２２がリン（Ｐ）を遮蔽するマスクとなるように、イオンドープ法において４０〜１００ｋｅＶの加速電圧の条件で添加する。このようにして高濃度ｎ型不純物領域１３１〜１３６を形成する。この領域におけるゲート絶縁膜１３０は、前述のようにゲート電極の加工のおいてオーバーエッチングが施されたため、当初の膜厚である１２０nmから薄くなり、７０〜１００nmとなっている。そのためこのような低加速電圧の条件でも良好にリン（P）を添加することができる。そして、この領域のリン（Ｐ）の濃度は１×１０20〜１×１０21atoms／cm3の濃度範囲となるようにする（図３（Ａ））。
【００６３】
そして、ｐチャネル型ＴＦＴを形成する島状半導体層１０４、１０６にソース領域およびドレイン領域とする高濃度ｐ型不純物領域１４０、１４１を形成する。ここでは、ゲート電極１１８、１２０をマスクとしてｐ型を付与する不純物元素を添加し、自己整合的に高濃度ｐ型不純物領域を形成する。このとき、ｎチャネル型ＴＦＴを形成する島状半導体層１０５、１０７、１０８は、第３のフォトマスク（ＰＭ３）を用いてレジストマスク１３７〜１３９を形成し全面を被覆しておく。ここで形成される不純物領域１４０、１４１はジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成する。そして、ゲート電極と重ならない高濃度ｐ型不純物領域１４０ａ、１４１ａのボロン（Ｂ）濃度は、３×１０20〜３×１０21atoms／cm3となるようにする。また、不純物領域１４０ｂ、１４１ｂは、ゲート絶縁膜とゲート電極のテーパー部を介して不純物元素が添加されるので、実質的に低濃度ｐ型不純物領域として形成され、少なくとも１．５×１０19atoms／cm3以上の濃度とする。この高濃度ｐ型不純物領域１４０ａ、１４１ａおよび低濃度ｐ型不純物領域１４０ｂ、１４１ｂには、前工程においてリン（Ｐ）が添加されていて、高濃度ｐ型不純物領域１４０ａ、１４１ａには１×１０20〜１×１０21atoms／cm3の濃度で、低濃度ｐ型不純物領域１４０ｂ、１４１ｂには１×１０16〜１×１０19atoms／cm3の濃度で含有しているが、この工程で添加するボロン（Ｂ）の濃度をリン（Ｐ）濃度の１．５から３倍となるようにすることにより、ｐチャネル型ＴＦＴのソース領域およびドレイン領域として機能するために何ら問題は生じなかった。
【００６４】
その後、図３（Ｂ）に示すように、ゲート電極およびゲート絶縁膜を覆う第１の層間絶縁膜１４２を形成する。第１の層間絶縁膜１４２は酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜、またはこれらを組み合わせた積層膜で形成すれば良い。いずれにしても第１の層間絶縁膜１４２は無機絶縁物材料から形成する。第１の層間絶縁膜１４２の膜厚は１００〜２００ｎｍとする。ここで、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳとＯ2とを混合し、反応圧力４０Pa、基板温度３００〜４００℃とし、高周波（１３．５６MHz）電力密度０．５〜０．８W/cm2で放電させて形成することができる。また、酸化窒化シリコン膜を用いる場合には、プラズマＣＶＤ法でＳｉＨ4、Ｎ2Ｏ、ＮＨ3から作製される酸化窒化シリコン膜、またはＳｉＨ4、Ｎ2Ｏから作製される酸化窒化シリコン膜で形成すれば良い。この場合の作製条件は反応圧力２０〜２００Pa、基板温度３００〜４００℃とし、高周波（６０MHz）電力密度０．１〜１．０W/cm2で形成することができる。また、ＳｉＨ4、Ｎ2Ｏ、Ｈ2から作製される酸化窒化水素化シリコン膜を適用しても良い。窒化シリコン膜も同様にプラズマＣＶＤ法でＳｉＨ4、ＮＨ3から作製することが可能である。
【００６５】
その後、それぞれの濃度で添加されたｎ型またはｐ型を付与する不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。熱アニール法では酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜６００℃で行うものであり、本実施例では５５０℃で４時間の熱処理を行った。また、基板１０１に耐熱温度が低いプラスチック基板を用いる場合にはレーザーアニール法を適用することが好ましい（図３（Ｂ））。
【００６６】
活性化の工程に続いて、雰囲気ガスを変化させ、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行う。この工程は熱的に励起された水素により島状半導体層にある１０16〜１０18/cm3のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。いずれにしても、島状半導体層１０４〜１０８中の欠陥密度を１０16/cm3以下とすることが望ましく、そのために水素を０．０１〜０．１atomic％程度付与すれば良かった。
【００６７】
活性化および水素化の工程が終了したら、有機絶縁物材料からなる第２の層間絶縁膜１４３を１．０〜２．０μｍの平均厚を有して形成する。有機樹脂材料としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベンゾシクロブテン）等を使用することができる。例えば、基板に塗布後、熱重合するタイプのポリイミドを用いる場合には、クリーンオーブンで３００℃の温度で焼成して形成する。また、アクリルを用いる場合には、２液性のものを用い、主材と硬化剤を混合した後、スピナーを用いて基板全面に塗布した後、ホットプレートで８０℃の温度で６０秒の予備加熱を行い、さらにクリーンオーブンで２５０℃で６０分焼成して形成することができる。
【００６８】
このように、第２の層間絶縁膜を有機絶縁物材料で形成することにより、表面を良好に平坦化させることができる。また、有機樹脂材料は一般に誘電率が低いので、寄生容量を低減させることができる。しかし、吸湿性があり保護膜としては適さないので、本実施例のように、第１の層間絶縁膜１４２として形成した酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜などと組み合わせて用いると良い。
【００６９】
その後、第４のフォトマスク（ＰＭ４）を用い、所定のパターンのレジストマスクを形成し、それぞれの島状半導体層に形成されたソース領域またはドレイン領域に達するコンタクトホールを形成する。コンタクトホールの形成はドライエッチング法により行う。この場合、エッチングガスにＣＦ4、Ｏ2、Ｈｅの混合ガスを用い有機樹脂材料から成る第２の層間絶縁膜１４３をまずエッチングし、その後、続いてエッチングガスをＣＦ4、Ｏ2として第１の層間絶縁膜１４２をエッチングする。さらに、島状半導体層との選択比を高めるために、エッチングガスをＣＨＦ3に切り替えてゲート絶縁膜１３０をエッチングすることにより、良好にコンタクトホールを形成することができる。
【００７０】
そして、導電性の金属膜をスパッタ法や真空蒸着法で形成し、第５のフォトマスク（ＰＭ５）によりレジストマスクパターンを形成し、エッチングによってソース配線１４４〜１４８とドレイン配線１４９〜１５３を形成する。ここで、ドレイン配線１５３は画素電極として機能するものである。ドレイン配線１５４は隣の画素に帰属する画素電極を表している。図示していないが、本実施例ではこの配線を、Ｔｉ膜を５０〜１５０nmの厚さで形成し、島状半導体層のソースまたはドレイン領域を形成する半導体膜とコンタクトを形成し、そのＴｉ膜上に重ねてアルミニウム（Ａｌ）を３００〜４００nmの厚さで形成（図３（Ｃ）において１４４ａ〜１５４ａで示す）し、さらにその上に透明導電膜を８０〜１２０nmの厚さで形成（図３（Ｃ）において１４４ｂ〜１５４ｂで示す）した。透明導電膜には酸化インジウム酸化亜鉛合金（Ｉｎ2Ｏ3―ＺｎＯ）、酸化亜鉛（ＺｎＯ）も適した材料であり、さらに可視光の透過率や導電率を高めるためにガリウム（Ｇａ）を添加した酸化亜鉛（ＺｎＯ：Ｇａ）などを好適に用いることができる。
【００７１】
こうして５枚のフォトマスクにより、同一の基板上に、駆動回路のＴＦＴと画素部の画素ＴＦＴとを有した基板を完成させることができる。駆動回路には第１のｐチャネル型ＴＦＴ（Ａ）２００ａ、第１のｎチャネル型ＴＦＴ（Ａ）２０１ａ、第２のｐチャネル型ＴＦＴ（Ａ）２０２ａ、第２のｎチャネル型ＴＦＴ（Ａ）２０３ａ、画素部には画素ＴＦＴ２０４、保持容量２０５が形成されている。本明細書では便宜上このような基板をアクティブマトリクス基板と呼ぶ。
【００７２】
駆動回路の第１のｐチャネル型ＴＦＴ（Ａ）２００ａには、島状半導体層１０４にチャネル形成領域２０６、ＬＤＤ領域２０７、高濃度ｐ型不純物領域から成るソース領域２０８、ドレイン領域２０９を有した構造となっている。第１のｎチャネル型ＴＦＴ（Ａ）２０１ａには、島状半導体層１０５にチャネル形成領域２１０、低濃度ｎ型不純物領域で形成され、ＬＤＤ領域２１１、高濃度ｎ型不純物領域で形成するソース領域２１２、ドレイン領域２１３を有している。チャネル長３〜７μｍに対して、ＬＤＤ領域をＬovとしてそのチャネル長方向の長さは３０ｎｍ〜２５０ｎｍとする。このＬovの長さはゲート電極１１９の厚さとテーパー部の角度θ１から制御する。
【００７３】
このＬＤＤ領域について図５を用いて説明する。図５に示すのは、図３（Ｃ）に示した第１のｎチャネル型ＴＦＴ（Ａ）２０１ａの部分拡大図である。ＬＤＤ領域６２２はゲート電極のテーパー部６２８の下に形成される。また、ＬＤＤ領域６２３はゲート絶縁膜のテーパー部６２７の下に形成される。このとき、両者のＬＤＤ領域におけるリン（Ｐ）の濃度分布は６２５の曲線で示され、チャネル形成領域６２１から遠ざかるにつれて増加する。この増加の割合は、イオンドープにおける加速電圧やドーズ量などの条件、テーパー部６２７、６２８の角度θ２、θ１やゲート電極６０７の厚さなどによって異なってくる。
【００７４】
このように、ゲート電極の端部とその近傍におけるゲート絶縁膜をテーパー形状として、そのテーパー部を通して不純物元素を添加することにより、テーパー部の下に存在する半導体層中に、徐々に前記不純物元素の濃度が変化するような不純物領域を形成することができる。そして、ＬＤＤ領域６２２の不純物濃度において、その最低濃度範囲を１×１０16〜１×１０17atoms／cm3とし、最高濃度範囲を１×１０17〜１×１０18atoms／cm3とする。また、ＬＤＤ領域６２３の不純物濃度において、その最低濃度範囲を１×１０17〜１×１０18atoms／cm3とし、最高濃度範囲を1×１０19〜１×１０20atoms／cm3とする。このような不純物領域を設けることにより、ｎチャネル型ＴＦＴにおいてドレイン領域近傍に発生する高電界を緩和して、ホットキャリアの発生を防ぎ、ＴＦＴの劣化を防止することができると同時にオフ電流値を低減させることを可能としている。
【００７５】
駆動回路の第２のｐチャネル型ＴＦＴ（Ａ）２０２ａは同様に、島状半導体層１０６にチャネル形成領域２１４、ＬＤＤ領域２１５、高濃度ｐ型不純物領域で形成されるソース領域２１６、ドレイン領域２１７を有した構造となっている。第２のｎチャネル型ＴＦＴ（Ａ）２０３ａには、島状半導体層１０７にチャネル形成領域２１８、ＬＤＤ領域２１９、高濃度ｎ型不純物領域で形成するソース領域２２０、ドレイン領域２２１を有している。ＬＤＤ領域２１９は、ＬＤＤ領域２１１と同じ構成とする。画素ＴＦＴ２０４には、島状半導体層１０８にチャネル形成領域２２２ａ、２２２ｂ、低濃度ｎ型不純物領域で形成するＬＤＤ領域２２３ａ、２２３ｂ、高濃度ｎ型不純物領域で形成するソースまたはドレイン領域２２５〜２２７を有している。ＬＤＤ領域２２３ａ、２２３ｂは、ＬＤＤ領域２１１と同じ構成とする。さらに、容量配線１２３と、ゲート絶縁膜と、画素ＴＦＴ２０４のドレイン領域２２７に接続する半導体層２２８、２２９とから保持容量２０５が形成されている。図３（Ｃ）では、駆動回路のｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴを一対のソース・ドレイン間に一つのゲート電極を設けたシングルゲートの構造とし、画素ＴＦＴをダブルゲート構造としたが、これらのＴＦＴはいずれもシングルゲート構造としても良いし、複数のゲート電極を一対のソース・ドレイン間に設けたマルチゲート構造としても差し支えない。
【００７６】
アクティブマトリクス型の液晶表示装置の場合、第１のｐチャネル型ＴＦＴ（Ａ）２００ａと第１のｎチャネル型ＴＦＴ（Ａ）２０１ａは高速動作を重視するシフトレジスタ回路、バッファ回路、レベルシフタ回路などを形成するのに用いる。図３（Ｃ）ではこれらの回路をロジック回路部として表している。
【００７７】
上記工程によって形成されたアクティブマトリクス基板から、アクティブマトリクス型液晶表示装置を作製する工程を説明する。まず、図４（Ａ）に示すように、図３（Ｃ）の状態のアクティブマトリクス基板に柱状スペーサから成るスペーサを形成する。スペーサは数μｍの粒子を散布して設ける方法でも良いが、ここでは基板全面に樹脂膜を形成した後これをパターニングして形成する方法を採用した。このようなスペーサの材料に限定はないが、例えば、ＪＳＲ社製のＮＮ７００を用い、スピナーで塗布した後、露光と現像処理によって所定のパターンに形成する。さらにクリーンオーブンなどで１５０〜２００℃で加熱して硬化させる。このようにして作製されるスペーサは露光と現像処理の条件によって形状を異ならせることができるが、好ましくは、スペーサの形状は柱状で頂部が平坦な形状となるようにすると、対向側の基板を合わせたときに液晶表示パネルとしての機械的な強度を確保することができる。形状は円錐状、角錐状など特別の限定はないが、例えば円錐状としたときに具体的には、高さＨを１．２〜５μｍとし、平均半径を５〜７μｍ、平均半径と底部の半径との比を１対１．５とする。このとき側面のテーパー角は±１５°以下とする。
【００７８】
スペーサの配置は任意に決定すれば良いが、好ましくは、図４（Ａ）で示すように、画素部においてはドレイン配線１５３（画素電極）のコンタクト部２３１と重ねてその部分を覆うように柱状スペーサ４０６を形成すると良い。コンタクト部２３１は平坦性が損なわれこの部分では液晶がうまく配向しなくなるので、このようにしてコンタクト部２３１にスペーサ用の樹脂を充填する形で柱状スペーサ４０６を形成することでディスクリネーションなどを防止することができる。また、駆動回路のＴＦＴ上にもスペーサ４０５ａ〜４０５ｅを形成しておく。このスペーサは駆動回路部の全面に渡って形成しても良いし、図４で示すようにソース配線およびドレイン配線を覆うようにして設けても良い。
【００７９】
その後、配向膜４０７を形成する。通常液晶表示素子の配向膜にはポリイミド樹脂を用いる。配向膜を形成した後、ラビング処理を施して液晶分子がある一定のプレチルト角を持って配向するようにした。画素部に設けた柱状スペーサ４０６の端部からラビング方向に対してラビングされない領域が２μｍ以下となるようにした。また、ラビング処理では静電気の発生がしばしば問題となるが、駆動回路のＴＦＴ上に形成したスペーサ４０５ａ〜４０５ｅにより静電気からＴＦＴを保護する効果を得ることができる。また図では説明しないが、配向膜４０７を先に形成してから、スペーサ４０６、４０５ａ〜４０５ｅを形成した構成としても良い。
【００８０】
対向側の対向基板４０１には、遮光膜４０２、透明導電膜４０３および配向膜４０４を形成する。遮光膜４０２はＴｉ膜、Ｃｒ膜、Ａｌ膜などを１５０〜３００nmの厚さで形成する。そして、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシール剤４０８で貼り合わせる。シール剤４０８にはフィラー（図示せず）が混入されていて、このフィラーとスペーサ４０６、４０５ａ〜４０５ｅによって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に液晶材料４０９を注入する。液晶材料には公知の液晶材料を用いれば良い。例えば、ＴＮ液晶の他に、電場に対して透過率が連続的に変化する電気光学応答性を示す、無しきい値反強誘電性混合液晶を用いることもできる。この無しきい値反強誘電性混合液晶には、Ｖ字型の電気光学応答特性を示すものもある。このようにして図４（Ｂ）に示すアクティブマトリクス型液晶表示装置が完成する。本実施例で完成したアクティブマトリクス基板を用いることで反射型の液晶表示装置を作製することができる。
【００８１】
図７は画素部のほぼ一画素分を示す上面図である。図中に示すＡ−Ａ'断面が図３（Ｃ）に示す画素部の断面図に対応している。ゲート電極１２２は、図示されていないゲート絶縁膜を介してその下の島状半導体層１０８と交差し、さらに複数の島状半導体層に跨って延在してゲート配線を兼ねている。図示はしていないが、島状半導体層には、図３（Ｃ）で説明したソース領域、ドレイン領域、ＬＤＤ領域が形成されている。また、２３０はソース配線１４８とソース領域２２５とのコンタクト部、２３１はドレイン配線１５３とドレイン領域２２７とのコンタクト部である。保持容量２０５は、画素ＴＦＴ２０４のドレイン領域２２７から延在する半導体層２２８、２２９とゲート絶縁膜を介して容量配線１２３が重なる領域で形成されている。この構成において半導体層２２８には、価電子制御を目的とした不純物元素は添加されていない。
【００８２】
以上の様な構成は、ゲート電極を、耐熱性を有する導電性材料で形成することにより、ＬＤＤ領域やソース領域およびドレイン領域の活性化を容易としている。
【００８３】
さらに、ゲート電極にゲート絶縁膜を介して一部重なるＬＤＤ領域を形成する際に、導電型を制御する目的で添加した不純物元素に濃度勾配を持たせてＬＤＤ領域を形成することで、特にドレイン領域近傍における電界緩和効果が高まることが期待できる。
【００８４】
［実施例２］
実施例１ではゲート電極の材料にＷやＴａなどの耐熱性導電性材料を用いる例を示した。このような材料を用いる理由は、ゲート電極形成後に導電型の制御を目的として半導体層に添加した不純物元素を４００〜７００℃の熱アニールによって活性化させる必要があり、その工程を実施する上でゲート電極に耐熱性を持たせる必要があるためである。しかしながら、このような耐熱性導電性材料は面積抵抗で１０Ω程度あり、画面サイズが４インチクラスかそれ以上の液晶表示装置には必ずしも適していなかった。ゲート電極に接続するゲート配線を同じ材料で形成すると、基板上における引回し長さが必然的に大きくなり、配線抵抗の影響による配線遅延の問題を無視することができなくなるためである。
【００８５】
例えば、画素密度がＶＧＡの場合、４８０本のゲート配線と６４０本のソース配線が形成され、ＸＧＡの場合には７６８本のゲート配線と１０２４本のソース配線が形成される。表示領域の画面サイズは、１３インチクラスの場合対角線の長さは３４０ｍｍとなり、１８インチクラスの場合には４６０ｍｍとなる。本実施例ではこのような液晶表示装置を実現する手段として、ゲート配線をＡｌや銅（Ｃｕ）などの低抵抗導電性材料で形成する方法について説明する。
【００８６】
まず、実施例１と同様にして図１（Ａ）〜図３（Ａ）に示す工程を行う。そして導電型の制御を目的として、それぞれの島状半導体層に添加された不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。熱アニール法では酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜６００℃で行うものであり、本実施例では５００℃で４時間の熱処理を行った。
【００８７】
さらに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行う。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【００８８】
活性化および水素化の工程が終了したら、ゲート配線を低抵抗導電性材料で形成する。低抵抗導電性層はＡｌやＣｕを主成分とする導電層（Ｄ）で形成する。例えば、Ｔｉを０．１〜２重量％含むＡｌ膜を導電層（Ｄ）として全面に形成する（図示せず）。導電層（Ｄ）は２００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）とすれば良い。そして、フォトマスクを用いて所定のレジストパターンを形成し、エッチング処理して、ゲート配線と容量配線を形成する。エッチング処理はリン酸系のエッチング溶液によるウエットエッチングで導電層（Ｄ）を除去することにより、下地との選択加工性を保ってゲート配線を形成することができる。そして第１の層間絶縁膜を実施例１と同様にして形成する。
【００８９】
その後、実施例１と同様にして有機絶縁物材料から成る第２の層間絶縁膜１４７、ソース配線ドレイン配線を形成してアクティブマトリクス基板を完成させることができる。
【００９０】
このようにゲート配線低抵抗導電性材料で形成することにより、配線抵抗を十分低減できる。従って、画素部（画面サイズ）が４インチクラス以上の表示装置に適用することができる。
【００９１】
［実施例３］
実施例１で作製したアクティブマトリクス基板はそのまま反射型の液晶表示装置に適用することができる。一方、透過型の液晶表示装置とする場合には画素部の各画素に設ける画素電極を透明電極で形成すれば良い。本実施例では透過型の液晶表示装置に対応するアクティブマトリクス基板の作製方法について図６を用いて説明する。
【００９２】
アクティブマトリクス基板は実施例１と同様に作製する。図６（Ａ）では、ソース配線とドレイン配線は導電性の金属膜をスパッタ法や真空蒸着法で形成する。ドレイン配線２５６を例としてこの構成を図６（Ｂ）で詳細に説明すると、Ｔｉ膜２５６ａを５０〜１５０nmの厚さで形成し、島状半導体層のソースまたはドレイン領域を形成する半導体膜とコンタクトを形成する。そのＴｉ膜２５６ａ上に重ねてアルミニウム（Ａｌ）膜２５６ｂを３００〜４００nmの厚さで形成し、さらにＴｉ膜２５６ｃまたは窒化チタン（ＴｉＮ）膜を１００〜２００nmの厚さで形成して３層構造とする。その後、透明導電膜を全面に形成し、フォトマスクを用いたパターニング処理およびエッチング処理により画素電極２５７を形成する。画素電極２５７は、有機樹脂材料から成る第２の層間絶縁膜上に形成され、画素ＴＦＴ２０４のドレイン配線２５６と重なる部分を設け電気的な接続を形成している。
【００９３】
図６（Ｃ）では最初に第２の層間絶縁膜１４３上に透明導電膜を形成し、パターニング処理およびエッチング処理をして画素電極２５８を形成した後、ドレイン配線２５９を画素電極２５８と重なる部分を設けて形成した例である。ドレイン配線２５９は、図６（Ｄ）で示すようにＴｉ膜２５９ａを５０〜１５０nmの厚さで形成し、島状半導体層のソースまたはドレイン領域を形成する半導体膜とコンタクトを形成し、そのＴｉ膜２５９ａ上に重ねてＡｌ膜２５９ｂを３００〜４００nmの厚さで形成して設ける。この構成にすると、画素電極２５８はドレイン配線２５９を形成するＴｉ膜２５９ａのみと接触することになる。その結果、透明導電膜材料とＡｌとが直接接し反応するのを確実に防止できる。
【００９４】
透明導電膜の材料は、酸化インジウム（Ｉｎ2Ｏ3）や酸化インジウム酸化スズ合金（Ｉｎ2Ｏ3―ＳｎＯ2；ＩＴＯ）などをスパッタ法や真空蒸着法などを用いて形成して用いることができる。このような材料のエッチング処理は塩酸系の溶液により行う。しかし、特にＩＴＯのエッチングは残渣が発生しやすいので、エッチング加工性を改善するために酸化インジウム酸化亜鉛合金（Ｉｎ2Ｏ3―ＺｎＯ）を用いても良い。酸化インジウム酸化亜鉛合金は表面平滑性に優れ、ＩＴＯに対して熱安定性にも優れているので、図６（Ａ）、（Ｂ）の構成においてドレイン配線２５６の端面で、Ａｌ膜２５６ｂが画素電極２５７と接触して腐蝕反応をすることを防止できる。同様に、酸化亜鉛（ＺｎＯ）も適した材料であり、さらに可視光の透過率や導電率を高めるためにガリウム（Ｇａ）を添加した酸化亜鉛（ＺｎＯ：Ｇａ）などを用いることができる。
【００９５】
実施例１では反射型の液晶表示装置を作製できるアクティブマトリクス基板を５枚のフォトマスクにより作製したが、さらに１枚のフォトマスクの追加（合計６枚）で、透過型の液晶表示装置に対応したアクティブマトリクス基板を完成させることができる。本実施例では、実施例１と同様な工程として説明したが、このような構成は実施例２で示すアクティブマトリクス基板に適用することができる。
【００９６】
［実施例４］
本実施例では、実施例１〜実施例３で示したアクティブマトリクス基板のＴＦＴの活性層を形成する結晶質半導体層の他の作製方法について示す。結晶質半導体層は非晶質半導体層を熱アニール法やレーザーアニール法、またはＲＴＡ法などで結晶化させて形成するが、その他に特開平７−１３０６５２号公報で開示されている触媒元素を用いる結晶化法を適用することもできる。その場合の例を、図８を用いて説明する。
【００９７】
図８（Ａ）で示すように、実施例１と同様にして、ガラス基板１１０１上に下地膜１１０２ａ、１１０２ｂ、非晶質構造を有する半導体層１１０３を２５〜８０nmの厚さで形成する。非晶質半導体層は非晶質シリコン（ａ−Ｓｉ）膜、非晶質シリコン・ゲルマニウム（ａ−ＳｉＧｅ）膜、非晶質炭化シリコン（ａ−ＳｉＣ）膜，非晶質シリコン・スズ（ａ−ＳｉＳｎ）膜などが適用できる。これらの非晶質半導体層は水素を０．１〜４０atomic%程度含有するようにして形成すると良い。例えば、非晶質シリコン膜を５５nmの厚さで形成する。そして、重量換算で１０ｐｐｍの触媒元素を含む水溶液をスピナーで基板を回転させて塗布するスピンコート法で触媒元素を含有する層１１０４を形成する。触媒元素にはニッケル（Ｎｉ）、ゲルマニウム（Ｇｅ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、スズ（Ｓｎ）、鉛（Ｐｂ）、コバルト（Ｃｏ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）などである。この触媒元素を含有する層１１０４は、スピンコート法の他に印刷法やスプレー法、バーコーター法、或いはスパッタ法や真空蒸着法によって上記触媒元素の層を１〜５nmの厚さに形成しても良い。
【００９８】
そして、図８（Ｂ）に示す結晶化の工程では、まず４００〜５００℃で１時間程度の熱処理を行い、非晶質シリコン膜の含有水素量を５atom％以下にする。非晶質シリコン膜の含有水素量が成膜後において最初からこの値である場合にはこの熱処理は必ずしも必要でない。そして、ファーネスアニール炉を用い、窒素雰囲気中で５５０〜６００℃の温度で１〜８時間の熱アニールを行う。以上の工程により結晶質シリコン膜から成る結晶質半導体層１１０５を得ることができる（図８（Ｃ））。しかし、この熱アニールによって作製された結晶質半導体層１１０５は、光学顕微鏡観察により巨視的に観察すると局所的に非晶質領域が残存していることが観察されることがあり、このような場合、同様にラマン分光法では４８０ｃｍ-1にブロードなピークを持つ非晶質成分が観測される。そのため、熱アニールの後に実施例１で説明したレーザーアニール法で結晶質半導体層１１０５を処理してその結晶性を高めることは有効な手段として適用できる。
【００９９】
図９は同様に触媒元素を用いる結晶化法の実施例であり、触媒元素を含有する層をスパッタ法により形成するものである。まず、実施例１と同様にして、ガラス基板１２０１上に下地膜１２０２ａ、１２０２ｂ、非晶質構造を有する半導体層１２０３を２５〜８０nmの厚さで形成する。そして、非晶質構造を有する半導体層１２０３の表面に０．５〜５nm程度の酸化膜（図示せず）を形成する。このような厚さの酸化膜は、プラズマＣＶＤ法やスパッタ法などで積極的に該当する被膜を形成しても良いが、１００〜３００℃に基板を加熱してプラズマ化した酸素雰囲気中に非晶質構造を有する半導体層１２０３の表面を晒しても良いし、過酸化水素水（Ｈ2Ｏ2）を含む溶液に非晶質構造を有する半導体層１２０３の表面を晒して形成しても良い。或いは、酸素を含む雰囲気中で紫外線光を照射してオゾンを発生させ、そのオゾン雰囲気中に非晶質構造を有する半導体層１２０３を晒すことによっても形成できる。
【０１００】
このようにして表面に薄い酸化膜を有する非晶質構造を有する半導体層１２０３上に前記触媒元素を含有する層１２０４をスパッタ法で形成する。この層の厚さに限定はないが、１０〜１００nm程度の厚さに形成すれば良い。例えば、Ｎｉをターゲットとして、Ｎｉ膜を形成することは有効な方法である。スパッタ法では、電界で加速された前記触媒元素から成る高エネルギー粒子の一部が基板側にも飛来し、非晶質構造を有する半導体層１２０３の表面近傍、または該半導体層表面に形成した酸化膜中に打ち込まれる。その割合はプラズマ生成条件や基板のバイアス状態によって異なるものであるが、好適には非晶質構造を有する半導体層１２０３の表面近傍や該酸化膜中に打ち込まれる触媒元素の量を１×１０11〜１×１０14atoms/cm2程度となるようにすると良い。
【０１０１】
その後、触媒元素を含有する層１２０４を選択的に除去する。例えば、この層がＮｉ膜で形成されている場合には、硝酸などの溶液で除去することが可能であり、または、フッ酸を含む水溶液で処理すればＮｉ膜と非晶質構造を有する半導体層１２０３上に形成した酸化膜を同時に除去できる。いずれにしても、非晶質構造を有する半導体層１２０３の表面近傍における触媒元素の量を１×１０11〜１×１０14atoms/cm2程度となるようにしておく。そして、図９（Ｂ）で示すように、図８（Ｂ）と同様にして熱アニールによる結晶化の工程を行い、結晶質半導体層１２０５を得ることができる（図８（Ｃ））。
【０１０２】
図８または図９で作製された結晶質半導体層１１０５、１２０５から島状半導体層１０４〜１０８を作製すれば、実施例１と同様にしてアクティブマトリクス基板を完成させることができる。しかし、結晶化の工程においてシリコンの結晶化を助長する触媒元素を使用した場合、島状半導体層中には微量（１×１０17〜１×１０19atoms/cm3程度）の触媒元素が残留する。勿論、そのような状態でもＴＦＴを完成させることが可能であるが、残留する触媒元素を少なくともチャネル形成領域から除去する方がより好ましかった。この触媒元素を除去する手段の一つにリン（Ｐ）によるゲッタリング作用を利用する手段がある。
【０１０３】
この目的におけるリン（Ｐ）によるゲッタリング処理は、図３（Ｂ）で説明した活性化工程で同時に行うことができる。この様子を図１０で説明する。図１０（Ａ）は実施例１の図２（Ｄ）の工程と同一であり、図１０（Ｂ）は実施例１の図３（Ａ）の工程と同一であるので詳細な説明は省略する。ゲッタリングに必要なリン（Ｐ）の濃度は高濃度ｎ型不純物領域の不純物濃度と同程度でよく、活性化工程の熱アニールにより、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴのチャネル形成領域から触媒元素をその濃度でリン（Ｐ）を含有する不純物領域へ偏析させることができる（図１０（Ｃ）で示す矢印の方向）。その結果、その不純物領域には１×１０17〜１×１０19atoms/cm3程度の触媒元素が偏析した。
【０１０４】
次いで、実施例１と同様に第１の層間絶縁膜を形成する。（図１０（Ｄ））
【０１０５】
以降の工程は実施例１に従えば、アクティブマトリクス基板が得られる。
このようにして作製したＴＦＴはオフ電流値が下がり、結晶性が良いことから高い電界効果移動度が得られ、良好な特性を達成することができる。
【０１０６】
［実施例５］
本実施例では、実施例４とは異なる工程順序によりアクティブマトリクス基板を得る例を示す。
【０１０７】
まず、実施例１及び実施例４に従い、図１０（Ａ）の状態を得る。（図１１（Ａ））図１０（Ａ）と同一工程であるので同じ符号を用いた。
【０１０８】
次いで、レジストマスクを除去した後、５００〜６００℃、１〜１０時間の熱処理を行う。この熱処理によりｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴのチャネル形成領域から触媒元素をその濃度でリン（Ｐ）を含有する不純物領域へ偏析させることができる（図１１（Ｂ）で示す矢印の方向）。ゲッタリング処理を行うと同時に不純物元素の活性化を行う。この段階（ボロン元素を添加する前）でゲッタリング処理を行うと効果的である。
【０１０９】
次いで、レジストマスク７０１、７０２、７０３を形成し、ボロン元素を添加する。（図１１（Ｃ））その後、ボロンを活性化するための熱処理を行った後、第１の層間絶縁膜７０４を形成する。（図１１（Ｄ））
【０１１０】
以降の工程は実施例１に従えば、アクティブマトリクス基板が得られる。また、本実施例は実施例１乃至５のいずれとも自由に組み合わせることが可能である。
【０１１１】
［実施例６］
本実施例では、実施例４とは異なる工程順序によりアクティブマトリクス基板を得る例を示す。
【０１１２】
まず、実施例１及び実施例４に従い、図１０（Ａ）の状態を経た後、図１０（Ｂ）の状態を得る。図１２（Ａ）及び図１２（Ｂ）に相当する。図１０（Ａ）及び図１０（Ｂ）と同一工程であるので同じ符号を用いた。
【０１１３】
次いで、第１の層間絶縁膜８０１を形成する。（図１２（Ｃ））
【０１１４】
次いで、５００〜６００℃、１〜１０時間の熱処理を行う。この熱処理によりｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴのチャネル形成領域から触媒元素をその濃度でリン（Ｐ）を含有する不純物領域へ偏析させることができる（図１２（Ｄ）で示す矢印の方向）。ゲッタリング処理を行うと同時に不純物元素の活性化を行う。
【０１１５】
以降の工程は実施例１に従えば、アクティブマトリクス基板が得られる。また、本実施例は実施例１乃至５のいずれとも自由に組み合わせることが可能である。
【０１１６】
［実施例７］
本実施例では、実施例１により得られるアクティブマトリクス型液晶表示装置の構成を図１３及び図１４を用いて以下に説明する。
【０１１７】
図１３はこのようなアクティブマトリクス基板の上面図を示し、画素部および駆動回路部とスペーサおよびシール剤の位置関係を示す上面図である。実施例１で述べたガラス基板１０１上に画素部６０４の周辺に駆動回路として走査信号駆動回路６０５と画像信号駆動回路６０６が設けられている。さらに、その他ＣＰＵやメモリなどの信号処理回路６０７も付加されていても良い。そして、これらの駆動回路は接続配線６０３によって外部入出力端子６０２と接続されている。画素部６０４では走査信号駆動回路６０５から延在するゲート配線群６０８と画像信号駆動回路６０６から延在するソース配線群６０９がマトリクス状に交差して画素を形成し、各画素にはそれぞれ画素ＴＦＴ２０４と保持容量２０５が設けられている。
【０１１８】
図４中の画素部において設けた柱状スペーサ４０６は、すべての画素に対して設けても良いが、図１３で示すようにマトリクス状に配列した画素の数個から数十個おきに設けても良い。即ち、画素部を構成する画素の全数に対するスペーサの数の割合は２０〜１００％とすることが可能である。また、駆動回路部に設けるスペーサ４０５ａ〜４０５ｅはその全面を覆うように設けても良いし各ＴＦＴのソースおよびドレイン配線の位置にあわせて設けても良い。図１３では駆動回路部に設けるスペーサの配置を６１０〜６１２で示す。そして、図１３で示すシール剤６１９は、基板１０１上の画素部６０４および走査信号駆動回路６０５、画像信号駆動回路６０６、その他の信号処理回路６０７の外側であって、外部入出力端子６０２よりも内側に形成する。
【０１１９】
このようなアクティブマトリクス型液晶表示装置の構成を図１４の斜視図を用いて説明する。図１４においてアクティブマトリクス基板は、ガラス基板１０１上に形成された、画素部６０４と、走査信号駆動回路６０５と、画像信号駆動回路６０６とその他の信号処理回路６０７とで構成される。画素部６０４には画素ＴＦＴ２０４と保持容量２０５が設けられ、画素部の周辺に設けられる駆動回路はＣＭＯＳ回路を基本として構成されている。走査信号駆動回路６０５と画像信号駆動回路６０６からは、それぞれゲート配線１２２とソース配線１４８が画素部６０４に延在し、画素ＴＦＴ２０４に接続している。また、フレキシブルプリント配線板（Flexible Printed Circuit：ＦＰＣ）６１３が外部入力端子６０２に接続していて画像信号などを入力するのに用いる。ＦＰＣ６１３は補強樹脂６１４によって強固に接着されている。そして接続配線６０３でそれぞれの駆動回路に接続している。また、対向基板４０１には図示していない、遮光膜や透明電極が設けられている。
【０１２０】
このような構成の液晶表示装置は、実施例１〜６で示したアクティブマトリクス基板を用いて形成することができる。実施例１で示すアクティブマトリクス基板を用いれば反射型の液晶表示装置が得られ、実施例３で示すアクティブマトリクス基板を用いると透過型の液晶表示装置を得ることができる。
【０１２１】
［実施例８］
図１５は実施例１〜６で示したアクティブマトリクス基板の回路構成の一例であり、直視型の表示装置の回路構成を示す図である。このアクティブマトリクス基板は、画像信号駆動回路６０６、走査信号駆動回路（Ａ）（Ｂ）６０５、画素部６０４を有している。尚、本明細書中において記した駆動回路とは、画像信号駆動回路６０６、走査信号駆動回路６０５を含めた総称である。
【０１２２】
画像信号駆動回路６０６は、シフトレジスタ回路５０１ａ、レベルシフタ回路５０２ａ、バッファ回路５０３ａ、サンプリング回路５０４を備えている。また、走査信号駆動回路（Ａ）（Ｂ）１８５は、シフトレジスタ回路５０１ｂ、レベルシフタ回路５０２ｂ、バッファ回路５０３ｂを備えている。
【０１２３】
シフトレジスタ回路５０１ａ、５０１ｂは駆動電圧が５〜１６Ｖ（代表的には１０Ｖ）であり、この回路を形成するＣＭＯＳ回路のＴＦＴは、図３（Ｃ）の第１のｐチャネル型ＴＦＴ（Ａ）２００ａと第１のｎチャネル型ＴＦＴ（Ａ）２０１ａで形成する。また、レベルシフタ回路５０２ａ、５０２ｂやバッファ回路５０３ａ、５０３ｂは駆動電圧が１４〜１６Ｖと高くなるのでマルチゲートのＴＦＴ構造とすることが望ましい。マルチゲート構造でＴＦＴを形成すると耐圧が高まり、回路の信頼性を向上させる上で有効である。
【０１２４】
サンプリング回路５０４はアナログスイッチから成り、駆動電圧が１４〜１６Ｖであるが、極性が交互に反転して駆動される上、オフ電流値を低減させる必要があるため、図３（Ｃ）で示す第２のｐチャネル型ＴＦＴ（Ａ）２０２ａと第２のｎチャネル型ＴＦＴ（Ａ）２０３ａで形成することが望ましい。
【０１２５】
また、画素部は駆動電圧が１４〜１６Ｖであり、低消費電力化の観点からサンプリング回路よりもさらにオフ電流値を低減することが要求され、図３（Ｃ）で示す画素ＴＦＴ２０４のようにマルチゲート構造を基本とする。
【０１２６】
尚、本実例の構成は、実施例１〜６に示した工程に従ってＴＦＴを作製することによって容易に実現することができる。本実施例では、画素部と駆動回路の構成のみを示しているが、実施例１〜６の工程に従えば、その他にも信号分割回路、分周波回路、Ｄ／Ａコンバータ、γ補正回路、オペアンプ回路、さらにメモリ回路や演算処理回路などの信号処理回路、あるいは論理回路を同一基板上に形成することが可能である。このように、本発明は同一基板上に画素部とその駆動回路とを含む半導体装置、例えば信号制御回路および画素部を具備した液晶表示装置を実現することができる。
【０１２７】
［実施例９］
本発明を実施して作製されたアクティブマトリクス基板および液晶表示装置は様々な電気光学装置に用いることができる。そして、そのような電気光学装置を表示装置として組み込んだ電子機器全てに本発明を適用することがでできる。電子機器としては、パーソナルコンピュータ、デジタルカメラ、ビデオカメラ、携帯情報端末（モバイルコンピュータ、携帯電話、電子書籍など）、ナビゲーションシステムなどが上げられる。
【０１２８】
図１９（Ａ）はパーソナルコンピュータであり、マイクロプロセッサやメモリなどを備えた本体２００１、画像入力部２００２、表示装置２００３、キーボード２００４で構成される。本発明は表示装置２００３やその他の信号処理回路を形成することができる。
【０１２９】
図１９（Ｂ）はビデオカメラであり、本体２１０１、表示装置２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６で構成される。本発明は表示装置２１０２やその他の信号制御回路に適用することができる。
【０１３０】
図１９（Ｃ）はテレビであり、本体２３０１、コントローラ２３０３、本体２３０１に組み込まれた表示装置２３０２で構成される。また、本体２３０１とコントローラ２３０３と表示装置２３０２とは、相互に信号を伝達するために有線通信としても良いし、センサ部２３０４を設けて無線通信または光通信としても良い。本発明は、表示装置２３０２に適用することができる。
【０１３１】
図１９（Ｄ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体２４０１、表示装置２４０２、スピーカー部２４０３、記録媒体２４０４、操作スイッチ２４０５で構成される。尚、記録媒体にはＤＶＤ（Digital Versatile Disc）やコンパクトディスク（ＣＤ）などを用い、音楽プログラムの再生や映像表示、ビデオゲーム（またはテレビゲーム）やインターネットを介した情報表示などを行うことができる。本発明は表示装置２４０２やその他の信号制御回路に好適に利用することができる。
【０１３２】
図１９（Ｅ）はデジタルカメラであり、本体２５０１、表示装置２５０２、接眼部２５０３、操作スイッチ２５０４、受像部（図示しない）で構成される。本発明は表示装置２５０２やその他の信号制御回路に適用することができる。
【０１３３】
図２０（Ａ）はフロント型プロジェクターであり、光源光学系および表示装置２６０１、スクリーン２６０２で構成される。本発明は表示装置やその他の信号制御回路に適用することができる。図２０（Ｂ）はリア型プロジェクターであり、本体２７０１、光源光学系および表示装置２７０２、ミラー２７０３、スクリーン２７０４で構成される。本発明は表示装置やその他の信号制御回路に適用することができる。
【０１３４】
なお、図２０（Ｃ）に、図２０（Ａ）および図２０（Ｂ）における光源光学系および表示装置２６０１、２７０２の構造の一例を示す。光源光学系および表示装置２６０１、２７０２は光源光学系２８０１、ミラー２８０２、２８０４〜２８０６、ダイクロイックミラー２８０３、ビームスプリッター２８０７、液晶表示装置２８０８、位相差板２８０９、投射光学系２８１０で構成される。投射光学系２８１０は複数の光学レンズで構成される。図２０（Ｃ）では液晶表示装置２８０８を三つ使用する三板式の例を示したが、このような方式に限定されず、単板式の光学系で構成しても良い。また、図２０（Ｃ）中で矢印で示した光路には適宣光学レンズや偏光機能を有するフィルムや位相を調節するためのフィルムや、ＩＲフィルムなどを設けても良い。また、図２０（Ｄ）は図２０（Ｃ）における光源光学系２８０１の構造の一例を示した図である。本実施例では、光源光学系２８０１はリフレクター２８１１、光源２８１２、レンズアレイ２８１３、２８１４、偏光変換素子２８１５、集光レンズ２８１６で構成される。尚、図２０（Ｄ）に示した光源光学系は一例であって図示した構成に限定されるものではない。
【０１３５】
また、ここでは図示しなかったが、本発明はその他にも、ナビゲーションシステムやイメージセンサの読み取り回路などに適用することも可能である。このように本願発明の適用範囲はきわめて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例１〜５の技術を用いて実現することができる。
【０１３６】
【発明の効果】
本発明を用いることで、同一の基板上に複数の機能回路が形成された半導体装置（ここでは具体的には電気光学装置）において、その機能回路が要求する仕様に応じて適切な性能のＴＦＴを配置することが可能となり、その動作特性を大幅に向上させることができる。
【０１３７】
本発明の半導体装置の作製方法に従えば、ＬＤＤ構造を備えた駆動回路部のｐチャネル型ＴＦＴ、ｎチャネル型ＴＦＴおよび画素ＴＦＴが形成されたアクティブマトリクス基板を５枚のフォトマスクで製造することができる。このようなアクティブマトリクス基板から反射型の液晶表示装置を作製することができる。また、同工程に従えば透過型の液晶表示装置を６枚のフォトマスクで製造することができる。
【０１３８】
本発明の半導体装置の作製方法に従えば、ゲート電極を耐熱性導電性材料で形成し、ゲート配線を低抵抗導電性材料で形成したＴＦＴにおいて、駆動回路部のｐチャネル型ＴＦＴ、ｎチャネル型ＴＦＴおよび画素ＴＦＴをゲート電極と重なるＬＤＤ構造としたアクティブマトリクス基板を６枚のフォトマスクで製造することができ、このようなアクティブマトリクス基板から反射型の液晶表示装置を作製することができる。また、同工程に従えば、透過型の液晶表示装置を７枚のフォトマスクで製造することができる。
【図面の簡単な説明】
【図１】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。
【図２】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。
【図３】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。
【図４】 アクティブマトリクス型液晶表示装置の作製工程を示す断面図。
【図５】 ｎチャネル型ＴＦＴのＬＤＤ領域の構造を説明する図。
【図６】 画素ＴＦＴの構成を示す断面図。
【図７】 画素部の画素を示す上面図。
【図８】 結晶質半導体層の作製工程を示す断面図。
【図９】 結晶質半導体層の作製工程を示す断面図。
【図１０】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。
【図１１】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。
【図１２】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。
【図１３】 液晶表示装置の入出力端子、配線、回路配置、スペーサ、シール剤の配置を説明する上面図。
【図１４】 液晶表示装置の構造を示す斜視図。
【図１５】 液晶表示装置の回路構成を説明するブロック図。
【図１６】 ＬＤＤ領域の構成を説明する図。
【図１７】 ＩＣＰの原理を説明する図。
【図１８】 パターン形成したＷ膜の端部におけるテーパー部の角度とエッチング条件の関係を示すグラフ。
【図１９】 半導体装置の一例を示す図。
【図２０】 投影型液晶表示装置の構成を示す図。
Claims (4)
- 第１の島状半導体層と第２の島状半導体層とを形成し、
前記第１の島状半導体層及び前記第２の島状半導体層を覆う絶縁膜を形成し、
前記絶縁膜上に導電層を形成し、
前記導電層上にレジストマスクを形成し、
前記レジストマスクを後退させながら前記導電層と前記絶縁膜とをエッチングすることによって、端部にテーパー部が形成され前記第１の島状半導体層と重なる第１のゲート電極及び第２のゲート電極と、端部にテーパー部が形成され前記第２の島状半導体層と重なる第３のゲート電極と、前記第１のゲート電極乃至前記第３のゲート電極それぞれの端部と接する部分にテーパー部が形成されたゲート絶縁膜とを形成し、
前記第１のゲート電極乃至前記第３のゲート電極をマスクとし、前記ゲート絶縁膜を介して、前記第１の島状半導体層及び前記第２の島状半導体層に導電型を付与する不純物元素を低濃度に添加し、前記第１のゲート電極乃至前記第３のゲート電極及び前記ゲート絶縁膜のテーパー部をマスクとし、前記ゲート絶縁膜を介して、前記第１の島状半導体層及び前記第２の島状半導体層に導電型を付与する不純物元素を高濃度に添加することによって、
前記第１の島状半導体層中に、
前記第１のゲート電極と重なる第１のチャネル形成領域と、
前記第２のゲート電極と重なる第２のチャネル形成領域と、
前記ゲート絶縁膜のテーパー部と重なる第１の低濃度不純物領域と、
前記第１のチャネル形成領域、前記第２のチャネル形成領域、及び前記第１の低濃度不純物領域を間に挟んで設けられ、前記第１の低濃度不純物領域よりも前記導電型を付与する不純物元素の濃度が高くソース領域及びドレイン領域として機能する一対の第１の高濃度不純物領域と、を形成し、
前記第２の島状半導体層中に、
前記第３のゲート電極と重なる第３のチャネル形成領域と、
前記ゲート絶縁膜のテーパー部と重なる一対の第２の低濃度不純物領域と、
前記第３のチャネル形成領域、及び一対の前記第２の低濃度不純物領域を間に挟んで設けられ前記第２の低濃度不純物領域よりも前記導電型を付与する不純物元素の濃度が高くソース領域及びドレイン領域として機能する一対の第２の高濃度不純物領域と、を形成し、
前記第１の島状半導体層と、前記ゲート絶縁膜、前記第１のゲート電極、及び前記第２のゲート電極を有するダブルゲート型の第１の薄膜トランジスタと、前記第２の島状半導体層、前記ゲート絶縁膜、及び前記第３のゲート電極を有する第２の薄膜トランジスタとを形成し、
前記第１の薄膜トランジスタを用いて画素のスイッチング素子を形成し、
前記第２の薄膜トランジスタを用いて駆動回路を形成することを特徴とする半導体装置の作製方法。 - 第１の島状半導体層と第２の島状半導体層とを形成し、
前記第１の島状半導体層及び前記第２の島状半導体層を覆う絶縁膜を形成し、
前記絶縁膜上に導電層を形成し、
前記導電層上にレジストマスクを形成し、
前記レジストマスクを後退させながら前記導電層と前記絶縁膜とをエッチングすることによって、端部にテーパー部が形成され前記第１の島状半導体層と重なる第１のゲート電極及び第２のゲート電極と、端部にテーパー部が形成され前記第２の島状半導体層と重なる第３のゲート電極と、前記第１のゲート電極乃至前記第３のゲート電極それぞれの端部と接する部分にテーパー部が形成されたゲート絶縁膜とを形成し、
前記第１のゲート電極乃至前記第３のゲート電極のテーパー部及び前記ゲート絶縁膜を介して、前記第１の島状半導体層及び前記第２の島状半導体層に導電型を付与する不純物元素を低濃度に添加し、前記第１のゲート電極乃至前記第３のゲート電極及び前記ゲート絶縁膜のテーパー部をマスクとし、前記ゲート絶縁膜を介して、前記第１の島状半導体層及び前記第２の島状半導体層に導電型を付与する不純物元素を高濃度に添加することによって、
前記第１の島状半導体層中に、
前記第１のゲート電極と重なる第１のチャネル形成領域と、
前記第２のゲート電極と重なる第２のチャネル形成領域と、
前記第１のゲート電極のテーパー部、前記第２のゲート電極のテーパー部、及び前記ゲート絶縁膜のテーパー部と重なる第１の低濃度不純物領域と、
前記第１のチャネル形成領域、前記第２のチャネル形成領域、及び前記第１の低濃度不純物領域を間に挟んで設けられ、前記第１の低濃度不純物領域よりも前記導電型を付与する不純物元素の濃度が高くソース領域及びドレイン領域として機能する一対の第１の高濃度不純物領域と、を形成し、
前記第２の島状半導体層中に、
前記第３のゲート電極と重なる第３のチャネル形成領域と、
前記第３のゲート電極のテーパー部、及び前記ゲート絶縁膜のテーパー部と重なる一対の第２の低濃度不純物領域と、
前記第３のチャネル形成領域、及び一対の前記第２の低濃度不純物領域を間に挟んで設けられ前記第２の低濃度不純物領域よりも前記導電型を付与する不純物元素の濃度が高くソース領域及びドレイン領域として機能する一対の第２の高濃度不純物領域と、を形成し、
前記第１の島状半導体層と、前記ゲート絶縁膜、前記第１のゲート電極、及び前記第２のゲート電極を有するダブルゲート型の第１の薄膜トランジスタと、前記第２の島状半導体層、前記ゲート絶縁膜、及び前記第３のゲート電極を有する第２の薄膜トランジスタとを形成し、
前記第１の薄膜トランジスタを用いて画素のスイッチング素子を形成し、
前記第２の薄膜トランジスタを用いて駆動回路を形成することを特徴とする半導体装置の作製方法。 - 請求項１または請求項２において、
前記導電層は、タンタル、チタン、タングステンから選ばれた元素、前記元素の化合物、前記元素を組み合わせた化合物、前記元素の窒化物、または前記元素のシリサイドであることを特徴とする半導体装置の作製方法。 - 請求項３において、
前記導電型を付与する不純物元素が添加された前記第１の島状半導体層及び前記第２の島状半導体層を４００℃〜７００℃で熱アニールし、活性化することを特徴とする半導体装置の作製方法。
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