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JP4216676B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体集積回路装置において高速・低消費電力のＣＭＯＳ回路を構成し、ＳＯＩ基板、又はバルク基板上に形成される完全空乏（Fully Depleted）型のＭＯＳＦＥＴを備えた半導体装置に関する。
現在のシステムＬＳＩにおいては、より一層の性能向上を目指して、システムＬＳＩを構成するＭＯＳＦＥＴの微細化が進んでいる。このような素子では、電源電圧を小さくしないと素子の信頼性の面で破綻をきたすが、その一方で電源電圧を下げることによって電流駆動力が低減してしまう。従って、電流駆動力を維持するためには、しきい値電圧もそれに伴って低下させる必要がある。
一般に、しきい値電圧を低下させると、オフリーク電流の増大が見られ、ゲート長縮小に伴って短チャネル効果も重畳する。このため、チップ全体のスタンバイ状態の消費電力が大きくなり、今度はこちらが問題となってくる。
従って、素子を微細化した場合でも、ＭＯＳＦＥＴの電流特性におけるカットオフ特性は良好に保たれる必要がある。
ＭＯＳＦＥＴのＩｄ−Ｖｇ特性におけるカットオフ特性は、サブスレッショールド領域のＩｄ−Ｖｇ特性の傾きで特徴付けられ、以下の式（１）に示すようなＳ値（sub threshold swing S：S-factor）で表される。
Ｓ＝［ｄ（ｌｏｇ１０Ｉｄ）／ｄＶｇ］−１…（１）
この式（１）のＳ値は、ドレイン電流値を一桁下げるのに必要なゲート電圧を示している。典型的なバルク基板を用いたＭＯＳＦＥＴでは、Ｓ値は７０−１００ｍＶ／ｄｅｃ．程度である。
理想的なＭＯＳＦＥＴのサブスレッショールド領域におけるドレイン電流Ｉｄの解析式から、式（１）は、以下のような式（２）で表せることがわかっている。
Ｓ＝（ｋＢＴ／ｑ）（ｌｏｇｅ１０）［１＋Ｃｄｍ／Ｃｏｘ］…（２）
ここで、ｋＢはボルツマン定数、Ｔは絶対温度、ｑは素電荷、Ｃｄｍ（＝ｓｑｒｔ（εｓｉｑＮａ／４φＢ））は基板中の空乏層容量、Ｃｏｘはゲート酸化膜容量である。
ゲート長の微細化を行うと、特にドレイン領域側の空乏層の伸びにより、ＭＯＳＦＥＴのチャネル近傍のポテンシャルが理想的な場合からずれてきて（ＤＩＢＬ：Drain Induced Barrier Lowering）、このＳ値が大きくなってくることがわかっている。
すなわちゲート長を微細化してもこのＳ値の数字を小さいままに保つような素子構造が将来に渡って望ましいものとなる。
更にＳを小さく保つことは、いわゆる短チャネル効果におけるしきい値電圧Ｖｔのｒｏｌｌ−ｏｆｆ（Ｖｔとゲート長の関係）を抑制することにもなり、都合が良い。
Ｃｄｍが小さいＭＯＳＦＥＴ構造としては、従来から、チャネル領域を完全空乏化したＦＤ（Fully Depleted）型ＭＯＳＦＥＴが提案されている。このＦＤ型ＭＯＳＦＥＴのバリエーションとして、プレーナ型シングルゲートＳＯＩ構造（ＦＤ−ＳＯＩＭＯＳＦＥＴ）、プレーナ型ダブルゲート構造、フィン型ダブルゲート構造（特許文献１、非特許文献１、２を参照。）、縦型構造（非特許文献３を参照。）、トライゲート構造（非特許文献４を参照。）など、様々なＭＯＳＦＥＴが既に示されている。
これらのＦＤ型ＭＯＳＦＥＴには一長一短があるが、カットオフ特性が良いということで議論すると、ダブルゲート構造（プレーナ型、フィン型）、トライゲート構造などが有利であると直感的に思われる。
しかし、ダブルゲート構造のうち、プレーナ型は、自己整合的にゲート電極を上下に配置することが難しく、製造方法が煩雑になるという欠点がある。一方、ダブルゲート構造のうち、フィン型は、ダブルゲート構造を比較的製造しやすい反面、フィンの幅を非常に小さくしなければならないという問題があり、さらに、基板をフィン状にＲＩＥ（Reactive Ion Etching）などで切り出してその側面をチャネルとして使うために、プレーナ型が用いる＜１００＞の面方位を有する基板面を使いにくく、かつ界面準位密度が大きくなる可能性があり、信頼性の面で懸念されるという問題がある。
また、トライゲート構造は、図６２に示すように、支持基板１１１と埋め込み酸化膜（ＢＯＸ：Buried Oxide）１１２とＳＯＩ（Silicon On Insulator）層１１３とからなるＳＯＩ基板において、ＳＯＩ層１１３の側面と同時に上面もチャネルとして使用するという素子である。ソース／ドレインは紙面を挟んで手前と奥に存在することになる。そして、３方向からゲート電界で制御することでソース／ドレイン間のパンチスルーを抑制し、電流駆動力も稼げるという利点を有する。しかしながら、このトライゲート構造は、フィン型ダブルゲート構造と同様に、やはり側面に形成されるトランジスタの特性が良くないことが懸念される問題がある。さらに、上面と側面の間のコーナー部１１５にゲート電極１１４からの電界が集中するため、このコーナー部１１５だけしきい値の小さな寄生トランジスタが発生し、コーナー部１１５のトランジスタにおける特性とチャネル上面部のトランジスタにおける電流特性が異なることにより、主体となるチャネル上面部のトランジスタのカットオフ特性が劣化する恐れがある。
特開平2-263473号公報（特登2768719） D.Hisamoto et al., 「International Electron Devices Meeting (IEDM) '98」, p.1032 X.Huang et al., 「IEDM '99」, 1999年, p.67 J. Hergenrother et al., 「IEDM '99」, 1999年, p.75 R. Chau et al., 「International Conference of Solid State Devices and Materials (SSDM) 2002」, 2002年, p.68
以上のように、従来の種々のＦＤ型ＭＯＳＦＥＴでは、チャネル長が短い領域でチャネルとなるシリコン層を薄膜化する以外には良好なカットオフ特性を得ることが困難であった。
本発明は上記課題を解決するためになされたものであり、その目的とするところは、良好なカットオフ特性を有する半導体装置を提供することにある。
本発明は、前記目的を達成するために以下に示す手段を用いている。
本発明の一視点による半導体装置は、第１の側面と、この第１の側面に対して垂直な第２の側面と、この第２の側面と対向する第３の側面とを有する活性層と、前記第１の側面上に第１のゲート絶縁膜を介して配置された第１のゲート電極と、前記第２の側面上に第２のゲート絶縁膜を介して配置され、前記第１のゲート電極と異なる材料で形成された第２のゲート電極と、前記第３の側面上に第３のゲート絶縁膜を介して配置され、前記第１のゲート電極と異なる材料で形成された第３のゲート電極とを具備し、前記第１のゲート電極は、前記第２及び第３のゲート電極と電気的に分離されており、前記第１のゲート電極におけるチャネル長方向の第１の長さは、前記第２のゲート電極におけるチャネル長方向の第２の長さ及び前記第３のゲート電極におけるチャネル長方向の第３の長さと異なり、前記第２のゲート電極は、前記活性層の前記第２の側面の前記チャネル長方向の一部のみに形成されており、前記第３のゲート電極は、前記活性層の前記第３の側面の前記チャネル長方向の一部のみに形成されている。
以上説明したように本発明によれば、良好なカットオフ特性を有する半導体装置を提供できる。
本発明の実施の形態を以下に図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
［第１の実施形態］
第１の実施形態は、従来のトライゲート構造を改良し、ＳＯＩ（Silicon On Insulator）層の上面部に位置する上面ゲート電極とＳＯＩ層の側面部に位置する側面ゲート電極とを異なる材料で形成したセパレートゲート構造の基本例である。
図１乃至図４は、本発明の第１の実施形態に係る半導体装置の斜視図、平面図及び断面図を示す。以下に、第１の実施形態に係る半導体装置について説明する。
図１乃至図４に示すように、支持基板１１と埋め込み酸化膜（ＢＯＸ：Buried Oxide）１２とＳＯＩ層１３とからなるＳＯＩ基板が用いられ、ＳＯＩ層１３の上面部に位置する上面ゲート電極１９とＳＯＩ層１３の側面部に位置する側面ゲート電極１７ａ，１７ｂとを有するＭＯＳＦＥＴが形成されている。
ここで、上面ゲート電極１９と側面ゲート電極１７ａ，１７ｂとは異なる材料で形成され、上面ゲート電極１９及び側面ゲート電極１７ａ，１７ｂは例えば次のような材料でそれぞれ形成される。
ＭＯＳＦＥＴがｎ型の場合、上面ゲート電極１９はｎ＋型のポリシリコンからなる材料で形成し、側面ゲート電極１７ａ，１７ｂは高融点金属又はこの高融点金属からなるシリサイド（例えば、Ｗ、ＴｉＮ、Ｎｉなど）からなる材料で形成するとよい。また、ＭＯＳＦＥＴがｎ型の場合、上面ゲート電極１９はｎ＋型のポリシリコンからなる材料で形成し、側面ゲート電極１７ａ，１７ｂはｐ＋型のポリシリコンからなる材料で形成してもよい。
ＭＯＳＦＥＴがｐ型の場合、上面ゲート電極１９はｐ＋型のポリシリコンからなる材料で形成し、側面ゲート電極１７ａ，１７ｂは高融点金属又はこの高融点金属からなるシリサイド（例えば、Ｗ、ＴｉＮ、Ｎｉなど）からなる材料で形成するとよい。また、ＭＯＳＦＥＴがｐ型の場合、上面ゲート電極１９はｐ＋型のポリシリコンからなる材料で形成し、側面ゲート電極１７ａ，１７ｂはｎ＋型のポリシリコンからなる材料で形成してもよい。
尚、ゲート電極１７ａ，１７ｂ，１９をメタル系の材料で形成する場合、シリコンのミッドギャップと同程度の仕事関数を有するメタル系の材料（例えば高融点金属又はこの高融点金属からなるシリサイド）を用いれば、ＣＭＯＳを構成しやすくなる。
また、上面ゲート電極１９の仕事関数φｍ１と、側面ゲート電極１７ａ，１７ｂの仕事関数φｍ２，φｍ３とは、異なる。例えば、ＭＯＳＦＥＴがｎ型の場合は式（３）の関係を満たし、ＭＯＳＦＥＴがｐ型の場合は式（４）の関係を満たす。
φｍ１＜φｍ２、かつ、φｍ１＜φｍ３…（３）
φｍ１＞φｍ２、かつ、φｍ１＞φｍ３…（４）
つまり、ＭＯＳＦＥＴがｎ型の場合は、ＳＯＩ層１３の側面部に寄生トランジスタのチャネルが形成されないように、側面ゲート電極１７ａ，１７ｂには、上面ゲート電極１９よりも仕事関数の大きな材料を用いる。一方、ＭＯＳＦＥＴがｐ型の場合は、ＳＯＩ層１３の側面部に寄生トランジスタのチャネルが形成されないように、側面ゲート電極１７ａ，１７ｂには、上面ゲート電極１９よりも仕事関数の小さな材料を用いる。例えば、ｎ型ＭＯＳＦＥＴの場合、ｎ＋型のポリシリコン（φｍ〜４．１ｅＶ）を上面ゲート電極１９の材料に用い、Ｗ（φｍ〜４．６ｅＶ）を側面ゲート電極１７ａ，１７ｂの材料に用いるのがよい。一方、ｐ型ＭＯＳＦＥＴの場合、ｐ＋型のポリシリコン（φｍ〜５．２ｅＶ）を上面ゲート電極１９の材料に用い、Ｗを側面ゲート電極１７ａ，１７ｂの材料として用いるのがよい。
尚、式（３）、式（４）の関係を満たす場合において、仕事関数φｍ２、φｍ３は、異なっていてもよいが、ほぼ等しい方が望ましい。従って、側面ゲート電極１７ａ，１７ｂは、異なる材料で形成するよりも、同じ材料で形成する方が望ましい。
また、第１の実施形態におけるＭＯＳＦＥＴでは、上面ゲート電極１９下がチャネルとなるため、上面ゲート電極１９の短辺方向（チャネル長Ｌ方向）にドレイン電流が流れる。
一方、側面ゲート電極１７ａ，１７ｂに面するＳＯＩ層１３の側面部にはチャネルは形成されない。このため、側面ゲート電極１７ａ，１７ｂの高さにおける選択の自由度は比較的高い。従って、側面ゲート電極１７ａ，１７ｂの上面は、ＳＯＩ層１３の上面と等しくてもよいし、ＳＯＩ層１３の上面よりも高くても低くてもよいし、上面ゲート電極１９に接していてもよい。
また、チャネル幅をＷとし、側面ゲート電極１７ａ又は側面ゲート電極１７ｂに印加されるゲート電圧をＶｇｓｇとし、このＶｇｓｇ＝０Ｖの時に側面ゲート電極１７ａ，１７ｂが形成する空乏層の幅をＷｄとしたとき、以下の式（５）の関係を満たす。
Ｗ＜２Ｗｄ…（５）
尚、側面ゲート電極１７ａ，１７ｂの支配力には限界があるので、チャネル幅Ｗに関しては何らかの制限が必要となる。このため、上記式（５）の関係は、仮にＶｇｓｇ＝０Ｖで良好なカットオフ特性を維持するために導き出したものである。
図５乃至図２２は、本発明の第１の実施形態に係る半導体装置の製造工程の平面図及び断面図を示す。以下に、第１の実施形態に係る半導体装置の製造方法について説明する。
まず、図５乃至図７に示すように、支持基板１１と埋め込み酸化膜１２とＳＯＩ層１３とからなるＳＯＩ基板が形成される。ここで、支持基板１１の材料としては、例えばシリコン，サファイア等があげられる。次に、ＳＯＩ層１３がパターニングされ、活性領域となる部分が形成される。
次に、図８乃至図１０に示すように、素子分離領域となる絶縁膜１４が全面に形成され、この絶縁膜１４がＳＯＩ層１３の上面が露出するまで平坦化された後、絶縁膜１４の一部が除去される。これにより、ＳＯＩ層１３の側面の一部及び埋め込み酸化膜１２の上面の一部を露出する溝１５ａ，１５ｂが形成される。
次に、図１１乃至図１３に示すように、ＳＯＩ層１３の側面部に対するゲート絶縁膜１６が全面に形成される。このゲート絶縁膜１６としては、例えば、熱酸化法による熱酸化膜でもよいし、ＣＶＤ（Chemical Vapor Deposition）法やＡＬＤ(Atomic Layer Deposition)法による高誘電体膜でもよい。
次に、ゲート絶縁膜１６上にＳＯＩ層１３の側面ゲート電極となる導電材１７が形成され、この導電材１７でゲート絶縁膜１６を介して溝１５ａ，１５ｂが埋め込まれる。その後、ＳＯＩ層１３及び絶縁膜１４上のゲート絶縁膜１６の上面が露出するまで、導電材１７が平坦化される。これにより、ＳＯＩ層１３の側面部には導電材１７からなる側面ゲート電極１７ａ，１７ｂが形成される。ここで、導電材１７は、例えば、（ドープト）ポリシリコン、シリサイド、金属などの材料からなる。また、導電材１７として、ＭＯＳＦＥＴがｎ型の場合は、上面ゲート電極１９よりも大きな仕事関数を有する材料が選択され、ＭＯＳＦＥＴがｐ型の場合は、上面ゲート電極１９よりも小さな仕事関数を有する材料が選択される。
次に、図１４乃至図１６に示すように、少なくともＳＯＩ層１３上のゲート絶縁膜１６が一旦除去され、再度、少なくともＳＯＩ層１３上にゲート絶縁膜１８が形成される。このゲート絶縁膜１８の材料としては、熱工程における温度を低減することを考慮すると、比較的低温で形成される高誘電体膜などのＣＶＤ系、もしくはＡＬＤ系の絶縁膜が都合よい。
次に、図１７乃至図１９に示すように、ゲート絶縁膜１８上にＳＯＩ層１３の上面ゲート電極となる導電材が形成されてパターニングされ、この導電材からなるゲート電極１９が形成される。ここで、ゲート電極１９の材料としては、例えば、ポリシリコン等があげられる。
次に、図２０乃至図２２に示すように、イオン注入により、ＳＯＩ層１３内にソース／ドレイン領域２０が形成される。次に、ＳＯＩ層１３の側面に側壁絶縁膜２１が形成される。その後は、通常のＣＭＯＳ作製手順に従うことで完成する。
図２３は、本発明の第１の実施形態に係るセパレートゲート構造のＭＯＳＦＥＴと、従来技術によるトライゲート構造のＭＯＳＦＥＴと、従来技術によるプレーナ型ＦＤ−ＳＯＩ構造のＭＯＳＦＥＴ（シングルゲート）とからなる３種類のＩｄ−Ｖｇ特性を、同じゲート長で３次元デバイスシミュレーションにより比較したものである。
このシミュレーションでは、３種類の各ＭＯＳＦＥＴは、ゲート長Ｌを３０ｎｍにする。また、ゲート絶縁膜の膜厚Ｔｏｘを０．５ｎｍ、ＳＯＩ層の高さＴｓｏｉを２０ｎｍ、バイアス電圧Ｖｄｄを０．７５Ｖに設定している。また、第１の実施形態のＭＯＳＦＥＴでは、上面ゲート電極１９の仕事関数はｎ＋ポリシリコン相当であると仮定し、側面ゲート電極１７ａ，１７ｂの仕事関数はタングステン相当であると仮定し、上面ゲート電極１９と側面ゲート電極１７ａ，１７ｂとで異なる材料を用いるが、両者のバイアス電圧は同時に印加することにする。
図２３に示す結果によれば、ＦＤ−ＳＯＩ構造の場合は、Ｌ＝３０ｎｍ、Ｔｓｏｉ＝２０ｎｍであり、基板が完全に空乏化していることから、たとえ非常に薄いゲート絶縁膜を形成したとしても、短チャネル効果が厳しくなってきており、オフリーク電流が増大していると言える。そして、トライゲート構造の場合は、ＦＤ−ＳＯＩ構造よりもカットオフ特性は改善するが、このトライゲート構造よりも第１の実施形態に係るセパレートゲート構造の方が、オフリーク電流がさらに小さくなっている。これは、シングルゲートのＭＯＳＦＥＴよりも３次元的な構造にすることで、チャネルに対するゲートの支配力が増えたことによるものである。
また、既に述べているように、トライゲート構造では、基板の上面部と側面部との境界におけるコーナー部に電界が集中することにより、このコーナー部が低いしきい値の寄生トランジスタとしてオンしてしまうことが予想される。その結果、低い電圧領域でもオフリーク電流が多めに発生していると考えられる。これに対し、第１の実施形態によるセパレートゲート構造は、側面ゲート電極１７ａ，１７ｂが存在するＳＯＩ層１３の側面部分では、この側面ゲート電極１７ａ，１７ｂによる電界で空乏層が基板中に横からも伸びてくるが、Ｖｇ＝０Ｖ近傍で反転層を形成するまでには至らないため、余計な寄生トランジスタのリーク電流を抑制することができる。
図２４は、図２３と同様の３種類のＭＯＳＦＥＴを用いて、３次元デバイスシミュレーションにより、Ｓ値のゲート長依存性を示したものである。
図２４に示すように、第１の実施形態によるセパレートゲート構造のＳ値は、ゲート長Ｌが短くなっても、トライゲート構造に比較しても５〜１０ｍＶ／ｄｅｃ．程度小さい値になっており、カットオフ特性が良好であることが分かる。
図２５は、図２３の場合におけるしきい値電圧Ｖｔのｒｏｌｌ−ｏｆｆを示したものである。
図２５に示すように、第１の実施形態によるセパレートゲート構造のＭＯＳＦＥＴは、ＦＤ−ＳＯＩ構造やトライゲート構造のＭＯＳＦＥＴよりも、ＭＯＳＦＥＴのしきい値電圧Ｖｔを高く設定することが可能である。このため、第１の実施形態によるセパレートゲート構造は、通常、しきい値を制御することができないポリシリコンゲートを用いたＦＤ−ＳＯＩ構造よりも、非常に有利な構造になる。
上記第１の実施形態によれば、トライゲート構造を改良したセパレートゲート構造になっている。すなわち、ＳＯＩ層１３の上面部に設けられた上面ゲート電極１９とＳＯＩ層１３の側面部に設けられた側面ゲート電極１７ａ，１７ｂとが異なる材料で形成されており、上面ゲート電極１９でチャネルを形成し、側面ゲート電極１７ａ，１７ｂでカットオフさせるための電位を与えて余計な寄生トランジスタのリーク電流を抑制している。これにより、従来のＦＤ−ＳＯＩ構造のＭＯＳＦＥＴと同じ微細なチャネル長、ＳＯＩ膜厚、並びにソース／ドレイン構造でありながら、従来のトライゲート構造の場合よりも短チャネル効果を抑制して良好なカットオフ特性を実現することが可能となる。
［第２の実施形態］
第２の実施形態は、上面ゲート電極と側面ゲート電極とで異なる電位が印加できる例である。
図２６乃至図２９は、本発明の第２の実施形態に係る半導体装置の斜視図、平面図及び断面図を示す。以下に、第２の実施形態に係る半導体装置について説明する。ここでは、上記第１の実施形態と異なる構造を主に説明する。
図２６乃至図２９に示すように、第２の実施形態によるセパレートゲート構造は、ＳＯＩ層１３の上面部における上面ゲート電極１９とＳＯＩ層１３の側面部における側面ゲート電極１７ａ，１７ｂとが電気的に分離されており、ゲート電極１９，１７ａ，１７ｂ毎に異なる電位が印加できるように引き出し配線部３１，３２，３３がそれぞれ設けられている。ここで、第１の実施形態と同様に、上面ゲート電極１９と側面ゲート電極１７ａ，１７ｂとは異なる材料で形成されている。
図３０は、本発明に係る第２の実施形態と第１の実施形態とを比較したＩｄ−Ｖｇ特性を示す。ここでは、第２の実施形態のＭＯＳＦＥＴにおいて、側面ゲート電極１７ａ，１７ｂの電圧をＶｇｓｇ＝−１．０Ｖに固定して、上面ゲート電極１９の電圧を−０．２５Ｖ〜０．７５Ｖまで掃引したものである。また、このシミュレーションでは、ゲート長Ｌを３０ｎｍ、ＳＯＩ層の高さＴｓｏｉを２０ｎｍ、バイアス電圧Ｖｄｄを０．７５Ｖに設定している。また、上面ゲート電極１９の仕事関数はｎ＋ポリシリコン相当であると仮定し、側面ゲート電極１７ａ，１７ｂの仕事関数はタングステン相当であると仮定している。
図３０に示すように、第２の実施形態のＭＯＳＦＥＴでは、第１の実施形態のＭＯＳＦＥＴと同じゲート電極材料を用いているが、バイアス電圧の印加方法の違いで、しきい値がシフトしていることが分かる。つまり、第２の実施形態では、側面ゲート電極１７ａ，１７ｂによる電界が、このＭＯＳＦＥＴのしきい値を確かに制御していることが分かる。
上記第２の実施形態によれば、第１の実施形態と同様の効果を得ることができる。
さらに、上面ゲート電極１９と側面ゲート電極１７ａ，１７ｂとが電気的に分離されて、ゲート電極１９，１７ａ，１７ｂ毎に引き出し配線部３１，３２，３３が形成されている。このため、上面ゲート電極１９と側面ゲート電極１７ａ，１７ｂとで異なる電位が印加できるため、第１の実施形態よりも、しきい値の制御性を向上することができる。
［第３の実施形態］
第３の実施形態は、側面ゲート電極におけるチャネル長Ｌ方向の長さを、上面ゲート電極におけるチャネル長Ｌ方向の長さよりも大きくする例である。
図３１乃至図３４は、本発明の第３の実施形態に係る半導体装置の斜視図、平面図及び断面図を示す。以下に、第３の実施形態に係る半導体装置について説明する。ここでは、上記第１の実施形態と異なる構造を主に説明する。
図３１乃至図３４に示すように、第３の実施形態によるセパレートゲート構造は、上面ゲート電極１９と側面ゲート電極１７ａ，１７ｂとで、チャネル長Ｌ方向の長さを異なるものにしている。ここでは、側面ゲート電極１７ａ，１７ｂにおけるチャネル長Ｌ方向の長さを、上面ゲート電極１９におけるチャネル長方向の長さ（＝ゲート長Ｌ）よりも大きくし、上面から見たときに「Ｉ」シェイプゲート構造になっている。ここで、上面ゲート電極１９におけるチャネル長Ｌ方向の長さは、リソグラフィの最小加工寸法になっている。また、第１の実施形態と同様に、上面ゲート電極１９と側面ゲート電極１７ａ，１７ｂとは異なる材料で形成されている。
図３５は、本発明に係る第３の実施形態と第１の実施形態とを比較したＩｄ−Ｖｇ特性を示す。このシミュレーションでは、上面ゲート電極のゲート長Ｌを１５ｎｍ、側面ゲート電極のゲート長Ｌｓｇを６５ｎｍ、ＳＯＩ層の高さＴｓｏｉを２０ｎｍ、バイアス電圧Ｖｄｄを０．７５Ｖに設定している。また、上面ゲート電極１９の仕事関数はポリシリコン相当であると仮定し、側面ゲート電極１７ａ，１７ｂの仕事関数はタングステン相当であると仮定している。
図３５に示すように、第３の実施形態の方が第１の実施形態よりも良好なカットオフ特性になることがシミュレーション結果から分かる。これは、第３の実施形態の方が、第１の実施形態よりも側面ゲート電極１７ａ，１７ｂによる制御性が良くなるからであると考えられる。
図３６は、本発明に係る第１の実施形態の構造、本発明に係る第３の実施形態の構造、従来のトライゲート構造でＳ値を比較したものを示す。
図３６に示すように、トライゲート構造や第１の実施形態の構造よりも、第３の実施形態の構造が最もＳ値が小さく、カットオフ特性が改善されていることが分かる。
但し、第３の実施形態の構造では、第１の実施形態の構造と比較して、側面ゲート電極１７ａ，１７ｂによる寄生容量が大きくなることが明らかであり、この点がカットオフ特性の向上とトレードオフの関係になる。
上記第３の実施形態によれば、第１の実施形態と同様の効果を得ることができる。
さらに、側面ゲート電極１７ａ，１７ｂにおけるチャネル長Ｌ方向の長さを、上面ゲート電極１９におけるチャネル長Ｌ方向の長さよりも大きくしている。これにより、側面ゲート電極１７ａ，１７ｂによるチャネル付近のポテンシャルへの影響力をさらに増すことができ、カットオフ特性がさらによくなる。
また、第３の実施形態の構造では、側面ゲート電極１７ａ，１７ｂと上面ゲート電極１９とが自己整合的に形成しなくてもよいため、側面ゲート電極１７ａ，１７ｂと上面ゲート電極１９との多少の合わせずれに対しても耐性がある。従って、上面ゲート電極１９だけリソグラフィの最小加工寸法で描画すればよいため、ゲート電極１７ａ，１７ｂ，１９に対するリソグラフィがより容易になるという利点がある。
［第４の実施形態］
第１の実施形態では、上面ゲート電極がチャネルを形成し、側面ゲート電極は制御ゲートとして機能するのに対し、第４の実施形態では、側面ゲート電極がチャネルを形成し、上面ゲート電極が制御ゲートとして機能する。
図３７乃至図４０は、本発明の第４の実施形態に係る半導体装置の斜視図、平面図及び断面図を示す。以下に、第４の実施形態に係る半導体装置について説明する。ここでは、上記第１の実施形態と異なる構造を主に説明する。
図３７乃至図４０に示すように、第４の実施形態によるセパレートゲート構造は、いわゆるフィンＦＥＴ構造において、側面ゲート電極１７ａ，１７ｂを用いてチャネル部分を形成し、上面ゲート電極１９を用いてカットオフさせるための電位を与えている。
ここで、上面ゲート電極１９と側面ゲート電極１７ａ，１７ｂとは異なる材料で形成され、上面ゲート電極１９及び側面ゲート電極１７ａ，１７ｂは例えば次のような材料でそれぞれ形成される。
ＭＯＳＦＥＴがｎ型の場合、上面ゲート電極１９は高融点金属又はこの高融点金属からなるシリサイド（例えば、Ｗ、ＴｉＮ、Ｎｉなど）からなる材料で形成し、側面ゲート電極１７ａ，１７ｂはｎ＋型のポリシリコンからなる材料で形成するとよい。また、ＭＯＳＦＥＴがｎ型の場合、上面ゲート電極１９はｐ＋型のポリシリコンからなる材料で形成し、側面ゲート電極１７ａ，１７ｂはｎ＋型のポリシリコンからなる材料で形成してもよい。
ＭＯＳＦＥＴがｐ型の場合、上面ゲート電極１９は高融点金属又はこの高融点金属からなるシリサイド（例えば、Ｗ、ＴｉＮ、Ｎｉなど）からなる材料で形成し、側面ゲート電極１７ａ，１７ｂはｐ＋型のポリシリコンからなる材料で形成するとよい。また、ＭＯＳＦＥＴがｐ型の場合、上面ゲート電極１９はｎ＋型のポリシリコンからなる材料で形成し、側面ゲート電極１７ａ，１７ｂはｐ＋型のポリシリコンからなる材料で形成してもよい。
尚、ゲート電極１７ａ，１７ｂ，１９をメタル系の材料で形成する場合、シリコンのミッドギャップと同程度の仕事関数を有するメタル系の材料（例えば高融点金属又はこの高融点金属からなるシリサイド）を用いれば、ＦＤ型ＭＯＳＦＥＴによるＣＭＯＳを構成しやすくなる。
また、上面ゲート電極１９の仕事関数φｍ１と、側面ゲート電極１７ａ，１７ｂの仕事関数φｍ２，φｍ３とは異なる。例えば、ＭＯＳＦＥＴがｎ型の場合は式（６）の関係を満たし、ＭＯＳＦＥＴがｐ型の場合は式（７）の関係を満たす。
φｍ１＞φｍ２、かつ、φｍ１＞φｍ３…（６）
φｍ１＜φｍ２、かつ、φｍ１＜φｍ３…（７）
つまり、ＭＯＳＦＥＴがｎ型の場合は、ＳＯＩ層１３の上面部に寄生トランジスタのチャネルが形成されないように、上面ゲート電極１９には、側面ゲート電極１７ａ，１７ｂよりも仕事関数の大きな材料を用いる。一方、ＭＯＳＦＥＴがｐ型の場合は、ＳＯＩ層１３の上面部に寄生トランジスタのチャネルが形成されないように、上面ゲート電極１９には、側面ゲート電極１７ａ，１７ｂよりも仕事関数の小さな材料を用いる。
尚、式（６）、式（７）の関係を満たす場合において、仕事関数φｍ２、φｍ３は、異なってもよいが、ほぼ等しい方が望ましい。従って、側面ゲート電極１７ａ，１７ｂは、異なる材料で形成するよりも、同じ材料で形成する方が望ましい。
また、第１の実施形態におけるＭＯＳＦＥＴでは、側面ゲート電極１７ａ，１７ｂ下がチャネルとなるため、側面ゲート電極１７ａ，１７ｂの短辺方向（チャネル長Ｌ方向）にドレイン電流が流れる。
また、ＳＯＩ層１３の高さをＨ、上面ゲート電極１９に印加されるゲート電圧をＶｇｔｇ、このＶｇｔｇ＝０Ｖの時に上面ゲート電極１９が形成する空乏層の幅をＷｄとした時、以下の式（８）の関係を満たす。
Ｈ＜Ｗｄ…（８）
尚、上面ゲート電極１９の支配力には限界があるので、ＳＯＩ層１３の高さＨに関しては何らかの制限が必要となるため、式（８）の関係は、仮にＶｇｓｇ＝０Ｖで良好なカットオフ特性を維持するために導き出したものである。
図４１は、第４の実施形態におけるＩｄ−Ｖｇ特性を示す。このシミュレーションでは、フィンの高さＴｓｏｉをパラメーターとし、この高さＴｓｏｉが２０ｎｍ，５０ｎｍ，１００ｎｍの場合で比較する。また、ゲート長Ｌを３０ｎｍ、フィンの幅Ｗｆを５０ｎｍ、バイアス電圧Ｖｄｄを０．７５Ｖに設定している。また、上面ゲート電極１９の仕事関数はタングステン相当であると仮定し、側面ゲート電極１７ａ，１７ｂの仕事関数はｎ＋ポリシリコン相当であると仮定している。
図４１に示す結果によれば、フィンの高さＴｓｏｉが小さいときには、上面ゲート電極１９によるカットオフの効果が見られるが、フィン高さが高くなってくると、上面ゲート電極１９の支配力による短チャネル抑制効果は弱くなり、パンチスルーが生じてしまう。これは、第１乃至第３の実施形態のようにダブルゲート（側面ゲート電極１７ａ，１７ｂ）で制御しているものと比較して、シングルゲート（上面ゲート電極１９）でしかコントロールできない分だけ、短チャネル効果に弱いことによる。
上記第４の実施形態によれば、第１の実施形態と同様に、ＳＯＩ層１３の上面部に設けられた上面ゲート電極１９とＳＯＩ層１３の側面部に設けられた側面ゲート電極１７ａ，１７ｂとが異なる材料で形成されているが、第１の実施形態と異なり、側面ゲート電極１７ａ，１７ｂでチャネルを形成し、上面ゲート電極１９でカットオフさせるための電位を与えて余計な寄生トランジスタのリーク電流を抑制している。これにより、良好なカットオフ特性を実現することが可能となる。
尚、上記第４の実施形態の構造において、第２の実施形態のように、上面ゲート電極１９と側面ゲート電極１７ａ，１７ｂとを電気的に分離し、ゲート電極１９，１７ａ，１７ｂ毎に異なる電位が印加できるように引き出し配線部３１，３２，３３をそれぞれ設けてもよい。
また、上記第４の実施形態において、第３の実施形態のように、上面ゲート電極１９と側面ゲート電極１７ａ，１７ｂとで、チャネル長の長さを変えてもよい。例えば、第４の実施形態の場合、上面ゲート電極１９におけるチャネル長方向の長さを、側面ゲート電極１７ａ，１７ｂにおけるチャネル長方向の長さよりも長くしてもよい。これにより、上面ゲート電極１９によるチャネル付近のポテンシャルへの影響力をさらに増すことができ、カットオフ特性がさらによくなる。尚、この場合、側面ゲート電極１７ａ，１７ｂにおけるチャネル長の長さをリソグラフィの最小加工寸法にしてもよい。
［第５の実施形態］
第５の実施形態は、第１の実施形態の変形例であり、上面ゲート電極が側面ゲート電極を貫通する例である。
図４２乃至図４５は、本発明の第５の実施形態に係る半導体装置の斜視図、平面図及び断面図を示す。以下に、第５の実施形態に係る半導体装置について説明する。ここでは、上記第１の実施形態と異なる構造を主に説明する。
図４２乃至図４５に示すように、第５の実施形態によるセパレートゲート構造は、側面ゲート電極４３ａ，４３ｂが上面ゲート電極１９の上面を跨いでおり、上面ゲート電極１９が側面ゲート電極４３ａ，４３ｂを貫通した構造になっている。ここで、第１の実施形態と同様に、上面ゲート電極１９と側面ゲート電極４３ａ，４３ｂとは異なる材料で形成されている。
図４６乃至図５６は、本発明の第５の実施形態に係る半導体装置の製造工程の平面図及び断面図を示す。以下に、第５の実施形態に係る半導体装置の製造方法について説明する。
まず、図４６乃至図４８に示すように、支持基板１１と埋め込み酸化膜１２とＳＯＩ層１３とからなるＳＯＩ基板が形成される。次に、ＳＯＩ層１３がパターニングされ、活性領域となる部分が形成される。その後、素子分離領域となる絶縁膜１４が全面に形成され、この絶縁膜１４がＳＯＩ層１３の上面が露出するまで平坦化される。
次に、図４９乃至図５１に示すように、平坦化されたＳＯＩ層１３及び絶縁膜１４上にゲート絶縁膜１８が形成される。次に、ゲート絶縁膜１８上に導電材が形成されてパターニングされる。これにより、この導電材からなる上面ゲート電極１９が形成される。
次に、図５２乃至図５４に示すように、イオン注入により、ＳＯＩ層１３内にソース／ドレイン領域２０が形成される。次に、ＳＯＩ層１３の側面に側壁絶縁膜２１が形成される。
次に、図５５乃至図５７に示すように、全面にパッシベーション膜４１が形成され、このパッシベーション膜４１の上面が平坦化される。次に、パッシベーション膜４１上にレジスト（図示せず）が形成され、このレジストが側面ゲート電極の形状にパターニングされる。次に、レジストをマスクとして、パッシベーション膜４１、ゲート絶縁膜１８及び絶縁膜１４が選択的にエッチングされる。このエッチングは、ドライエッチングでも、制御されたウェットエッチングでも構わないが、好ましくは、異方性ドライエッチング（例えばＲＩＥ）を行ってから、最後にゲート電極１９下の絶縁膜１４，１８を除去するような等方性ドライエッチング（例えばＣＤＥ）を行うのがよい。このようにして、側面ゲート電極用の溝４２ａ，４２ｂが形成される。
次に、図５８乃至図６０に示すように、側面ゲート電極用のゲート絶縁膜（図示せず）が形成される。次に、ダマシンプロセスにより、全面に導電材が形成されて平坦化される。これにより、溝４２ａ，４２ｂ内に、側面ゲート電極４３ａ，４３ｂが形成される。ここで、側面ゲート電極４３ａ，４３ｂは、上面ゲート電極１９における長辺方向の両端部を跨いでおり、さらに、この両端部の下にも形成される。つまり、上面ゲート電極１９が、側面ゲート電極４３ａ，４３ｂを貫通した構造が完成する。
上記第５の実施形態によれば、第１の実施形態と同様の効果を得ることができるだけでなく、さらに次のような効果も得られる。
第１の実施形態の製造方法は、側面ゲート電極１７ａ，１７ｂを形成した後に、ソース／ドレイン領域２０に係る熱工程が行われていた。このため、側面ゲート電極１７ａ，１７ｂとして、ソース／ドレイン領域の活性化の熱工程に対して耐熱性のある材料を選択する必要があった。これに対し、第５の実施形態の製造方法は、ソース／ドレイン領域に係る熱工程が行われた後に、側面ゲート電極４３ａ，４３ｂが形成される。このため、側面ゲート電極４３ａ，４３ｂとして、耐熱性の低い材料を用いることが可能であり、側面ゲート電極４３ａ，４３ｂにおける材料選択の自由度が向上する。
尚、上記本発明の各実施形態における種々のセパレートゲート構造によれば、微細なゲート長を持ちながらも、短チャネル効果を抑制して良好なカットオフ特性を実現することが可能となるが、種々のセパレートゲート構造毎に長所と短所をそれぞれ有するので、要求される事項によって、種々のセパレートゲート構造を選択することが必要である。
また、上記本発明の各実施形態におけるセパレートゲート構造では、ＳＯＩ基板を前提として述べてきたが、これに限定されない。例えば、通常のバルク基板を用いて、本発明の各実施形態におけるセパレートゲート構造を実現することも可能である。この場合、例えば、S.Inaba & K.Ohuchi, USP 6525403 （Date of Patent Feb. 25, 2003: Filed Sep. 24, 2001）、特開2002-110963号公報等に開示されたバルク基板を用いるとよい。
また、上記本発明の各実施形態におけるセパレートゲート構造では、側面ゲート電極１７ａ，１７ｂ，４３ａ，４３ｂの下面は埋め込み酸化膜１２の上面よりも上方に位置していたが、これに限定されない。例えば、埋め込み酸化膜１２の上面と一致していてもよい。また、側面ゲート電極の下面が活性領域の底面（ＳＯＩ基板を用いた場合はＳＯＩ層の底面）よりも深い位置になっていても何ら問題はなく、むしろカットオフ特性が良くなることが期待されるため、例えば、ＳＯＩ基板を用いた場合、図６１に示すように、側壁ゲート電極１７ａ，１７ｂの下部が埋め込み酸化膜１２内に入り込んでいてもよい。
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
本発明の第１の実施形態に係わる半導体装置を示す斜視図。 本発明の第１の実施形態に係わる半導体装置を示す平面図。 図２のIII−III線に沿った半導体装置の断面図。 図２のIV−IV線に沿った半導体装置の断面図。 本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。 図５のVI−VI線に沿った半導体装置の断面図。 図５のVII−VII線に沿った半導体装置の断面図。 図４に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。 図８のIX−IX線に沿った半導体装置の断面図。 図８のX−X線に沿った半導体装置の断面図。 図８に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。 図１１のXII−XII線に沿った半導体装置の断面図。 図１１のXIII−XIII線に沿った半導体装置の断面図。 図１１に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。 図１４のXV−XV線に沿った半導体装置の断面図。 図１４のXVI−XVI線に沿った半導体装置の断面図。 図１４に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。 図１７のXVIII−XVIII線に沿った半導体装置の断面図。 図１７のXIX−XIX線に沿った半導体装置の断面図。 図１７に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。 図２０のXXI−XXI線に沿った半導体装置の断面図。 図２０のXXII−XXII線に沿った半導体装置の断面図。 本発明の第１の実施形態に係るセパレートゲート構造、ＦＤ−ＳＯＩ構造、トライゲート構造におけるＩｄ−Ｖｇ特性の比較図。 本発明の第１の実施形態に係るセパレートゲート構造、ＦＤ−ＳＯＩ構造、トライゲート構造におけるＬ−Ｓ値特性の比較図。 本発明の第１の実施形態に係るセパレートゲート構造、ＦＤ−ＳＯＩ構造、トライゲート構造におけるＬ−Ｖｔの関係（Ｖｔのｒｏｌｌ−ｏｆｆ特性）の比較図。 本発明の第２の実施形態に係わる半導体装置を示す斜視図。 本発明の第２の実施形態に係わる半導体装置を示す平面図。 図２７のXXVIII−XXVIII線に沿った半導体装置の断面図。 図２７のXXIX−XXIX線に沿った半導体装置の断面図。 本発明の第２の実施形態に係るセパレートゲート構造、本発明の第１の実施形態に係るセパレートゲート構造におけるＩｄ−Ｖｇ特性の比較図。 本発明の第３の実施形態に係わる半導体装置を示す斜視図。 本発明の第３の実施形態に係わる半導体装置を示す平面図。 図３２のXXXIII−XXXIII線に沿った半導体装置の断面図。 図３２のXXXIV−XXXIV線に沿った半導体装置の断面図。 本発明の第３の実施形態に係るセパレートゲート構造、本発明の第１の実施形態に係るセパレートゲート構造におけるＩｄ−Ｖｇ特性の比較図。 本発明の第３の実施形態に係るセパレートゲート構造、本発明の第１の実施形態に係るセパレートゲート構造、トライゲート構造におけるＬ−Ｓ値特性の比較図。 本発明の第４の実施形態に係わる半導体装置を示す斜視図。 本発明の第４の実施形態に係わる半導体装置を示す平面図。 図３８のXXXIX−XXXIX線に沿った半導体装置の断面図。 図３８のXL−XL線に沿った半導体装置の断面図。 本発明の第４の実施形態に係るセパレートゲート構造のＩｄ−Ｖｇ特性で、フィンの高さをパラメーターとして比較した図。 本発明の第５の実施形態に係わる半導体装置を示す斜視図。 本発明の第５の実施形態に係わる半導体装置を示す平面図。 図４３のXLIV−XLIV線に沿った半導体装置の断面図。 図４３のXLV−XLV線に沿った半導体装置の断面図。 本発明の第５の実施形態に係わる半導体装置の製造工程を示す断面図。 図４６のXLVII−XLVII線に沿った半導体装置の断面図。 図４６のXLVIII−XLVIII線に沿った半導体装置の断面図。 図４６に続く、本発明の第５の実施形態に係わる半導体装置の製造工程を示す断面図。 図４９のL−L線に沿った半導体装置の断面図。 図４９のLI−LI線に沿った半導体装置の断面図。 図４９に続く、本発明の第５の実施形態に係わる半導体装置の製造工程を示す断面図。 図５２のLIII−LIII線に沿った半導体装置の断面図。 図５２のLIV−LIV線に沿った半導体装置の断面図。 図５２に続く、本発明の第５の実施形態に係わる半導体装置の製造工程を示す断面図。 図５５のLVI−LVI線に沿った半導体装置の断面図。 図５５のLVII−LVII線に沿った半導体装置の断面図。 図５５に続く、本発明の第５の実施形態に係わる半導体装置の製造工程を示す断面図。 図５８のLIX−LIX線に沿った半導体装置の断面図。 図５８のLX−LX線に沿った半導体装置の断面図。 本発明の各実施形態に係わる他の半導体装置の断面図。 従来技術によるトライゲート構造のＭＯＳＦＥＴをチャネル幅Ｗ方向で切断した断面図。
符号の説明
１１…支持基板、１２…埋め込み酸化膜、１３…ＳＯＩ層、１４…素子分離用絶縁膜、１５ａ，１５ｂ，４２ａ，４２ｂ…溝、１６，１８…ゲート絶縁膜、１７…導電材、１７ａ，１７ｂ，４３ａ，４３ｂ…側面ゲート電極、１９…上面ゲート電極、２０…ソース／ドレイン領域、２１…側壁絶縁膜、３１，３２，３３…引き出し配線部、４１…パッシベーション膜。

Claims (6)

  1. 第１の側面と、この第１の側面に対して垂直な第２の側面と、この第２の側面と対向する第３の側面とを有する活性層と、
    前記第１の側面上に第１のゲート絶縁膜を介して配置された第１のゲート電極と、
    前記第２の側面上に第２のゲート絶縁膜を介して配置され、前記第１のゲート電極と異なる材料で形成された第２のゲート電極と、
    前記第３の側面上に第３のゲート絶縁膜を介して配置され、前記第１のゲート電極と異なる材料で形成された第３のゲート電極と
    を具備し、
    前記第１のゲート電極は、前記第２及び第３のゲート電極と電気的に分離されており、
    前記第１のゲート電極におけるチャネル長方向の第１の長さは、前記第２のゲート電極におけるチャネル長方向の第２の長さ及び前記第３のゲート電極におけるチャネル長方向の第３の長さと異なり、
    前記第２のゲート電極は、前記活性層の前記第２の側面の前記チャネル長方向の一部のみに形成されており、
    前記第３のゲート電極は、前記活性層の前記第３の側面の前記チャネル長方向の一部のみに形成されていることを特徴とする半導体装置。
  2. 第１の側面と、この第１の側面に対して垂直な第２の側面と、この第２の側面と対向する第３の側面とを有する活性層と、
    前記第１の側面上に第１のゲート絶縁膜を介して配置された第１のゲート電極と、
    前記第２の側面上に第２のゲート絶縁膜を介して配置され、前記第１のゲート電極と異なる材料で形成された第２のゲート電極と、
    前記第３の側面上に第３のゲート絶縁膜を介して配置され、前記第１のゲート電極と異なる材料で形成された第３のゲート電極と
    を具備し、
    前記第１のゲート電極は、前記第２及び第３のゲート電極を貫通していることを特徴とする半導体装置。
  3. 前記第１乃至第３のゲート電極を有するトランジスタがｎ型である場合、
    前記第１のゲート電極の仕事関数をφｍ１、前記第２のゲート電極の仕事関数をφｍ２、前記第３のゲート電極の仕事関数をφｍ３とした時、φｍ１＜φｍ２、かつ、φｍ１＜φｍ３の関係を満たし、
    前記トランジスタのドレイン電流は、前記第１のゲート電極下において、前記第１のゲート電極の短辺方向に流れることを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記第１乃至第３のゲート電極を有するトランジスタがｐ型である場合、
    前記第１のゲート電極の仕事関数をφｍ１、前記第２のゲート電極の仕事関数をφｍ２、前記第３のゲート電極の仕事関数をφｍ３とした時、φｍ１＞φｍ２、かつ、φｍ１＞φｍ３の関係を満たし、
    前記トランジスタのドレイン電流は、前記第１のゲート電極下において、前記第１のゲート電極の短辺方向に流れることを特徴とする請求項１又は２に記載の半導体装置。
  5. 前記第１乃至第３のゲート電極を有するトランジスタがｎ型である場合、
    前記第１のゲート電極の仕事関数をφｍ１、前記第２のゲート電極の仕事関数をφｍ２、前記第３のゲート電極の仕事関数をφｍ３とした時、φｍ１＞φｍ２、かつ、φｍ１＞φｍ３の関係を満たし、
    前記トランジスタのドレイン電流は、前記第２及び第３のゲート電極下において、前記第２及び第３のゲート電極の短辺方向に流れることを特徴とする請求項１又は２に記載の半導体装置。
  6. 前記第１乃至第３のゲート電極を有するトランジスタがｐ型である場合、
    前記第１のゲート電極の仕事関数をφｍ１、前記第２のゲート電極の仕事関数をφｍ２、前記第３のゲート電極の仕事関数をφｍ３とした時、φｍ１＜φｍ２、かつ、φｍ１＜φｍ３の関係を満たし、
    前記トランジスタのドレイン電流は、前記第２及び第３のゲート電極下において、前記第２及び第３のゲート電極の短辺方向に流れることを特徴とする請求項１又は２に記載の半導体装置。
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