JP3997089B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に電界効果型トランジスタを有する半導体装置に係る。
【０００２】
【従来の技術】
近年、情報通信機器の発達に伴いメモリＬＳＩ等の半導体装置に要求される処理能力は年々厳しくなっており、トランジスタの動作速度の高速化への努力が続けられている。メモリLSIやCPU演算部等の周辺回路部においても例外でなく、メモリマットや演算部の周辺回路に使用されるｎチャネル型電界効果トランジスタやｐチャネル型電界効果トランジスタでも高速化が求められている。これらの高速化の取り組みは、主として構造の微細化によって進められ、半導体素子を加工するリソグラフィー技術の進歩に支えられてきた。
【０００３】
しかしながら、最近では、要求される最小加工寸法（ゲートの最小加工寸法）がリソグラフィーに用いる光の波長レベル以下になってきており、より一層の微細化加工は困難になりつつある。
【０００４】
そこで、電界効果トランジスタの動作速度を高速化する手段として、電界効果トランジスタのチャネル部分のシリコンにひずみを誘起するという方法が提案されている。シリコン結晶をひずませると電子の移動度（有効質量）が変化することを利用して、特開平１１−３４０３３７号公報では、電界効果トランジスタを形成する下地膜に、シリコンより格子定数の大きなシリコンゲルマニウムを用い、その上にシリコン層をエピタキシャル成長させることにより、チャネル部分となるシリコンにひずみを与えて、移動度を高めて、トランジスタの高速化を図るという方法が開示されている。
【０００５】
【発明が解決しようとする課題】
上述のように、近年の半導体装置においては、電界効果トランジスタの動作速度の高速化が進められており、その為の手段の一つとして、シリコンより格子定数の大きなシリコンゲルマニウム材料をチャネル部分のシリコンの下地に用いて、シリコンにひずみを与え移動度を高める、といった方法が検討されている。
【０００６】
しかしながら、結晶の格子定数の異なる材料を格子整合させるようにエピタキシャル成長させると、結晶に生じるひずみのエネルギーが大きく、ある臨界膜厚以上の膜厚では、結晶に転位が発生するといった問題や、ＬＳＩ等の半導体装置の製造プロセスにおいて、一般的ではないシリコンゲルマニウムという材料の導入による新たな製造装置の導入に伴うコストの増加などにより、上述の方法は実用化までには至っていない。
【０００７】
上述したように、ＬＳＩ等の半導体装置においては、トランジスタの高速化が必須となっているが、リソグラフィー技術も限界に近づきつつあり、微細化以外の方法による、ドレイン電流の向上も検討されているが、結晶欠陥や、製造装置の新規導入によるコストの問題などがあった。
【０００８】
一方、周辺回路部においてもメモリや演算部と同様に、高速化やドレイン電流の増加が求められている。図5には半導体装置の一部分に用いられる、格子状に連なるｐチャネル型電界効果トランジスタ群を示した。このｐチャネル型電界効果トランジスタの平面レイアウトはPLLの発振器等のCMOSデバイスの周辺回路に多用されているが、この平面レイアウトのｐチャネル型電界効果トランジスタでは、高集積化が進むにつれてドレイン電流が設計値と比較して低下するようになってきており、半導体デバイス全体の性能低下を招いている。
【０００９】
本発明の目的は、格子状に連なっているｐチャネル型電界効果トランジスタを有する半導体装置において、ドレイン電流特性に優れたｐチャネル型電界効果トランジスタを含む半導体装置を実現することである。
【００１０】
【課題を解決するための手段】
本願発明者らは、電界効果トランジスタのドレイン電流の応力依存性を測定し、ｎチャネル型電界効果トランジスタと、ｐチャネル型電界効果トランジスタとでは、その応力依存性が異なることを明らかにした。
【００１１】
なお、本明細書においては、窒化珪素はＳｉＮ、酸化シリコンはＳｉＯ２として示す。
【００１２】
図２は、ｎチャネル型電界効果トランジスタ及びｐチャネル型電界効果トランジスタのドレイン電流の応力依存性の実験結果を示すグラフである。
【００１３】
図２に示す結果は、Ｓｉ（００１）面上に、ドレイン電流が〈１１０〉軸に平行に流れるように形成されたトランジスタに対して応力負荷実験を行ったものである。なお、評価した電界効果トランジスタのゲート長は０．２μｍである。また、応力の方向は電界効果トランジスタのチャネルを流れるドレイン電流に対して平行方向のチャネル面内一軸応力（チャネルに平行な応力）と、ドレイン電流に対して直角方向のチャネル面内一軸応力（チャネルに直角な応力）であり、応力の符号は、プラスは引張応力、マイナスは圧縮応力を表す。
【００１４】
図２において、ｎチャネル型電界効果トランジスタの場合、引張応力に対してドレイン電流が増加する（チャネルに平行な応力では約４％／１００ＭＰａ、チャネルに直角な応力では約２％／１００ＭＰａ）。
【００１５】
一方、ｐチャネル型電界効果トランジスタの場合には、チャネルに直角な方に対しては、ドレイン電流は増加するが（約４％／１００ＭＰａ）、チャネルに平行な方向に対しては、ドレイン電流は減少する（約７％／１００ＭＰａ）ことを明らかにした。
【００１６】
また、この結果から、チャネル面内の二軸応力の場合には、ｎチャネル型電界効果トランジスタでは、絶対値によらず引張応力に対してドレイン電流は増加し、逆にｐチャネル型電界効果トランジスタでは、絶対値の同じ二軸応力が作用した場合に、圧縮応力に対して増加すると考えられる。
弾性変形内の議論では応力とひずみは比例関係にある。したがって、上述の実験結果で、例えば、ｎチャネル電界効果トランジスタに対してチャネルに平行に引張応力を負荷した場合に、ドレイン電流が増加したのは、チャネルを構成するシリコンの結晶格子が、応力負荷前に比べて、チャネル面内平行引張方向にひずんだ為、電子の移動度が増加したものと考えられる。
【００１７】
つまり、本願発明者らは、ｎチャネル型電界効果トランジスタ、ｐチャネル型電界効果トランジスタのドレイン電流特性が、チャネルを構成するシリコンの結晶格子に生じるひずみの方向、及び絶対値に依存することを明らかにした。なお、シリコン結晶に生じるひずみはＴＥＭや、電子線回折や、ラマン分光法などによって測定することも可能である。
【００１８】
ところで、トランジスタのような多層膜の積層構造では、材料間の線膨張係数の違いによる熱応力や、格子定数の違いや結晶化時の膜収縮などによる真性応力が発生し、構造内部には残留応力が発生する。一般に、年々、微細化が進む電界効果トランジスタは、そのゲート長で世代が表現される。
【００１９】
本願発明者らは、電界効果トランジスタ構造の応力解析を行い、ゲートの加工寸法の縮小が進むと、構造の微細化や新規材料の利用などによって、構造内部に発生する応力が大きくなることを明らかにした。特に、ゲート長０．２5μｍ世代以降（ゲート電極の幅が0.25 μm以下）の電界効果トランジスタでは、浅溝素子分離（STI：Shallow Trench Isolation）による酸化起因応力、シリサイドの反応誘起応力、多結晶シリコンの結晶化応力などが応力の発生源となる。
【００２０】
図３はゲート長各世代の電界効果トランジスタのチャネル部分の応力を有限要素法により応力解析した結果を示すグラフである。図３において、ゲート長が比較的大きな２μｍ世代（ゲート電極の幅が２ μm前後）のトランジスタではゲート下のチャネル部分に発生する応力は低いが、ゲート長が０．２５μｍ以下の世代のトランジスタになると、急激に応力は高くなり、０．１μｍ世代（ゲート電極の幅が0.1 μm前後）では２μｍ世代の約３倍に達する。
電界効果トランジスタに発生する応力のトランジスタ特性への影響については研究がなされている。例えば、電界効果トランジスタの特性の一つである相互コンダクタンス（Ｇｍ）の応力依存性についての研究がなされている（Akemi Hamada、 et al.、 IEEE Trans. Electron Devices、 vol. 38、 No. 4、 pp.895-900、 1991）。
【００２１】
しかしながら、従来は電界効果トランジスタの特性が応力によって変動するといったことは問題になっていなかった。これは、０．２５μｍ以前、つまり、０．２５μｍ以上のゲート電極幅を持つ電界効果トランジスタでは、図３に示すように、トランジスタ構造に発生する応力が小さかった為と考えられる。さらに、トランジスタそのものの応力に対する感受性も低かったことも考えられる。このように、本発明の課題は、ゲート電極寸法が0.25 μm以下となることによって、初めて問題となってきた事項であると言える。
【００２２】
図４は、上述の文献（Akemi Hamada、 et al.、 IEEE Trans. Electron Devices、 vol. 38、 No. 4、 pp.895-900、1991）の相互コンダクタンスＧｍの応力依存性の実験結果（ゲート長：２μｍ）と、本願発明者らのＧｍの応力依存性の実験結果（ゲート長：０．２μｍ）を比較して示すグラフである。
【００２３】
なお、図４における比較は、ｎチャネル型電界効果トランジスタに対する、チャネルに平行方向の応力負荷で行った。ゲート長が２μｍの世代のトランジスタに対して、ゲート長０．２μｍ世代のトランジスタは、応力に対するＧｍの依存性が約４倍大きい。つまり、トランジスタの世代が進むことによって、応力に対するトランジスタ特性の感受性が高まっていることを示している。
また、応力解析によれば、電界効果トランジスタのＳｉ基板のチャネル部分に形成される基板深さ方向の応力分布は、ゲート電極近傍に応力集中場が形成される。ゲート長の小さな０．１μｍ世代のトランジスタの拡散層の形成領域は、従来のゲート長の大きなトランジスタに比べて、基板表面に近い浅い領域に形成される。その結果、０．１μｍ世代のトランジスタでは、素子動作領域が応力の影響を受け易くなっているとも考えられる。
【００２４】
そこで、本願発明者らは、電界効果トランジスタ構造について有限要素法による応力解析を行い、電界効果トランジスタを構成する材料、およびその周辺の材料が、ドレイン電流が流れるチャネル部分の応力に与える影響について、感度解析を行った。
【００２５】
その結果、本願発明者らは、ゲート電極やSTI（浅溝素子分離酸化膜）、SAC-SiN、シリサイドなどの配置、いわゆる平面パターンがチャネル部分の応力に大きな影響を与えることを明らかにした。その中でも特にSTIは、溝の酸化時に発生する体積膨張に起因して、非常に大きな圧縮応力をもたらすために影響が大きく、STIとアクティブの平面パターンに着目することで、ドレイン電流を大きく変化させることが可能であることが明らかにすることができた。なお、これらの現象は、前述のように半導体デバイスの微細化が進んだことによって、初めて発現するようになったものであり、ゲート電極幅0.25 μm以上の場合では無視できる程度であった。
【００２６】
以上の知見をもとに本願発明は、上記目的を達成するため、次のように構成される。
（１）半導体基板と、前記半導体基板に形成されるｐ型電界効果型トランジスタを構成するゲート電極が複数並んで配置され、前記ゲート電極の長手方向と交わる方向に形成される複数のアクティブ領域とを有し、前記ゲート電極は、第一のゲート電極と、前記第一のゲート電極の長手方向と同じ方向の長手方向を有し、前記第一のゲート電極に並んで配置される第二のゲート電極と、を有し、前期アクティブ領域は、前記第一のゲート電極の一部が位置する第一のアクティブ領域と、前記第二のゲート電極が位置する第二のアクティブ領域と、を有し、前記第一のアクティブ領域と第二のアクティブ領域との間には、ゲート電極の長手方向の幅の方がゲート電極の長手方向と交わる方向の幅より広い溝が形成されることを特徴とする半導体装置である。
【００２７】
前記長手方向と交わる方向とは、例えば、直交する方向として用いることができる。
【００２８】
または、複数のゲート電極が並んで配置され、前記の複数のゲート電極の長手と直角方向に並んで形成された複数のアクティブ領域を有するpチャネル型電界効果トランジスタにおいて、各アクティブ領域の間に、チャネルと直角方向が長手となるような溝を有する。例えば0.25 μm以下の幅を持つ。また、いわゆる浅溝型素子分離膜を形成するようにしてもよい。
【００２９】
また、前記の半導体装置において、前記溝には、絶縁膜が堆積されることを特徴とする。前記絶縁膜は、例えば、酸化シリコン膜等の酸化膜のような基板より伝導性の低い膜であってよい。
【００３０】
（２）前記（１）の半導体装置において、前記溝の長手方向と交わる方向の幅は0.25 μm以下であることを特徴とする。
前記交わる方向とは、例えば、直交する方向を用いることができる。
【００３１】
（３）前記（１）の半導体装置において、前記第一のゲート電極の一部が位置し、前記第一のアクティブ領域と絶縁膜が埋められたフィールド領域を介して隣接する第三のアクティブ領域を有し、前記第一のアクティブ領域と第二のアクティブ領域との間の距離より、第一のアクティブ領域と第三のアクティブ領域との間の距離のほうが長くなるよう形成されることを特徴とする。
【００３２】
なお、前記絶縁膜は、例えば、その周囲のシリコン基板より導電性の低い膜であり、例えば、シリコン酸化膜などを用いることができる。例えば、第一のアクティブ領域と第二のアクティブ領域との距離は、0.25 μm以下であり、第一のアクティブ領域と第三のアクティブ領域との間の距離は0.25 μm以上に形成されていることができる。
または、複数のゲート電極が並んで配置され、前記の複数のゲート電極にまたがって形成された複数のアクティブ領域を有するpチャネル型電界効果トランジスタにおいて、チャネルと直角方向のアクティブ領域の間隔が0.25 μm以上離れているように形成することが好ましい。または、複数のゲート電極が並んで配置され、前記の複数のゲート電極の長手と直角方向に並んで形成された複数のアクティブ領域を有するpチャネル型電界効果トランジスタにおいて、各アクティブ領域の間にチャネルと直角方向が長手となるように0.25 μm以下の幅を持つ浅溝型素子分離膜を配置し、さらにチャネルと直角方向のアクティブ領域の間隔が0.25 μm以上離れているということもできる。
（４）前記（３）の半導体装置において、前記第一のアクティブ領域と前記第二のアクティブ領域との間の溝に堆積する膜は、前記第一のアクティブ領域と前記第三のアクティブ領域との間のフィールド領域に堆積された絶縁膜より、窒素の含有量が少ないことを特徴とする。
または、複数のゲート電極が並んで配置され、前記の複数のゲート電極の長手と直角方向に並んで形成された複数のアクティブ領域を有するpチャネル型電界効果トランジスタにおいて、チャネルと平行方向を長手とする浅溝型素子分離膜は、チャネルと直角方向を長手とする浅溝型素子分離膜と比較して、該素子分離膜の内部の窒素を含有量が多いということもできる。
【００３３】
（５）前記（１）の半導体装置において、前記ｐ型電界効果型トランジスタに対応するｎ型電界型トランジスタを有し、前記ｎ型電界効果型トランジスタは、ゲート電極が複数並んで配置され、前記ゲート電極の長手方向と交わる方向に形成され、複数ゲート電極と交わるよう配置されるアクティブ領域を複数有することを特徴とする。
また、言い換えれば、前記ｐ型電界効果型トランジスタにおいて形成されたアクティブ間の前記溝をｎ型電界効果型トランジスタにおいては、非設置とすることができる。
【００３４】
（６）前記（１）の半導体装置において、ｎ型電界効果型トランジスタを構成するゲート電極が複数並んで配置され、前記ゲート電極の長手方向と交わる方向に形成される複数のアクティブ領域とを有し、前記ゲート電極は、第三のゲート電極と、前記第三のゲート電極の長手方向と同じ方向の長手方向を有し、前記第三のゲート電極に並んで配置される第四のゲート電極と、を有し、前記アクティブ領域は、前記第三のゲート電極の一部が位置する第三のアクティブ領域と、前記第四のゲート電極が位置する第四のアクティブ領域と、を有し、前記第三のアクティブ領域と第四のアクティブ領域との間には溝が形成され、前記第一のアクティブ領域と第二のアクティブ領域との間の溝は前記第三のアクティブ領域と第四のアクティブ領域との間の溝より狭く形成されていることを特徴とする。
【００３５】
（７）半導体基板と、前記半導体基板に形成されるｐ型電界効果型トランジスタを構成するゲート電極が複数並んで配置され、前記ゲート電極の長手方向と交わる方向に長手方向を有し複数のゲート電極と交わるよう形成されるアクティブ領域が複数並んで配置され、前記ゲート電極は、第一のゲート電極と、前記第一のゲート電極の長手方向と同じ方向の長手方向を有し、前記第一のゲート電極に並んで配置される第二のゲート電極と、を有し、前記アクティブ領域は、前記第一のゲート電極の一部および前記第二のゲート電極と交わる第一のアクティブ領域を有し、前記第一のゲート電極と前記第二のゲート電極間に形成される前記第一のアクティブ領域は、前記第一のゲート電極が位置する領域より狭い幅の領域を有することを特徴とする。
前記幅は、例えば、ゲート電極の長手方向における幅とすることができる。
【００３６】
（８）半導体基板と、前記半導体基板に形成されるｐ型電界効果型トランジスタを構成するゲート電極が複数並んで配置され、前記ゲート電極の長手方向と交わる方向に長手方向を有し複数のゲート電極と交わるよう形成されるアクティブ領域が複数並んで配置され、前記ゲート電極は、第一のゲート電極と、前記第一のゲート電極の長手方向と同じ方向の長手方向を有し、前記第一のゲート電極に並んで配置される第二のゲート電極と、を有し、前期アクティブ領域は、前記第一のゲート電極の一部および前記第二のゲート電極と交わる第一のアクティブ領域を有し、前記第一のアクティブ領域の前記第一のゲート電極と前記第二のゲート電極との間には、半導体基板に形成された溝を有することを特徴とする。
【００３７】
また、前記の半導体装置において、前記溝内には酸化物膜が堆積していることを特徴とする。
または、複数のゲート電極が並んで配置され、前記の複数のゲート電極にまたがって形成されたアクティブ領域を有するpチャネル型電界効果トランジスタにおいて、各ゲート電極の間のアクティブ領域内に浅溝型素子分離膜を内包することもできる。或は、各ゲート電極の間のアクティブ領域内に浅溝型素子分離膜が凸型に柑入するようにすることもできる。
【００３８】
（９）前記（８）の半導体装置において、前記第一のアクティブ領域の前記第一のゲート電極と前記第二のゲート電極との間には、半導体基板に形成された溝を有する第一の領域と、コンタクトホールを有する第二の領域が形成されたことを特徴とする。
【００３９】
（１０）前記（８）の半導体装置において、前記半導体基板に形成されるｎ型電界効果型トランジスタを構成するゲート電極が複数並んで配置され、前記ゲート電極の長手方向と交わる方向に長手方向を有し複数のゲート電極と交わるよう形成されるアクティブ領域が複数並んで配置され、前記ゲート電極は、第四のゲート電極と、前記第四のゲート電極の長手方向と同じ方向の長手方向を有し、前記第五のゲート電極に並んで配置される第六のゲート電極と、を有し、前期アクティブ領域は、前記第四のゲート電極の一部および前記第五のゲート電極と交わる第二のアクティブ領域を有し、前記第二のアクティブ領域の前記第四のゲート電極と前記第五のゲート電極との間には、前記溝を非設置とするか、前記溝より幅の広い溝が形成されることを特徴とする。
または、第二のアクティブ領域には前記の幅の狭い領域を非設置にすることもできる。
【００４０】
（１１）半導体基板と、前記半導体基板に形成され、トランジスタを構成する複数のゲート電極が配置され、前記ゲート電極の位置する領域を含んで形成される複数のアクティブ領域とを有し、前記ゲート電極は、第一のゲート電極と、前記第一のゲート電極の長手方向と同じ方向の長手方向を有し、前記第一のゲート電極に並んで配置される第二のゲート電極と、を有し、前記アクティブ領域は、前記第一のゲート電極の一部及び前記第二のゲート電極の一部の位置する領域を含むよう形成される第一のアクティブ領域と、前記第一のゲート電極の他の一部の位置する領域を含むよう形成される第二のアクティブ領域と、前記第二のゲート電極の他の一部の位置する領域を含むよう形成される第三のアクティブ領域と、を有し、前記第一から第三のアクティブ領域には２NAND回路を構成するトランジスタが形成され、前記第二のアクティブ領域と第三のアクティブ領域との間の基板には溝が形成されていることを特徴とする。なお、前記第一のアクティブ領域にｎ型電界効果トランジスタが形成され、前記第二及び第三のアクティブ領域にｐ型電界効果トランジスタが形成されることが好ましい。
【００４１】
また、一具体例としては、前記２NAND回路において、ゲートの長手方向と交わる方向（或いはソース・ドレイン電流の流れる方向に沿う方向ということもできる）のアクティブ領域の幅（一方アクティブ端部に位置する溝から他方の端部に位置する溝までの距離）は、ｎ型電界効果トランジスタ側の方がｐ型電界効果トランジスタ側より広くなるよう形成されている。また、第一のアクティブ領域の方が第二或いは第三のアクティブ領域より幅広く形成されている。
【００４２】
また、前記２NAND回路が複数並んで配置されている半導体装置においては、第一の２NAND回路のｐ型電界効果トランジスタの隣に位置する第二の２NAND回路のp型電界効果トランジスタが位置するよう配置される場合に、一例として、ｐ型電界効果トランジスタ側は、第一２NAND回路のｐ型電界効果型トランジスタが形成されるアクティブ領域は基板に形成された溝を介してトランジスタを非設置として基板の周囲に溝を形成されている領域（いわゆるダミーアクティブともいう）を形成する。また、第一の２ＮＡＮＤ回路のｐ型電界効果とトランジスタを形成するアクティブ領域は前記ダミーアクティブ領域を介して第二の2ＮＡＮＤ回路のｐ型電界効果トランジスタを形成するアクティブ領域が配置されていることができる。
【００４３】
また、例えば前記ｐ型トランジスタが形成されるアクティブ領域と前記ダミーアクティブの間に形成される基板の溝幅は0.25μ以下に形成される。また、例えば、前記第二のアクティブ領域と前記第三のアクティブ領域の間に形成される基板の溝も0.25μｍ以下に形成する。
【００４４】
また、隣りあう２ＮＡＮＤ回路について具体的に見ると、例えば、一方の２ＮＡＮＤ回路のｎ型電界効果トランジスタの形成されるアクティブ領域と他方の同ｎ型電界効果トランジスタのアクティブ領域との間に形成される基板の溝より、ｐ型電界効果トランジスタ間に形成される基板の溝は狭くなるよう形成されているようにすることができる。
【００４５】
【発明の実施の形態】
以下，本発明の第１実施例を図１および図５から図９を用いて示す。図５は比較例の半導体装置の平面レイアウトを表す模式図，図１は本実施例の半導体装置の平面レイアウトを示す模式図、図６および図７は比較例の半導体装置の断面構造（図５のA、Bの各断面）を表す模式図、図８および図９は本実施例の半導体装置の断面構造（図１のC、Dの各断面）を表す模式図、図11はアクティブ応力のSTI溝幅依存性の応力解析結果である。
【００４６】
まず比較例の半導体装置の平面レイアウトを図５に示す。同平面レイアウトは半導体装置の一部分に用いられる複数のｐチャネル型電界効果トランジスタを示したものである。ｐチャネル型電界効果トランジスタのゲート電極35が図面上下方向（ｙ方向）を長手として複数並行に配置されており、それを横切るように図面左右方向（ｘ方向）を長手として複数のアクティブ31が配置されている。またソース・ドレイン32、33がゲート電極35のアクティブ31内に形成される。アクティブ31の周辺はSTI（浅溝型素子分離酸化膜）２に囲まれている。このｐチャネル型電界効果トランジスタの平面レイアウトはPLLの発振器等のCMOSデバイスの周辺回路等に多用されている。
なお、図5におけるA、B断面の断面構造をそれぞれ図6、図7に示す。
【００４７】
この比較例の平面レイアウトのｐチャネル型電界効果トランジスタでは、高集積化が進むにつれてドレイン電流が設計値と比較して低下するようになってきており、半導体デバイス全体の性能低下を招いている。そこで発明者らはドレイン電流値を向上させるために、前出の知見をもとに応力（ひずみ）を用いてドレイン電流を増加させる平面レイアウトを見出した。
【００４８】
図１は本実施例の半導体デバイスの平面レイアウトを示す。図5に示した比較例における、図面左右方向（ｘ方向）を長手とするアクティブ31をゲート電極35ごとに分断して、ゲート電極とゲート電極の間に細い溝を形成し、その溝の中に酸化膜や窒化膜を埋め込んだ構造を形成する。例えば当該浅溝幅を0.25μｍ以下にする。これは小さい方が好ましいが0.1μｍ以上程度が形成する上で容易である。数値はこれに限るものではなく他の値であっても良い。また、これは、いわゆるSTIと同様の構造にすることができる。本実施例ではSTI（浅溝型素子分離酸化膜）を用いたが、ＳＯＩ基板等を使用して、ＳＯＩ基板の酸化膜まで及ぶ深い溝を形成してもよい。また、本発明では形成工程上の分類からSTI（浅溝型素子分離酸化膜）と呼ぶが、該細いSTIの形成は圧縮応力の付与ができる程度であればよい。よって必ずしも素子分離が目的ではない。そのため素子分離の機能（電気的に素子間を分離する機能）自体は不完全であってもよい。例えば、このゲート電極間に形成される溝は、溝の形成が不十分で台形の溝断面とならず、三角形状の溝断面を有していてもよい。また、ゲート電極と交わる溝（いわゆる素子分離ための溝）に比べて溝底部の幅が狭い形状であってもよい。これは、例えば、溝内に酸化膜を埋め込む場合に中の酸化物の量を少なくできるのでより好ましい。また溝内に埋め込まれる物質は酸化膜、窒化膜等、シリコン基板中に拡散した場合にトランジスタ特性を変動させないものであれば良い。また、酸化物及び窒化物、或いは酸化物及びポリシリコンを埋め込んでも良い。また、STI７の溝内の一部にシリコン膜を埋め込んだ場合には埋め込んだシリコン膜が酸化されて体積膨張するため、さらに効果が期待できる。STI7の溝内のみにシリコン膜を埋め込み、他のSTI２等の溝内には酸化膜を埋め込んだ場合には、この部分のｐチャネル型電界効果トランジスタのドレイン電流を向上させることができ、他の部分にあるｎチャネル型電界効果トランジスタのドレイン電流低下を抑えることができる。
【００４９】
TI７は溝内が酸化されることにより体積膨張が発生するために、ｘ方向に強い圧縮応力を負荷することができる。ゲート電極35の下部にｘ方向の圧縮応力を負荷したため、ｐチャネル型電界効果トランジスタにおいてはドレイン電流を増加させることができ、性能低下を防止することができる。あるいはドレイン電流が増加した分だけトランジスタのゲート電極面積を小さくすることもできるので、同平面レイアウトを含有する半導体デバイスの面積を小さくすることができる。
【００５０】
図10はゲート電極35の下部のシリコン基板中のｘ方向応力を、有限要素法を用いた応力解析によって見積もった結果を示したものである。比較例の平面レイアウトに比べて、本発明の場合では1.7倍程度の圧縮応力が発生していることがわかる。比較例の平面レイアウトではシリサイド38がアクティブ31のシリコン基板表面に形成されているため、シリサイドの引張り応力の影響を受けるために、ｘ方向に圧縮応力が小さくなる。これに対して本実施例ではゲート電極間に細幅の浅溝素子分離（STI）７を配置したことでｘ方向に圧縮応力を増加させることができるようになった。
【００５１】
このとき細幅の浅溝素子分離（STI）７の溝幅は可能な限り狭い方が良く、最小線幅程度が望ましい。図11にはSTIの溝幅と圧縮応力との関係を示した。この場合の圧縮応力とはゲート電極下のシリコン基板のｘ方向の応力を、ゲート電極の影響による応力を除いて求めたものである。この図11に見られるように、STIの溝幅が広い場合には圧縮応力は小さく、無視できるほどであるが、溝幅が細くなるに従って圧縮応力は急増し、GPaオーダの圧縮応力を発生するようになる。すなわち、0.25 μm世代（ゲート電極幅0.25 μm）のデバイス以前では本実施例のようにゲート電極間にSTIを配置しても、そのドレイン電流増加に対する効果は小さく、逆にSTIの占有面積が大きい分だけチップサイズが大きくなるデメリットが大きかった。本発明は最小線幅が0.25 μm以下に小さくなったためによりメリットが出てきたものであり、また更に素子分離構造がLOCOS構造からSTI構造に変わったために、よりメリットが出てきたものである。
【００５２】
図８と図９には本実施例の半導体装置の断面構造（図１のC、Dの各断面）を表す模式図を示す。この本実施例の平面レイアウトに示すｐチャネル型電界効果トランジスタは、ｎ型ウェル３１に形成されたｐ型ソース・ドレイン（３２、３３）と、ゲート絶縁膜３４と、ゲート電極３５とを備え、ゲート電極３５の上面、およびソース・ドレイン（３２、３３）の上面には、シリサイド３７、３８が形成される。これらのトランジスタは、シリコン酸化膜（ＳｉＯ２）や、窒化珪素（ＳｉＮ）からなる、浅溝素子分離２によって、他のトランジスタと互いに絶縁される。なお、ここでは、番号を付していないがゲート電極を介して前記ソース・ドレイン（３２、３３）の反対側に位置する領域には、トランジスタを形成するための対応するソース・ドレイン領域が形成される。また、ソース・ドレインとは、ソースまたはドレインの意味で用いており、ゲート電極を挟んで、一方がソースである場合は他方がドレインとなることは言うまでもない。
【００５３】
なお、本発明の第１実施例は、平面レイアウトを工夫し、細幅の浅溝素子分離（STI）７を配置することによって、前述のように浅溝素子分離（STI）７の側壁酸化に起因した体積膨張を用いて、ｐチャネル型電界効果トランジスタのゲート電極下のチャネルと平行方向の応力を圧縮応力にする例である。その他の部分については本発明の第１実施例以外の構造や材料であっても構わない。
【００５４】
ゲート酸化膜３４は、例えば、シリコン酸化膜（ＳｉＯ2）、窒化珪素膜（ＳｉＮ）、酸化チタン（ＴｉＯ2）、酸化ジルコニウム（ＺｒＯ2）、酸化ハフニウム（ＨｆＯ2）、五酸化タンタル（Ｔａ2Ｏ５）などの誘電体膜、あるいはこれらの積層構造からなる。また、ゲート電極１５、３５は、例えば、多結晶シリコン膜、あるいはタングステン（Ｗ）、白金（Ｐｔ）、ルテニウム（Ｒｕ）等の金属膜、あるいはこれらの積層構造からなる。
【００５５】
上記ゲート絶縁膜３４とゲート電極３５、シリサイド３７、３８の側壁には、窒化珪素（ＳｉＮ）や、シリコン酸化膜（ＳｉＯ2）からなるサイドウォール３６が形成される。
このｐチャネル型電界効果トランジスタの上面には、応力制御膜３９が形成され、さらに、この応力制御膜３９の上面には、例えば、ＢＰＳＧ（Boron-doped Phospho Silicate Glass）膜や、ＳＯＧ（Spin On Glass）膜、あるいはＴＥＯＳ(Tetra-Ethyl-Ortho-Silicate)膜、あるいは化学気相成長法、あるいはスパッタ法で形成したシリコン酸化膜なる層間絶縁膜３で覆われている。
【００５６】
シリコン基板１上に形成されたｐチャネル型電界効果トランジスタは、所望の回路が構成されるように、コンタクトプラグや配線等によって電気的に接続される。
また、図１の例については、コンタクトプラグや配線等は省略してあり、他の実施例についても同様にコンタクトプラグや配線等は省略してある。
【００５７】
なお、ｎチャネル型電界効果トランジスタは、基本的には前記ｐチャネル型電界効果トランジスタと同様にして形成するが、前記ゲート電極間に浅溝を非設置とする点で相違する。または、例えば、アクティブがゲート電極間で連続している場合であっても、ｐチャネル型電界効果トランジスタに幅狭部を有する場合、ｎチャネル型電界効果トランジスタの当該アクティブの幅狭部がｐチャネル型電界効果トランジスタより広いか幅狭部を非設置とする。
【００５８】
本実施例の平面レイアウトを構成するｐチャネル型電界効果トランジスタにおいては、該応力制御膜３９の膜応力は圧縮応力である方が望ましく、またサイドウォール３６の膜応力も圧縮応力である方が望ましい。あるいは、やむを得ず引張り応力になったとした場合においても、その値ができるだけ小さい方が望ましい。これを実現するためには、窒化珪素（ＳｉＮ）や、シリコン酸化膜（ＳｉＯ2）をプラズマを用いたCVD法による成膜法によって成膜するのが望ましい。
【００５９】
以下，本発明の第２実施例を図12に示す。本実施例はｐチャネル型電界効果トランジスタにおいて、第１の実施例と同様に図面左右方向（ｘ方向）を長手とするアクティブをゲート電極ごとに分断して、ゲート電極とゲート電極の間に細いSTIを配置するした。図１の実施例と基本的には同様であるが、本実施例では、図面上下（ｙ方向）のアクティブの間の浅溝素子分離（STI）８の距離を0.25 μm以上になるように配置したものである。これによってｙ方向の圧縮応力を大幅に低下させることができ、ｐチャネル型電界効果トランジスタのドレイン電流を向上させることができる。その結果、第1の実施例の場合に加えて、さらに性能低下を防止することができる。あるいはドレイン電流が増加した分だけトランジスタのゲート電極面積を小さくすることもできるので、同平面レイアウトを含有する半導体デバイスの面積を第１の実施例の場合に加えてさらに小さくすることができる。また、ゲート電極の長手方向に位置位する溝、或いは言い換えればゲート電極に交わるように配置される溝はｐチャネル型電界効果トランジスタ及びｎチャネル型電界効果トランジスタと共に形成することができる。溝に酸化膜を埋めると圧縮応力を生じる傾向があるのでこの素子分離のための溝は前記ゲート電極の間に形成する溝よりも幅広にして応力を低減することが好ましい。その上限はチップ面積で決めることができるが、例えば0.5μｍ以下程度にすることが素子集積のか観点から妥当である。
【００６０】
図13には図面上下（ｙ方向）のアクティブの間の浅溝素子分離（STI）８の距離とゲート電極下部のシリコン基板中のｙ方向の応力の関係を示した。図13より、この浅溝素子分離（STI）８の距離、すなわちｙ方向のSTIの幅を0.25 μm以下となると応力が急上昇することがわかる。これまでの半導体デバイスではSTIの幅が広かったために応力が十分に低く、また課題を解決するための手段の項で前述したように、応力に対するドレイン電流の感受性も低かったため、問題とならなかったが、0.25 μmルール程度に微細化を行った半導体デバイスにおいては、応力に対する感受性が増加し、また応力が急増したために、問題が顕在化した現象である。
【００６１】
このような0.25 μmルール程度に微細化を行った半導体デバイスにおいても、y方向のSTIの幅を0.25 μm以上とすることによって、第一の実施例に加えてさらにドレイン電流を増加させることができ、性能低下を防止することができる。
【００６２】
本発明の第3の実施例を図14に示す。第3の実施例は、同じ方向に長手方向を有するゲート電極３５が複数配置され、前記ゲート電極３５と交わる（例えば実質的に直交）方向を長手方向とするアクティブ３１が複数配置されており、図面左右方向（ｘ方向）を長手として配置されている複数のアクティブの中にコンタクトプラグ４１の形成領域を避けるようにして細幅の浅溝素子分離（STI）７を形成したものである。図15はコンタクトプラグ４１を中央寄りに配置し、細幅の浅溝素子分離（STI）７をアクティブ端部に配置した場合である。このように、コンタクトプラグ部を避けるように細幅の浅溝素子分離（STI）７を配置すればよい。
【００６３】
なお、ゲート電極間のアクティブ領域に形成される前記溝によりアクティブ領域の幅狭部が形成される。このように、一のトランジスタと同じアクティブ上にある隣のトランジスタとの間のアクティブ領域内に前記浅溝を形成する。
【００６４】
これによって、第1、第2の実施例に比べてｘ方向のゲート間の間隔を短くすることができるという利点がある。さらに、第１、第2の実施例と同様に、ゲート電極下部にｘ方向に圧縮応力が負荷できるため、ｐチャネル型電界効果トランジスタにおいてはドレイン電流を増加させることができ、性能低下を防止することができる利点がある。あるいはドレイン電流が増加した分だけトランジスタのゲート電極面積を小さくすることもできるので、同平面レイアウトを含有する半導体デバイスの面積をさらに小さくすることができる利点がある。
【００６５】
本発明の第4の実施例を図15に示す。本実施例は、チャネルと平行方向を長手として形成された浅溝素子分離（STI）８に関し、その溝内部に窒化膜を形成して酸化を抑制したものである。また、チャネルと直角方向を長手とする細幅の浅溝素子分離（STI）７の溝内には窒化膜を形成しない。これによってゲート電極下部のシリコン基板中にｘ方向には圧縮の応力を増加させ、y方向には圧縮の応力を減少させるようにできる。窒化膜の形成は溝壁面の窒化処理やＣＶＤによるシリコン窒化膜成膜等が望ましい。この第4の実施例は第１〜第３の実施例と合わせて行うことにより、さらに効果を増すことができる。すなわち、ｐチャネル型電界効果トランジスタにおいてはドレイン電流をさらに増加させることができ、性能低下を防止することができる利点がある。あるいはドレイン電流が増加した分だけトランジスタのゲート電極面積を小さくすることもできるので、同平面レイアウトを含有する半導体デバイスの面積をさらに小さくすることができる利点がある。
【００６６】
次に、本発明の第５の実施例を図17から図19を用いて説明する。本実施例は、図16に示す2NAND回路に本発明を適用した実施例である。図17は本発明を適用した2NAND回路を示す電気回路図、図18から20は本発明の半導体装置の平面レイアウトの模式図である。
【００６７】
本発明を適用した電気回路は、図17に示すように、２つのｐチャネル型電界効果トランジスタP1、P2と、２つのｎチャネル型電界効果トランジスタN1、N2からなる2NAND回路である。これらのトランジスタN1、N2、P1、P2は、それぞれ、図18から図19に示すトランジスタN1、N2、P1、P2に対応する。
【００６８】
1つの2NAND回路は、図18〜20において、ゲート電極FGを共有するpチャネル型電界効果トランジスタP1とnチャネル型電界効果トランジスタN2、そして同様にP2とN1と、それぞれのトランジスタの電気的な接続を図るための、コンタクトプラグCONT、や配線MLによって構成される。ここで、前記pチャネル型電界効果トランジスタP1、P2は一つのアクティブACT1上に、nチャネル型電界効果トランジスタN1、N2は一つのアクティブACT2上に形成される。
【００６９】
本実施例の半導体装置は、2NAND回路を複数個、連続して並べた繰り返しパターンである。すなわち、図18に示すように、pチャネル型電界効果トランジスタP1、P2と、nチャネル型電界効果トランジスタN1、N2を複数個、繰り返し並べたものである。
【００７０】
ここで、本実施例では、pチャネル型電界効果トランジスタP1、P2の間に浅溝素子分離（STI）７を形成することを特長とする。この溝はP1とN1又はP2とN2との間に形成される溝よりも狭いことが好ましい。細幅の浅溝素子分離（STI）７を配置することによって、前述のように浅溝素子分離（STI）７の側壁酸化に起因した体積膨張を用いて、ｐチャネル型電界効果トランジスタのゲート電極下のチャネルと平行方向の応力をより圧縮応力にする。また、さらに隣の2NAND回路との間にも細幅の浅溝素子分離（STI）７を配置することによって、ｐチャネル型電界効果トランジスタのゲート電極下のチャネルと平行方向の応力を圧縮応力にする。この時、浅溝素子分離（STI）７の幅は0.25 μm以下が望ましいが、0.25 μm以上であっても効果を有する。また、ｘ方向にアクティブ領域をできるだけ短くして、ゲートから周囲のSTIまでの距離が小さくなるように配置する。これにより、ゲート下へのP1、P2周囲のSTIの圧縮応力の影響を増大させられるため、ｐチャネル型電界効果トランジスタP1、P2のドレイン電流を増加させることができる。
【００７１】
一方、ｎチャネル型電界効果トランジスタN1、N2には、細幅の浅溝素子分離（STI）７を配置しない。またｘ方向にアクティブ領域を長くして、ゲートから周囲のSTIまでの距離を大きくなるように配置する。これにより、ゲート下へのN1、N2周囲のSTIの圧縮応力の影響を減少させられるため、ｎチャネル型電界効果トランジスタN1、N2のドレイン電流を増加させることができる。
【００７２】
このように、ｎチャネル型電界効果トランジスタのアクティブ領域のｘ方向の長さの方がｐチャネル型電界効果トランジスタのアクティブ領域のｘ方向の長さに比べて長くなるように配置する方が、それぞれのドレイン電流は増加する。これを実現すると、ｐチャネル型電界効果トランジスタにおいて、隣のｐチャネル型電界効果トランジスタとの間のSTIの幅が広くなり、ｘ方向の圧縮応力が低下する恐れがある。そこで、ダミーアクティブを隣のｐチャネル型電界効果トランジスタとの間に形成することによって、隣のｐチャネル型電界効果トランジスタとの境界のSTIの幅を狭くすることができ、これによりｘ方向の圧縮応力を増加させることができる。
【００７３】
本実施例において、ダミーアクティブを形成しない場合でも、比較例に比べてドレイン電流の増加に効果はあるが、ダミーアクティブを形成することがより好ましい。ダミーアクティブとは、隣の２NANDのPMOSとの間に溝で囲まれてNAND回路を非形成とした領域であることができる。
【００７４】
なお、本実施例に示した2NAND回路は、本発明を実際の電気回路レイアウトに適用した例の一つである。平面レイアウトは、本実施例以外のものであっても構わないし、適用する電気回路は、例えば、AND回路、NOR回路、OR回路、入出力バッファ回路であっても構わない。
【００７５】
このように、本実施例によれば、比較のプロセスを、マスクレイアウトを変更するだけで、高速な、あるいは高性能なデバイスを製造することができるので、製造コストに優れた半導体装置が得られるという効果が得られる。
【００７６】
図19は本実施例において、ｐチャネル型電界効果トランジスタのみ、コンタクトプラグの形成領域を避けるようにしてアクティブに細幅の浅溝素子分離（STI）７を一部嵌入させたものである。また、このように、コンタクトプラグ部を避けるように細幅の浅溝素子分離（STI）７を配置してもよい。
【００７７】
これによって、第1、第2の実施例に比べてｘ方向のゲート間の間隔を短くすることができるという利点がある。また、ｐチャネル型電界効果トランジスタのみ、ｘ方向の圧縮応力を増大させることができるので、ｐチャネル型電界効果トランジスタのドレイン電流を増加させることができる。また、図19はダミーアクティブを形成している場合の平面回路パターンであるが、ダミーアクティブがない場合でも、効果は減少するが、比較例などに比べて十分な効果を有するものである。
【００７８】
【発明の効果】
本発明により、ドレイン電流特性に優れたｐチャネル型電界効果トランジスタを含む半導体装置を得ることができる。
。
【図面の簡単な説明】
【図１】本発明の第1実施例の半導体装置の平面パターンを示す模式図である。
【図２】nチャネル型，およびpチャネル型電界効果トランジスタのドレイン電流の応力依存性の実験結果である。
【図３】電界効果トランジスタの世代による応力の増加の程度を示した図である。
【図４】電界効果トランジスタの世代による，相互コンダクタンス（Gm）の応力に対する依存性の違いを示した実験結果である。
【図５】比較の半導体装置の平面パターンを示す模式図である。
【図６】比較の半導体装置のA断面を示す模式図である。
【図７】比較の半導体装置のB断面を示す模式図である。
【図８】本発明の第１実施例の半導体装置のC断面を示す模式図である。
【図９】本発明の第１実施例の半導体装置のD断面を示す模式図である。
【図１０】比較の半導体装置と本発明の第１実施例の半導体装置の応力値の差異を示す図である。
【図１１】STI溝幅と応力の関係を示した図である。
【図１２】本発明の第2実施例の平面パターンを示す模式図である。
【図１３】STI溝幅と応力の関係を示した図である。
【図１４】本発明の第3の実施例の平面パターンを示す模式図である。
【図１５】本発明の第3の実施例の平面パターンを示す模式図である。
【図１６】2NAND回路を示す電気回路図である。
【図１７】本発明の第4の実施例の平面パターンを示す模式図である。
【図１８】本発明の第5の実施例の平面パターンを示す模式図である。
【図１９】本発明の第5の実施例の平面パターンを示す模式図である。
【符号の説明】
1・・・シリコン基板、2・・・浅溝素子分離、3・・・層間絶縁膜，4・・・マスク，5・・・アクティブ，6・・・配線， ７・・・細幅浅溝素子分離，８・・・浅溝素子分離， 31・・・n型ウェル， 13・・・n型ソース・ドレイン，32，33・・・p型ソース・ドレイン， 34・・・ゲート絶縁膜， 35・・・ゲート電極， 36・・・サイドウォール， 37，38・・・シリサイド， 39・・・応力制御膜
【発明の属する技術分野】
本発明は、半導体装置に関し、特に電界効果型トランジスタを有する半導体装置に係る。
【０００２】
【従来の技術】
近年、情報通信機器の発達に伴いメモリＬＳＩ等の半導体装置に要求される処理能力は年々厳しくなっており、トランジスタの動作速度の高速化への努力が続けられている。メモリLSIやCPU演算部等の周辺回路部においても例外でなく、メモリマットや演算部の周辺回路に使用されるｎチャネル型電界効果トランジスタやｐチャネル型電界効果トランジスタでも高速化が求められている。これらの高速化の取り組みは、主として構造の微細化によって進められ、半導体素子を加工するリソグラフィー技術の進歩に支えられてきた。
【０００３】
しかしながら、最近では、要求される最小加工寸法（ゲートの最小加工寸法）がリソグラフィーに用いる光の波長レベル以下になってきており、より一層の微細化加工は困難になりつつある。
【０００４】
そこで、電界効果トランジスタの動作速度を高速化する手段として、電界効果トランジスタのチャネル部分のシリコンにひずみを誘起するという方法が提案されている。シリコン結晶をひずませると電子の移動度（有効質量）が変化することを利用して、特開平１１−３４０３３７号公報では、電界効果トランジスタを形成する下地膜に、シリコンより格子定数の大きなシリコンゲルマニウムを用い、その上にシリコン層をエピタキシャル成長させることにより、チャネル部分となるシリコンにひずみを与えて、移動度を高めて、トランジスタの高速化を図るという方法が開示されている。
【０００５】
【発明が解決しようとする課題】
上述のように、近年の半導体装置においては、電界効果トランジスタの動作速度の高速化が進められており、その為の手段の一つとして、シリコンより格子定数の大きなシリコンゲルマニウム材料をチャネル部分のシリコンの下地に用いて、シリコンにひずみを与え移動度を高める、といった方法が検討されている。
【０００６】
しかしながら、結晶の格子定数の異なる材料を格子整合させるようにエピタキシャル成長させると、結晶に生じるひずみのエネルギーが大きく、ある臨界膜厚以上の膜厚では、結晶に転位が発生するといった問題や、ＬＳＩ等の半導体装置の製造プロセスにおいて、一般的ではないシリコンゲルマニウムという材料の導入による新たな製造装置の導入に伴うコストの増加などにより、上述の方法は実用化までには至っていない。
【０００７】
上述したように、ＬＳＩ等の半導体装置においては、トランジスタの高速化が必須となっているが、リソグラフィー技術も限界に近づきつつあり、微細化以外の方法による、ドレイン電流の向上も検討されているが、結晶欠陥や、製造装置の新規導入によるコストの問題などがあった。
【０００８】
一方、周辺回路部においてもメモリや演算部と同様に、高速化やドレイン電流の増加が求められている。図5には半導体装置の一部分に用いられる、格子状に連なるｐチャネル型電界効果トランジスタ群を示した。このｐチャネル型電界効果トランジスタの平面レイアウトはPLLの発振器等のCMOSデバイスの周辺回路に多用されているが、この平面レイアウトのｐチャネル型電界効果トランジスタでは、高集積化が進むにつれてドレイン電流が設計値と比較して低下するようになってきており、半導体デバイス全体の性能低下を招いている。
【０００９】
本発明の目的は、格子状に連なっているｐチャネル型電界効果トランジスタを有する半導体装置において、ドレイン電流特性に優れたｐチャネル型電界効果トランジスタを含む半導体装置を実現することである。
【００１０】
【課題を解決するための手段】
本願発明者らは、電界効果トランジスタのドレイン電流の応力依存性を測定し、ｎチャネル型電界効果トランジスタと、ｐチャネル型電界効果トランジスタとでは、その応力依存性が異なることを明らかにした。
【００１１】
なお、本明細書においては、窒化珪素はＳｉＮ、酸化シリコンはＳｉＯ２として示す。
【００１２】
図２は、ｎチャネル型電界効果トランジスタ及びｐチャネル型電界効果トランジスタのドレイン電流の応力依存性の実験結果を示すグラフである。
【００１３】
図２に示す結果は、Ｓｉ（００１）面上に、ドレイン電流が〈１１０〉軸に平行に流れるように形成されたトランジスタに対して応力負荷実験を行ったものである。なお、評価した電界効果トランジスタのゲート長は０．２μｍである。また、応力の方向は電界効果トランジスタのチャネルを流れるドレイン電流に対して平行方向のチャネル面内一軸応力（チャネルに平行な応力）と、ドレイン電流に対して直角方向のチャネル面内一軸応力（チャネルに直角な応力）であり、応力の符号は、プラスは引張応力、マイナスは圧縮応力を表す。
【００１４】
図２において、ｎチャネル型電界効果トランジスタの場合、引張応力に対してドレイン電流が増加する（チャネルに平行な応力では約４％／１００ＭＰａ、チャネルに直角な応力では約２％／１００ＭＰａ）。
【００１５】
一方、ｐチャネル型電界効果トランジスタの場合には、チャネルに直角な方に対しては、ドレイン電流は増加するが（約４％／１００ＭＰａ）、チャネルに平行な方向に対しては、ドレイン電流は減少する（約７％／１００ＭＰａ）ことを明らかにした。
【００１６】
また、この結果から、チャネル面内の二軸応力の場合には、ｎチャネル型電界効果トランジスタでは、絶対値によらず引張応力に対してドレイン電流は増加し、逆にｐチャネル型電界効果トランジスタでは、絶対値の同じ二軸応力が作用した場合に、圧縮応力に対して増加すると考えられる。
弾性変形内の議論では応力とひずみは比例関係にある。したがって、上述の実験結果で、例えば、ｎチャネル電界効果トランジスタに対してチャネルに平行に引張応力を負荷した場合に、ドレイン電流が増加したのは、チャネルを構成するシリコンの結晶格子が、応力負荷前に比べて、チャネル面内平行引張方向にひずんだ為、電子の移動度が増加したものと考えられる。
【００１７】
つまり、本願発明者らは、ｎチャネル型電界効果トランジスタ、ｐチャネル型電界効果トランジスタのドレイン電流特性が、チャネルを構成するシリコンの結晶格子に生じるひずみの方向、及び絶対値に依存することを明らかにした。なお、シリコン結晶に生じるひずみはＴＥＭや、電子線回折や、ラマン分光法などによって測定することも可能である。
【００１８】
ところで、トランジスタのような多層膜の積層構造では、材料間の線膨張係数の違いによる熱応力や、格子定数の違いや結晶化時の膜収縮などによる真性応力が発生し、構造内部には残留応力が発生する。一般に、年々、微細化が進む電界効果トランジスタは、そのゲート長で世代が表現される。
【００１９】
本願発明者らは、電界効果トランジスタ構造の応力解析を行い、ゲートの加工寸法の縮小が進むと、構造の微細化や新規材料の利用などによって、構造内部に発生する応力が大きくなることを明らかにした。特に、ゲート長０．２5μｍ世代以降（ゲート電極の幅が0.25 μm以下）の電界効果トランジスタでは、浅溝素子分離（STI：Shallow Trench Isolation）による酸化起因応力、シリサイドの反応誘起応力、多結晶シリコンの結晶化応力などが応力の発生源となる。
【００２０】
図３はゲート長各世代の電界効果トランジスタのチャネル部分の応力を有限要素法により応力解析した結果を示すグラフである。図３において、ゲート長が比較的大きな２μｍ世代（ゲート電極の幅が２ μm前後）のトランジスタではゲート下のチャネル部分に発生する応力は低いが、ゲート長が０．２５μｍ以下の世代のトランジスタになると、急激に応力は高くなり、０．１μｍ世代（ゲート電極の幅が0.1 μm前後）では２μｍ世代の約３倍に達する。
電界効果トランジスタに発生する応力のトランジスタ特性への影響については研究がなされている。例えば、電界効果トランジスタの特性の一つである相互コンダクタンス（Ｇｍ）の応力依存性についての研究がなされている（Akemi Hamada、 et al.、 IEEE Trans. Electron Devices、 vol. 38、 No. 4、 pp.895-900、 1991）。
【００２１】
しかしながら、従来は電界効果トランジスタの特性が応力によって変動するといったことは問題になっていなかった。これは、０．２５μｍ以前、つまり、０．２５μｍ以上のゲート電極幅を持つ電界効果トランジスタでは、図３に示すように、トランジスタ構造に発生する応力が小さかった為と考えられる。さらに、トランジスタそのものの応力に対する感受性も低かったことも考えられる。このように、本発明の課題は、ゲート電極寸法が0.25 μm以下となることによって、初めて問題となってきた事項であると言える。
【００２２】
図４は、上述の文献（Akemi Hamada、 et al.、 IEEE Trans. Electron Devices、 vol. 38、 No. 4、 pp.895-900、1991）の相互コンダクタンスＧｍの応力依存性の実験結果（ゲート長：２μｍ）と、本願発明者らのＧｍの応力依存性の実験結果（ゲート長：０．２μｍ）を比較して示すグラフである。
【００２３】
なお、図４における比較は、ｎチャネル型電界効果トランジスタに対する、チャネルに平行方向の応力負荷で行った。ゲート長が２μｍの世代のトランジスタに対して、ゲート長０．２μｍ世代のトランジスタは、応力に対するＧｍの依存性が約４倍大きい。つまり、トランジスタの世代が進むことによって、応力に対するトランジスタ特性の感受性が高まっていることを示している。
また、応力解析によれば、電界効果トランジスタのＳｉ基板のチャネル部分に形成される基板深さ方向の応力分布は、ゲート電極近傍に応力集中場が形成される。ゲート長の小さな０．１μｍ世代のトランジスタの拡散層の形成領域は、従来のゲート長の大きなトランジスタに比べて、基板表面に近い浅い領域に形成される。その結果、０．１μｍ世代のトランジスタでは、素子動作領域が応力の影響を受け易くなっているとも考えられる。
【００２４】
そこで、本願発明者らは、電界効果トランジスタ構造について有限要素法による応力解析を行い、電界効果トランジスタを構成する材料、およびその周辺の材料が、ドレイン電流が流れるチャネル部分の応力に与える影響について、感度解析を行った。
【００２５】
その結果、本願発明者らは、ゲート電極やSTI（浅溝素子分離酸化膜）、SAC-SiN、シリサイドなどの配置、いわゆる平面パターンがチャネル部分の応力に大きな影響を与えることを明らかにした。その中でも特にSTIは、溝の酸化時に発生する体積膨張に起因して、非常に大きな圧縮応力をもたらすために影響が大きく、STIとアクティブの平面パターンに着目することで、ドレイン電流を大きく変化させることが可能であることが明らかにすることができた。なお、これらの現象は、前述のように半導体デバイスの微細化が進んだことによって、初めて発現するようになったものであり、ゲート電極幅0.25 μm以上の場合では無視できる程度であった。
【００２６】
以上の知見をもとに本願発明は、上記目的を達成するため、次のように構成される。
（１）半導体基板と、前記半導体基板に形成されるｐ型電界効果型トランジスタを構成するゲート電極が複数並んで配置され、前記ゲート電極の長手方向と交わる方向に形成される複数のアクティブ領域とを有し、前記ゲート電極は、第一のゲート電極と、前記第一のゲート電極の長手方向と同じ方向の長手方向を有し、前記第一のゲート電極に並んで配置される第二のゲート電極と、を有し、前期アクティブ領域は、前記第一のゲート電極の一部が位置する第一のアクティブ領域と、前記第二のゲート電極が位置する第二のアクティブ領域と、を有し、前記第一のアクティブ領域と第二のアクティブ領域との間には、ゲート電極の長手方向の幅の方がゲート電極の長手方向と交わる方向の幅より広い溝が形成されることを特徴とする半導体装置である。
【００２７】
前記長手方向と交わる方向とは、例えば、直交する方向として用いることができる。
【００２８】
または、複数のゲート電極が並んで配置され、前記の複数のゲート電極の長手と直角方向に並んで形成された複数のアクティブ領域を有するpチャネル型電界効果トランジスタにおいて、各アクティブ領域の間に、チャネルと直角方向が長手となるような溝を有する。例えば0.25 μm以下の幅を持つ。また、いわゆる浅溝型素子分離膜を形成するようにしてもよい。
【００２９】
また、前記の半導体装置において、前記溝には、絶縁膜が堆積されることを特徴とする。前記絶縁膜は、例えば、酸化シリコン膜等の酸化膜のような基板より伝導性の低い膜であってよい。
【００３０】
（２）前記（１）の半導体装置において、前記溝の長手方向と交わる方向の幅は0.25 μm以下であることを特徴とする。
前記交わる方向とは、例えば、直交する方向を用いることができる。
【００３１】
（３）前記（１）の半導体装置において、前記第一のゲート電極の一部が位置し、前記第一のアクティブ領域と絶縁膜が埋められたフィールド領域を介して隣接する第三のアクティブ領域を有し、前記第一のアクティブ領域と第二のアクティブ領域との間の距離より、第一のアクティブ領域と第三のアクティブ領域との間の距離のほうが長くなるよう形成されることを特徴とする。
【００３２】
なお、前記絶縁膜は、例えば、その周囲のシリコン基板より導電性の低い膜であり、例えば、シリコン酸化膜などを用いることができる。例えば、第一のアクティブ領域と第二のアクティブ領域との距離は、0.25 μm以下であり、第一のアクティブ領域と第三のアクティブ領域との間の距離は0.25 μm以上に形成されていることができる。
または、複数のゲート電極が並んで配置され、前記の複数のゲート電極にまたがって形成された複数のアクティブ領域を有するpチャネル型電界効果トランジスタにおいて、チャネルと直角方向のアクティブ領域の間隔が0.25 μm以上離れているように形成することが好ましい。または、複数のゲート電極が並んで配置され、前記の複数のゲート電極の長手と直角方向に並んで形成された複数のアクティブ領域を有するpチャネル型電界効果トランジスタにおいて、各アクティブ領域の間にチャネルと直角方向が長手となるように0.25 μm以下の幅を持つ浅溝型素子分離膜を配置し、さらにチャネルと直角方向のアクティブ領域の間隔が0.25 μm以上離れているということもできる。
（４）前記（３）の半導体装置において、前記第一のアクティブ領域と前記第二のアクティブ領域との間の溝に堆積する膜は、前記第一のアクティブ領域と前記第三のアクティブ領域との間のフィールド領域に堆積された絶縁膜より、窒素の含有量が少ないことを特徴とする。
または、複数のゲート電極が並んで配置され、前記の複数のゲート電極の長手と直角方向に並んで形成された複数のアクティブ領域を有するpチャネル型電界効果トランジスタにおいて、チャネルと平行方向を長手とする浅溝型素子分離膜は、チャネルと直角方向を長手とする浅溝型素子分離膜と比較して、該素子分離膜の内部の窒素を含有量が多いということもできる。
【００３３】
（５）前記（１）の半導体装置において、前記ｐ型電界効果型トランジスタに対応するｎ型電界型トランジスタを有し、前記ｎ型電界効果型トランジスタは、ゲート電極が複数並んで配置され、前記ゲート電極の長手方向と交わる方向に形成され、複数ゲート電極と交わるよう配置されるアクティブ領域を複数有することを特徴とする。
また、言い換えれば、前記ｐ型電界効果型トランジスタにおいて形成されたアクティブ間の前記溝をｎ型電界効果型トランジスタにおいては、非設置とすることができる。
【００３４】
（６）前記（１）の半導体装置において、ｎ型電界効果型トランジスタを構成するゲート電極が複数並んで配置され、前記ゲート電極の長手方向と交わる方向に形成される複数のアクティブ領域とを有し、前記ゲート電極は、第三のゲート電極と、前記第三のゲート電極の長手方向と同じ方向の長手方向を有し、前記第三のゲート電極に並んで配置される第四のゲート電極と、を有し、前記アクティブ領域は、前記第三のゲート電極の一部が位置する第三のアクティブ領域と、前記第四のゲート電極が位置する第四のアクティブ領域と、を有し、前記第三のアクティブ領域と第四のアクティブ領域との間には溝が形成され、前記第一のアクティブ領域と第二のアクティブ領域との間の溝は前記第三のアクティブ領域と第四のアクティブ領域との間の溝より狭く形成されていることを特徴とする。
【００３５】
（７）半導体基板と、前記半導体基板に形成されるｐ型電界効果型トランジスタを構成するゲート電極が複数並んで配置され、前記ゲート電極の長手方向と交わる方向に長手方向を有し複数のゲート電極と交わるよう形成されるアクティブ領域が複数並んで配置され、前記ゲート電極は、第一のゲート電極と、前記第一のゲート電極の長手方向と同じ方向の長手方向を有し、前記第一のゲート電極に並んで配置される第二のゲート電極と、を有し、前記アクティブ領域は、前記第一のゲート電極の一部および前記第二のゲート電極と交わる第一のアクティブ領域を有し、前記第一のゲート電極と前記第二のゲート電極間に形成される前記第一のアクティブ領域は、前記第一のゲート電極が位置する領域より狭い幅の領域を有することを特徴とする。
前記幅は、例えば、ゲート電極の長手方向における幅とすることができる。
【００３６】
（８）半導体基板と、前記半導体基板に形成されるｐ型電界効果型トランジスタを構成するゲート電極が複数並んで配置され、前記ゲート電極の長手方向と交わる方向に長手方向を有し複数のゲート電極と交わるよう形成されるアクティブ領域が複数並んで配置され、前記ゲート電極は、第一のゲート電極と、前記第一のゲート電極の長手方向と同じ方向の長手方向を有し、前記第一のゲート電極に並んで配置される第二のゲート電極と、を有し、前期アクティブ領域は、前記第一のゲート電極の一部および前記第二のゲート電極と交わる第一のアクティブ領域を有し、前記第一のアクティブ領域の前記第一のゲート電極と前記第二のゲート電極との間には、半導体基板に形成された溝を有することを特徴とする。
【００３７】
また、前記の半導体装置において、前記溝内には酸化物膜が堆積していることを特徴とする。
または、複数のゲート電極が並んで配置され、前記の複数のゲート電極にまたがって形成されたアクティブ領域を有するpチャネル型電界効果トランジスタにおいて、各ゲート電極の間のアクティブ領域内に浅溝型素子分離膜を内包することもできる。或は、各ゲート電極の間のアクティブ領域内に浅溝型素子分離膜が凸型に柑入するようにすることもできる。
【００３８】
（９）前記（８）の半導体装置において、前記第一のアクティブ領域の前記第一のゲート電極と前記第二のゲート電極との間には、半導体基板に形成された溝を有する第一の領域と、コンタクトホールを有する第二の領域が形成されたことを特徴とする。
【００３９】
（１０）前記（８）の半導体装置において、前記半導体基板に形成されるｎ型電界効果型トランジスタを構成するゲート電極が複数並んで配置され、前記ゲート電極の長手方向と交わる方向に長手方向を有し複数のゲート電極と交わるよう形成されるアクティブ領域が複数並んで配置され、前記ゲート電極は、第四のゲート電極と、前記第四のゲート電極の長手方向と同じ方向の長手方向を有し、前記第五のゲート電極に並んで配置される第六のゲート電極と、を有し、前期アクティブ領域は、前記第四のゲート電極の一部および前記第五のゲート電極と交わる第二のアクティブ領域を有し、前記第二のアクティブ領域の前記第四のゲート電極と前記第五のゲート電極との間には、前記溝を非設置とするか、前記溝より幅の広い溝が形成されることを特徴とする。
または、第二のアクティブ領域には前記の幅の狭い領域を非設置にすることもできる。
【００４０】
（１１）半導体基板と、前記半導体基板に形成され、トランジスタを構成する複数のゲート電極が配置され、前記ゲート電極の位置する領域を含んで形成される複数のアクティブ領域とを有し、前記ゲート電極は、第一のゲート電極と、前記第一のゲート電極の長手方向と同じ方向の長手方向を有し、前記第一のゲート電極に並んで配置される第二のゲート電極と、を有し、前記アクティブ領域は、前記第一のゲート電極の一部及び前記第二のゲート電極の一部の位置する領域を含むよう形成される第一のアクティブ領域と、前記第一のゲート電極の他の一部の位置する領域を含むよう形成される第二のアクティブ領域と、前記第二のゲート電極の他の一部の位置する領域を含むよう形成される第三のアクティブ領域と、を有し、前記第一から第三のアクティブ領域には２NAND回路を構成するトランジスタが形成され、前記第二のアクティブ領域と第三のアクティブ領域との間の基板には溝が形成されていることを特徴とする。なお、前記第一のアクティブ領域にｎ型電界効果トランジスタが形成され、前記第二及び第三のアクティブ領域にｐ型電界効果トランジスタが形成されることが好ましい。
【００４１】
また、一具体例としては、前記２NAND回路において、ゲートの長手方向と交わる方向（或いはソース・ドレイン電流の流れる方向に沿う方向ということもできる）のアクティブ領域の幅（一方アクティブ端部に位置する溝から他方の端部に位置する溝までの距離）は、ｎ型電界効果トランジスタ側の方がｐ型電界効果トランジスタ側より広くなるよう形成されている。また、第一のアクティブ領域の方が第二或いは第三のアクティブ領域より幅広く形成されている。
【００４２】
また、前記２NAND回路が複数並んで配置されている半導体装置においては、第一の２NAND回路のｐ型電界効果トランジスタの隣に位置する第二の２NAND回路のp型電界効果トランジスタが位置するよう配置される場合に、一例として、ｐ型電界効果トランジスタ側は、第一２NAND回路のｐ型電界効果型トランジスタが形成されるアクティブ領域は基板に形成された溝を介してトランジスタを非設置として基板の周囲に溝を形成されている領域（いわゆるダミーアクティブともいう）を形成する。また、第一の２ＮＡＮＤ回路のｐ型電界効果とトランジスタを形成するアクティブ領域は前記ダミーアクティブ領域を介して第二の2ＮＡＮＤ回路のｐ型電界効果トランジスタを形成するアクティブ領域が配置されていることができる。
【００４３】
また、例えば前記ｐ型トランジスタが形成されるアクティブ領域と前記ダミーアクティブの間に形成される基板の溝幅は0.25μ以下に形成される。また、例えば、前記第二のアクティブ領域と前記第三のアクティブ領域の間に形成される基板の溝も0.25μｍ以下に形成する。
【００４４】
また、隣りあう２ＮＡＮＤ回路について具体的に見ると、例えば、一方の２ＮＡＮＤ回路のｎ型電界効果トランジスタの形成されるアクティブ領域と他方の同ｎ型電界効果トランジスタのアクティブ領域との間に形成される基板の溝より、ｐ型電界効果トランジスタ間に形成される基板の溝は狭くなるよう形成されているようにすることができる。
【００４５】
【発明の実施の形態】
以下，本発明の第１実施例を図１および図５から図９を用いて示す。図５は比較例の半導体装置の平面レイアウトを表す模式図，図１は本実施例の半導体装置の平面レイアウトを示す模式図、図６および図７は比較例の半導体装置の断面構造（図５のA、Bの各断面）を表す模式図、図８および図９は本実施例の半導体装置の断面構造（図１のC、Dの各断面）を表す模式図、図11はアクティブ応力のSTI溝幅依存性の応力解析結果である。
【００４６】
まず比較例の半導体装置の平面レイアウトを図５に示す。同平面レイアウトは半導体装置の一部分に用いられる複数のｐチャネル型電界効果トランジスタを示したものである。ｐチャネル型電界効果トランジスタのゲート電極35が図面上下方向（ｙ方向）を長手として複数並行に配置されており、それを横切るように図面左右方向（ｘ方向）を長手として複数のアクティブ31が配置されている。またソース・ドレイン32、33がゲート電極35のアクティブ31内に形成される。アクティブ31の周辺はSTI（浅溝型素子分離酸化膜）２に囲まれている。このｐチャネル型電界効果トランジスタの平面レイアウトはPLLの発振器等のCMOSデバイスの周辺回路等に多用されている。
なお、図5におけるA、B断面の断面構造をそれぞれ図6、図7に示す。
【００４７】
この比較例の平面レイアウトのｐチャネル型電界効果トランジスタでは、高集積化が進むにつれてドレイン電流が設計値と比較して低下するようになってきており、半導体デバイス全体の性能低下を招いている。そこで発明者らはドレイン電流値を向上させるために、前出の知見をもとに応力（ひずみ）を用いてドレイン電流を増加させる平面レイアウトを見出した。
【００４８】
図１は本実施例の半導体デバイスの平面レイアウトを示す。図5に示した比較例における、図面左右方向（ｘ方向）を長手とするアクティブ31をゲート電極35ごとに分断して、ゲート電極とゲート電極の間に細い溝を形成し、その溝の中に酸化膜や窒化膜を埋め込んだ構造を形成する。例えば当該浅溝幅を0.25μｍ以下にする。これは小さい方が好ましいが0.1μｍ以上程度が形成する上で容易である。数値はこれに限るものではなく他の値であっても良い。また、これは、いわゆるSTIと同様の構造にすることができる。本実施例ではSTI（浅溝型素子分離酸化膜）を用いたが、ＳＯＩ基板等を使用して、ＳＯＩ基板の酸化膜まで及ぶ深い溝を形成してもよい。また、本発明では形成工程上の分類からSTI（浅溝型素子分離酸化膜）と呼ぶが、該細いSTIの形成は圧縮応力の付与ができる程度であればよい。よって必ずしも素子分離が目的ではない。そのため素子分離の機能（電気的に素子間を分離する機能）自体は不完全であってもよい。例えば、このゲート電極間に形成される溝は、溝の形成が不十分で台形の溝断面とならず、三角形状の溝断面を有していてもよい。また、ゲート電極と交わる溝（いわゆる素子分離ための溝）に比べて溝底部の幅が狭い形状であってもよい。これは、例えば、溝内に酸化膜を埋め込む場合に中の酸化物の量を少なくできるのでより好ましい。また溝内に埋め込まれる物質は酸化膜、窒化膜等、シリコン基板中に拡散した場合にトランジスタ特性を変動させないものであれば良い。また、酸化物及び窒化物、或いは酸化物及びポリシリコンを埋め込んでも良い。また、STI７の溝内の一部にシリコン膜を埋め込んだ場合には埋め込んだシリコン膜が酸化されて体積膨張するため、さらに効果が期待できる。STI7の溝内のみにシリコン膜を埋め込み、他のSTI２等の溝内には酸化膜を埋め込んだ場合には、この部分のｐチャネル型電界効果トランジスタのドレイン電流を向上させることができ、他の部分にあるｎチャネル型電界効果トランジスタのドレイン電流低下を抑えることができる。
【００４９】
TI７は溝内が酸化されることにより体積膨張が発生するために、ｘ方向に強い圧縮応力を負荷することができる。ゲート電極35の下部にｘ方向の圧縮応力を負荷したため、ｐチャネル型電界効果トランジスタにおいてはドレイン電流を増加させることができ、性能低下を防止することができる。あるいはドレイン電流が増加した分だけトランジスタのゲート電極面積を小さくすることもできるので、同平面レイアウトを含有する半導体デバイスの面積を小さくすることができる。
【００５０】
図10はゲート電極35の下部のシリコン基板中のｘ方向応力を、有限要素法を用いた応力解析によって見積もった結果を示したものである。比較例の平面レイアウトに比べて、本発明の場合では1.7倍程度の圧縮応力が発生していることがわかる。比較例の平面レイアウトではシリサイド38がアクティブ31のシリコン基板表面に形成されているため、シリサイドの引張り応力の影響を受けるために、ｘ方向に圧縮応力が小さくなる。これに対して本実施例ではゲート電極間に細幅の浅溝素子分離（STI）７を配置したことでｘ方向に圧縮応力を増加させることができるようになった。
【００５１】
このとき細幅の浅溝素子分離（STI）７の溝幅は可能な限り狭い方が良く、最小線幅程度が望ましい。図11にはSTIの溝幅と圧縮応力との関係を示した。この場合の圧縮応力とはゲート電極下のシリコン基板のｘ方向の応力を、ゲート電極の影響による応力を除いて求めたものである。この図11に見られるように、STIの溝幅が広い場合には圧縮応力は小さく、無視できるほどであるが、溝幅が細くなるに従って圧縮応力は急増し、GPaオーダの圧縮応力を発生するようになる。すなわち、0.25 μm世代（ゲート電極幅0.25 μm）のデバイス以前では本実施例のようにゲート電極間にSTIを配置しても、そのドレイン電流増加に対する効果は小さく、逆にSTIの占有面積が大きい分だけチップサイズが大きくなるデメリットが大きかった。本発明は最小線幅が0.25 μm以下に小さくなったためによりメリットが出てきたものであり、また更に素子分離構造がLOCOS構造からSTI構造に変わったために、よりメリットが出てきたものである。
【００５２】
図８と図９には本実施例の半導体装置の断面構造（図１のC、Dの各断面）を表す模式図を示す。この本実施例の平面レイアウトに示すｐチャネル型電界効果トランジスタは、ｎ型ウェル３１に形成されたｐ型ソース・ドレイン（３２、３３）と、ゲート絶縁膜３４と、ゲート電極３５とを備え、ゲート電極３５の上面、およびソース・ドレイン（３２、３３）の上面には、シリサイド３７、３８が形成される。これらのトランジスタは、シリコン酸化膜（ＳｉＯ２）や、窒化珪素（ＳｉＮ）からなる、浅溝素子分離２によって、他のトランジスタと互いに絶縁される。なお、ここでは、番号を付していないがゲート電極を介して前記ソース・ドレイン（３２、３３）の反対側に位置する領域には、トランジスタを形成するための対応するソース・ドレイン領域が形成される。また、ソース・ドレインとは、ソースまたはドレインの意味で用いており、ゲート電極を挟んで、一方がソースである場合は他方がドレインとなることは言うまでもない。
【００５３】
なお、本発明の第１実施例は、平面レイアウトを工夫し、細幅の浅溝素子分離（STI）７を配置することによって、前述のように浅溝素子分離（STI）７の側壁酸化に起因した体積膨張を用いて、ｐチャネル型電界効果トランジスタのゲート電極下のチャネルと平行方向の応力を圧縮応力にする例である。その他の部分については本発明の第１実施例以外の構造や材料であっても構わない。
【００５４】
ゲート酸化膜３４は、例えば、シリコン酸化膜（ＳｉＯ2）、窒化珪素膜（ＳｉＮ）、酸化チタン（ＴｉＯ2）、酸化ジルコニウム（ＺｒＯ2）、酸化ハフニウム（ＨｆＯ2）、五酸化タンタル（Ｔａ2Ｏ５）などの誘電体膜、あるいはこれらの積層構造からなる。また、ゲート電極１５、３５は、例えば、多結晶シリコン膜、あるいはタングステン（Ｗ）、白金（Ｐｔ）、ルテニウム（Ｒｕ）等の金属膜、あるいはこれらの積層構造からなる。
【００５５】
上記ゲート絶縁膜３４とゲート電極３５、シリサイド３７、３８の側壁には、窒化珪素（ＳｉＮ）や、シリコン酸化膜（ＳｉＯ2）からなるサイドウォール３６が形成される。
このｐチャネル型電界効果トランジスタの上面には、応力制御膜３９が形成され、さらに、この応力制御膜３９の上面には、例えば、ＢＰＳＧ（Boron-doped Phospho Silicate Glass）膜や、ＳＯＧ（Spin On Glass）膜、あるいはＴＥＯＳ(Tetra-Ethyl-Ortho-Silicate)膜、あるいは化学気相成長法、あるいはスパッタ法で形成したシリコン酸化膜なる層間絶縁膜３で覆われている。
【００５６】
シリコン基板１上に形成されたｐチャネル型電界効果トランジスタは、所望の回路が構成されるように、コンタクトプラグや配線等によって電気的に接続される。
また、図１の例については、コンタクトプラグや配線等は省略してあり、他の実施例についても同様にコンタクトプラグや配線等は省略してある。
【００５７】
なお、ｎチャネル型電界効果トランジスタは、基本的には前記ｐチャネル型電界効果トランジスタと同様にして形成するが、前記ゲート電極間に浅溝を非設置とする点で相違する。または、例えば、アクティブがゲート電極間で連続している場合であっても、ｐチャネル型電界効果トランジスタに幅狭部を有する場合、ｎチャネル型電界効果トランジスタの当該アクティブの幅狭部がｐチャネル型電界効果トランジスタより広いか幅狭部を非設置とする。
【００５８】
本実施例の平面レイアウトを構成するｐチャネル型電界効果トランジスタにおいては、該応力制御膜３９の膜応力は圧縮応力である方が望ましく、またサイドウォール３６の膜応力も圧縮応力である方が望ましい。あるいは、やむを得ず引張り応力になったとした場合においても、その値ができるだけ小さい方が望ましい。これを実現するためには、窒化珪素（ＳｉＮ）や、シリコン酸化膜（ＳｉＯ2）をプラズマを用いたCVD法による成膜法によって成膜するのが望ましい。
【００５９】
以下，本発明の第２実施例を図12に示す。本実施例はｐチャネル型電界効果トランジスタにおいて、第１の実施例と同様に図面左右方向（ｘ方向）を長手とするアクティブをゲート電極ごとに分断して、ゲート電極とゲート電極の間に細いSTIを配置するした。図１の実施例と基本的には同様であるが、本実施例では、図面上下（ｙ方向）のアクティブの間の浅溝素子分離（STI）８の距離を0.25 μm以上になるように配置したものである。これによってｙ方向の圧縮応力を大幅に低下させることができ、ｐチャネル型電界効果トランジスタのドレイン電流を向上させることができる。その結果、第1の実施例の場合に加えて、さらに性能低下を防止することができる。あるいはドレイン電流が増加した分だけトランジスタのゲート電極面積を小さくすることもできるので、同平面レイアウトを含有する半導体デバイスの面積を第１の実施例の場合に加えてさらに小さくすることができる。また、ゲート電極の長手方向に位置位する溝、或いは言い換えればゲート電極に交わるように配置される溝はｐチャネル型電界効果トランジスタ及びｎチャネル型電界効果トランジスタと共に形成することができる。溝に酸化膜を埋めると圧縮応力を生じる傾向があるのでこの素子分離のための溝は前記ゲート電極の間に形成する溝よりも幅広にして応力を低減することが好ましい。その上限はチップ面積で決めることができるが、例えば0.5μｍ以下程度にすることが素子集積のか観点から妥当である。
【００６０】
図13には図面上下（ｙ方向）のアクティブの間の浅溝素子分離（STI）８の距離とゲート電極下部のシリコン基板中のｙ方向の応力の関係を示した。図13より、この浅溝素子分離（STI）８の距離、すなわちｙ方向のSTIの幅を0.25 μm以下となると応力が急上昇することがわかる。これまでの半導体デバイスではSTIの幅が広かったために応力が十分に低く、また課題を解決するための手段の項で前述したように、応力に対するドレイン電流の感受性も低かったため、問題とならなかったが、0.25 μmルール程度に微細化を行った半導体デバイスにおいては、応力に対する感受性が増加し、また応力が急増したために、問題が顕在化した現象である。
【００６１】
このような0.25 μmルール程度に微細化を行った半導体デバイスにおいても、y方向のSTIの幅を0.25 μm以上とすることによって、第一の実施例に加えてさらにドレイン電流を増加させることができ、性能低下を防止することができる。
【００６２】
本発明の第3の実施例を図14に示す。第3の実施例は、同じ方向に長手方向を有するゲート電極３５が複数配置され、前記ゲート電極３５と交わる（例えば実質的に直交）方向を長手方向とするアクティブ３１が複数配置されており、図面左右方向（ｘ方向）を長手として配置されている複数のアクティブの中にコンタクトプラグ４１の形成領域を避けるようにして細幅の浅溝素子分離（STI）７を形成したものである。図15はコンタクトプラグ４１を中央寄りに配置し、細幅の浅溝素子分離（STI）７をアクティブ端部に配置した場合である。このように、コンタクトプラグ部を避けるように細幅の浅溝素子分離（STI）７を配置すればよい。
【００６３】
なお、ゲート電極間のアクティブ領域に形成される前記溝によりアクティブ領域の幅狭部が形成される。このように、一のトランジスタと同じアクティブ上にある隣のトランジスタとの間のアクティブ領域内に前記浅溝を形成する。
【００６４】
これによって、第1、第2の実施例に比べてｘ方向のゲート間の間隔を短くすることができるという利点がある。さらに、第１、第2の実施例と同様に、ゲート電極下部にｘ方向に圧縮応力が負荷できるため、ｐチャネル型電界効果トランジスタにおいてはドレイン電流を増加させることができ、性能低下を防止することができる利点がある。あるいはドレイン電流が増加した分だけトランジスタのゲート電極面積を小さくすることもできるので、同平面レイアウトを含有する半導体デバイスの面積をさらに小さくすることができる利点がある。
【００６５】
本発明の第4の実施例を図15に示す。本実施例は、チャネルと平行方向を長手として形成された浅溝素子分離（STI）８に関し、その溝内部に窒化膜を形成して酸化を抑制したものである。また、チャネルと直角方向を長手とする細幅の浅溝素子分離（STI）７の溝内には窒化膜を形成しない。これによってゲート電極下部のシリコン基板中にｘ方向には圧縮の応力を増加させ、y方向には圧縮の応力を減少させるようにできる。窒化膜の形成は溝壁面の窒化処理やＣＶＤによるシリコン窒化膜成膜等が望ましい。この第4の実施例は第１〜第３の実施例と合わせて行うことにより、さらに効果を増すことができる。すなわち、ｐチャネル型電界効果トランジスタにおいてはドレイン電流をさらに増加させることができ、性能低下を防止することができる利点がある。あるいはドレイン電流が増加した分だけトランジスタのゲート電極面積を小さくすることもできるので、同平面レイアウトを含有する半導体デバイスの面積をさらに小さくすることができる利点がある。
【００６６】
次に、本発明の第５の実施例を図17から図19を用いて説明する。本実施例は、図16に示す2NAND回路に本発明を適用した実施例である。図17は本発明を適用した2NAND回路を示す電気回路図、図18から20は本発明の半導体装置の平面レイアウトの模式図である。
【００６７】
本発明を適用した電気回路は、図17に示すように、２つのｐチャネル型電界効果トランジスタP1、P2と、２つのｎチャネル型電界効果トランジスタN1、N2からなる2NAND回路である。これらのトランジスタN1、N2、P1、P2は、それぞれ、図18から図19に示すトランジスタN1、N2、P1、P2に対応する。
【００６８】
1つの2NAND回路は、図18〜20において、ゲート電極FGを共有するpチャネル型電界効果トランジスタP1とnチャネル型電界効果トランジスタN2、そして同様にP2とN1と、それぞれのトランジスタの電気的な接続を図るための、コンタクトプラグCONT、や配線MLによって構成される。ここで、前記pチャネル型電界効果トランジスタP1、P2は一つのアクティブACT1上に、nチャネル型電界効果トランジスタN1、N2は一つのアクティブACT2上に形成される。
【００６９】
本実施例の半導体装置は、2NAND回路を複数個、連続して並べた繰り返しパターンである。すなわち、図18に示すように、pチャネル型電界効果トランジスタP1、P2と、nチャネル型電界効果トランジスタN1、N2を複数個、繰り返し並べたものである。
【００７０】
ここで、本実施例では、pチャネル型電界効果トランジスタP1、P2の間に浅溝素子分離（STI）７を形成することを特長とする。この溝はP1とN1又はP2とN2との間に形成される溝よりも狭いことが好ましい。細幅の浅溝素子分離（STI）７を配置することによって、前述のように浅溝素子分離（STI）７の側壁酸化に起因した体積膨張を用いて、ｐチャネル型電界効果トランジスタのゲート電極下のチャネルと平行方向の応力をより圧縮応力にする。また、さらに隣の2NAND回路との間にも細幅の浅溝素子分離（STI）７を配置することによって、ｐチャネル型電界効果トランジスタのゲート電極下のチャネルと平行方向の応力を圧縮応力にする。この時、浅溝素子分離（STI）７の幅は0.25 μm以下が望ましいが、0.25 μm以上であっても効果を有する。また、ｘ方向にアクティブ領域をできるだけ短くして、ゲートから周囲のSTIまでの距離が小さくなるように配置する。これにより、ゲート下へのP1、P2周囲のSTIの圧縮応力の影響を増大させられるため、ｐチャネル型電界効果トランジスタP1、P2のドレイン電流を増加させることができる。
【００７１】
一方、ｎチャネル型電界効果トランジスタN1、N2には、細幅の浅溝素子分離（STI）７を配置しない。またｘ方向にアクティブ領域を長くして、ゲートから周囲のSTIまでの距離を大きくなるように配置する。これにより、ゲート下へのN1、N2周囲のSTIの圧縮応力の影響を減少させられるため、ｎチャネル型電界効果トランジスタN1、N2のドレイン電流を増加させることができる。
【００７２】
このように、ｎチャネル型電界効果トランジスタのアクティブ領域のｘ方向の長さの方がｐチャネル型電界効果トランジスタのアクティブ領域のｘ方向の長さに比べて長くなるように配置する方が、それぞれのドレイン電流は増加する。これを実現すると、ｐチャネル型電界効果トランジスタにおいて、隣のｐチャネル型電界効果トランジスタとの間のSTIの幅が広くなり、ｘ方向の圧縮応力が低下する恐れがある。そこで、ダミーアクティブを隣のｐチャネル型電界効果トランジスタとの間に形成することによって、隣のｐチャネル型電界効果トランジスタとの境界のSTIの幅を狭くすることができ、これによりｘ方向の圧縮応力を増加させることができる。
【００７３】
本実施例において、ダミーアクティブを形成しない場合でも、比較例に比べてドレイン電流の増加に効果はあるが、ダミーアクティブを形成することがより好ましい。ダミーアクティブとは、隣の２NANDのPMOSとの間に溝で囲まれてNAND回路を非形成とした領域であることができる。
【００７４】
なお、本実施例に示した2NAND回路は、本発明を実際の電気回路レイアウトに適用した例の一つである。平面レイアウトは、本実施例以外のものであっても構わないし、適用する電気回路は、例えば、AND回路、NOR回路、OR回路、入出力バッファ回路であっても構わない。
【００７５】
このように、本実施例によれば、比較のプロセスを、マスクレイアウトを変更するだけで、高速な、あるいは高性能なデバイスを製造することができるので、製造コストに優れた半導体装置が得られるという効果が得られる。
【００７６】
図19は本実施例において、ｐチャネル型電界効果トランジスタのみ、コンタクトプラグの形成領域を避けるようにしてアクティブに細幅の浅溝素子分離（STI）７を一部嵌入させたものである。また、このように、コンタクトプラグ部を避けるように細幅の浅溝素子分離（STI）７を配置してもよい。
【００７７】
これによって、第1、第2の実施例に比べてｘ方向のゲート間の間隔を短くすることができるという利点がある。また、ｐチャネル型電界効果トランジスタのみ、ｘ方向の圧縮応力を増大させることができるので、ｐチャネル型電界効果トランジスタのドレイン電流を増加させることができる。また、図19はダミーアクティブを形成している場合の平面回路パターンであるが、ダミーアクティブがない場合でも、効果は減少するが、比較例などに比べて十分な効果を有するものである。
【００７８】
【発明の効果】
本発明により、ドレイン電流特性に優れたｐチャネル型電界効果トランジスタを含む半導体装置を得ることができる。
。
【図面の簡単な説明】
【図１】本発明の第1実施例の半導体装置の平面パターンを示す模式図である。
【図２】nチャネル型，およびpチャネル型電界効果トランジスタのドレイン電流の応力依存性の実験結果である。
【図３】電界効果トランジスタの世代による応力の増加の程度を示した図である。
【図４】電界効果トランジスタの世代による，相互コンダクタンス（Gm）の応力に対する依存性の違いを示した実験結果である。
【図５】比較の半導体装置の平面パターンを示す模式図である。
【図６】比較の半導体装置のA断面を示す模式図である。
【図７】比較の半導体装置のB断面を示す模式図である。
【図８】本発明の第１実施例の半導体装置のC断面を示す模式図である。
【図９】本発明の第１実施例の半導体装置のD断面を示す模式図である。
【図１０】比較の半導体装置と本発明の第１実施例の半導体装置の応力値の差異を示す図である。
【図１１】STI溝幅と応力の関係を示した図である。
【図１２】本発明の第2実施例の平面パターンを示す模式図である。
【図１３】STI溝幅と応力の関係を示した図である。
【図１４】本発明の第3の実施例の平面パターンを示す模式図である。
【図１５】本発明の第3の実施例の平面パターンを示す模式図である。
【図１６】2NAND回路を示す電気回路図である。
【図１７】本発明の第4の実施例の平面パターンを示す模式図である。
【図１８】本発明の第5の実施例の平面パターンを示す模式図である。
【図１９】本発明の第5の実施例の平面パターンを示す模式図である。
【符号の説明】
1・・・シリコン基板、2・・・浅溝素子分離、3・・・層間絶縁膜，4・・・マスク，5・・・アクティブ，6・・・配線， ７・・・細幅浅溝素子分離，８・・・浅溝素子分離， 31・・・n型ウェル， 13・・・n型ソース・ドレイン，32，33・・・p型ソース・ドレイン， 34・・・ゲート絶縁膜， 35・・・ゲート電極， 36・・・サイドウォール， 37，38・・・シリサイド， 39・・・応力制御膜
Claims (9)
- 半導体基板と、
前記半導体基板に形成されるｐ型電界効果型トランジスタを構成する複数のゲート電極が配置され、前記ゲート電極の位置する領域を含んで形成される複数のアクティブ領域とを有し、
前記ゲート電極は、第一のゲート電極と、
前記第一のゲート電極の長手方向と同じ方向の長手方向を有し、前記第一のゲート電極に対して、前記長手方向に交わる方向側に並んで配置される第二のゲート電極と、を有し、
前記アクティブ領域は、
前記第一のゲート電極の一部が位置し、ｐ型電界効果型トランジスタが形成される第一のアクティブ領域と、
前記第一のアクティブ領域に対して前記第一のゲート電極の長手方向側にあり、前記第一のゲート電極の一部が位置し、ｐ型電界効果型トランジスタが形成される第二のアクティブ領域と、
前記第一のアクティブ領域に対して前記第一のゲート電極の長手方向と交わる方向側にあり、前記第二のゲート電極の一部が位置し、ｐ型電界効果型トランジスタが形成される第三のアクティブ領域と、を有し、
前記第一のアクティブ領域と前記第二のアクティブ領域との間に形成される溝の幅は、前記第一のアクティブ領域と前記第三のアクティブ領域との間に形成される溝の幅よりも大きいことを特徴とする半導体装置。 - 請求項１の半導体装置において、前記第一のアクティブ領域と前記第三のアクティブ領域との間に形成される溝の幅は0.25 μm以下であることを特徴とする半導体装置。
- 請求項１の半導体装置において、前記第一のアクティブ領域と前記第三のアクティブ領域との間の溝に堆積する膜は、前記第一のアクティブ領域と前記第二のアクティブ領域との間の溝に堆積する絶縁膜より、窒素の含有量が少ないことを特徴とする半導体装置。
- 半導体基板と、
前記半導体基板に形成される電界効果型トランジスタを構成する複数のゲート電極が配置され、前記ゲート電極と平面的に重なる領域を含んで形成される複数のアクティブ領域とを有し、
前記ゲート電極は、第一のゲート電極と、
前記第一のゲート電極の長手方向と同じ方向の長手方向を有し、前記第一のゲート電極に対して、前記長手方向に交わる方向側に並んで配置される第二のゲート電極と、を有し、
前記アクティブ領域は、
前記第一のゲート電極の一部が位置し、ｐ型電界効果型トランジスタが形成される第一のアクティブ領域と、
前記第一のアクティブ領域に対して前記第一のゲート電極の長手方向と交わる方向側にあり、前記第二のゲート電極の一部が位置し、ｐ型電界効果型トランジスタが形成される第三のアクティブ領域と、
前記第一のアクティブ領域および前記第三のアクティブ領域に対して前記第一のゲート電極および前記第二のゲート電極の長手方向側にあり、前記第一のゲート電極の一部および前記第二のゲート電極の一部が位置し、ｎ型電界効果型トランジスタが形成される第四のアクティブ領域とを有し、
前記第一のアクティブ領域と前記第三のアクティブ領域との間に溝を有することを特徴とする半導体装置。 - 半導体基板と、
前記半導体基板に形成される電界効果型トランジスタを構成する複数のゲート電極が配 置され、前記ゲート電極と平面的に重なる領域を含んで形成される複数のアクティブ領域とを有し、
前記ゲート電極は、
第一のゲート電極を有し、
前記アクティブ領域は、
前記第一のゲート電極の一部が位置し、ｐ型電界効果型トランジスタが形成される第一のアクティブ領域と、
前記第一のアクティブ領域に対して前記第一のゲート電極の長手方向と交わる方向側に位置する第三のアクティブ領域と、
前記第一のアクティブ領域に対して前記第一のゲート電極の長手方向側にあり、
前記第一のゲート電極の一部が位置し、ｎ型電界効果型トランジスタが形成される第四のアクティブ領域と、
前記第四のアクティブ領域に対して前記第一のゲート電極の長手方向と交わる方向側にある第五のアクティブ領域と、を有し、
前記第一のアクティブ領域と前記第三のアクティブ領域の間、および、前記第四のアクティブ領域と前記第五のアクティブ領域の間には溝が形成され、
前記第一のアクティブ領域と前記第三のアクティブ領域との距離は、前記第四のアクティブ領域と前記第五のアクティブ領域との距離よりも小さいことを特徴とする半導体装置。 - 半導体基板と、
前記半導体基板に形成される電界効果型トランジスタを構成するゲート電極が複数並んで配置され、前記ゲート電極の長手方向と交わる方向に長手方向を有し複数のゲート電極と交わるよう形成されるアクティブ領域が複数並んで配置され、
前記ゲート電極は、第一のゲート電極と、
前記第一のゲート電極の長手方向と同じ方向の長手方向を有し、前記第一のゲート電極に対して、前記長手方向に交わる方向側に並んで配置される第二のゲート電極と、を有し、
前記アクティブ領域は、前記第一のゲート電極の一部および前記第二のゲート電極の一部と交わる第一のアクティブ領域と、
前記第一のアクティブ領域に対して前記第一のゲート電極および前記第二のゲート電極の長手方向側にあり、前記第一のゲート電極の一部および前記第二のゲート電極の一部と交わる第四のアクティブ領域と、を有し、
前記第一のゲート電極と前記第二のゲート電極は、前記第一のアクティブ領域内でｐ型電界効果型トランジスタをそれぞれ構成し、前記第一のアクティブ領域の前記第一のゲート電極および前記第二のゲート電極の長手方向の幅において、前記第一のゲート電極または前記第二のゲート電極と平面的に重なる領域の幅よりも狭い幅の領域を前記第一のゲート電極と前記第二のゲート電極との間に有し、
前記第一のゲート電極と前記第二のゲート電極は、前記第四のアクティブ領域内でｎ型電界効果型トランジスタをそれぞれ構成し、前記第四のアクティブ領域の前記第一のゲート電極および前記第二のゲート電極の長手方向の幅において、前記第一のゲート電極または前記第二のゲート電極と平面的に重なる領域の幅よりも狭い幅の領域を前記第一のゲート電極と前記第二のゲート電極との間に形成しないことを特徴とする半導体装置。 - 半導体基板と、
前記半導体基板に形成されるｐ型電界効果型トランジスタを構成するゲート電極が複数並んで配置され、前記ゲート電極の長手方向と交わる方向に長手方向を有し複数のゲート電極と交わるよう形成されるアクティブ領域が複数並んで配置され、
前記ゲート電極は、第一のゲート電極と、
前記第一のゲート電極の長手方向と同じ方向の長手方向を有し、前記第一のゲート電極に対して、前記長手方向に交わる方向側に並んで配置される第二のゲート電極と、を有し、
前記アクティブ領域は、前記第一のゲート電極の一部および前記第二のゲート電極の一部と交わる第一のアクティブ領域と、
前記第一のアクティブ領域に対して前記第一のゲート電極および前記第二のゲート電極の長手方向側にあり、前記第一のゲート電極の一部および前記第二のゲート電極の一部と交わる第四のアクティブ領域と、を有し、
前記第一のゲート電極と前記第二のゲート電極は前記第一のアクティブ領域内でｐ型電界効果型トランジスタをそれぞれ構成し、前記第一のアクティブ領域の前記第一のゲート電極と前記第二のゲート電極との間には、前記半導体基板に形成された溝を有し、
前記第一のゲート電極と前記第二のゲート電極は前記第四のアクティブ領域内でｎ型電界効果型トランジスタをそれぞれ構成し、前記第四のアクティブ領域の前記第一のゲート電極と前記第二のゲート電極との間には、溝を非設置とするかあるいは、前記第一のアクティブ領域に形成される溝より幅の広い溝が形成されることを特徴とする半導体装置。 - 請求項７の半導体装置において、前記第一のアクティブ領域の前記第一のゲート電極と前記第二のゲート電極との間には、前記半導体基板に形成された溝を有する第一の領域と、コンタクトホールを有する第二の領域が形成されたことを特徴とする半導体装置。
- 請求項１、４、５、６、７のいずれか１項において、
前記第一のアクティブ領域の前記第一のゲート電極の長手方向と交わる方向側に、電界効果型トランジスタが形成されないダミーアクティブ領域を有することを特徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002002919A JP3997089B2 (ja) | 2002-01-10 | 2002-01-10 | 半導体装置 |
| US10/330,196 US7205617B2 (en) | 2002-01-10 | 2002-12-30 | Semiconductor device including active regions and gate electrodes for field effect transistors, with a trench formed between the active regions |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002002919A JP3997089B2 (ja) | 2002-01-10 | 2002-01-10 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003203989A JP2003203989A (ja) | 2003-07-18 |
| JP3997089B2 true JP3997089B2 (ja) | 2007-10-24 |
Family
ID=19190803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002002919A Expired - Fee Related JP3997089B2 (ja) | 2002-01-10 | 2002-01-10 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7205617B2 (ja) |
| JP (1) | JP3997089B2 (ja) |
Families Citing this family (36)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP4504633B2 (ja) * | 2003-05-29 | 2010-07-14 | パナソニック株式会社 | 半導体集積回路装置 |
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| US8115254B2 (en) * | 2007-09-25 | 2012-02-14 | International Business Machines Corporation | Semiconductor-on-insulator structures including a trench containing an insulator stressor plug and method of fabricating same |
| JP2009094103A (ja) * | 2007-10-03 | 2009-04-30 | Toshiba Corp | 半導体装置 |
| JP5147654B2 (ja) * | 2008-11-18 | 2013-02-20 | パナソニック株式会社 | 半導体装置 |
| JP5465907B2 (ja) * | 2009-03-27 | 2014-04-09 | ラピスセミコンダクタ株式会社 | 半導体装置 |
| JP5537078B2 (ja) | 2009-07-23 | 2014-07-02 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP5464761B2 (ja) * | 2011-12-19 | 2014-04-09 | ルネサスエレクトロニクス株式会社 | 半導体装置とその製造方法、及び半導体装置の設計プログラム |
| KR102342551B1 (ko) * | 2017-09-25 | 2021-12-23 | 삼성전자주식회사 | 아이솔레이션 영역을 포함하는 반도체 소자 |
| CN113823596B (zh) * | 2020-06-18 | 2025-01-14 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| KR20220138914A (ko) * | 2021-04-06 | 2022-10-14 | 삼성전자주식회사 | 반도체 장치 및 메모리 장치 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3048823B2 (ja) | 1994-02-28 | 2000-06-05 | 日本電気株式会社 | 半導体集積回路装置 |
| JP4258034B2 (ja) | 1998-05-27 | 2009-04-30 | ソニー株式会社 | 半導体装置及び半導体装置の製造方法 |
| JP3647323B2 (ja) | 1999-07-30 | 2005-05-11 | 富士通株式会社 | 半導体集積回路 |
| JP2001358233A (ja) * | 2000-06-15 | 2001-12-26 | Hitachi Ltd | 半導体集積回路装置および半導体集積回路装置の製造方法 |
-
2002
- 2002-01-10 JP JP2002002919A patent/JP3997089B2/ja not_active Expired - Fee Related
- 2002-12-30 US US10/330,196 patent/US7205617B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US7205617B2 (en) | 2007-04-17 |
| US20030127697A1 (en) | 2003-07-10 |
| JP2003203989A (ja) | 2003-07-18 |
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| RD02 | Notification of acceptance of power of attorney |
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|
| A977 | Report on retrieval |
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| A131 | Notification of reasons for refusal |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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