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CN118507478A - 具有穿过有源区和栅极电极的沟槽隔离的标准基元和ic结构 - Google Patents

具有穿过有源区和栅极电极的沟槽隔离的标准基元和ic结构 Download PDF

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CN118507478A
CN118507478A CN202410024705.0A CN202410024705A CN118507478A CN 118507478 A CN118507478 A CN 118507478A CN 202410024705 A CN202410024705 A CN 202410024705A CN 118507478 A CN118507478 A CN 118507478A
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CN
China
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gate electrode
active region
trench isolation
width
gate
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Application number
CN202410024705.0A
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English (en)
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D·C·普里查德
詹姆斯·马萨
N·K·贾恩
余鸿
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GlobalFoundries US Inc
Original Assignee
GlobalFoundries US Inc
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Publication date
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Abstract

本公开涉及具有穿过有源区和栅极电极的沟槽隔离的标准基元和IC结构。标准基元或集成电路(IC)结构包括衬底，该衬底包括第一有源区和第二有源区。第一栅极电极位于第一有源区上方；并且，第二栅极电极位于第二有源区上方。沟槽隔离将第一有源区和第一栅极电极与第二有源区和第二栅极电极电隔离。第一有源区和第一栅极电极的第一端邻接沟槽隔离的第一侧壁，并且，第二有源区和第二栅极电极的第一端邻接沟槽隔离的第二相对的侧壁。导电带在沟槽隔离的上端上方延伸并且电耦接第一栅极电极和第二栅极电极。

Description

具有穿过有源区和栅极电极的沟槽隔离的标准基元和IC结构
技术领域
本公开涉及集成电路(IC)结构，更特别地，涉及包括穿过有源区和栅极电极的沟槽隔离的标准基元和IC结构。
背景技术
标准基元(或简称基元)是提供给定的布尔逻辑函数(例如，或、与、异或非、异或等)或存储函数(锁存器或触发器)的一组晶体管和相关的互连元件。基元可以耦合在一起以设计专用IC结构。所需的基元从基元库选择，并且映射到网格中的基元行中。制定之后，结构设计将转换为物理布局。
给定库中的基元在多晶导体(polyconductor)栅极方向(Y方向)上具有共同的尺寸，其被称为基元的“高度”。不同库包含具有不同高度的基元。通常，来自给定库的相同尺寸的基元被放置在网格中的同一行内，并且与具有相同高度的基元的基元行垂直相邻。具有不同基元高度的基元与标准基元物理分离地放置。相邻行中的不同基元在基元边界处相接。相邻行的基元还可以具有位于设计中选定金属层的供电轨，该供电轨横跨基元边界放置，这样的供电轨结构在两个相邻的基元行之间共享。供电轨是通过IC结构的其他互连层向基元的各部分提供电力(Vdd或地电压)的导线。
基元还可以具有多个有源区，即衬底内的掺杂区，这些有源区被衬底中未使用的空间隔开，以允许为其他结构(例如，接触)留出空间。由未使用的空间引起的有源区的高度减小降低了晶体管的驱动电流、功率和/或性能。随着技术规模的缩小，标准基元轨道(track)高度也在缩小，从而减小了基元图像中可用的总有源区面积。标准基元中的有源区面积目前以几种方式增加。例如，可以通过减小供电轨宽度、减小信号金属宽度和间距、减小接触尺寸和/或其他工艺创新(例如，使用鳍片、全环绕栅极技术等)来增加有源区可用的面积。然而，这些增加有源区面积的方法可能会不利地导致电迁移/压降(EM/IR)问题、时序退化、违反设计规则(DRC)、缺陷和相关性能问题。
发明内容
下面提及的所有方面、示例和特征可以以任何技术上可行的方式组合。
本公开的一方面提供了一种集成电路(IC)结构，包括：衬底，其包括第一有源区和第二有源区；第一栅极电极，其位于所述第一有源区上方；第二栅极电极，其位于所述第二有源区上方；第一沟槽隔离，其将所述第一有源区和所述第一栅极电极与所述第二有源区和所述第二栅极电极电隔离，其中，所述第一有源区和所述第一栅极电极的第一端邻接所述第一沟槽隔离的第一侧壁，并且所述第二有源区和所述第二栅极电极的第一端邻接所述第一沟槽隔离的第二相对的侧壁；以及导电带，其在所述第一沟槽隔离的上端上方延伸并且电耦接所述第一栅极电极和所述第二栅极电极。
本公开的一方面提供了一种用于集成电路(IC)结构的标准基元，所述集成电路结构具有以在第一方向上延伸的多个基元行布置的逻辑，所述标准基元包括：位于基元边界内的：区域，其限定第一有源区和第二有源区；第一栅极电极，其位于所述第一有源区上方；第一栅极电极，其位于所述第一有源区上方；第二栅极电极，其位于所述第二有源区上方；第一沟槽隔离，其将所述第一有源区和所述第一栅极电极与所述第二有源区和所述第二栅极电极电隔离，其中，所述第一有源区和所述第一栅极电极的第一端邻接所述第一沟槽隔离的第一侧壁，并且所述第二有源区和所述第二栅极电极的第一端邻接所述第一沟槽隔离的第二相对的侧壁；以及导电带，其在所述第一沟槽隔离的上端上方延伸并且电耦接所述第一栅极电极和所述第二栅极电极。
本公开的一方面提供了一种方法，包括：形成在其上方具有第一栅极电极的第一有源区；形成在其上方具有第二栅极电极的第二有源区；形成将所述第一有源区和所述第二有源区以及所述第一栅极电极和所述二栅极电极电隔离的第一沟槽隔离，其中，所述第一有源区的第一端与所述第一栅极电极的第一端垂直对准，并且，所述第二有源区的第一端与所述第二栅极电极的第一端垂直对准；以及形成在所述第一沟槽隔离的上端上方延伸并且电耦接所述第一栅极电极和所述第二栅极电极的导电带。
本公开中描述的两个或更多个方面，包括本发明内容部分中描述的那些方面，可以组合以形成本文中未具体描述的实现方式。一个或多个实现方式的细节在附图和以下描述中阐述。其他特征、目的和优点将从说明书和附图以及权利要求中显而易见。
附图说明
将参考以下附图详细描述本公开的实施例，其中，相同的参考标号指示相同的元件，并且其中：
图1示出了一对现有技术标准基元的互连层的示意性俯视图；
图2示出了包括多个标准基元的现有技术IC结构的示意性俯视图；
图3A示出了根据本公开的实施例的标准基元的栅极电极层的示意性俯视图；
图3B示出了根据本公开的实施例的标准基元的互连层的示意性俯视图；
图3C示出了根据本公开的实施例的标准基元和IC结构的截面图；
图3D示出了根据本公开的其他实施例的标准基元和IC结构的截面图；
图4A示出了根据本公开的其他实施例的标准基元的栅极电极层的示意性俯视图；
图4B示出了根据本公开的其他实施例的标准基元的互连层的示意性俯视图；
图5A示出了根据本公开的另外的实施例的标准基元的栅极电极层的示意性俯视图；以及
图5B示出了根据本公开的另外的实施例的标准基元的互连层的示意性俯视图。
请注意，本公开的附图不一定按比例绘制。附图旨在仅描绘本公开的典型方面，因此不应视为限制本公开的范围。在附图中，相似的标号表示附图之间的相似元素。
具体实施方式
在下面的描述中，参考了形成本发明一部分的附图，并且其中以图示的方式示出了可以实践本教导的特定示例性实施例。这些实施例的描述足够详细以使本领域技术人员能够实践本教导，应当理解，在不脱离本教导的范围的情况下，可以使用其他实施例并且可以进行更改。因此，以下描述仅是说明性的。
将理解，当诸如层、区域或衬底的元素被称为位于另一元素“上”或“上方”时，它可以直接地位于另一元素上、或者也可以存在中间元素。与此形成对比，当元素被称为“直接位于另一元素上”或“直接位于另一元素上方”时，不存在任何中间元素。还应当理解，当一个元素被称为“被连接”或“被耦接”到另一元素时，它可以被直接地连接或耦接到另一元素、或者可以存在中间元素。与此形成对比，当一个元素被称为“被直接连接”或“被直接耦接”到另一元素时，不存在任何中间元素。
说明书中对本公开的“一个实施例”或“一实施例”及其的其他变型的提及意味着结合该实施例描述的特定特征、结构、特性等被包括在本公开的至少一个实施例中。因此，短语“在一个实施例中”或“在一实施例中”以及出现在说明书各处的任何其他变型不一定都指同一实施例。应当理解，例如在“A/B”、“A和/或B”以及“A和B中的至少一者”的情况下使用“/”、“和/或”和“至少一者”中的任一者旨在包含仅选择第一个列出的选项(A)、或仅选择第二个列出的选项(B)、或同时选择这两个选项(A和B)。作为其他示例，在“A、B和/或C”和“A、B和C中的至少一者”的情况下，这些短语旨在包含仅选择第一个列出的选项(A)、或仅选择第二个列出的选项(B)、或仅选择第三个列出的选项(C)、或仅选择第一个和第二个列出的选项(A和B)、或仅选择第一个和第三个列出的选项(A和C)、或仅选择第二个和第三个列出的选项(B和C)、或选择所有这三个选项(A和B和C)。如本领域普通技术人员显而易见的，该情况可扩展用于所列出的许多项。
本公开的实施例包括标准基元或集成电路(IC)结构，其包括含有第一有源区和第二有源区的衬底。第一栅极电极位于第一有源区上方；并且第二栅极电极位于第二有源区上方。标准基元中的有源区面积和高度通过对用于栅极电极和有源区的沟槽隔离执行栅极切割来增加，因此，有源区面积/高度可以最大化。沟槽隔离将第一有源区和第一栅极电极与第二有源区和第二栅极电极电隔离。第一有源区和第一栅极电极的第一端邻接沟槽隔离的第一侧壁，并且第二有源区和第二栅极电极的第一端邻接沟槽隔离的第二相对的侧壁。导电带在沟槽隔离的上端上方延伸并且电耦接第一栅极电极和第二栅极电极。
图1示出了一对现有技术的标准基元10、12的器件层的示意性俯视图，所述标准基元10、12分别具有高度Y1和Y2(Y1<Y2)；图2示出了包括多个标准基元10、12的现有技术IC结构14的示意性俯视图。“标准基元”或简称“基元”是提供给定的布尔逻辑函数(例如，或、与、异或非、异或等)或存储函数(锁存器或触发器)的一组晶体管20和相关的互连元件。如图2所示，基元10、12可以耦接在一起以设计专用IC结构14。图1示出了在基元10、12的X方向或宽度方向上延伸的有源区16，诸如掺杂半导体区。(注意，为了清楚起见，未示出用于连接有源区16的沟槽硅化物层)。如图所示，有源区16被示出为相对大的矩形元件，但不在基元10或12之间延伸。多晶导体栅极电极18(为清楚起见，在图1中，每个基元中仅示出两个)在任意数量的有源区16上方延伸以形成多个晶体管20。示出了到每个栅极电极18的接触28。为了清楚起见，未示出晶体管20的其他结构，例如，源极/漏极区、其他接触、扩散中断、栅极切割等。
每个基元10、12分别具有高度，例如Y1、Y2。如本文所用，“高度”或“基元高度”表示基元在Y方向(参见图例)上的尺寸，该尺寸平行于栅极电极18的方向并且从一个基元边界22延伸到另一基元边界22。高度也可以被称为“轨道高度”。“轨道”是指最低布线(routing)金属层(例如，第二金属层(M2))的最小节距。轨道高度可以用轨道的倍数来表示，例如，6轨道基元的高度是最低布线金属层的最小节距的6倍。一般来说，具有较小高度(例如Y1)的基元10就本文中的电路而言更密集，具有较小的可用布线空间(较小的面积)，并且通常具有较低的性能、较低的功率。具有较大高度的基元12通常具有较低密度的电路、较多的布线选择(较大的面积)，并且具有较高的功率和性能。
“基元边界”22是基元10、12的边缘，其中，在两行基元之间，通常由于栅极切割和/或有源区隔离而存在电隔离，并且其中，基元垂直或水平地邻接。如图2所示，基元10、12在边界处相遇，因此，当基元10、12中结合时，相邻的基元形成公共隔离区17C(位于供电轨34(仅示出一个)下方)。如图2所示，基元10、12可以从具有相同高度的基元的“库”中选择，因此，它们可以一起以网格形式布置在公共高度基元的行30中。例如，参见图2中具有公共高度Y2的基元12的行30A。如基元边界22上方的带图案影线所示，在每个基元10、12中，还相对于基元边界22限定了供电轨34。供电轨是通过IC结构14的其他互连层向基元10、12的各部分提供电力(Vdd或地电压)的导线。供电轨34可以位于基元10、12内的任何公共金属层处，例如，中段制程金属层、后段制程金属层、第一金属层M1和/或更高的金属层。
如图1和2所示，常规地，有源区16通常不在基元之间延伸，并且，供电轨34通常被定义为具有横跨相应基元边界22的半部分36A、36B。将认识到，虽然供电轨的半部分36A、36B和/或隔离区17C均为任何基元10、12的设计的一部分，但是被示出为位于基元边界22之外的半部分36B或17C是针对两个相应的基元10、12一次形成的供电轨34或隔离区的一部分。被示出为位于基元边界22之外的供电轨的半部分36B或隔离区17C是基元设计的一部分，并且在相邻的基元10、12中示意性地重叠，但是仅形成一次。如图2所示，当基元10、12接合时，供电轨半部分36A、36B和隔离区的半部分以纵向对称方式横跨相邻的基元10、12的相接的基元边界22，在相邻的基元10或12之间共同形成供电轨34或隔离区17C。
为了容易地将基元10、12放置在图2所示的网格中，每个基元10、12在其基元边界22内包括其相应的有源区16(图1)。如前所述，随着技术规模的缩小，标准基元轨道高度也在缩小，从而减小了基元图像中可用的总有源区16的面积。如前所述，当前增加有源区16的面积的方法不利地导致电迁移/压降(EM/IR)问题、时序退化、违反设计规则(DRC)、缺陷和相关性能问题。
图3A-C示出了根据本公开的实施例的标准基元100和集成电路(IC)结构102的实施例。为了描述的目的，主要参考基元100。图3A示出了基元100的示意性俯视图(沿着图3C中的视图线A-A)，图3B示出了比图3A更高水平处的基元100的俯视图(沿着图3C中视图线B-B)，并且图3C示出了沿着图3B中视图线3C-3C的截面图。类似于图2，标准基元100(以下称为“基元100”)可以被提供其他基元以形成IC结构102，其中，基元100的逻辑以在第一方向上延伸的多个基元行布置。基元100可以包括本文中描述的位于其基元边界250内的结构。
如图3C所示，基元100包括衬底110，衬底110包括在其中的第一有源区120和第二有源区122。衬底110可以包括体衬底，或者如图3C所示，包括绝缘体上半导体(SOI)衬底，诸如如全耗尽型SOI衬底。SOI衬底包括代替更传统的硅衬底(体衬底)的分层半导体-绝缘体-半导体衬底。SOI衬底110包括位于基底半导体层116上的掩埋绝缘体层114上的绝缘体上半导体(SOI)层112。SOI层112和基底半导体层116可以包括半导体材料，半导体材料是指其导电特性可以通过掺杂杂质(例如，以形成有源区120、122)来改变的材料。半导体材料例如包括硅基半导体材料(例如，硅、硅锗、碳化硅锗、碳化硅等)和III-V族化合物半导体(即，通过将诸如铝(Al)、镓(Ga)或铟(In)之类的III族元素与诸如氮(N)、磷(P)，砷(As)或锑(Sb)之类的V族元素结合而获得的化合物)(例如，GaN、InP、GaAs或GaP)。纯半导体材料，更特别地是指为了增加导电性而没有掺杂杂质的半导体材料(即，未掺杂的半导体材料)在本领域中被称为本征半导体。
为了增加导电性而掺杂有杂质的半导体材料(即，掺杂的半导体材料)在本领域中被称为非本征半导体，并且将比由相同基底材料制成的本征半导体更导电。也就是说，非本征硅将比本征硅更具导电性；非本征硅锗将比本征硅锗更具导电性；等等。此外，应当理解，可以使用不同的杂质(即，不同的掺杂物)来实现不同的导电类型(例如，P型导电性和N型导电性)，并且掺杂物可以根据所使用的不同半导体材料而变化。例如，硅基半导体材料(例如，硅、硅锗等)通常掺杂有III族掺杂物(诸如，硼(B)或铟(In))以实现P型导电性，而硅基半导体材料通常掺杂有V族掺杂物(诸如，砷(As)、磷(P)或锑(Sb))以实现N型导电性。有源区120、122可以包括此类掺杂物。本领域技术人员还将认识到，不同的导电水平将取决于给定半导体区中掺杂物的相对浓度水平。此外，当一个半导体区或层被描述为比另一半导体区或层具有更高的导电水平时，它比另一半导体区或层更导电(电阻更小)；然而，当一个半导体区或层被描述为比另一半导体区或层具有更低的导电水平时，它比另一半导体区或半导体层更不导电(电阻更大)。掩埋绝缘体层114可以包括任何适当的电介质，诸如但不限于二氧化硅，即，形成掩埋氧化物(BOX)层。半导体衬底的一部分或整个半导体衬底可以是应变的。掩埋绝缘层114和SOI层112的精确厚度可以随着预期应用而广泛变化。
FD-SOI是一种平面工艺技术，其使用位于基底半导体层116顶部的超薄掩埋绝缘体层114，以及位于掩埋绝缘体层114上方的提供晶体管沟道的极薄SOI层112。超薄SOI层104不需要掺杂以形成沟道，因此，使得晶体管“完全耗尽”。与体半导体技术相比，FD-SOI提供了更好的晶体管静电特性。掩埋绝缘体层114降低了漏极和源极之间的寄生电容，并限制了从源极流向漏极的电子，从而减少了否则会阻碍性能的漏电流。
如图3C所示，基底半导体层116可以包括衬底110中的任何类型的掺杂阱124、126以及位于掺杂阱124和126上方的任何形式的源极/漏极区130、132(显示为没有外延凸起的源极或漏极区)。掺杂阱124、126和有源区120、122可以使用任何现在已知的或以后开发的掺杂工艺来形成(有源区120和122中没有一个是未掺杂的)。掺杂是将杂质(掺杂物)引入半导体材料(例如，基底半导体层116或SOI层112)或形成在半导体衬底上的元件中的过程，并且通常使用掩模(或就位的预先形成的元件)来执行，使得仅衬底的某些区域将被掺杂。例如，使用掺杂来形成晶体管140、142的源极区130和漏极区132。通常使用离子注入机执行实际注入。一般使用诸如氮气之类的惰性载流子气体来引入杂质源(掺杂物)。掺杂阱124、126和源极/漏极(S/D)区130、132可以包括用于晶体管140、142的所需极性的任何合适的掺杂物。例如，第一有源区120可以包括p型掺杂物以形成具有至少一个第一栅极电极150的p型场效应晶体管(FET)，并且第二有源区122可以包括n型掺杂物以形成具有第二栅极电极152的n型FET。在另一示例中，有源区120(或S/D区130)被示出为针对pFET例如用锗来掺杂，并且有源区122(或S/D区132)被示为未针对nFET被掺杂。
基元100还包括位于第一有源区120上方的第一栅极电极150和位于第二有源区122上方的第二栅极电极152。每个栅极电极150、152可以包括通常用于栅极电极的任何现在已知的或以后开发的多晶导体154，诸如但不限于掺杂多晶硅，或者层状金属栅材料，诸如功函数金属层和栅极导体层(未单独示出)。栅极电极150、152可以使用任何现在已知的或以后开发的技术来形成。例如，可以通过在电介质层(未示出)中形成开口，沉积各种层(例如，栅极电介质层、多晶导体层)，并且平坦化以去除其任何不想要的部分来形成栅极电极150、152。如图3C所示，栅极电极150、152上还可以包括位于其上的任何期望的硅化物层158，以增加其互连160的导电性。硅化物层158可以使用任何现在已知的或以后开发的技术形成，例如沉积金属(例如，钴、镍、钛等)，执行退火以形成硅化物，以及然后去除多余的金属。如图3A-3B所示，第一栅极电极150可以包括位于第一有源区120上方的多个第一栅极电极150，从而形成多个晶体管140(在图3A-3B中仅标记出一个)，并且第二栅极电极152可以包括位于第二有源区122上方的多个第二栅极电极152，从而形成多个晶体管142(在图3A-3B中仅标记出一个)。
如图3A和3C所示，基元100还包括将第一有源区120和第一栅极电极150与第二有源区122和第二栅极电极152电隔离的第一沟槽隔离170。如图3C所示，第一沟槽隔离170延伸到掺杂阱124、126下方的基底半导体层116中。与典型的沟槽隔离相反，第一有源区122和第一栅极电极150的第一端172、174分别邻接第一沟槽隔离170的第一侧壁176。类似地，第二有源区122和第二栅极电极152的第一端180、182分别邻接沟槽隔离170的与第一侧壁174相对的第二侧壁184。更特别地，第一有源区120的第一端172可以与第一栅极电极150的第一端174靠近沟槽隔离170的第一侧壁176垂直对准，并且，第二有源区122的第一端180可以与第二栅极电极152的第一端182靠近沟槽隔离170的第二相对的侧壁184垂直对准。
沟槽隔离170可以包括任何现在已知的或以后开发的沟槽隔离结构，例如深沟槽隔离。常规地，在栅极电极150、152形成之前以及在硅化物层158形成之前，在衬底110中形成沟槽隔离。相反，根据本公开的实施例，在处理中沟槽隔离170的形成晚于常规情况而发生。例如，用于沟槽隔离170的沟槽可以穿过有源区120、122、栅极电极150、152和硅化物层158蚀刻到衬底110。如前所述，具有给定极性的一个或多个晶体管140、142可以设置在由沟槽隔离170隔离的区域内。在该示例中，沟槽隔离170包括电介质衬里190和电介质体192。用于沟槽隔离170的沟槽可以使用任何现在已知的或以后开发的技术来形成。然后可以用绝缘材料填充沟槽，以将衬底的一个区域与衬底的相邻区域隔离。例如，电介质衬里190可以包括原子层沉积(ALD)氧化物或氮化物。每个沟槽隔离170的电介质体192可以由能够在高长宽比工艺(HARP)中使用的任何当前已知的或以后开发的物质形成。电介质体192可以包括但不限于：HARP氧化物，诸如原硅酸乙酯Si(OC2H5)4(TEOS)基氧化硅、氟化氧化物或高密度等离子体(HDP)氧化物。如前所述并且如图3C所示，沟槽隔离170可以在形成有源区120、122之后、形成栅极电极150、152之后，并且可能(如图所示)在形成硅化物层158之后形成。结果，沟槽隔离170贯穿每一层。以这种方式，有源区120、122的尺寸可以在给定量的可用空间内最大化。
基元100还可以包括导电带200，导电带200在沟槽隔离170的上端202上方延伸并且电耦合第一栅极电极150和第二栅极电极152。在一个实施例中，如图3C所示，导电带200可以包括通过沟槽隔离170的相对侧上的接触206耦接到硅化物层158的金属线204。金属线204和/或接触206可以位于在硅化物层158上方形成的任何层间电介质(ILD)层210上。ILD层210可以包括任何合适的ILD材料，诸如但不限于碳掺杂的二氧化硅材料；氟化硅酸盐玻璃(FSG)；有机聚合物热固性材料；碳氧化硅；SiCOH电介质；掺氟氧化硅；旋涂玻璃；倍半硅氧烷，包括氢倍半硅氧烷(HSQ)、甲基倍半硅氧烷以及HSQ和MSQ的混合物或共聚物；苯并环丁烯(BCB)基聚合物电介质和任何含硅的低k电介质。导电带200可以使用任何现在已知的或以后开发的技术来形成，例如镶嵌或双镶嵌处理。在一个非限制性示例中，可以通过图案化掩模、蚀刻接触开口至硅化物层158以及在开口中形成导体来形成接触206。导体例如可以包括耐火金属衬里和接触金属。耐火金属衬里(为清楚起见未标记)例如可以包括钌(Ru)、钽(Ta)、钛(Ti)、钨(W)、铱(Ir)、铑(Rh)和铂(Pt)等，或它们的混合物。接触金属可以包括任何现在已知的或以后开发的接触金属，诸如但不限于铜(Cu)或钨(W)。金属线204可以与接触206同时形成，或者在形成额外量的ILD层210之后形成。
图3D示出了根据本公开的其他实施例的基元100的截面图。图3D基本上类似于图3C，不同之处在于省略了接触206并且金属线204直接落在硅化物层158上。这里，金属线204的底面以及沟槽隔离170和硅化物层158的上表面可以共面。
参考图3A，基元100还可以包括分别位于与第一有源区120和第一栅极电极150的第一端172、174相对的其第二端222、224处的第二沟槽隔离220。基元100还可以包括分别位于与第一有源区120和第一栅极电极150的第一端182、184相对的其第三端242、244处的第三沟槽隔离240。沟槽隔离220、240可以基本类似于沟槽隔离170来形成。沟槽隔离220、240可以包括位于基元边界250之外的其一部分(参见虚线)，用于与另一行基元相接—参见图2。也就是说，第二或第三沟槽隔离220、240的一部分可以延伸超过基元边界250以与相邻的基元100相接。
图4A和5A示出了根据本公开的其他实施例的基元100和IC结构102的示意性俯视图。如图4A和5A所示，第一沟槽隔离170和第三沟槽隔离240中的至少一个可以含有分别具有第一宽度W1的第一部分226、246，以及具有大于第一宽度W1的第二宽度W2的第二部分228、248。注意，图3A-3B中的第二沟槽隔离220可以类似地包括具有不同宽度的部分。可以通过为较大部分图案化较大开口并适当蚀刻来形成不同的沟槽隔离。不同宽度的部分允许优化有源区120、122。
图4B和5B示出了包括图4A和5A的沟槽隔离的IC结构102的示意性俯视图。如图所示，第一沟槽隔离170具有第一部分226和第二部分228，第一部分226具有将多个第一栅极电极150中的至少一个与多个第二栅极电极152中的至少一个分隔开的第一宽度W1，并且第二部分228具有将多个第一栅极电极150中的至少一个与多个第二栅极电极152中的至少一个分隔开的大于第一宽度W1的第二宽度W2。形成为具有与其相邻的沟槽隔离170的第一部分226的晶体管140、142的特性不同于形成为具有与其相邻的沟槽隔离170的第二部分228的晶体管140、142。例如，可以基于电路设计示意图来改变器件的宽度以调制驱动电流的晶体管特性。
根据本公开实施例的方法可以包括形成其上具有第一栅极电极150的第一有源区120，以及形成其上具有第二栅极电极152的第二有源区122。形成步骤先前已在本文中描述。
该方法还可以包括形成沟槽隔离170，以电隔离第一有源区120和第二有源区122以及第一栅极电极150和第二栅极电极152。第一有源区120的第一端172与第一栅极电极150的第一端174垂直对准，并且第二有源区122的第一端180与第二栅极电极152的第一端182垂直对准。更特别地，第一有源区120的第一端172可以与第一栅极电极150的第一端174靠近沟槽隔离170的第一侧壁176垂直对准，第二有源区122的第一端180可以与第二栅极电极152的第一端182靠近沟槽隔离170的第二相对的侧壁184垂直对准。
该方法还可以包括在与第一有源区120和第一栅极电极150的第一端172、174相对的其第二端222、224处形成第二沟槽隔离220。如前所述，第二沟槽隔离220的一部分可以延伸超过基元边界250以与相邻的基元100相接。该方法还可以包括在与第二有源区122和第二栅极电极152的第一端180、182相对的其另一端242处形成第三沟槽隔离240。如前所述，第三沟槽隔离240的一部分可以延伸超过基元边界250以与相邻的基元100相接。第一沟槽隔离170和第三沟槽隔离240中的至少一个可以包括分别具有第一宽度W1的第一部分226、246，以及分别具有大于第一宽度W1的第二宽度W2的第二部分228、248。
如前所述，有源区120、122和栅极电极150、152在沟槽隔离170、220、240之前形成。硅化物层158也可以在沟槽隔离170之前形成。
该方法还可以包括形成在沟槽隔离170的上端202上方延伸并且电耦接第一栅极电极150和第二栅极电极152的导电带200。形成步骤先前已在本文中描述。
本公开的实施例提供了各种技术和商业优势，其示例已经在本文讨论。具有有源区沟槽隔离170的基元100和IC结构102切割所应用的后栅极电极150、152的形成，以减小所需的有源区120到有源区122的距离。因此，沟槽隔离170允许针对不同的晶体管特性优化有源区。该基元和IC结构不需要通常所需的金属宽度和/或接触尺寸或数量的减少。在某些示例中，有源区130、132在Y方向上的尺寸可以增加近25％。
上面描述的结构和方法用于集成电路芯片的制造。所得的集成电路芯片可以由制造商以原始晶圆形式(即，作为具有多个未封装芯片的单个晶圆)，作为裸芯或以封装形式分发。在后一种情况下，芯片以单芯片封装(诸如塑料载体，其引线固定到主板或其他更高级别的载体)或多芯片封装(诸如陶瓷载体，其具有表面互连和/或掩埋互连)的形式安装。在任一情况下，芯片然后与其他芯片、分立电路元件和/或其他信号处理设备集成，作为(a)中间产品(诸如主板)或(b)最终产品的一部分。最终产品可以是包括集成电路芯片的任何产品，从玩具和其他低端应用到具有显示器、键盘或其他输入设备，以及中央处理器的高级计算机产品。
本文中使用的术语仅用于描述特定实施例的目的，并不旨在限制本公开。如本文所使用的，单数形式“一”、“一个”和“该”也旨在包括复数形式，除非上下文另有明确说明。将进一步理解，当在本说明书中使用时，术语“包括”和/或“包含”规定所述特征、整体、步骤、操作、元件和/或部件的存在，但不排除一个或多个其它特征、整体、步骤、操作、元件、部件和/或它们构成的组的存在或者添加。“可选的”或“可选地”表示随后描述的事件或情况可能发生或可能不发生，并且该描述包括事件发生的情况和事件不发生的情况。
在整个说明书和权利要求书中使用的近似语言可以被用于修饰任何定量表示，该定量表示可以允许在不导致其相关的基本功能变化的情况下改变。因此，由诸如“约”、“近似”和“基本上”之类的一个或多个术语修饰的值不限于指定的精确值。在至少一些情况下，近似语言可以对应于用于测量值的仪器的精度。在本文以及整个说明书和权利要求书中，范围限制可以被组合和/或互换，这样的范围被识别并且包括含在其中的所有子范围，除非上下文或语言另有说明。应用于范围的特定值的“近似”适用于两个值，并且除非另外取决于测量值的仪器的精度，否则可指示所述值的+/-10％。
以下权利要求中的所有装置或步骤加功能元件的对应结构、材料、动作和等同物旨在包括结合具体要求保护的其它要求保护的要素执行功能的任何结构、材料或动作。已经出于说明和描述的目的给出了对本公开的描述，但是该描述并不旨在是穷举的或将本公开限制于所公开的形式。在不脱离本公开的范围和精神的情况下，许多修改和变化对于本领域的普通技术人员将是显而易见的。选择和描述实施例是为了最好地解释本公开的原理和实际应用，并且使本领域的其他技术人员能够理解本公开的具有适合于预期的特定用途的各种修改的各种实施例。

Claims (20)

1.一种集成电路IC结构，包括：
衬底，其包括第一有源区和第二有源区；
第一栅极电极，其位于所述第一有源区上方；
第二栅极电极，其位于所述第二有源区上方；
第一沟槽隔离，其将所述第一有源区和所述第一栅极电极与所述第二有源区和所述第二栅极电极电隔离，其中，所述第一有源区和所述第一栅极电极的第一端邻接所述第一沟槽隔离的第一侧壁，并且所述第二有源区和所述第二栅极电极的第一端邻接所述第一沟槽隔离的第二相对的侧壁；以及
导电带，其在所述第一沟槽隔离的上端上方延伸并且电耦接所述第一栅极电极和所述第二栅极电极。
2.根据权利要求1所述的IC结构，其中，所述第一有源区的所述第一端与所述第一栅极电极的所述第一端靠近所述第一沟槽隔离的所述第一侧壁垂直对准，并且，所述第二有源区的所述第一端与所述第二栅极电极的所述第一端靠近所述第一沟槽隔离的所述第二相对的侧垂直对准。
3.根据权利要求1所述的IC结构，还包括位于与所述第一有源区和所述第一栅极电极的所述第一端相对的其第二端处的第二沟槽隔离。
4.根据权利要求3所述的IC结构，还包括位于与所述第二有源区和所述第二栅极电极的所述第一端相对的其第二端处的第三沟槽隔离。
5.根据权利要求4所述的IC结构，其中，所述第一沟槽隔离和所述第三沟槽隔离中的至少一个具有第一部分和第二部分，所述第一部分具有第一宽度，并且所述第二部分具有大于所述第一宽度的第二宽度。
6.根据权利要求1所述的IC结构，其中，所述第一有源区包括n型掺杂物以形成具有所述第一栅极电极的n型场效应晶体管，并且，所述第二有源区包括p型掺杂物以形成具有所述第二栅极电极的p型场效应晶体管。
7.根据权利要求1所述的IC结构，其中，所述第一栅极电极包括位于所述第一有源区上方的多个第一栅极电极，并且，所述第二栅极电极包括位于所述第二有源区上方的多个第二栅极电极，并且
其中，所述第一沟槽隔离具有第一部分和第二部分，所述第一部分具有将所述多个第一栅极电极中的至少一个与所述多个第二栅极电极中至少一个分隔开的第一宽度，并且所述第二部分具有将所述多个第一栅极电极中的至少一个与所述多个第二栅极电极中至少一个分隔开的大于所述第一宽度的第二宽度。
8.一种用于集成电路IC结构的标准基元，所述集成电路结构具有以在第一方向上延伸的多个基元行布置的逻辑，所述标准基元包括：
位于基元边界内的：
区域，其限定第一有源区和第二有源区；
第一栅极电极，其位于所述第一有源区上方；
第一栅极电极，其位于所述第一有源区上方；
第二栅极电极，其位于所述第二有源区上方；
第一沟槽隔离，其将所述第一有源区和所述第一栅极电极与所述第二有源区和所述第二栅极电极电隔离，其中，所述第一有源区和所述第一栅极电极的第一端邻接所述第一沟槽隔离的第一侧壁，并且所述第二有源区和所述第二栅极电极的第一端邻接所述第一沟槽隔离的第二相对的侧壁；以及
导电带，其在所述第一沟槽隔离的上端上方延伸并且电耦接所述第一栅极电极和所述第二栅极电极。
9.根据权利要求8所述的标准基元，其中，所述第一有源区的所述第一端与所述第一栅极电极的所述第一端靠近所述第一沟槽隔离的所述第一侧壁垂直对准，并且，所述第二有源区的所述第一端与所述第二栅极电极的所述第一端靠近所述第一沟槽隔离的所述第二相对的侧垂直对准。
10.根据权利要求8所述的标准基元，还包括位于与所述第一有源区和所述第一栅极电极的所述第一端相对的其第二端处的第二沟槽隔离，其中，所述第二沟槽隔离的一部分延伸超过所述基元边界。
11.根据权利要求10所述的标准基元，还包括位于与所述第二有源区和所述第二栅极电极的所述第一端相对的其第二端处的第三沟槽隔离，其中，所述第三沟槽隔离的一部分延伸超过所述基元边界。
12.根据权利要求11所述的标准基元，其中，所述第一沟槽隔离和所述第三沟槽隔离中的至少一个具有第一部分和第二部分，所述第一部分具有第一宽度，并且所述第二部分具有大于所述第一宽度的第二宽度。
13.根据权利要求8所述的标准基元，其中，所述第一有源区包括n型掺杂物以形成具有所述第一栅极电极的n型场效应晶体管，并且，所述第二有源区包括p型掺杂物以形成具有所述第二栅极电极的p型场效应晶体管。
14.根据权利要求8所述的标准基元，其中，所述第一栅极电极包括位于所述第一有源区上方的多个第一栅极电极，并且，所述第二栅极电极包括位于所述第二有源区上方的多个第二栅极电极，并且
其中，所述第一沟槽隔离具有第一部分和第二部分，所述第一部分具有将所述多个第一栅极电极中的至少一个与所述多个第二栅极电极中至少一个分隔开的第一宽度，并且所述第二部分具有将所述多个第一栅极电极中的至少一个与所述多个第二栅极电极中至少一个分隔开的大于所述第一宽度的第二宽度。
15.一种方法，包括：
形成在其上方具有第一栅极电极的第一有源区；
形成在其上方具有第二栅极电极的第二有源区；
形成将所述第一有源区和所述第二有源区以及所述第一栅极电极和所述二栅极电极电隔离的第一沟槽隔离，其中，所述第一有源区的第一端与所述第一栅极电极的第一端垂直对准，并且，所述第二有源区的第一端与所述第二栅极电极的第一端垂直对准；以及
形成在所述第一沟槽隔离的上端上方延伸并且电耦接所述第一栅极电极和所述第二栅极电极的导电带。
16.根据权利要求15所述的方法，其中，所述第一有源区的所述第一端与所述第一栅极电极的所述第一端靠近所述第一沟槽隔离的所述第一侧壁垂直对准，并且，所述第二有源区的所述第一端与所述第二栅极电极的所述第一端靠近所述第一沟槽隔离的所述第二相对的侧垂直对准。
17.根据权利要求15所述的方法，还包括在与所述第一有源区和所述第一栅极电极的所述第一端相对的其第二端处形成第二沟槽隔离，其中，所述第二沟槽隔离的一部分延伸超过所述基元边界。
18.根据权利要求17所述的方法，还包括在与所述第二有源区和所述第二栅极电极的所述第一端相对的其第二端处形成第三沟槽隔离，其中，所述第三沟槽隔离的一部分延伸超过所述基元边界。
19.根据权利要求18所述的方法，其中，所述第二沟槽隔离和所述第三沟槽隔离中的至少一个具有第一部分和第二部分，其中所述第一部分具有第一宽度，并且所述第二部分具有大于所述第一宽度的第二宽度。
20.根据权利要求15所述的方法，其中，所述第一有源区包括n型掺杂物以形成具有所述至少一个第一栅极电极的n型场效应晶体管，并且，所述第二有源区包括p型掺杂物以形成具有所述第二栅极电极的p型场效应晶体管。
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