CN119604018A - 垂直式纳米片反向器结构制作方法及反向器结构 - Google Patents
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Abstract
本发明公开了一种垂直式纳米片反向器结构制作方法，包括：提供体硅；执行BPR工艺；形成多层堆叠外延结构；形成垂直导电通道；形成栅极；形成隔离侧墙；制作器件背面底部第一外延，第一外延用于连接BPR；制作器件背面底部第二外延，第二外延用于连接两个器件源区；形成SOC层；移除顶部外延层；形成互连介质层；形成顶部外延；形成顶部外延层接触；通过双重图形制作纳米片；形成高介电常数绝缘体金属栅极；通过背面接触孔连接BPR和底部器件漏区，通过背面接触孔连接两个器件源区，通过接触孔连接顶部器件漏区和金属层，执行后端工艺。本发明能减少芯片的物理尺寸，降低接触孔在多层交替堆叠结构外连的工艺复杂程度，便于生产实施，也有利于器件的小型化。
Description
技术领域
本发明涉及半导体领域，特别是涉及一种垂直式纳米片反向器结构制作方法及反向器结构。
背景技术
垂直式奈米片反向器是一种先进的半导体器件结构，它利用垂直排列的纳米片作为晶体管的沟道，以实现更高的性能和更小的尺寸。这种结构在减小标准单元面积、提升性能和改善寄生效应等方面具有天然优势，能满足功耗、性能、面积和成本等设计要求，已成为2nm及以下技术节点芯片的重点研发方向。在垂直式奈米片反向器的结构中，晶体管的沟道由栅极完全包围，这种全包围栅(gate-all-around, GAA)结构具备较高的载流子迁移率、可避免多晶硅栅耗尽及短沟道效应等优点。垂直式奈米片反向器通过在垂直方向上交错堆叠N型和P型晶体管，有助于减小芯片面积、提升性能、降低功耗和成本。这种架构允许在相同的芯片面积内容纳更多的晶体管，同时减少晶体管之间的互连长度，从而提高速度和降低功耗。
为了实现更高效的空间利用和性能提升，特别是在继续推进摩尔定律方面，垂直式纳米片反向器结构具有垂直交替堆叠的N型互补场效应晶体管和P型互补场效应晶体管。制作时，需要连接不同层的垂直导电结构，因此需要接触孔实现精确对准，进而实现多层交替堆叠的外连，需要利用复杂接触孔工艺，复杂的接触孔工艺不利于生产实施，也不利于器件的小型化。
发明内容
在发明内容部分中引入了一系列简化形式的概念,该简化形式的概念均为本领域现有技术简化，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
本发明要解决的技术问题是提供一种在不影响器件性能前提下，能降低接触孔连接工艺复杂度的垂直式纳米片反向器结构制作方法及反向器结构。
为解决上述技术问题，本发明提供的垂直式纳米片反向器结构制作方法，包括以步骤：
S1，提供体硅；
S2，执行BPR工艺；
S3，形成纳米片多层堆叠外延结构
S4，形成纳米片晶体管的垂直导电通道；
S5，形成栅极；
S6，形成隔离侧墙，定义晶体管的源区、漏区和栅区的轮廓；
S7，制作器件背面底部第一外延，第一外延用于连接BPR；
S8，制作器件背面底部第二外延，第二外延用于连接两个器件源区；
S9，执行旋涂SOC及SOC回刻蚀，形成SOC层；
S10，移除顶部外延层；
S11，沉积互连层介质并回刻蚀，形成互连介质层；
S12，形成顶部外延；
S13，形成顶部外延层接触；
S14，硅锗蚀刻通过双重图形制作纳米片；
S15，形成高介电常数绝缘体金属栅极；
S16，通过背面接触孔连接BPR和底部器件漏区，通过背面接触孔连接两个器件源区，通过接触孔连接顶部器件漏区和金属层，执行后端工艺。
优选的，进一步改进所述的垂直式纳米片反向器结构制作方法，实施步骤S3时，采用SiGe层、Si层、SiGe层和Si外延形成所述多层堆叠外延结构。
在半导体制造中，Nano-sheet (NS) SiGe/Si/SiGe/Si epi是一种先进的工艺技术，用于创建具有纳米尺度厚度的多层堆叠结构。这种结构通常用于高性能的互补金属氧化物半导体（CMOS）器件，如具有竖直栅的场效应晶体管或环绕栅极（GAA）晶体管。
优选的，进一步改进所述的垂直式纳米片反向器结构制作方法，其能用于小于等于16nm工艺节点。
优选的，进一步改进所述的垂直式纳米片反向器结构制作方法，其能用于逻辑器件。
优选的，进一步改进所述的垂直式纳米片反向器结构制作方法，其由两个相反类型掺杂的互补场效应晶体管垂直布置形成。
为解决上述技术问题，本发明一种垂直式纳米片反向器结构，该垂直式纳米片反向器结构其他结构与现有技术相同，不再赘述，改进在于：其体硅中形成有BPR，所述BPR由接触孔连接底部器件漏区；其顶部器件源区和底部器件源区由接触孔连接；其顶部器件漏区由接触孔连接金属层。
本发明提供的垂直式纳米片反向器结构制作方法及反向器结构通过BPR和背面接触孔连接工艺结合，能减少芯片的物理尺寸，降低接触孔在多层交替堆叠结构外连的工艺复杂程度。并且，本发明提供的垂直式纳米片反向器结构制作方法及反向器结构便于生产实施，也有利于器件的小型化。
附图说明
本发明附图旨在示出根据本发明的特定示例性实施例中所使用的方法、结构和/或材料的一般特性，对说明书中的描述进行补充。然而，本发明附图是未按比例绘制的示意图，因而可能未能够准确反映任何所给出的实施例的精确结构或性能特点，本发明附图不应当被解释为限定或限制由根据本发明的示例性实施例所涵盖的数值或属性的范围。下面结合附图与具体实施方式对本发明作进一步详细的说明：
图1是现有技术流程示意图。
图2是本发明流程示意图。
图3是本发明提供垂直式纳米片反向器结构立体效果示意图。
图4是图2中CUT位置剖面示意图。
具体实施方式
以下通过特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所公开的内容充分地了解本发明的其他优点与技术效果。本发明还可以通过不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点加以应用，在没有背离发明总的设计思路下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。本发明下述示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的具体实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性具体实施例的技术方案充分传达给本领域技术人员。应当理解的是，当元件被称作“连接”或“结合”到另一元件时，该元件可以直接连接或结合到另一元件，或者可以存在中间元件。不同的是，当元件被称作“直接连接”或“直接结合”到另一元件时，不存在中间元件。在全部附图中，相同的附图标记始终表示相同的元件。
第一实施例；
参考图2所示，本发明提供一种垂直式纳米片反向器结构制作方法，包括以步骤：
S1，提供体硅，Bulk Si；
S2，执行BPR工艺，Buried Power Rail；BPR（Buried Power Rail）工艺是半导体中一种特殊的制造技术，用于在集成电路（IC）中实现更有效的电源分配。BPR技术通过在硅片的内部层创建电源轨，来提高电源分配的效率和性能；
S3，形成纳米片多层堆叠外延结构，Nano-sheet (NS)SiGe/Si/SiGe/Si epi；本发明采用SiGe/Si/SiGe/Si epi制作多层堆叠外延结构；
纳米片指的是一种非常薄的半导体材料层，其厚度在纳米级别。这种结构可以用于制造更先进的晶体管，如环绕栅极晶体管（GAAFET）。
"SiGe/Si/SiGe/Si epi"是一种特定的外延结构，其中硅锗和硅层交替堆叠。这种结构可以用于制造高性能的半导体器件，如高速晶体管。通过精确控制每层的厚度和组成，可以优化器件的电气特性，如载流子的迁移率和器件的开关速度。
S4，形成纳米片晶体管的垂直导电通道；例如移除覆盖在纳米片垂直硅片上的材料，以便进行后续栅极的形成；
S5，形成栅极，Gate module；
S6，形成隔离侧墙，定义晶体管的源区、漏区和栅区的轮廓，Spacer and innerspacer；
隔离侧墙包括Spacer（侧壁）和Inner Spacer（内侧壁）；
Spacer（侧壁）是一种在半导体制造过程中形成的薄层材料，通常用于隔离和保护晶体管的不同部分，如源极、漏极和栅极。它们通常在晶体管的制造过程中通过化学气相沉积（CVD）或原子层沉积（ALD）技术形成。
侧壁材料可以是氧化物、氮化物或其他绝缘材料，其作用是防止不同部分之间的短路，并作为离子注入过程中的掩蔽层。
Inner Spacer（内侧壁）是位于晶体管内部的侧壁结构，通常位于栅极和源极/漏极之间。内侧壁有助于定义晶体管的通道长度，因为它们在栅极两侧形成隔离层，从而限制了通道的宽度。
在制造过程中，侧壁和内侧壁的制造步骤通常包括：
光刻：使用光刻技术在硅片上定义侧壁的位置。
蚀刻：通过蚀刻过程在硅片上形成侧壁凹槽。
沉积：在凹槽中沉积侧壁材料，形成所需的侧壁结构。
化学机械抛光（CMP）：使用CMP技术平整硅片表面，移除多余的侧壁材料。
S7，制作器件背面底部第一外延，第一外延用于连接BPR，Back-side bottomDevice epi contact；
S8，制作器件背面底部第二外延，第二外延用于连接两个器件源区，Bottom Epi；
S9，执行旋涂SOC及SOC回刻蚀，形成SOC层，SOC coting and SOC etch back；
SOC是Spin on Carbon，是一种用于形成绝缘层或硬掩膜的工艺。
SOC Coating（SOC涂覆）：在半导体晶片上涂覆一层SOC材料的过程。SOC是一种由碳组成的材料，通常用作器件中的绝缘层或硬掩膜。
SOC Etch Back（SOC蚀刻回退）：指在SOC涂覆之后，通过化学或物理方法去除部分SOC层的过程。蚀刻回退的目的是为了精确控制SOC层的厚度，或者移除不需要的SOC材料，以形成特定的器件结构。蚀刻回退过程可以是湿法蚀刻，使用特定的化学溶液来溶解SOC材料；也可以是干法蚀刻，使用等离子体或离子束来去除SOC材料。
S10，移除顶部外延层，Top Epi removal；
S11，沉积互连层介质并回刻蚀，形成互连介质层，ILD dep and etch back；
互连层介质（ILD）是一种绝缘材料，用于隔离集成电路中的不同金属层，防止电气短路，ILD的沉积可以通过化学气相沉积（CVD）、等离子体增强化学气相沉积（PECVD）或其他沉积技术进行。
沉积互连层蚀刻回是通过化学或物理方法部分或完全移除已经沉积的材料层，通常用于精确控制介电层的厚度或形成特定的结构。
S12，形成顶部外延，Top Epi；顶部外延层是一种在半导体晶片上生长的单晶硅层，通常用于形成晶体管的活性区域或其他电子器件的特定部分；
S13，形成顶部外延层接触，Top Epi contact，用于形成电气连接至顶部外延层的接触区域；
S14，硅锗蚀刻通过双重图形制作纳米片，DPR and NS formation by SiGeetching；
双重图形技术是一种用于半导体制造的光刻技术，它允许在单一光刻步骤中创建两个不同的图案。
纳米片晶体管的制造中，硅锗蚀刻用于精确地形成纳米片结构，以及在双重图形技术中创建所需的图案。
S15，形成高介电常数绝缘体金属栅极，HKMG；
S16，通过背面接触孔连接BPR和底部器件漏区，通过背面接触孔连接两个器件源区，通过接触孔连接顶部器件漏区和金属层，执行后端工艺，BEoL。最终形成如图3和图4所示的器件结构。
可以选择的，上述第一实施例由两个相反类型掺杂的互补场效应晶体管垂直布置形成，能用于小于等于16nm工艺节点的逻辑器件。
第二实施例；
本发明提供一种垂直式纳米片反向器结构，该垂直式纳米片反向器结构的其他结构与现有技术相同不再赘述，不同之处在于，参考图2结合图3所示，其体硅中形成有BPR，所述BPR由接触孔连接底部器件漏区；其顶部器件源区和底部器件源区由接触孔连接；其顶部器件漏区由接触孔连接连接金属层。
除非另有定义，否则这里所使用的全部术语（包括技术术语和科学术语）都具有与本发明所属领域的普通技术人员通常理解的意思相同的意思。还将理解的是，除非这里明确定义，否则诸如在通用字典中定义的术语这类术语应当被解释为具有与它们在相关领域语境中的意思相一致的意思，而不以理想的或过于正式的含义加以解释。
以上通过具体实施方式和实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
Claims (6)
1.一种垂直式纳米片反向器结构制作方法，其特征在于，包括以步骤：
S1，提供体硅；
S2，执行BPR工艺；
S3，形成纳米片多层堆叠外延结构；
S4，形成纳米片晶体管的垂直导电通道；
S5，形成栅极；
S6，形成隔离侧墙，定义晶体管的源区、漏区和栅区的轮廓；
S7，制作器件背面底部第一外延，第一外延用于连接BPR；
S8，制作器件背面底部第二外延，第二外延用于连接两个器件源区；
S9，执行旋涂SOC及SOC回刻蚀，形成SOC层；
S10，移除顶部外延层；
S11，沉积互连层介质并回刻蚀，形成互连介质层；
S12，形成顶部外延；
S13，形成顶部外延层接触；
S14，硅锗蚀刻通过双重图形制作纳米片；
S15，形成高介电常数绝缘体金属栅极；
S16，通过背面接触孔连接BPR和底部器件漏区，通过背面接触孔连接两个器件源区，通过接触孔连接顶部器件漏区和金属层，执行后端工艺。
2.如权利要求1所述的垂直式纳米片反向器结构制作方法，其特征在于，实施步骤S3时，采用SiGe层、Si层、SiGe层和Si外延形成所述多层堆叠外延结构。
3.如权利要求1所述的垂直式纳米片反向器结构制作方法，其特征在于：其能用于小于等于16nm工艺节点。
4.如权利要求3所述的垂直式纳米片反向器结构制作方法，其特征在于：其能用于逻辑器件。
5.如权利要求1所述的垂直式纳米片反向器结构制作方法，其特征在于：其由两个相反类型掺杂的互补场效应晶体管垂直布置形成。
6.一种垂直式纳米片反向器结构，其特征在于：
其体硅中形成有BPR，所述BPR由接触孔连接底部器件漏区；
其顶部器件源区和底部器件源区由接触孔连接；
其顶部器件漏区由接触孔连接连接金属层。
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